KR20120121309A - 반도체메모리장치 - Google Patents

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Abstract

반도체메모리장치는 리드커맨드 또는 라이트커맨드에 응답하여 발생되는 펄스를 포함하는 출력선택신호에 응답하여 비트라인과 제1 입출력라인을 연결하는 제1 스위치부와, 상기 출력선택신호가 인에이블된 후 인에이블되는 스위칭제어신호에 응답하여 상기 제1 입출력라인과 제2 입출력라인을 연결하는 제2 스위치부를 포함한다.

Description

반도체메모리장치{Semiconductor Memory Device}
본 발명은 페일을 방지하고, 동작속도를 향상시킬 수 있는 반도체메모리장치에 관한 것이다.
반도체메모리장치는 메모리셀에 저장된 데이터를 패드를 통해 출력하는 리드동작과 패드를 통해 입력된 데이터를 메모리셀에 저장하는 라이트동작을 수행한다. 리드동작 및 라이트동작을 위해서는 액티브동작이 선행되어야 한다.
액티브동작은 로우어드레스를 디코딩하여 워드라인을 선택하고, 선택된 워드라인에 연결된 메모리셀의 데이터를 전하분배(charge sharing)에 의해 비트라인에 실은 후 비트라인센스앰프에 의해 비트라인에 실린 데이터를 센싱 증폭하는 과정으로 수행된다. 액티브동작에 의해 센싱 증폭된 비트라인의 데이터는 리드동작 또는 라이트동작을 수행하기 위해 준비된 상태를 갖는다.
이와 같은 상태에서 리드동작 또는 라이트동작이 수행되면 컬럼경로(Column Path) 동작에 의해 생성된 컬럼선택신호(YI)에 의해 비트라인이 입출력라인들과 연결되어 데이터 입출력이 가능하게 된다.
이하, 도 1을 참고하여 종래기술에 따른 반도체메모리장치에서 수행되는 리드동작 및 라이트동작을 좀 더 구체적으로 살펴보면 다음과 같다.
우선, 액티브커맨드(ACT) 동기하여 워드라인(WL)이 선택되어 활성화되고, 입출력라인스위칭신호(IOSW)도 로직하이레벨로 인에이블된다. 활성화된 워드라인(WL)에 연결된 메모리셀의 데이터는 비트라인에 실려 비트라인센스앰프에 의해 센싱 증폭된다. 또한, 제1 입출력라인쌍(SIO/SIOB)과 제2 입출력라인쌍(LIO/LIOB)은 인에이블된 입출력라인스위칭신호(IOSW)에 의해 연결된다.
다음으로, 리드동작을 수행하기 위해 리드커맨드(RD)가 입력되면 출력선택신호(YI)의 펄스가 생성되어 비트라인쌍(BL/BLB)과 제1 입출력라인쌍(SIO/SIOB) 간의 데이터 전송이 이루어진다. 이때, 제1 입출력라인쌍(SIO/SIOB)은 선행된 액티브동작에 의해 제2 입출력라인쌍(LIO/LIOB)과 연결된 상태이고, 제1 입출력라인쌍(SIO/SIOB) 및 제2 입출력라인쌍(LIO/LIOB)은 프리차지된 상태이다. 따라서, 비트라인쌍(BL/BLB)의 전위차(VD1)는 제1 입출력라인쌍(SIO/SIOB) 뿐만아니라 제2 입출력라인쌍(LIO/LIOB)의 라인로딩(line loading)에 의해 감소하게 되므로, 비트라인쌍(BL/BLB)에 실린 데이터의 레벨이 뒤집히는 데이터플롭핑(Data Flopping) 현상이 발생될 수 있다.
다음으로, 라이트동작을 수행하기 위해 라이트커맨드(WT)가 입력되면 출력선택신호(YI)의 펄스가 생성되어 비트라인쌍(BL/BLB)과 제1 입출력라인쌍(SIO/SIOB) 사이를 연결한다. 메모리셀에 저장될 데이터는 제2 입출력라인쌍(LIO/LIOB) 및 제1 입출력라인쌍(SIO/SIOB)을 통해 비트라인쌍(BL/BLB)에 전달되기 때문에 데이터 드라이버의 구동력은 크게 설정해야 한다. 데이터 드라이버의 구동력을 충분히 설정하지 않은 경우 비트라인쌍(BL/BLB)에 실린 데이터와 반대 레벨의 데이터가 입력되었을 때 비트라인쌍(BL/BLB)의 레벨천이시간(VTD1)이 길어져 동작속도 저하를 야기한다.
본 발명은 리드동작 시 데이터플롭핑현상이 발생되는 것을 방지하고, 라이트동작 시 동작속도를 향상시킬 수 있도록 한 반도체메모리장치를 개시한다.
이를 위해 본 발명은 리드커맨드 또는 라이트커맨드에 응답하여 발생되는 펄스를 포함하는 출력선택신호에 응답하여 비트라인과 제1 입출력라인을 연결하는 제1 스위치부와, 상기 출력선택신호가 인에이블된 후 인에이블되는 스위칭제어신호에 응답하여 상기 제1 입출력라인과 제2 입출력라인을 연결하는 제2 스위치부를 포함하는 반도체메모리장치를 제공한다.
또한, 본 발명은 액티브동작 시 인에이블되는 출력선택신호에 응답하여 비트라인과 연결되는 제1 입출력라인과, 라이트동작 시 리드동작보다 큰 레벨로 구동되는 스위칭제어신호에 응답하여 상기 제1 입출력라인과 제2 입출력라인 사이를 연결하는 스위치부를 포함하는 반도체메모리장치를 제공한다.
또한, 본 발명은 리드커맨드가 입력되고 기설정된 구간이 경과된 후 공급전압을 전원전압으로 구동하고, 라이트커맨드가 입력되면 상기 공급전압을 상기 전원전압보다 높은 레벨을 갖는 고전압으로 구동하는 공급전압구동부와, 입출력스위칭신호에 응답하여 상기 공급전압구동부에서 인가된 상기 공급전압으로 스위칭제어신호를 구동하는 제어신호구동부와, 상기 스위칭제어신호에 응답하여 제1 및 제2 입출력라인 사이를 연결하는 제1 스위치부를 포함하는 반도체메모리장치를 제공한다.
도 1은 종래기술에 따른 반도체메모리장치에서 수행되는 리드동작 및 라이트동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 반도체메모리장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체메모리장치에 포함된 스위칭제어신호생성부의 회로도이다.
도 4는 도 2에 도시된 반도체메모리장치에서 수행되는 리드동작 및 라이트동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체메모리장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체메모리장치는 메모리셀(1), 비트라인센스앰프(2), 컬럼선택신호생성부(3), 제1 스위치부(4), 스위칭제어신호생성부(5) 및 제2 스위치부(6)로 구성된다.
메모리셀(1)은 워드라인(WL)이 활성화되는 경우 전하분배(charge sharing)에 의해 비트라인(BL)에 데이터를 싣는다. 비트라인센스앰프(2)는 비트라인쌍(BL/BLB)에 실린 데이터를 센싱 증폭한다.
컬럼선택신호생성부(3)는 리드커맨드(RD) 또는 라이트커맨드(WT)가 입력되는경우 어드레스(ADD)를 디코딩하여 출력선택신호(YI)를 생성한다. 출력선택신호(YI)는 리드커맨드(RD) 및 라이트커맨드(WT)에 동기되어 발생되는 펄스들을 포함한다.
제1 스위치부(4)는 출력선택신호(YI)의 펄스가 입력되는 경우 비트라인쌍(BL/BLB)과 제1 입출력라인쌍(SIO/SIOB)을 연결한다.
스위칭제어신호생성부(5)는 리드커맨드(RD) 및 라이트커맨드(WT)에 응답하여 입출력스위칭신호(IOSW)로부터 스위칭제어신호(SWCON)를 생성한다. 스위칭제어신호(SWCON)는 리드커맨드(RD)가 입력되고 기설정된 구간이 경과된 후 전원전압(VDD)으로 구동되고, 라이트커맨드(WT)가 입력되는 경우 고전압(VPP)으로 구동된다. 여기서, 고전압(VPP)은 전원전압(VDD)보다 높은 레벨을 갖는다.
제2 스위치부(6)는 스위칭제어신호(SWCON)가 인에이블되는 경우 제1 입출력라인쌍(SIO/SIOB)과 제2 입출력라인쌍(LIO/LIOB)을 연결한다.
도 2를 참고하여 스위칭제어신호생성부(5)의 구성을 보다 구체적으로 살펴보면 다음과 같다.
도 2에 도시된 바와 같이, 스위칭제어신호생성부(5)는 리드커맨드(RD)가 입력되고 기설정된 구간이 경과된 후 공급전압(VSUP)을 전원전압(VDD)으로 구동하고, 라이트커맨드(WT)가 입력되는 경우 공급전압(VSUP)을 고전압(VPP)으로 구동하는 공급전압구동부(51)와, 입출력스위칭신호(IOSW)에 응답하여 스위칭제어신호(SWCON)를 공급전압(VSUP)으로 구동하는 제어신호구동부(52)로 구성된다.
공급전압구동부(51)는 라이트커맨드(WT)를 버퍼링하는 인버터(IV51)와, 인버터(IV51)의 출력신호를 레벨시프팅하는 제1 레벨시프터(511)와, 제1 레벨시프터(511)의 출력신호에 응답하여 공급전압(VSUP)을 고전압(VPP)으로 구동하는 구동소자로 동작하는 PMOS 트랜지스터(P51)와, 리드커맨드(RD)를 버퍼링하는 인버터(IV52)와, 인버터(IV51)의 출력신호를 기설정된 구간만큼 지연시키는 지연부(512)와, 지연부(512)의 출력신호에 응답하여 공급전압(VSUP)을 전원전압(VDD)으로 구동하는 구동소자로 동작하는 PMOS 트랜지스터(P52)로 구성된다. 제1 레벨시프터(511)는 접지전압(VSS)과 전원전압(VDD) 사이를 스윙하는 신호를 레벨시프팅하여 접지전압(VSS)과 고전압(VPP) 사이를 스윙하는 신호로 출력한다.
제어신호구동부(52)는 입출력스위칭신호(IOSW)를 버퍼링하는 인버터(IV53)와, 인버터(IV53)의 출력신호를 레벨시프팅하는 제2 레벨시프터(521)와, 공급전압(VSUP)을 인가받아 제2 레벨시프터(521)의 출력신호를 버퍼링하여 스위칭제어신호(SWCON)를 출력하는 버퍼부(522)와, 입출력스위칭신호(IOSW)와 리드커맨드(RD)에 응답하여 프리차지동작 시 스위칭제어신호(SWCON)를 접지전압(VSS)으로 프리차지시키는 프리차지부(523)로 구성된다. 여기서, 입출력스위칭신호(IOSW)는 액티브커맨드(ACT)에 동기하여 로직하이레벨로 인에이블되고, 프리차지커맨드(PCG)에 동기하여 로직로우레벨로 디스에이블된다.
이와 같이 구성된 반도체메모리장치의 리드동작 및 라이트동작을 도 4를 참고하여 살펴보면 다음과 같다.
우선, 액티브커맨드(ACT) 동기하여 워드라인(WL)이 선택되어 활성화되고, 입출력라인스위칭신호(IOSW)도 로직하이레벨로 인에이블된다. 활성화된 워드라인(WL)에 연결된 메모리셀(1)의 데이터는 비트라인(BL)에 실려 비트라인센스앰프(2)에 의해 센싱 증폭된다.
다음으로, t1 시점에서 리드동작을 수행하기 위해 리드커맨드(RD)가 입력되면 출력선택신호(YI)의 펄스가 생성되어 제1 스위치부(4)를 턴온시켜 비트라인쌍(BL/BLB)과 제1 입출력라인쌍(SIO/SIOB)을 연결한다. 이때, 스위칭제어신호생성부(5)는 리드커맨드(RD)가 입력되고 지연부((512)의 지연구간이 경과된 후 전원전압(VDD)으로 구동된 스위칭제어신호(SWCON)를 생성하여 제2 스위치부(6)를 턴온시킨다. 스위칭제어신호(SWCON)는 제1 스위치부(4)가 턴온된 후 전원전압(VDD)으로 구동되어 제2 스위치부(6)를 턴온시키므로, 비트라인쌍(BL/BLB)의 전위차(VD2)는 제1 입출력라인쌍(SIO/SIOB)의 라인로딩에 의해서만 감소된다. 비트라인쌍(BL/BLB)의 전위차(VD2)는 종래기술과 비교할 때 안정적으로 확보되므로, 비트라인쌍(BL/BLB)에 실린 데이터의 레벨이 뒤집혀 발생되는 데이터플롭핑(Data Flopping) 현상을 방지할 수 있다.
다음으로, t2 시점에서 라이트동작을 수행하기 위해 라이트커맨드(WT)가 입력되면 출력선택신호(YI)의 펄스가 생성되어 비트라인쌍(BL/BLB)과 제1 입출력라인쌍(SIO/SIOB) 사이를 연결한다. 이때, 스위칭제어신호생성부(5)는 라이트커맨드(WT)가 입력될 때 고전압(VPP)으로 구동된 스위칭제어신호(SWCON)를 생성하여 제2 스위치부(6)를 턴온시킨다. 스위칭제어신호(SWCON)는 리드동작에서 보다 높은 레벨을 갖는 고전압(VPP)으로 구동되므로, 제1 입출력라인쌍(SIO/SIOB)과 제2 입출력라인쌍(LIO/LIOB)을 연결하는 제2 스위치부(6)의 턴온 저항은 감소된다. 따라서, 라이트동작 시 비트라인쌍(BL/BLB)에 실린 데이터와 반대 레벨의 데이터가 입력되었을 때 비트라인쌍(BL/BLB)의 레벨천이시간(VTD2)이 종래에 비해 감소된다.
이상 살펴본 바와 같이 본 발명의 반도체메모리장치는 리드동작 시 출력선택신호(YI)의 펄스가 생성된 후 스위칭제어신호(SWCON)가 인에이블되도록 하여 비트라인쌍(BL/BLB)의 전위차(VD2)를 안정적으로 확보하고, 라이트동작 시 스위칭제어신호(SWCON)를 고전압(VPP)으로 구동하여 제2 스위치부(6)의 턴온 저항을 감소시킴으로써 동작속도를 향상시킨다.
1: 메모리셀 2: 비트라인센스앰프
3: 컬럼선택신호생성부 4: 제1 스위치부
5: 스위칭제어신호생성부 51: 공급전압구동부
511: 제1 레벨시프터 512: 지연부
52: 제어신호구동부 521: 제2 레벨시프터
522: 버퍼부 523: 프리차지부
6: 제2 스위치부

Claims (12)

  1. 리드커맨드 또는 라이트커맨드에 응답하여 발생되는 펄스를 포함하는 출력선택신호에 응답하여 비트라인과 제1 입출력라인을 연결하는 제1 스위치부; 및
    상기 출력선택신호가 인에이블된 후 인에이블되는 스위칭제어신호에 응답하여 상기 제1 입출력라인과 제2 입출력라인을 연결하는 제2 스위치부를 포함하는 반도체메모리장치.
  2. 제 1 항에 있어서,
    리드커맨드가 입력되고 기설정된 구간이 경과된 후 구동되는 공급전압을 인가받아 입출력스위칭신호로부터 상기 스위칭제어신호를 생성하는 스위칭제어신호생성부를 더 포함하는 반도체메모리장치.
  3. 제 2 항에 있어서, 상기 입출력스위칭신호는 액티브커맨드에 응답하여 인에이블되고, 프리차지커맨드에 응답하여 디스에이블되는 반도체메모리장치.
  4. 제 2 항에 있어서, 상기 스위칭제어신호생성부는
    상기 리드커맨드를 버퍼링한 신호를 상기 기설정된 구간만큼 지연시키는 지연부;
    상기 지연부의 출력신호에 응답하여 상기 공급전압을 전원전압으로 구동하는 구동소자;
    상기 입출력스위칭신호에 응답하여 상기 공급전압으로 상기 스위칭제어신호를 구동하는 제어신호구동부를 포함하는 반도체메모리장치.
  5. 액티브동작 시 인에이블되는 출력선택신호에 응답하여 비트라인과 연결되는 제1 입출력라인; 및
    라이트동작 시 리드동작보다 큰 레벨로 구동되는 스위칭제어신호에 응답하여 상기 제1 입출력라인과 제2 입출력라인 사이를 연결하는 스위치부를 포함하는 반도체메모리장치.
  6. 제 5 항에 있어서,
    상기 라이트 커맨드를 버퍼링한 신호를 레벨시프팅하는 제1 레벨시프터;
    상기 제1 레벨시프터의 출력신호에 응답하여 공급전압을 전원전압보다 높은 레벨을 갖는 고전압으로 구동하는 구동소자;
    입출력스위칭신호를 버퍼링한 신호를 레벨시프팅하는 제2 레벨시프터; 및
    상기 공급전압을 인가받아 상기 제2 레벨시프터의 출력신호를 버퍼링하여 상기 스위칭제어신호로 출력하는 버퍼부를 더 포함하는 반도체메모리장치.
  7. 제 6 항에 있어서, 상기 입출력스위칭신호는 액티브커맨드에 응답하여 인에이블되고, 프리차지커맨드에 응답하여 디스에이블되는 반도체메모리장치.
  8. 리드커맨드가 입력되고 기설정된 구간이 경과된 후 공급전압을 전원전압으로 구동하고, 라이트커맨드가 입력되면 상기 공급전압을 상기 전원전압보다 높은 레벨을 갖는 고전압으로 구동하는 공급전압구동부;
    입출력스위칭신호에 응답하여 상기 공급전압구동부에서 인가된 상기 공급전압으로 스위칭제어신호를 구동하는 제어신호구동부; 및
    상기 스위칭제어신호에 응답하여 제1 및 제2 입출력라인 사이를 연결하는 제1 스위치부를 포함하는 반도체메모리장치.
  9. 제 8 항에 있어서, 상기 공급전압구동부는
    상기 라이트 커맨드를 버퍼링한 신호를 레벨시프팅하는 레벨시프터;
    상기 제1 레벨시프터의 출력신호에 응답하여 공급전압을 상기 고전압으로 구동하는 제1 구동소자;
    상기 리드커맨드를 버퍼링한 신호를 상기 기설정된 구간만큼 지연시키는 지연부; 및
    상기 지연부의 출력신호에 응답하여 상기 공급전압을 상기 전원전압으로 구동하는 제2 구동소자를 포함하는 반도체메모리장치.
  10. 제 8 항에 있어서, 상기 입출력스위칭신호는 액티브커맨드에 응답하여 인에이블되고, 프리차지커맨드에 응답하여 디스에이블되는 반도체메모리장치.
  11. 제 10 항에 있어서, 상기 제어신호구동부는
    상기 입출력스위칭신호를 버퍼링한 신호를 레벨시프팅하는 레벨시프터; 및
    상기 공급전압을 인가받아 상기 레벨시프터의 출력신호를 버퍼링하여 상기 스위칭제어신호로 출력하는 버퍼부를 포함하는 반도체메모리장치.
  12. 제 8 항에 있어서, 상기 리드커맨드 또는 상기 라이트커맨드에 응답하여 발생되는 펄스를 포함하는 출력선택신호에 응답하여 비트라인과 상기 제1 입출력라인을 연결하는 제2 스위치부를 더 포함하는 반도체메모리장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080380A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 데이터입출력회로 및 이를 포함하는 반도체메모리장치
US9412427B2 (en) 2014-06-12 2016-08-09 SK Hynix Inc. Precharge circuit and semiconductor apparatus including the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007200963A (ja) * 2006-01-24 2007-08-09 Hitachi Ltd 半導体記憶装置
KR100843706B1 (ko) * 2006-11-17 2008-07-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 동작 방법
IT1397374B1 (it) * 2009-12-30 2013-01-10 St Microelectronics Srl Soluzione integrata per l'individuazione dei componenti difettosi in dispositivi di memoria

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080380A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 데이터입출력회로 및 이를 포함하는 반도체메모리장치
US9412427B2 (en) 2014-06-12 2016-08-09 SK Hynix Inc. Precharge circuit and semiconductor apparatus including the same

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