KR100980061B1 - 제어신호 생성회로 - Google Patents

제어신호 생성회로 Download PDF

Info

Publication number
KR100980061B1
KR100980061B1 KR1020080132696A KR20080132696A KR100980061B1 KR 100980061 B1 KR100980061 B1 KR 100980061B1 KR 1020080132696 A KR1020080132696 A KR 1020080132696A KR 20080132696 A KR20080132696 A KR 20080132696A KR 100980061 B1 KR100980061 B1 KR 100980061B1
Authority
KR
South Korea
Prior art keywords
signal
delay
unit
pulse
write
Prior art date
Application number
KR1020080132696A
Other languages
English (en)
Other versions
KR20100073906A (ko
Inventor
이인재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080132696A priority Critical patent/KR100980061B1/ko
Priority to US12/583,959 priority patent/US7893747B2/en
Publication of KR20100073906A publication Critical patent/KR20100073906A/ko
Application granted granted Critical
Publication of KR100980061B1 publication Critical patent/KR100980061B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00293—Output pulse is a delayed pulse issued after a rising or a falling edge, the length of the output pulse not being in relation with the length of the input triggering pulse

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 컬럼제어신호를 서로 다른 지연구간만큼 지연시켜 제1 및 제2 펄스신호를 생성하는 펄스신호생성부; 라이트리드플래그신호에 응답하여 상기 제1 또는 제2 펄스신호를 선택적으로 리셋신호로 전달하는 리셋신호생성부; 및 상기 라이트리드플래그신호에 응답하여 상기 제1 펄스신호로부터 라이트인에이블신호를 생성하는 라이트인에이블신호생성부를 포함하되, 상기 라이트인에이블신호는 상기 리셋신호가 디스에이블되는 구간에서 인에이블되도록 인에이블구간이 조절되는 제어신호 생성회로를 제공한다.
리셋신호, 라이트인에이블신호

Description

제어신호 생성회로{CONTROL SIGNAL GENERATION CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 라이트 동작 시 전력소모를 절감시키고, 라이트 동작에서 리드동작으로 전환 시 로컬입출력라인쌍(LIO, LIOB)을 프리차지 시키기 위한 마진(margin)을 충분히 확보하고, 동작속도가 저하되는 것을 방지할 수 있도록 한 제어신호 생성회로에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치의 구성을 간략히 도시한 블럭도이다.
도시된 바와 같이, 반도체 메모리 장치는 워드라인(WL0, WL1)과 비트라인쌍(BL, BLB)에 연결된 메모리셀(CELL)과, 비트라인쌍(BL, BLB)에 실린 데이터를 센싱하는 비트라인센스앰프(BLSA)와, 출력인에이블신호(YI)가 인에이블되는 경우 비트라인센스앰프(BLSA)에서 센싱된 데이터를 로컬입출력라인쌍(LIO, LIOB)에 전달하는 입출력라인스위치(IOSW)와, 리셋신호(LIORST)에 응답하여 로컬입출력라인쌍(LIO, LIOB)을 프리차지 전압으로 프리차지시키는 로컬입출력라인프리차지부(LIO PRECHARGE)와, 라이트 동작 시 라이트인에이블신호(BWEN)에 응답하여 DQ 패드(미도시)로부터 데이터를 입력받아 로컬입출력라인쌍(LIO, LIOB)을 구동하는 라이트드라 이버(WRITE DRIVER)로 구성된다.
이와 같이 구성된 반도체 메모리 장치에서 리셋신호(LIORST) 및 라이트인에이블신호(BWEN)는 출력인에이블신호(YI) 생성을 위해 펄스신호로 입력되는 컬럼제어신호(YICTRL)에 의해 생성된다. 즉, 리셋신호(LIORST) 및 라이트인에이블신호(BWEN)는 컬럼제어신호(YICTRL)를 각각 구비된 지연부의 의해 지연시켜 생성되는데, 도 2에 도시된 바와 같이 인에이블 구간이 겹치는 구간(X)이 발생하게 된다. 이와 같은 구간(X)에서는 누설전류가 흐르는 전류경로(current path)가 형성되어 전력소모가 발생하는 문제가 있다.
또한, 라이트동작이 수행되고 리드동작으로 전환(t1)되고 난 후 리셋신호(LIORST) 및 출력인에이블신호(YI)가 모두 로우레벨로 디스에이블되어 로컬입출력라인쌍(LIO, LIOB)의 프리차지 동작이 종료된 상태에서 비트라인센스앰프(BLSA)에서 센싱된 데이터가 로컬입출력라인쌍(LIO, LIOB)에 전달되는 것이 차단되는 구간(t2-t3)이 있다. 이와 같은 구간(t2-t3)에서 비트라인센스앰프(BLSA)가 구동되는 경우 노이즈(noise)에 의해 센싱페일(sensing fail)이 발생될 가능성이 높으므로, 비트라인센스앰프(BLSA)의 센싱동작 시점을 늦춰 센싱페일이 발생되는 것을 방지하고 있다. 그러나, 비트라인센스앰프(BLSA)의 센싱동작 시점을 늦춤으로써 동작 속도의 저하가 불가피하다는 문제가 있다.
그리고, 라이트동작이 수행되고 리드동작으로 전환(t1)될 때 리드동작이 개시되기 전 로컬입출력라인쌍(LIO, LIOB)을 프리차지 시키기 위한 마진(margin)을 충분히 확보하지 못하는 문제도 있다.
본 발명은 라이트동작 시 리셋신호(LIORST) 및 라이트인에이블신호(BWEN)의 인에이블 구간이 겹쳐지지 않도록 하여 전력소모를 절감시킬 수 있도록 하는 제어신호 생성회로를 개시한다.
또한, 본 발명은 라이트 동작에서 리드동작으로 전환 시 로컬입출력라인쌍(LIO, LIOB)을 프리차지 시키기 위한 마진(margin)을 충분히 확보하고, 로컬입출력라인쌍(LIO, LIOB)의 프리차지 동작이 종료되고 난 후 바로 비트라인센스앰프(BLSA)의 데이터가 로컬입출력라인쌍(LIO, LIOB)에 전달되도록 하여 동작속도가 저하되는 것을 방지할 수 있도록 한 제어신호 생성회로를 개시한다.
이를 위해 본 발명은 컬럼제어신호를 서로 다른 지연구간만큼 지연시켜 제1 및 제2 펄스신호를 생성하는 펄스신호생성부; 라이트리드플래그신호에 응답하여 상기 제1 또는 제2 펄스신호를 선택적으로 리셋신호로 전달하는 리셋신호생성부; 및 상기 라이트리드플래그신호에 응답하여 상기 제1 펄스신호로부터 라이트인에이블신호를 생성하는 라이트인에이블신호생성부를 포함하되, 상기 라이트인에이블신호는 상기 리셋신호가 디스에이블되는 구간에서 인에이블되도록 인에이블구간이 조절되는 제어신호 생성회로를 제공한다.
본 발명에서, 상기 펄스신호생성부는 상기 컬럼제어신호를 제1 지연구간만큼 지연시켜 지연신호를 생성하는 제1 지연부; 상기 지연신호의 펄스폭을 조절하여 상기 제1 펄스신호를 생성하는 제1 펄스폭조절부; 및 상기 지연신호의 펄스폭을 조절하여 상기 제2 펄스신호를 생성하는 제2 펄스폭조절부를 포함한다.
본 발명에서, 상기 제1 펄스폭조절부는 상기 지연신호를 제2 지연구간만큼 지연시키는 제2 지연부; 및 상기 지연신호 및 상기 제2 지연부의 출력신호를 입력받아 논리연산을 수행하는 제1 논리부를 포함한다.
본 발명에서, 상기 제3 펄스폭조절부는 상기 지연신호를 제3 지연구간만큼 지연시키는 제3 지연부; 및 상기 지연신호 및 상기 제3 지연부의 출력신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함한다.
본 발명에서, 상기 제2 지연구간은 상기 제3 지연구간보다 큰 것이 바람직하다.
본 발명에서, 상기 제1 및 제2 논리부는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 리셋신호생성부는 상기 라이트리드플래그신호에 응답하여 상기 제1 펄스신호를 상기 리셋신호로 전달하는 제1 전달소자; 및 상기 라이트리드플래그신호에 응답하여 상기 제2 펄스신호를 상기 리셋신호로 전달하는 제2 전달소자를 포함한다.
본 발명에서, 상기 제1 및 제2 전달소자는 상기 라이트리드플래그신호에 응답하여 선택적으로 구동되는 인버터인 것이 바람직하다.
본 발명에서, 상기 라이트인에이블신호생성부는 상기 제1 펄스신호의 반전신호를 소정 지연구간만큼 지연시키고 반전시키는 반전지연부; 상기 제1 펄스신호의 반전신호 및 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하는 제1 논리부; 및 상기 라이트리드플래그신호에 응답하여 상기 제1 논리부의 출력신호를 버 퍼링하여 상기 라이트인에이블신호로 전달하는 제2 논리부를 포함한다.
본 발명에서, 상기 제1 논리부는 부정논리합 연산을 수행하고, 상기 제2 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일실시예에 따른 제어신호 생성회로의 구성을 도시한 블럭도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 제어신호 생성회로는 펄스신호생성부(1), 리셋신호생성부(2) 및 라이트인에이블신호생성부(3)로 구성된다.
펄스신호생성부(1)는 제1 지연부(10), 제1 펄스폭조절부(12) 및 제2 펄스폭조절부(14)로 구성된다. 제1 지연부(10)는 출력인에이블신호(YI) 생성을 위해 펄스신호로 입력되는 컬럼제어신호(YICTRL)를 제1 지연구간만큼 지연시켜 지연신호(DS)를 생성한다.
제1 펄스폭조절부(12)는, 도 4에 도시된 바와 같이, 지연신호(DS)를 제2 지연구간만큼 지연시키는 제2 지연부(120)와, 지연신호(DS) 및 제2 지연부(120)의 출력신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR10)로 구성된다. 이와 같은 구성의 제1 펄스폭조절부(12)는 지연신호(DS) 또는 제2 지연부(120)의 출 력신호 중 어느 하나가 하이레벨인 경우 로우레벨인 제1 펄스신호(PUL1)를 생성한다. 즉, 제1 펄스폭조절부(12)는 지연신호(DS)의 인에이블구간보다 제2 지연구간만큼 긴 구간 동안 로우레벨인 제1 펄스신호(PUL1)를 생성한다.
제2 펄스폭조절부(14)는, 도 5에 도시된 바와 같이, 지연신호(DS)를 제3 지연구간만큼 지연시키는 제3 지연부(140)와, 지연신호(DS) 및 제3 지연부(140)의 출력신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR11)로 구성된다. 이와 같은 구성의 제2 펄스폭조절부(14)는 지연신호(DS) 또는 제3 지연부(140)의 출력신호 중 어느 하나가 하이레벨인 경우 로우레벨인 제2 펄스신호(PUL2)를 생성한다. 즉, 제2 펄스폭조절부(14)는 지연신호(DS)의 인에이블구간보다 제3 지연구간만큼 긴 구간 동안 로우레벨인 제2 펄스신호(PUL2)를 생성한다. 여기서, 제2 지연구간은 제3 지연구간보다 크게 설정되어, 제1 펄스신호(PUL1)의 로우레벨 구간이 제2 펄스신호(PUL2)의 로우레벨 구간보다 크게 형성되는 것이 바람직하다.
리셋신호생성부(2)는, 도 6에 도시된 바와 같이, 라이트리드플래그신호(WTRD)에 응답하여 제1 펄스신호(PUL1)를 반전시켜 전달하는 전달소자로 동작하는 인버터(IV22)와, 라이트리드플래그신호(WTRD)에 응답하여 제2 펄스신호(PUL2)를 반전시켜 전달하는 전달소자로 동작하는 인버터(IV23)와, 인버터(IV22) 및 인버터(IV23)의 출력신호를 반전시켜 리셋신호(LIORST_N)로 출력하는 인버터(IV24)로 구성된다. 여기서, 라이트리드플래그신호(WTRD)는 라이트동작에서는 하이레벨이고, 리드동작에서는 로우레벨인 신호이다. 따라서, 리셋신호생성부(2)는 라이트 동작 시에는 제1 펄스신호(PUL1)를 리셋신호(LIORST_N)로 출력하고, 리드동작 시에는 제 2 펄스신호(PUL2)를 리셋신호(LIORST_N)로 출력한다.
라이트인에이블신호생성부(3)는, 도 7에 도시된 바와 같이, 제1 펄스신호(PUL1)를 반전시키는 인버터(IV30)와, 인버터(IV30)의 출력신호를 소정구간 지연시키고 반전시키는 반전지연부(30)와, 인버터(IV30)의 출력신호와 반전지연부(30)의 출력신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR30)와, 라이트리드플래그신호(WTRD)를 버퍼링하는 버퍼(31)와, 노어게이트(NR30)의 출력신호와 버퍼(31)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(32)로 구성된다. 이와 같이 구성된 라이트인에이블신호생성부(3)는 라이트 동작 시 라이트리드플래그신호(WTRD)가 하이레벨인 경우 구동되고, 리셋신호(LIORST_N)가 로우레벨로 디스에이블되는 구간에서 소정 구간 하이레벨로 인에이블되는 라이트인에이블신호(BWEN)를 생성한다.
이와 같이 구성된 제어신호 생성회로의 동작을 설명하면 다음과 같다.
우선, 펄스신호생성부(1)의 제1 지연부(10)는 펄스신호로 입력되는 컬럼제어신호(YICTRL)를 제1 지연구간만큼 지연시켜 지연신호(DS)를 생성한다.
다음으로, 제1 펄스폭조절부(12)는 지연신호(DS)를 입력받아 지연신호(DS)의 인에이블구간보다 제2 지연구간만큼 긴 구간 동안 로우레벨 상태를 유지하는 제1 펄스신호(PUL1)를 생성하고, 제2 펄스폭조절부(14)는 지연신호(DS)의 인에이블구간보다 제3 지연구간만큼 긴 구간 동안 로우레벨인 제2 펄스신호(PUL2)를 생성한다.
다음으로, 리셋신호생성부(2)는 라이트리드플래그신호(WTRD)에 응답하여 제1 펄스신호(PUL1) 또는 제2 펄스신호(PUL2)로부터 리셋신호(LIORST_N)를 생성한다. 좀 더 구체적으로, 라이트 동작이 수행되는 경우 하이레벨의 라이트리드플래그신호(WTRD)에 의해 인버터(IV22)는 구동되고, 인버터(IV23)의 구동은 중단되어 제1 펄스신호(PUL1)가 리셋신호(LIORST_N)로 전달된다. 한편, 리드동작이 수행되는 경우 로우레벨의 라이트리드플래그신호(WTRD)에 의해 인버터(IV22)는 구동을 중단하고, 인버터(IV23)의 구동되어 제2 펄스신호(PUL2)가 리셋신호(LIORST_N)로 전달된다. 이와 같이, 리셋신호생성부(2)에서 생성되는 리셋신호(LIORST_N)는 라이트 동작 시에는 리드동작 시에 비해 하이레벨로 인에이블되는 구간이 감소되고 로우레벨로 디스에이블되는 구간이 증가된다.
다음으로, 라이트인에이블신호생성부(3)는 라이트 동작 시 하이레벨의 라이트리드플래그신호(WTRD)가 입력되는 경우 동작하며, 제1 펄스신호(PUL1)를 입력받아 리셋신호(LIORST_N)가 로우레벨로 디스에이블되는 구간에서 소정 구간 하이레벨로 인에이블되는 라이트인에이블신호(BWEN)를 생성한다. 이와 같이, 라이트인에이블신호생성부(3)는 라이트 동작에서 리셋신호(LIORST_N)로 전달되는 제1 펄스신호(PUL1)를 이용하여 라이트인에이블신호(BWEN)를 생성하므로, 리셋신호(LIORST_N)의 인에이블 구간과 라이트인에이블신호(BWEN)의 인에이블 구간이 서로 겹치지 않게 조절된다.
도 8의 Y를 참고하면 본 실시예의 제어신호 생성회로에서 생성되는 리셋신호(LIORST_N)의 인에이블 구간과 라이트인에이블신호(BWEN)의 인에이블 구간이 서로 겹치지 않는 것을 확인할 수 있다. 즉, 리셋신호(LIORST_N)가 로우레벨로 디스에이블되고 d만큼의 구간이 경과되고 난 후 라이트인에이블신호(BWEN)가 하이레벨 로 인에이블된다. 따라서, 본 실시예의 제어신호 생성회로를 이용하는 경우 리셋신호(LIORST_N) 및 라이트인에이블신호(BWEN)가 모두 하이레벨로 인에이블되어 발생되는 누설전류를 차단할 수 있어 전력소모를 절감할 수 있다.
또한, 도 8의 구간(t4-t5)을 살펴보면 라이트 동작에서 리드동작으로 전환 시 리셋신호(LIORST_N)가 하이레벨로 인에이블되는 구간이 라이트 동작 시에 비해 보다 크게 형성됨을 확인할 수 있다. 이는 리드동작의 경우 리셋신호(LIORST_N)가 제2 펄스신호(PUL2)가 전달되어 생성되기 때문이다. 이와 같이, 리드동작에서는 리셋신호(LIORST_N)의 인에이블 구간이 크게 형성되므로, 로컬입출력라인쌍(LIO, LIOB)을 프리차지 시키기 위한 마진(margin)을 충분히 확보할 수 있다. 또한, 리셋신호(LIORST_N)의 인에이블 구간이 크게 형성되어 리셋신호(LIORST_N)가 로우레벨로 디스에이블되고, 바로 출력인에이블신호(YI)가 하이레벨로 인에이블되므로, 비트라인센스앰프(BLSA)의 센싱구간을 늦출 필요가 없어 동작 속도가 저하되는 것을 방지할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 구성을 간략히 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체 메모리 장치에서 리드동작 및 라이트 동작 시 생성되는 제어신호의 상태를 보여주는 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 제어신호 생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 제어신호 생성회로에 포함된 제1 펄스폭조절부의 회로도이다.
도 5는 도 3에 도시된 제어신호 생성회로에 포함된 제2 펄스폭조절부의 회로도이다.
도 6은 도 3에 도시된 제어신호 생성회로에 포함된 리셋신호생성부의 회로도이다.
도 7은 도 3에 도시된 제어신호 생성회로에 포함된 라이트인에이블신호생성부의 회로도이다.
도 8은 도 3에 도시된 제어신호 생성회로에서 생성된 리셋신호 및 라이트인에이블신호의 상태를 보여주는 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 펄스신호생성부 10: 제1 지연부
12: 제1 펄스폭조절부 14: 제2 펄스폭조절부
2: 리셋신호생성부 3: 라이트인에이블신호생성부

Claims (10)

  1. 컬럼제어신호를 서로 다른 지연구간만큼 지연시켜 제1 및 제2 펄스신호를 생성하는 펄스신호생성부;
    라이트리드플래그신호에 응답하여 상기 제1 또는 제2 펄스신호를 선택적으로 리셋신호로 전달하는 리셋신호생성부; 및
    상기 라이트리드플래그신호에 응답하여 상기 제1 펄스신호로부터 라이트인에이블신호를 생성하는 라이트인에이블신호생성부를 포함하되, 상기 라이트인에이블신호는 상기 리셋신호가 디스에이블되는 구간에서 인에이블되도록 인에이블구간이 조절되는 제어신호 생성회로.
  2. 제 1 항에 있어서, 상기 펄스신호생성부는
    상기 컬럼제어신호를 제1 지연구간만큼 지연시켜 지연신호를 생성하는 제1 지연부;
    상기 지연신호의 펄스폭을 조절하여 상기 제1 펄스신호를 생성하는 제1 펄스폭조절부; 및
    상기 지연신호의 펄스폭을 조절하여 상기 제2 펄스신호를 생성하는 제2 펄스폭조절부를 포함하는 제어신호 생성회로.
  3. 제 2 항에 있어서, 상기 제1 펄스폭조절부는
    상기 지연신호를 제2 지연구간만큼 지연시키는 제2 지연부; 및
    상기 지연신호 및 상기 제2 지연부의 출력신호를 입력받아 논리연산을 수행하는 제1 논리부를 포함하는 제어신호 생성회로.
  4. 제 3 항에 있어서, 상기 제2 펄스폭조절부는
    상기 지연신호를 제3 지연구간만큼 지연시키는 제3 지연부; 및
    상기 지연신호 및 상기 제3 지연부의 출력신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함하는 제어신호 생성회로.
  5. 제 4 항에 있어서, 상기 제2 지연구간은 상기 제3 지연구간보다 큰 제어신호 생성회로.
  6. 제 4 항에 있어서, 상기 제1 및 제2 논리부는 부정논리합 연산을 수행하는 제어신호 생성회로.
  7. 제 1항에 있어서, 상기 리셋신호생성부는
    상기 라이트리드플래그신호에 응답하여 상기 제1 펄스신호를 상기 리셋신호로 전달하는 제1 전달소자; 및
    상기 라이트리드플래그신호에 응답하여 상기 제2 펄스신호를 상기 리셋신호로 전달하는 제2 전달소자를 포함하는 제어신호 생성회로.
  8. 제 7 항에 있어서, 상기 제1 및 제2 전달소자는 상기 라이트리드플래그신호에 응답하여 선택적으로 구동되는 인버터인 제어신호 생성회로.
  9. 제 1 항에 있어서, 상기 라이트인에이블신호생성부는
    상기 제1 펄스신호의 반전신호를 소정 지연구간만큼 지연시키고 반전시키는 반전지연부;
    상기 제1 펄스신호의 반전신호 및 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하는 제1 논리부; 및
    상기 라이트리드플래그신호에 응답하여 상기 제1 논리부의 출력신호를 버퍼링하여 상기 라이트인에이블신호로 전달하는 제2 논리부를 포함하는 제어신호 생성회로.
  10. 제 9 항에 있어서, 상기 제1 논리부는 부정논리합 연산을 수행하고, 상기 제2 논리부는 논리곱 연산을 수행하는 제어신호 생성회로.
KR1020080132696A 2008-12-23 2008-12-23 제어신호 생성회로 KR100980061B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080132696A KR100980061B1 (ko) 2008-12-23 2008-12-23 제어신호 생성회로
US12/583,959 US7893747B2 (en) 2008-12-23 2009-08-28 Control signal generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080132696A KR100980061B1 (ko) 2008-12-23 2008-12-23 제어신호 생성회로

Publications (2)

Publication Number Publication Date
KR20100073906A KR20100073906A (ko) 2010-07-01
KR100980061B1 true KR100980061B1 (ko) 2010-09-03

Family

ID=42265088

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080132696A KR100980061B1 (ko) 2008-12-23 2008-12-23 제어신호 생성회로

Country Status (2)

Country Link
US (1) US7893747B2 (ko)
KR (1) KR100980061B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140076128A (ko) 2012-12-12 2014-06-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 동작 방법과, 이를 포함하는 데이터 처리 시스템
US9508405B2 (en) * 2013-10-03 2016-11-29 Stmicroelectronics International N.V. Method and circuit to enable wide supply voltage difference in multi-supply memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060066203A (ko) * 2004-12-13 2006-06-16 삼성전자주식회사 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치
KR20080034713A (ko) * 2006-10-17 2008-04-22 주식회사 하이닉스반도체 컬럼선택신호의 펄스폭 조절 회로

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001216783A (ja) 1999-11-22 2001-08-10 Mitsubishi Electric Corp 制御信号発生回路およびそれを備える半導体装置
KR100512935B1 (ko) * 2002-05-24 2005-09-07 삼성전자주식회사 내부 클럭신호 발생회로 및 방법
EP1666144B1 (en) 2003-07-29 2013-09-11 Japan Science and Technology Agency Catalyst for use in reforming methanol with steam and method for preparation thereof
KR100818650B1 (ko) * 2005-09-28 2008-04-01 주식회사 하이닉스반도체 멀티포트 메모리 장치
KR100712546B1 (ko) * 2006-01-12 2007-05-02 삼성전자주식회사 동기식 반도체 메모리 장치의 기입 데이터 마스크 신호발생 회로 및 기입 데이터 마스크 신호 발생 방법
KR100920830B1 (ko) 2007-04-11 2009-10-08 주식회사 하이닉스반도체 라이트 제어 신호 생성 회로 및 이를 이용하는 반도체메모리 장치 및 그의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060066203A (ko) * 2004-12-13 2006-06-16 삼성전자주식회사 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치
KR20080034713A (ko) * 2006-10-17 2008-04-22 주식회사 하이닉스반도체 컬럼선택신호의 펄스폭 조절 회로

Also Published As

Publication number Publication date
US7893747B2 (en) 2011-02-22
KR20100073906A (ko) 2010-07-01
US20100156480A1 (en) 2010-06-24

Similar Documents

Publication Publication Date Title
KR100300079B1 (ko) 센스앰프 구동회로
KR101047000B1 (ko) 모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치
JP3825188B2 (ja) 半導体装置及びプリチャージ方法
JP2004039204A (ja) ワードライン駆動回路
JPH07254278A (ja) 自動プリチャージ機能を有する同期式メモリ装置
US6055194A (en) Method and apparatus for controlling column select lines in a synchronous memory device
KR100311038B1 (ko) 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법
KR20100052885A (ko) 반도체 메모리 장치
US7535777B2 (en) Driving signal generator for bit line sense amplifier driver
US7532530B2 (en) Semiconductor memory device
US7161860B2 (en) Local input/output line precharge circuit of semiconductor memory device
KR100980061B1 (ko) 제어신호 생성회로
KR0172368B1 (ko) 저전력 반도체 메모리 장치
JP4163476B2 (ja) 半導体メモリ装置
KR100772561B1 (ko) 반도체 메모리 장치 및 비트라인감지증폭기드라이버드라이빙신호 생성회로
US6104656A (en) Sense amplifier control circuit in semiconductor memory
KR0184480B1 (ko) 반도체 메모리 장치의 데이타 출력 버퍼 제어회로
KR20030060640A (ko) 디램의 컬럼 인에이블 신호 발생 회로
KR101470529B1 (ko) 반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법
KR100701683B1 (ko) 센스 앰프 전원제어회로
KR100853486B1 (ko) 비트라인 쌍의 프리차지 제어를 위한 반도체메모리소자
KR20050059790A (ko) 감지증폭기의 오버 드라이빙 제어회로
KR20120121309A (ko) 반도체메모리장치
US6246633B1 (en) Semiconductor memory device permitting stabilized operation and high-speed access
US7830201B2 (en) Internal voltage control device capable of reducing current consumption and semiconductor memory device using the same

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20081223

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20100531

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20100730

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20100830

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20100831

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee