KR100818650B1 - 멀티포트 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 노멀, 프리엠션 버스트 및 인터럽트 라이트동작을 지원하는 멀티포트 메모리 장치에 관한 것이다. 이를 위해 본 발명은, 각기 다른 외부장치와 연결되어 독립적인 직렬통신을 수행하는 다수의 포트와 다수의 뱅크를 구비하는 멀티포트 메모리 장치에 있어서, 라이트데이터가 상기 포트를 통해 상기 뱅크에 인가될때마다 카운팅하는 라이트 카운터, 상기 카운팅값에 따라 상기 라이트데이터를 임시 저장하는 라이트데이터 레지스터, 상기 임시 저장된 라이트데이터를 상기 뱅크에 라이트하기 위한 플래그신호를 출력하는 라이트플래그신호 생성부 및 상기 뱅크 - 다수의 셀어레이를 포함 - 에 상기 라이트데이터를 라이트하기 위한 라이트인에이블신호를 출력하는 라이트인에이블신호 생성부를 포함하는 멀티포트 메모리 장치를 제공한다.
멀티포트 메모리 장치, 뱅크, 메모리 셀, 데이터 전송라인, 라이트 카운터

Description

멀티포트 메모리 장치{MELTI PORT MEMORY DEVICE}
도 1은 일반적인 단일포트 메모리장치를 나타낸 블록도.
도 2는 본 발명의 일실시예에 따른 멀티포트 메모리 장치를 나타낸 구성도.
도 3a 내지 도 3c는 도 2의 멀티포트 메모리 장치의 라이트동작을 나타낸 타이밍다이어그램.
도 4은 도 3a 내지 도 3c의 라이트동작을 지원하는 멀티포트 메모리 장치의 라이트회로를 나타낸 블록도.
도 5는 도 4의 라이트카운터를 나타낸 회로도.
도 6a 및 도 6b는 도 4의 라이트카운터의 타이밍 다이어그램.
도 7은 도 4의 라이트데이터레지스터를 나타낸 회로도.
도 8은 도 4의 라이트플래그신호생성부를 나타낸 회로도.
도 9a 및 도 9b는 도 8의 라이트플래그신호생성부의 타이밍 다이어그램.
도 10은 4개의 쿼터(Q0~Q3)로 나뉘어진 뱅크를 나타낸 블록도.
도 11은 도 4의 라이트인에이블신호 생성부를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
301 : 라이트 카운터 303 : 라이트 데이터 레지스터
305 : 라이트 플래그신호 생성부 307 : 라이트 인에이블신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 멀티포트 메모리 장치에 관한 것이다.
현재 디램(DRAM)은 기존의 데스크탑(desktop) 컴퓨터, 노트북(note-book) 컴퓨터 및 서버(server)와 같은 전통적인 사용영역뿐만 아니라, HDTV와 같은 영상/음향 기기에도 사용되어 그 사용범위가 확대되고 있는 실정이다. 따라서, 기존 메모리 장치의 입/출력 방식(단일포트에 다수의 입/출력 핀을 가진 데이터 교환 방식. 즉, 병렬 입/출력 인터페이스 방식)에서 벗어나 다른 입/출력 방식이 적용될 것을 요구 받고 있다.
여기서, 단일포트 메모리장치에 대해 설명하기 위한 도면을 살펴보면,
도 1은 일반적인 단일포트 메모리장치를 나타낸 블록도이다. 본 도 1에서는 설명의 편의를 위해 일반적인 8뱅크 구조를 갖는 x16, 512M 디램(DRAM)을 예로 도시하였다.
도 1을 참조하면, 일반적인 x16, 512M 디램 단일포트 메모리 장치는 n×m개의 메모리 셀(memory sell)이 매트릭스 형태로 배치된 제1 내지 제8 뱅 크(BANK0~BANK7), 제1 내지 제8 뱅크(BANK0~BANK7)와 단일 통신을 수행하는 포트(PORT), 포트(PORT)와 핀 그리고 포트(PORT)와 제1 내지 제8 뱅크(BANK0~BANK7)간의 신호 전달을 위한 다수의 통신라인(GIO)를 구비한다. 여기서 통신라인(GIO)은 디램에서 보편적으로 명명되는 글로벌 입/출력 라인(global I/O line)을 의미하며, 제어버스, 15라인의 주소버스 및 16라인의 정보버스로 이루어진다.
이와같은 단일포트 메모리 장치에서 가장 큰 문제점은 단일포트를 사용하기 때문에 다양한 멀티미디어 기능을 구현할 수 없다는데 있다. 단일포트 메모리 장치에서 멀티미디어 기능을 구현하기 위해서는 여러 개의 메모리 장치, 예를들어 디램 장치를 독립적으로 구성하여 각각의 디램 장치가 서로 다른 기능을 담당하도록 제공하여야만 한다. 하지만, 디램 장치를 독립적으로 구성하는 경우 메모리 접근량이 많은 장치와 적은 장치 간의 적절한 메모리의 할당이 어려워, 전체 메모리 장치의 밀도 대비 이용효율이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 노멀, 프리엠션 버스트 및 인터럽트 라이트동작을 지원하는 멀티포트 메모리 장치를 제공하는 것을 제2 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 각기 다른 외부장치와 연결되어 독립적인 직렬통신을 수행하는 다수의 포트와 다수의 뱅크 및 상기 뱅크를 제어하기 위한 뱅크제어부를 구비하는 멀티포트 메모리 장치에 있어서, 라이트데이터가 상기 포트를 통해 인가될때마다 카운팅하는 라이트 카운터, 상기 카운팅값에 따라 상기 라이트데이터를 임시 저장하는 라이트데이터 레지스터, 상기 임시 저장된 라이트데이터를 상기 뱅크에 라이트하기 위한 플래그신호를 출력하는 라이트플래그신호 생성부 및 상기 뱅크의 쿼터별로 상기 라이트데이터를 라이트하기 위한 라이트인에이블신호를 출력하는 라이트인에이블신호 생성부를 포함하는 멀티포트 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 멀티포트 메모리 장치를 나타낸 구성도이다.
도 2를 참조하면, 멀티포트 메모리 장치는 크게 다른 외부장치와 독립적으로 직렬정보통신을 수행하기 위한 4개의 포트(P0~P3), 메모리셀을 포함하는 4개의 뱅크(BANK0~BANK7), 포트(P0~P3)를 제어하고 뱅크(BANK0~BANK7)에 대응하는 뱅크제어부(B0~B7)를 포함하는 포트제어부, 뱅크제어부(B0~B7)와 병렬정보전송을 수행하기 위한 전송라인 - 신호선으로써, 일반적으로 주소신호(address signal), 정보신호(data signal) 및 제어신호(control signal) 등을 전송하는 버스(bus)를 뜻함 - 를 구비한다.
멀티포트 메모리 장치를 구성하는 각각의 구성요소를 구체적으로 설명하면, 우선, 포트(P0~P3)는 수신부와 송신부를 구비하여 외부장치와 수신데이터(rx_data_0, rx_valid[0])와 송신데이터(tx_data_0, tx_valid[0])를 주고받는다. 이때의 송/수신은 직렬전송형태로 이루어진다.
그리고, 포트제어부는 독립적으로 모든뱅크(BANK0~BANK7)에 접근할 수 있도록 즉, 각 뱅크(BANK0~BANK7)가 기존의 디램(DRAM)의 독립적인 동작을 수행할 수 있도록 데이터라인과 연결된다. 이때, 포트제어부는 각 뱅크(BANK0~BANK7)에 대응되도록 뱅크제어부(B0~B7)를 더 구비한다. 그리고, 뱅크제어부(B0~B7)와 뱅크(BANK0~BANK7)는 병렬전송형태로 데이터를 송/수신한다.
이와 같은 병렬전송형태를 이루기 위해 데이터라인(bus)이 필요한데, 각각의 데이터라인에 전달되는 신호 및 데이터를 자세하게 나타내면, bc_addr<0:13>신호는 이 신호가 입력되는 뱅크(BANK0~BANK7)의 컬럼어드레스신호(bc_addr<0:13>)이고, bc_act신호, bc_rd신호, bc_wr신호, bc_pcg신호 및 bc_refr신호는 각각 액티브커맨드(bc_act), 리드커맨드(bc_rd), 라이트커맨드(bc_wr), 프리차지커맨드(bc_pcg) 및 리프레쉬커맨드(bc_refr)이다. 그리고, bc_d<0:15>신호는 라이트데이터(bc_d<0:15>)이고, bc_dm<0:1>신호는 라이트데이터(bc_d<0:15>)의 전송을 제어하는 라이트데이터마스크신호(bc_dm<0:1>)이고, bc_wr_stb신호는 라이트데이터(bc_d<0:15>)가 인가될 때 논리레벨이 하이가 되는 라이트데이터입력플래그신호(bc_wr_stb)이고, cb_q<0:15>신호는 리드데이터(cb_q<0:15>)이다.
도 3a 내지 도 3c는 도 2의 멀티포트 메모리 장치의 라이트동작을 나타낸 타 이밍다이어그램이다.
여기서, 도 3a는 노멀(normal)라이트동작이고, 도 3b는 프리엠션 버스트라이트(write burst with preemption)동작이며, 도 3c는 인터럽트(interrupt)라이트동작이다.
우선, 도 3a를 참조하면, 노멀라이트동작은 클럭(CK)에 동기되어 라이트커맨드(bc_wr)가 입력되면, 이에 응답하여 클럭(CK)의 4클럭 동안 매클럭마다 16비트의 라이트데이터(bc_d<0:15>)가 인가된다. 이때, 라이트데이터(bc_d<0:15>)가 인가되는 동안에는 라이트데이터입력플래그신호(bc_wr_stb)는 논리레벨 하이(high)를 유지하고 있어야 한다.
정리해보면, 노멀라이트동작은 클럭(CK)의 4클럭 동안 매클럭마다 16비트의 라이트데이터(bc_d<0:15>)가 포트(P0~P3)에서 뱅크(BANK0~BANK7)로 전달되는 것이다.
다음으로, 도 3b를 참조하면, 프리엠션 버스트라이트(write burst with preemption)동작은 클럭(CK)에 동기되어 라이트커맨드신호(bc_wr)가 입력되면, 이에 응답하여 라이트데이터(bc_d<0:15>)가 연속적으로 16비트씩 들어오는 것이 아니라, 인가되는 16비트씩의 라이트데이터(bc_d<0:15>) 사이에 NOP(no operation)이 들어온다. 이때, 라이트데이터(bc_d<0:15>)가 인가되는 동안에는 라이트데이터입력플래그신호(bc_wr_stb)는 논리레벨 하이(high)를 유지하고 있어야 하고, 라이트데이터(bc_d<0:15>)는 총 4클럭(CK)에 걸쳐서 인가된다.
정리해보면, 프리엠션 버스트라이트동작은 라이트데이터(bc_d<0:15>) 인가도 중 NOP가 인가되어도 정상적인 라이트동작 지원해 준다.
다음으로, 도 3c를 참조하면, 인터럽트라이트동작은 클럭(CK)에 동기되어 라이트커맨드신호(bc_wr, A영역)가 입력되면, 이에 응답하여 16비트씩의 라이트데이터(bc_d<0:15>)가 들어오는 도중에 다른 커맨드(B영역, 라이트커맨드 제외)가 입력되어 최초 들어오던 라이트동작(A 영역)을 인터럽트한다. 그리고, 다른 커맨드신호의 활성화가 끝난 후에는 다시 라이트동작을 수행하여 총 64비트의 라이트데이터(bc_d<0:15>)를 전달한다.
정리해보면, 인터럽트라이트동작은 라이트데이터(bc_d<0:15>) 인가도중 다른 커맨드가 인가되어도 정상적인 라이트동작 지원해 준다.
도 4은 도 3a 내지 도 3c의 라이트동작을 지원하는 멀티포트 메모리 장치의 라이트회로를 나타낸 블록도이다.
도 4를 참조하면, 라이트회로는 라이트데이터(bc_d<0:15>)가 들어올때마다 '3', '2', '1', '0'으로 카운팅(counting)하는 라이트카운터(301), 16비트씩 4클럭(CK)에 걸쳐서 들어오는 라이트데이터(bc_d<0:15>)를 모아, 한 번에 메모리셀에 라이트(write)하기 위한 64비트의 라이트데이터레지스터(303), 임시 저장된 라이트데이터(bc_d<0:15>)를 뱅크(BANK0~BANK7)에 라이트하기 위한 신호를 출력하는 라이트플래그신호생성부(305) 및 쿼터단위로 나뉜 뱅크(BANK0~BANK7)의 쿼터별로 라이트데이터(bc_d<0:15>)를 라이트하기 위한 신호를 출력하는 라이트인에이블신호 생성부(307)를 구비한다.
각 구성요소를 자세하게 설명하면 하기와 같다.
도 5는 도 4의 라이트카운터(301)를 나타낸 회로도이다.
도 5를 참조하면, 라이트카운터(301)는 라이트데이터입력플래그신호(bc_wr_stb)가 논리레벨 하이인 동안만 동작하는 2비트 카운팅회로로써, 자신의 콘트롤신호를 1/2분주시키는 제1 토글플립플롭(401, F/F1, toggle flipflop), 제1 토글플립플롭(401)의 출력신호를 1/2분주시키는 제2 토글플립플롭(403, F/F2), 제1 토글플립플롭(401)을 제어하기 위한 제1 앤드게이트(AND1)와 제1 토글플립플롭(401)과 제2 토글플립플롭(403)을 리셋시키기 위한 제1 오어게이트(OR)를 구비한다.
이때, 제1 앤드게이트(AND1)는 라이트데이터입력플래그신호(bc_wr_stb)와 리셋신호(reset)를 클럭(CK)을 일정시간 지연시킨 지연클럭(CKD)입력으로 하고, 제1 오어게이트(OR1)는 라이트커맨드(bc_wr)와 리셋신호(reset)를 입력으로 한다.
간략하게 동작을 설명하면, 라이트카운터(301)는 우선, 라이트커맨드신호(bc_wr) 또는 리세신호(reset)가 라이트카운터(301)에 입력되면 제1 토글플립플롭(401)의 리셋신호로 작용하여 라이트카운터(301)의 카운터값이 '0'으로 리셋된다. 그리고, 이후에 인가되는 라이트데이터입력플래그신호(bc_wr_stb)와 지연클럭(CKD)을 조합하여 라이트카운터(310)의 첫번째 비트를 생성하는 제1 토글플립플롭(401)의 콘트롤신호로 사용한다. 그리고, 제1 토글플립플롭(401)의 출력신호인 제1 분주신호(wrd_cnt<0>)를 라이트카운터(310)의 두번째 비트를 생성하는 제2 토글플립플롭(403)의 콘트롤신호로 사용한다. 결과적으로, 라이트커맨드신호(bw_wr) 또는 리셋신호(reset)에 의해 리셋된 카운터가 라이트데이터가 들어올때마다 '3', '2', '1', '0'으로 카운팅 동작하는 것이다. 여기서, 지연클럭(CKD)는 라이트데이터입력플래그신호(bc_wr_stb)가 하이에서 로우로 전이되는 순간 NA노드에 발생하는 글리치(glitch)를 방지하기 위함이다.
전술한 동작을 타이밍 다이어그램으로 나타내면 하기와 같다.
도 6a 및 도 6b는 도 4의 라이트카운터의 타이밍 다이어그램이다.
우선, 도 6a를 참조하면, 라이트카운터의 노멀라이트동작을 나타내는 타이밍다이어그램으로써, 라이트커맨드신호(bc_wr)가 라이트카운터에 입력되고, 이 라이트커맨드신호(bc_wr)의 폴링 에지에서 라이징 하고, 16비트의 라이트데이터 4쌍이 들어오는 동안 활성화구간을 갖는 라이트데이터입력플래그신호(bc_wr_stb)가 활성화된다. 그리고, NA노드의 신호(설명의 편의상 NA신호라 칭한다.)인 NA신호가 라이트데이터입력플래그신호(bc_wr_stb)의 활성화 구간에 내에서 일정폭을 갖고 토글링(toggling)한다.
그리고, NA신호를 자신의 콘트롤신호로 사용하는 제1 토글플립플롭이 NA신호를 1/2분주시켜 제1 분주신호(wrd_cnt<0>)로 출력하고, 제1 분주신호(wrd_cnt<0>)를 자신의 콘트롤신호로 사용하는 제2 토글플립플롭이 제1 분주신호(wrd_cnt<0>)를 1/2분주시켜 제2 분주신호(wrd_cnt<1>)로 출력한다.
여기서, 제1 분주신호(wrd_cnt<0>)의 폴링 및 라이징 엣지에서 라이트카운터는 '3', '2', '1', '0'으로 카운팅 값을 갖는다.
다음으로, 도 6b를 참조하면, 라이트카운터의 프리엠션 버스트라이트동작을 나타내는 타이밍다이어그램으로써, 라이트커맨드신호(bc_wr)가 라이트카운터에 입 력되고, 이 라이트커맨드신호(bc_wr)의 폴링 에지에서 라이징 하고, 16비트의 라이트 데이터 4쌍이 들어오는 동안 활성화 구간을 갖는 라이트데이터입력플래그신호(bc_wr_stb)가 활성화된다. 그런데, 라이트데이터 4쌍중 일부가 들어오던 중 NOP(no operation)가 들어오게 되면, 라이트데이터입력플래그신호(bc_wr_stb)가 비활성화되는 구간(A)이 발생한다.
그리고, 라이트데이터입력플래그신호(bc_wr_stb)가 비활성화되면 라이트데이터를 인가하기 위해 토글링하던 NA신호가 비활성화된다. 즉, 라이트데이터의 전달을 멈추고 라이트데이터입력플래그신호(bc_wr_stb)가 다시 활성화되기를 기다린다.
그리고, NA신호를 자신의 콘트롤신호로 사용하는 제1 토글플립플롭가 NA신호를 1/2분주시켜 제1 분주신호(wrd_cnt<0>)로 출력하고, 제1 분주신호(wrd_cnt<0>)를 자신의 콘트롤신호로 사용하는 제2 토글플립플롭이 제1 분주신호(wrd_cnt<0>)를 1/2분주시켜 제2 분주신호(wrd_cnt<1>)로 출력한다. 여기서, 제1 분주신호(wrd_cnt<0>)의 폴링 및 라이징 엣지에서 라이트카운터는 '3', '2', '1', '0'으로 카운팅 값을 갖는다.
이렇게 인가된 라이트데이터는 라이트커맨드가 입력된 후 16비트씩 4클럭에 걸쳐서 들어오게 되므로, 이 라이트데이터를 모아서 한 번에 메모리셀에 라이트하기 위해서는 라이트데이터를 저장하고 있어야하는 64비트의 레지스터(register)가 필요하다.
도 7은 도 4의 라이트데이터레지스터(303)를 나타낸 회로도이다.
도 7을 참조하면, 라이트데이터레지스터(303)는 제1, 제2, 제3 및 제4 레지 스터부(509, 511, 513, 515)와 제1, 제2 제3 및 제4 레지스터부(509, 511, 513, 515)의 동작을 제어하는 제1, 제2, 제3 및 제4 디코더부(501, 503, 505, 507)를 구비한다.
우선, 제1 디코더부(501)는 제1 분주신호(wrd_cnt<0>)와 제2 분주신호(wrd_cnt<1>) 및 라이트데이터입력플래그신호(bc_wr_stb)를 입력으로 하는 제1 낸드게이트(NAND1), 제1 낸드게이트(NAND1)의 출력신호를 반전시키는 제1 인버터(INV1), 제1 인버터(INV1)의 출력신호와 클럭(CK)을 입력으로하는 제2 낸드게이트(NAND2), 제2 낸드게이트(NAND2)의 출력신호를 반전시켜 제1 디코딩신호(A)를 출력하는 제2 인버터(INV2)로 구현할 수 있다.
제2 디코더부(503)는 제1 분주신호(wrd_cnt<0>)를 반전시키는 제3 인버터(INV3), 제3 인버터(INV3)의 출력신호와 제2 분주신호(wrd_cnt<1>)신호와 라이트데이터입력플래그신호(bc_wr_stb)를 입력으로하는 제3 낸드게이트(NAND3)와 제3 낸드게이트(NAND3)의 출력신호를 반전시키는 제4 인버터(INV4), 제4 인버터(INV4)의 출력신호와 클럭(CK)을 입력으로하는 제4 낸드게이트(NAND4), 제4 낸드게이트(NAND4)의 출력신호를 반전시켜 제2 디코딩신호(B)를 출력하는 제5 인버터(INV5)로 구현할 수 있다.
제3 디코더부(505)는 제2 분주신호(wrd_cnt<1>)를 반전시키는 제6 인버터(INV6), 제6 인버터(INV6)의 출력신호와 제1 분주신호(wrd_cnt<0>)와 라이트데이터입력플래그신호(bc_wr_stb)를 입력으로하는 제5 낸드게이트(NAND5), 제5 낸드게이트(NAND5)의 출력신호를 반전시키는 제7 인버터(INV7), 제7 인버터(INV7)의 출력 신호와 클럭(CK)을 입력으로하는 제6 낸드게이트(NAND6), 제6 낸드게이트(NAND6)의 출력신호를 반전시켜 제3 디코딩신호(C)를 출력하는 제8 인버터(INV8)로 구현할 수 있다.
제4 디코더부(507)는 제1 분주신호(wrd_cnt<0>)를 반전시키는 제9 인버터(INV9), 제2 분주신호(wrd_cnt<1>)를 반전시키는 제10 인버터(INV10), 제9 인버터(INV9)의 출력신호와 제10 인버터(INV10)의 출력신호와 라이트데이터입력플래그신호(bc_wr_stb)를 입력으로하는 제7 낸드게이트(NAND7), 제7 낸드게이트(NAND7)의 출력신호를 반전시키는 제11 인버터(INV11), 제11 인버터(INV11)의 출력신호와 클럭(CK)을 입력으로하는 제8 낸드게이트(NAND8), 제8 낸드게이트(NAND8)의 출력신호를 반전시켜 제4 디코딩신호(D)를 출력하는 제12 인버터(INV12)로 구현할 수 있다.
계속해서, 제1 레지스터부(509)는 16비트의 라이트데이터(bc_d<0:15>)를 임시저장하기 위해 16개의 래치회로와 트랜스미션 게이트로 구현된다. 예를 들어, 라이트데이터(bc_d<0>)를 임시저장하는 레지스터는, 제1 디코더부(501)의 출력신호인 제1 디코딩신호(A)에 따라 라이트데이터(bc_d<0>)를 제1 래치회로(551)에 전달하는 제1 트랜스미션게이트(TG1)로 구현할 수 있다.
또한, 제2, 제3 및 제4 레지스터부(511, 513, 515)도 제1 레지스터부(509)와 동일한 회로로 구현할 수 있으며, 각각의 레지스터부(511, 513, 515)는 대응되는 제2, 제3 및 제4 디코딩신호(B, C, D)에 의해 제어된다.
결과적으로, 64비트의 라이트 데이터(bc_d<0;63>)는 제1, 제2, 제3 및 제4 디코더부(501, 503, 505, 507)에 입력되는 분주신호(wrd_cnt<0:1>)와 라이트데이터 입력플래그신호(bc_wr_stb)에 의해 레지스터부(509, 511, 513, 515)가 선택되여 저장된다.
이어서, 상술과 같이 레지스터부(509, 511, 513, 515)에 임시저장된 라이트데이터에 대해 라이트동작을 수행할 것을 알리는 라이트플래그신호가 필요하게 되는데,
도 8은 도 4의 라이트플래그신호생성부(305)를 나타낸 회로도이다.
도 8을 참조하면, 라이트플래그신호생성부(305)는 라이트플래그신호(wr_commit)를 제어하는 라이트동작제어신호(wr_pend)를 생성하는 라이트동작제어회로(703)와 라이트드라이버의 인에이블신호인 라이트드라이버인에이블신호(bwen)와 YI트랜지스터(비트라인과 세그먼트 입/출력 라인의 연결 트랜지스터)의 구동신호를 생성하는 라이트플래그신호(wr_commit)를 생성하는 라이트플래그신호 생성회로(705)를 구비한다.
이를 더욱 자세하게 설명하면, 라이트동작제어회로(703)는 라이트커맨드신호(bc_wr)를 지연시키는 제1 딜레이(DELAY8), 제1 딜레이(DELAY9)의 출력신호를 반전시키는 제13 인버터(INV13), 제13 인버터(INV13)의 출력신호와 라이트커맨드(bc_wr)를 입력으로하는 제1 오어게이트(OR1), 제1 오어게이트(OR1)의 출력신호를 게이트 입력으로하고 전원전압(VDD)과 연결된 제1 피모스 트랜지스터(P1), 라이트동작제어리셋신호(pend_rst)를 지연시키는 제2 딜레이(DELAY9), 제2 딜레이(DELAY9)의 출력신호를 반전시키는 제14 인버터(INV14), 제14 인버터(INV14)의 출력신호와 라이트동작제어리셋신호(pend_rst)를 입력으로하는 제2 노어게이 트(NOR2), 제2 노어게이트(NOR2)의 출력신호를 게이트 입력으로하고 접지전압(VSS)과 연결된 제1 엔모스 트랜지스터(N1), 제1 피모스 트랜지스터(P1)과 제1 엔모스 트랜지스터(N1)의 출력신호를 래치하는 래치회로(701), 래치회로(701)의 출력신호를 반전시켜 라이트데이터 입력구간 및 라이트플래그신호 활성화구간 동안 활성화되는 라이트동작제어신호(wr_pend)를 출력하는 제15 인버터(INV15)로 구현할 수 있다.
라이트플래그신호 생성회로(705)는 제1 분주신호(wrd_cnt<0>)와 제2 분주신호(wrd_cnt<1>)를 입력으로하는 제3 노어게이트(NOR3), 제3 노어게이트(NOR3)의 출력신호와 라이트데이터입력플래그신호(bc_wr_stb)를 입력으로하는 제9 낸드게이트(NAND9), 제9 낸드게이트(NAND9)의 출력신호를 반전시키는 제16 인버터(INV16), 제16 인버터(INV16)의 출력신호와 인터럽트커맨드(interrupt command)를 입력으로하는 제4 노어게이트(NOR4), 제4 노어게이트(NOR4)의 출력신호를 반전시키는 제17 인버터(INV17), 제17 인버터(INV17)의 출력신호와 라이트동작제어회로(703)의 출력신호인 라이트동작제어신호(wr_pend)를 입력으로하는 제10 낸드게이트(NAND10), 제10 낸드게이트(NAND10)의 출력신호를 반전시켜 라이트동작제어신호(wr_pend)를 비활성화시키는 라이트동작제어리셋신호(pend_rst)를 출력하는 제18 인버터(INV18), 라이트동작제어신호(wr_pend)와 접지전압(VSS)을 입력으로하는 제11 낸드게이트(NAND11), 제11 낸드게이트(NAND11)의 출력신호와 제10 낸드게이트(NAND10)의 출력신호를 입력으로하여 라이트플래그신호(wr_commit)를 출력하는 제12 낸드게이트(NAND12)로 구현할 수 있다.
도 9a 및 도 9b는 도 8의 라이트플래그신호생성부의 타이밍 다이어그램이다.
우선, 도 9a를 참조하면, 노멀라이트 동작을 나타낸 타이밍 다이어그램으로써, 제1 분주신호(wrd_cnt<0>), 제2 분주신호(wrd_cnt<1>) 및 라이트데이터입력플래그신호(bc_wr_stb)에 의해 라이트데이터가 라이트데이터레지스터에 인가된다. 64비트의 라이트데이터가 모두 인가되면, 제1 분주신호(wrd_cnt<0>), 제2 분주신호(wrd_cnt<1>) 및 라이트데이터입력플래그신호(bc_wr_stb)의 조합에 의해 라이트데이터플래그신호(wr_commit)가 활성화된다. 이에 따라, 라이트드라이버인에이블신호(bwen)와 YI 트랜지스터의 구동신호가 생성된다. 동시에, 라이트동작제어리셋신호(pend_rst)가 활성화되어 라이트동작제어신호(wr_pned)를 비활성화시키고, 이에 따라 라이트플래그신호(wr_commit)도 비활성화된다.
다음으로, 도 9b를 참조하면, 인터럽트라이트동작을 나타낸 타이밍 다이어그램으로써, 라이트데이터 인가 도중 제1 분주신호(wrd_cnt<0>), 제2 분주신호(wrd_cnt<1>) 및 라이트데이터입력플래그신호(bc_wr_stb)가 인터럽트커맨드(interrupt command)에 의해 비활성화되고, 인가된 라이트데이터를 메모리셀에 라이트(write)하기 위해 라이트플래그신호(wr_commit)가 활성화된다. 그리고, 라이트동작제어리셋신호(pend_rst)가 활성화되어 라이트플래그신호(wr_commit)도 비활성화된다.
여기서, 라이트데이터가 전부 인가되지 않은 상태에서 인터럽트커맨드가 입력될 경우, 그때까지 인가된 라이트데이터는 메모리셀에 라이트(write)되어야 한다. 하지만 인터럽트커맨드에 의해 라이트플래그신호(wr_commit)가 발생한 경우는 이를 콘트롤하는 회로를 만들지 않으면 총 64비트가 저장되어야 할 라이트데이터레지스터에 일부만이 저장된 상태에서 메모리셀에 라이트된다. 예를들어, 32비트의 라이트데이터가 라이트데이터레지스터에 인가된 후, 인터럽트커맨드에 의해 라이트플래그신호(wr_commit)가 활성화되면, 나머지 32비트의 라이트데이터가 라이트데이터레지스터에 인가되는것과 무관하게 총64비트의 라이트데이터 메모리셀에 라이트된 것으로 간주된다. 이는 멀티포트 메모리 장치의 오동작 유발의 원인이 된다.
이를 제어하기 위해 라이트플래그신호(wr_commit)가 발생하는 순간의 카운터의 값을 저장하여 라이트드라이버인에이블신호(bwen)를 생성할때 이 카운터의 저장값을 이용한다.
도 10은 4개의 쿼터(Q0~Q3)로 나뉘어진 뱅크 - 다수의 셀어레이를 포함 - 를 나타낸 구성도이고, 도 11은 도 4의 라이트인에이블신호 생성부(307)를 나타낸 회로도이다.
도 10 및 도 11을 참조하면, 라이트인에이블신호 생성부(307)는 쿼터별뱅크선택신호를 생성하는 쿼터별뱅크선택신호 생성부(901), 쿼터별뱅크선택신호를 입력받아 라이트인에이블신호를 생성하는 쿼터별라이트인에이블신호 생성부(903)를 구비한다.
이를 세부 구성별로 더욱 자세하게 설명하면 하기와 같다.
우선, 쿼터별뱅크선택신호 생성부(901)는 외부클럭(CK)을 콘트롤신호로 라이트 카운터의 출력신호인 분주신호(wrd_cnt<0:1>)를 분주시키는 제1 플립플롭(F/F1), 라이트커맨드(bc_wr)에 의해 분주신호(wrd_cnt<0:1>) 또는 제1 플립플 롭(F/F1)의 출력신호를 선택적으로 전달하는 스위치부(950), 라이트플래그신호(wr_commit)를 콘트롤신호로 스위치부(950)의 출력신호를 분주하여 쿼터별로 나뉜 뱅크(도 10)의 쿼터별뱅크선택신호(q_sel_cnt<0:1>)를 출력하는 제2 플립플롭(F/F2)으로 구현할 수 있다.
쿼터별라이트인에이블신호 생성부는 라이트플래그신호(wr_commit)를 지연(delay)시키고 펄스폭(pulse width)을 조절한 신호인 BYPREP신호를 제1 및 제2 지연회로(DELAY0, DELAY1)로 지연시켜 제1 뱅크라이트인에이블신호인 BWEN_Q0신호를 출력하는 제1 쿼터뱅크라이트인에이블신호 생성부(952), BYPREP신호를 지연시키는 제3 지연회로(DELAY2), 제1 및 제2 쿼터별뱅크선택신호(q_sel_cnt<0:1>)를 입력으로하는 제1 낸드게이트(NAND13), 제1 낸드게이트(NAND13)의 출력신호와 제3 지연회로(DELAY2)의 출력신호를 입력으로 하는 제2 낸드게이트(NAND14), 제2 낸드게이트(NAND14)의 출력신호를 반전시키는 제1 인버터(INV19), 제1 인버터(INV19)의 출력신호를 지연시켜 제2 쿼터뱅크라이트인에이블신호(BWEN_Q1)로 출력하는 제4 지연회로(DELAY3)를 포함하는 제2 쿼터별뱅크라이트인에이블신호 생성부(954), 제1 및 제2 쿼터별뱅크선택신호(q_sel_cnt<0:1>)를 입력으로하는 제3 낸드게이트(NAND15), 제2 쿼터별뱅크선택신호(q_sel_cnt<1>)를 반전시키는 제2 인버터(INV20), 제1 쿼터별뱅크선택신호(q_sel_cnt<0>)와 제2 인버터(INV20)의 출력신호를 입력으로하는 제4 낸드게이트(NAND16), 제3 낸드게이트(NAND15)의 출력신호와 제4 낸드게이트(NAND16)의 출력신호를 입력으로하는 제5 낸드게이트(NAND17), 제5 낸드게이트(NAND17)의 출력신호를 반전시키는 제3 인버터(INV21), BYPREP신호를 지연시키는 제5 지연회로(DELAY4), 제5 지연회로(DELAY4)의 출력신호와 제3 인버터(INV21)의 출력신호를 입력으로하는 제6 낸드게이트(NAND18), 제6 낸드게이트(NAND18)의 출력신호를 반전시키는 제4 인버터(INV22), 제4 인버터(INV22)의 출력신호를 지연시켜 제3 쿼터뱅크라이트인에이블신호(BWEN_Q2)로 출력하는 제6 지연회로(DELAY5)를 포함하는 제3 쿼터별뱅크라이트인에이블신호 생성부(956), BYPREP신호를 지연시키는 제7 지연회로(DELAY6), 제1 및 제2 쿼터별뱅크선택신호(q_sel_cnt<0:1>)를 입력으로하는 노어게이트(NOR5), 제7 지연회로(DELAY6)의 출력신호와 노어게이트(NOR5)의 출력신호를 입력으로하는 제8 낸드게이트(NAND19), 제8 낸드게이트(NAND19)의 출력신호를 반전시키는 제5 인버터(INV23), 제5 인버터(INV23)의 출력신호를 지연시켜 제4 쿼터뱅크라이트인에이블신호(BWEN_Q3)로 출력하는 제8 지연회로(DELAY7)를 포함하는 제4 쿼터별뱅크라이트인에이블신호 생성부(958)로 구현할 수 있다.
여기서, 제1 및 제8 지연회로(DELAY0~DELAY7)는 제1 및 제4 쿼터뱅크라이트인에이블신호(BWEN_Q0~BWEN_Q3)가 동일한 시간에 생성되도록 지연시간을 갖고 있어야 한다.
간력하게 동작을 설명하면, 쿼터 단위로 나뉜 뱅크의 한 뱅크쿼터(Q0~Q1)에 라이트(write)시 한 클럭(CK)사이클에 들어온 16비트의 라이트데이터를 저장한다. 예를들어, 라이트카운터의 카운터값(wrd_cnt<0:1>에 의해 생성)이 '2'일 때 라이트플래그신호(wr_commit)가 발생하였다면, 라이트데이터가 라이트커맨드(bc_wr) 이후 두 번 인가되었다는 의미이므로, 제1 쿼터뱅크라이트인에이블신호(BWEN_Q0)와 제2 쿼터뱅크라이트인에이블신호(BWEN_Q1)만 발생된다. 라이트커맨드(bc_wr)가 다른 커 맨드(라이트맨드 제외)에 의해 인터럽트(interrupt) 되는 경우, 라이트커맨드(bc_wr)가 인가되는 순간 라이트카운터가 리셋되므로 반 클럭 지연된 카운터값을 라이트플래그신호(wr_commit) 발생 시의 카운터값으로 저장하여 라이트 동작을 수행한다.
전술한 바와 같이 본 발명은 라이트데이터입력플래그신호(bc_wr_stb)신호가 논리레벨이 하이인 구간에만 동작하는 카운터를 만들어 노멀라이트동작은 물론, 인터럽트라이트 동작을 수행가능한 멀티포트 메모리 장치를 제공한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
또한, 전술한 실시예에서 라이트카운터, 라이트데이터레지스터, 라이트플래그신호 생성부 및 라이트인에이블신호 생성부는 여타의 논래회로를 통해 구현할 수 있음은 자명한 것임을 알 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명은 다수의 외부 기기와의 연계가 가능하고, 외부 기기중 메모리 활용 비율이 높은 장치로 보다 많은 메모리 할당이 용이해지게 되어 메모리의 활용 효율을 높일 수 있다.
또한, 멀티포트 메모리 장치의 노멀 라이트동작, 프리엠션 버스트 라이트동작 및 인터럽트 라이트동작을 지원하여 멀티포트 메모리 장치 동작의 유동성을 확보할 수 있다.

Claims (23)

  1. 각기 다른 외부장치와 연결되어 독립적인 직렬통신을 수행하는 다수의 포트와 다수의 뱅크를 구비하는 멀티포트 메모리 장치에 있어서,
    라이트데이터가 상기 포트를 통해 상기 뱅크에 인가될때마다 카운팅하는 라이트 카운터;
    상기 라이트 카운터의 카운팅값에 따라 상기 라이트데이터를 임시 저장하는 라이트데이터 레지스터;
    상기 임시 저장된 라이트데이터를 상기 뱅크에 라이트하기 위한 플래그신호를 출력하는 라이트플래그신호 생성부; 및
    상기 뱅크 - 다수의 셀어레이를 포함 - 에 상기 라이트데이터를 라이트하기 위한 라이트인에이블신호를 출력하는 라이트인에이블신호 생성부
    를 포함하는 멀티포트 메모리 장치.
  2. 제1항에 있어서,
    상기 멀티포트 메모리 장치는
    상기 뱅크는 쿼터단위로 나뉘어 진 것을 특징으로 하는 멀티포트 메모리 장치.
  3. 제2항에 있어서,
    상기 포트와 상기 뱅크는 병렬 통신하는 것을 특징으로 하는 멀티포트 메모리 장치.
  4. 제3항에 있어서,
    상기 라이트 카운터는,
    자신의 콘트롤신호를 1/2분주시키는 제1 토글 플립플롭;
    제1 토글 플립플롭의 출력신호를 1/2분주시키는 제2 토글 플립플롭;
    제1 토글 플립플롭의 콘트롤신호를 출력하는 제1 논리회로; 및
    상기 제1 및 제2 토글 플립플롭의 리셋신호를 출력하는 제2 논리회로를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 논리회로는 라이트커맨드신호 입력후 활성화되어 메모리 셀에 라이트데이터가 라이트될때까지의 활성화구간을 갖는 라이트데이터 입력플래그신호와 외부클럭을 일정 지연시킨 신호인 CKD신호를 입력으로하는 제1 낸드게이트인 것을 특징으로하는 멀티포트 메모리 장치.
  6. 제4항에 있어서,
    상기 제2 논리회로는 라이트커맨드신호와 리셋신호를 입력으로 하는 제1 오어게이트인 것을 특징으로 하는 멀티포트 메모리 장치.
  7. 제5항에 있어서,
    상기 라이트데이터 레지스터는
    상기 라이트카운터의 출력신호에 따라 라이트데이터의 임시저장 레지스터를 결정하는 다수의 디코더부; 및
    상기 다수의 디코더부의 출력신호에 따라 상기 라이트데이터를 임시저장하는 다수의 레지스터부를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  8. 제7항에 있어서,
    상기 다수의 디코더부는,
    최초 16비트의 제1 라이트데이터를 제1 레지스터부에 저장하기 위한 제1 디코더부;
    두번째 16비트의 제2 라이트데이터를 제2 레지스터부에 저장하기 위한 제2 디코더부;
    세번째 16비트의 제3 라이트데이터를 제3 레지스터부에 저장하기 위한 제3 디코더부; 및
    네번째 16비트의 제4 라이트데이터를 제4 레지스터부에 저장하기 위한 제4 디코더부를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 디코더부는,
    라이트카운터의 출력신호와 라이트데이터입력 플래그신호를 입력으로 하는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력신호를 반전시키는 제1 인버터;
    상기 제1 인버터의 출력신호와 외부클럭을 입력으로하는 제3 낸드게이트; 및
    상기 제3 낸드게이트의 출력신호를 반전시켜 제1 디코딩신호를 출력하는 제2 인버터를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  10. 제8항에 있어서,
    상기 제2 디코더부는,
    상기 제1 토글 플립플롭의 출력신호를 반전시키는 제3 인버터;
    상기 제3 인버터의 출력신호와 제2 토글 플립플롭의 출력신호와 라이트데이 터입력 플래그신호를 입력으로하는 제4 낸드게이트;
    상기 제4 낸드게이트의 출력신호를 반전시키는 제4 인버터;
    상기 제4 인버터의 출력신호와 외부클럭을 입력으로하는 제5 낸드게이트;
    상기 제5 낸드게이트의 출력신호를 반전시켜 제2 디코딩신호를 출력하는 제5 인버터를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  11. 제8항에 있어서,
    상기 제3 디코더부는,
    제2 토글 플립플롭의 출력신호를 반전시키는 제6 인버터;
    상기 제6 인버터의 출력신호와 제1 토글 플립플롭의 출력신호와 라이트데이터입력 플래그신호를 입력으로하는 제6 낸드게이트;
    상기 제6 낸드게이트의 출력신호를 반전시키는 제7 인버터;
    상기 제7 인버터의 출력신호와 외부클럭을 입력으로하는 제7 낸드게이트;
    상기 제7 낸드게이트의 출력신호를 반전시켜 제3 디코딩신호를 출력하는 제8 인버터를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  12. 제8항에 있어서,
    상기 제4 디코더부는,
    상기 제1 토글 플립플롭의 출력신호를 반전시키는 제9 인버터;
    상기 제2 토글 플립플롭의 출력신호를 반전시키는 제10 인버터;
    상기 제9 인버터의 출력신호와 제10 인버터의 출력신호와 라이트데이터입력 플래그신호를 입력으로하는 제8 낸드게이트;
    상기 제8 낸드게이트의 출력신호를 반전시키는 제11 인버터;
    상기 제11 인버터의 출력신호와 외부클럭을 입력으로하는 제9 낸드게이트;
    상기 제9 낸드게이트의 출력신호를 반전시켜 제4 디코딩신호를 출력하는 제12 인버터를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  13. 제8항에 있어서,
    상기 제1 내지 제4 레지스터부는
    상기 제1 내지 제4 디코딩신호에 따라 라이트 데이터를 각각의 레지스터부의 다수의 래치회로로 전달하는 다수의 트랜스미션게이트를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  14. 제3항에 있어서,
    상기 라이트플래그신호 생성부는,
    YI 트랜지스터(비트라인과 세그먼트 입/출력 라인의 연결 트랜지스터) 구동신호와 뱅크에 라이트데이터를 라이팅하는 라이트 드라이버의 인에이블 신호를 생성하는 라이트플래그신호를 제어하는 제1 신호를 생성하는 제어회로; 및
    상기 라이트 카운터의 출력신호와 인터럽트 커맨드신호와 상기 제1 신호를 조합하여 라이트플래그신호를 출력하는 라이트플래그신호 생성회로를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  15. 제14항에 있어서,
    상기 제어회로는,
    라이트 커맨드신호를 지연시키는 제1 지연회로;
    상기 제1 지연회로의 출력신호를 반전시키는 제13 인버터;
    상기 제13 인버터의 출력신호와 라이트 커맨드신호를 입력으로하는 제2 오어게이트;
    상기 제2 오어게이트의 출력신호를 게이트 입력으로하고 전원전압(VDD)과 연결된 제1 피모스 트랜지스터;
    제어회로의 출력을 리셋시키는 제어회로 리셋신호를 지연시키는 제2 지연회로;
    상기 제2 지연회로의 출력신호를 반전시키는 제14 인버터;
    상기 제14 인버터의 출력신호와 제어회로 리셋신호를 입력으로하는 제1 노어게이트;
    상기 제1 노어게이트의 출력신호를 게이트 입력으로하고 접지전압(VSS)과 연결된 제1 엔모스 트랜지스터;
    상기 제1 피모스 트랜지스터과 제1 엔모스 트랜지스터의 출력신호를 래치하는 제1 래치회로; 및
    상기 제1 래치회로의 출력신호를 반전시켜 제1 신호를 출력하는 제15 인버터를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  16. 제14항에 있어서,
    상기 라이트플래그신호 생성회로는,
    상기 라이트카운터의 출력신호를 입력으로하는 제2 노어게이트;
    상기 제2 노어게이트의 출력신호와 라이트데이터 입력플래그신호를 입력으로하는 제10 낸드게이트;
    상기 제10 낸드게이트의 출력신호를 반전시키는 제16 인버터;
    상기 제16 인버터의 출력신호와 인터럽트 커맨드신호를 입력으로하는 제3 노어게이트;
    상기 제3 노어게이트의 출력신호를 반전시키는 제17 인버터;
    상기 제17 인버터의 출력신호와 제어회로의 출력신호인 제1 신호를 입력으로하는 제11 낸드게이트;
    상기 제11 낸드게이트의 출력신호를 반전시켜 제1 신호를 비활성화시키는 제어회로 리셋신호를 출력하는 제18 인버터;
    상기 제1 신호와 접지전압(VSS)을 입력으로하는 제12 낸드게이트;
    상기 제12 낸드게이트의 출력신호와 제11 낸드게이트의 출력신호를 입력으로하여 라이트플래그신호를 출력하는 제13 낸드게이트를 포함하는 멀티포트 메모리 장치.
  17. 제14항에 있어서,
    상기 라이트인에이블신호 생성부는,
    쿼터별 뱅크선택신호를 생성하는 쿼터별뱅크선택신호 생성부; 및
    상기 쿼터별뱅크선택신호를 입력받아 라이트인에이블신호를 생성하는 쿼터별라이트인에이블신호 생성부를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  18. 제17항에 있어서,
    상기 쿼터별 뱅크선택신호 생성부는,
    외부클럭을 콘트롤신호로 라이트 카운터의 출력신호를 분주시키는 제3 플립플롭;
    상기 라이트 커맨드신호에 의해 라이트 카운터의 출력신호와 제3 플립플롭의 출력신호를 선택적으로 전달하는 스위치부; 및
    상기 제1 신호를 콘트롤신호로 상기 스위치부의 출력신호를 분주하여 쿼터별뱅크선택신호를 출력하는 제4 플립플롭을 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  19. 제17항에 있어서,
    상기 쿼터별라이트인에이블신호 생성부는,
    상기 뱅크의 제1 쿼터에 대한 제1 뱅크라이트인에이블신호를 출력하는 제1 쿼터뱅크라이트인에이블신호 생성부;
    상기 뱅크의 제2 쿼터에 대한 제2 뱅크라이트인에이블신호를 출력하는 제2 쿼터뱅크라이트인에이블신호 생성부;
    상기 뱅크의 제3 쿼터에 대한 제3 뱅크라이트인에이블신호를 출력하는 제3 쿼터뱅크라이트인에이블신호 생성부; 및
    상기 뱅크의 제4 쿼터에 대한 제4 뱅크라이트인에이블신호를 출력하는 제4 쿼터뱅크라이트인에이블신호 생성부를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 쿼터뱅크라이트인에이블신호 생성부는,
    상기 제1 신호를 지연시키고 펄스폭을 조절한 신호인 BYPREP신호를 지연시켜 제1 쿼터뱅크라이트인에이블신호를 생성하는 제3 지연회로를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  21. 제20항에 있어서,
    상기 제2 쿼터뱅크라이트인에이블신호 생성부는,
    상기 BYPREP신호를 지연시키는 제4 지연회로;
    제1 및 제2 쿼터별뱅크선택신호를 입력으로하는 제14 낸드게이트;
    상기 제14 낸드게이트의 출력신호와 제4 지연회로의 출력신호를 입력으로 하는 제15 낸드게이트;
    상기 제15 낸드게이트의 출력신호를 반전시키는 제19 인버터;
    상기 제19 인버터의 출력신호를 지연시켜 제2 쿼터뱅크라이트인에이블신호를 출력하는 제5 지연회로를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  22. 제21항에 있어서,
    상기 제3 쿼터뱅크라이트인에이블신호 생성부는,
    상기 제1 및 제2 쿼터별뱅크선택신호를 입력으로하는 제16 낸드게이트;
    상기 제2 쿼터별뱅크선택신호를 반전시키는 제20 인버터;
    상기 제1 쿼터별뱅크선택신호와 제20 인버터의 출력신호를 입력으로하는 제17 낸드게이트;
    상기 제16 낸드게이트의 출력신호와 제17 낸드게이트의 출력신호를 입력으로하는 제18 낸드게이트;
    상기 제18 낸드게이트의 출력신호를 반전시키는 제21 인버터;
    상기 BYPREP신호를 지연시키는 제6 지연회로;
    상기 제6 지연회로의 출력신호와 제21 인버터의 출력신호를 입력으로하는 제19 낸드게이트;
    상기 제19 낸드게이트의 출력신호를 반전시키는 제22 인버터;
    상기 제22 인버터의 출력신호를 지연시켜 제3 쿼터뱅크라이트인에이블신호인를 출력하는 제7 지연회로를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  23. 제22항에 있어서,
    상기 제4 뱅크라이트인에이블신호 생성부는,
    상기 BYPREP신호를 지연시키는 제8 지연회로;
    상기 제1 및 제2 쿼터별뱅크선택신호를 입력으로하는 제4 노어게이트;
    상기 제8 지연회로의 출력신호와 제4 노어게이트의 출력신호를 입력으로하는 제20 낸드게이트;
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    상기 제23 인버터의 출력신호를 지연시켜 제4 쿼터뱅크라이트인에이블신호를 출력하는 제9 지연회로를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
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