KR100846386B1

KR100846386B1 - 멀티포트 메모리 장치

Info

Publication number: KR100846386B1
Application number: KR1020060091628A
Authority: KR
Inventors: 허황; 김재일
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-09-21
Filing date: 2006-09-21
Publication date: 2008-07-15
Also published as: JP5078348B2; JP2008077813A; TW200816222A; US7835219B2; CN101149960B; TWI333659B; KR20080026724A; US20080077747A1; CN101149960A

Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 각 뱅크제어부별 커맨드신호의 생성시기가 동일한 멀티포트 메모리 장치에 관한 것이다. 이를 위해 본 발명은, 다수의 포트, 다수의 뱅크, 다수의 뱅크제어부를 구비하고, 모든 뱅크제어부가 모든 포트를 공유하는 멀티포트 메모리 장치에서, 클록킹신호를 생성하는 PLL부, 상기 뱅크제어부에 구비되고, 상기 클록킹신호에 응답하여 상기 다수의 포트에서 인가되는 병렬화데이터를 인가 받는 직렬화부, 상기 뱅크제어부에 구비되고, 상기 클록킹신호를 지연 - 상기 다수의 포트로부터 상기 병렬화데이터가 모두 인가받을 만큼의 지연시간 정보를 갖음 - 시키는 지연부 및 상기 뱅크제어부에 구비되고, 상기 지연부의 출력클럭에 동기되고, 상기 직렬화부의 출력신호를 이용하여 커맨드신호를 생성하는 커맨드신호생성부를 포함하는 멀티포트 메모리 장치를 제공한다.

멀티포트 메모리 장치, 로딩차, 밸리드 데이터, 뱅크제어부, 뱅크

Description

멀티포트 메모리 장치{MULTI PORT MEMORY DEVICE}

도 1은 일반적인 단일포트 메모리장치를 나타낸 블록도.

도 2는 대한민국 특허출원 제2006-0032948호에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도.

도 3은 멀티포트 메모리 장치의 데이터 프레임을 나타낸 도면.

도 4는 본 발명의 일실시예에 따른 멀티포트 메모리 장치의 PLL부를 나타낸 블록도

도 5는 도 4의 멀티포트 메모리 장치의 커맨드신호 생성회로를 나타낸 회로도.

도 6은 도 5의 직렬화부를 나타낸 회로도.

도 7은 도 5의 커맨드디코더를 나타낸 회로도.

도 8은 도 5의 커맨드신호 생성회로의 타이밍다이어그램.

* 도면의 주요부분에 대한 부호의 설명 *

601 : 제1 지연회로 603 : 제2 지연회로

605 : 직렬화부 607 : 커맨드디코더

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 멀티포트 메모리 장치의 커맨드신호 생성회로에 관한 것이다.

현재 디램(DRAM)은 기존의 데스크탑(desktop) 컴퓨터, 노트북(note-book) 컴퓨터 및 서버(server)와 같은 전통적인 사용영역뿐만 아니라, HDTV와 같은 영상/음향 기기에도 사용되어 그 사용범위가 확대되고 있다. 따라서, 기존 메모리 장치의 입/출력 방식(단일포트에 다수의 입/출력 핀을 가진 데이터 교환 방식. 즉, 병렬 입/출력 인터페이스 방식)에서 벗어나 다른 입/출력 방식이 적용될 것을 요구 받고 있다.

여기서, 단일포트 메모리장치에 대해 설명하기 위한 도면을 살펴보면,

도 1은 일반적인 단일포트 메모리장치를 나타낸 블록도이다. 본 도 1에서는 설명의 편의를 위해 일반적인 8뱅크 구조를 갖는 x16, 512M 디램(DRAM)을 예로 도시하였다.

도 1을 참조하면, 일반적인 x16, 512M 디램 단일포트 메모리 장치는 n×m개의 메모리 셀(memory sell)이 매트릭스 형태로 배치된 제1 내지 제8 뱅크(BANK0~BANK7), 제1 내지 제8 뱅크(BANK0~BANK7)와 단일 통신을 수행하는 포트(PORT), 포트(PORT)와 핀 그리고 포트(PORT)와 제1 내지 제8 뱅크(BANK0~BANK7)간의 신호 전달을 위한 다수의 통신라인(GIO)를 구비한다. 여기서 통신라인(GIO)은 디램에서 보편적으로 명명되는 글로벌 입/출력 라인(global I/O line)을 의미하며, 제어버스, 15라인의 주소버스 및 16라인의 정보버스로 이루어진다.

이와같은 단일포트 메모리 장치에서 가장 큰 문제점은 단일포트를 사용하기 때문에 다양한 멀티미디어 기능을 구현할 수 없다는데 있다. 단일포트 메모리 장치에서 멀티미디어 기능을 구현하기 위해서는 여러 개의 메모리 장치, 예를들어 디램 장치를 독립적으로 구성하여 각각의 디램 장치가 서로 다른 기능을 담당하도록 제공하여야만 한다. 하지만, 디램 장치를 독립적으로 구성하는 경우 메모리 접근량이 많은 장치와 적은 장치 간의 적절한 메모리의 할당이 어려워, 전체 메모리 장치의 밀도 대비 이용효율이 떨어지는 문제점이 있다.

이에, 본 발명의 출원인은 2005년 9월 29일자로 특허출원된 특허출원 제2005-90936호를 선출원으로 하여 2006년 4월 11일자로 우선권 주장출원된 특허출원 제2006-0032948호에 개시된 바와 같이 직렬 입/출력 인터페이스를 가진 멀티포트 메모리 소자의 구조를 제안한 바 있다.

도 2는 대한민국 특허출원 제2006-0032948호에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도이다.

여기서, 멀티포트 메모리 장치는 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)를 구비하고, 16비트 데이터 프레임(16bit data frame)을 갖으며, 64비트 프리패치(64bit prefetch) 동작을 수행하는 것으로 가정한다.

도 2를 참조하면, 멀티포트 메모리 장치는 각기 다른 외부 장치와 독립적으 로 직렬 정보통신을 수행하기 위한 제1 내지 제4 포트(PORT0~PORT3), 제1 내지 제4 포트(PORT0~PORT3)를 경계로 상부와 하부에 행 방향으로 배치된 제1 내지 제8 뱅크(상부:BANK0~BANK3, 하부:BANK4~BANK7), 제1 내지 제4 포트(PORT0~PORT3)와 제1 내지 제4 뱅크(BANK0~BANK3) 사이에 행방향으로 위치하여 병렬 정보 전송을 수행하기 위한 제1 글로벌 입/출력 라인(GIO_out), 제1 내지 제4 포트(PORT0~PORT3)와 제5 내지 제8 뱅크(BANK4~BANK7) 사이에 행방향으로 위치하여 병렬 정보 전송을 수행하기 위한 제2 글로벌 입/출력 라인(GIO_in), 제1 및 제2 글로벌 입/출력 라인(GIO_out, GIO_in)과 제1 내지 제8 뱅크(BANK0~BANK7)간에 신호 전송을 제어가히 위한 제1 내지 제8 뱅크제어부(BCL0~BCL7), 제2 포트(PORT1)와 제3 포트(PORT2) 사이에 위치하여 제1 내지 제4 포트(PORT0~PORT3)에 인가되는 내부 커맨드 및 데이터의 입/출력을 클럭킹(clocking)하는 PLL부(101)를 구비한다.

멀티포트 메모리 장치는 다수의 포트(PORT0~PORT3)를 가지는 장치로, 각각의 포트(PORT0~PORT3)에서 독립적인 동작을 수행할 수 있기 때문에 대용량의 데이터들이 고속으로 처리되어야 하는 디지털 기기의 메모리로 사용 가능하다.

그리고, 포트(PORT0~PORT3)로부터 인가되는 병렬화데이터를 통해 어드레스와 내부커맨드를 생성한다. 그리고, 어드레스/내부커맨드와 데이터를 구분해야 하는데 이는 보통 미리 약속된 프로토콜(데이터 프레임)에 의해서 수행하게 된다.

도 3은 멀티포트 메모리 장치의 데이터 프레임을 나타낸 도면이다.

도 3에서 (a)는 기본 프레임이고, (b)는 라이트커맨드 프레임이고, (c)는 라이트데이터 프레임이고, (d)는 리드커맨드 프레임이고, (e)는 리드데이터 프레임이 며, (f)는 커맨드 프레임이다.

우선, (b)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16~14번째 비트는 각각 액티브커맨드(ACT), 라이트커맨드(WT) 및 프리차지커맨드(PCG)이다. 여기서, 정상적인 라이트커맨드를 인가하기 위해서는 라이트커맨드 프레임은 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '1', 14번째 비트가 '0'이 되어야 하고, 프리차지커맨드와 라이트커맨드를 인가하기 위해서는 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '1', 14번째 비트가 '1'이 되어야 한다. 이어서, 13~10번째 비트는 라이트데이터 프레임의 상위바이트(UPPER BYTE)의 전달을 제어하는 상위바이트마스크(UDM, upper byte write data mask)이고, 9~6번째 비트는 라이트되는 뱅크정보(BANK)이고, 5~0번째 비트는 컬럼어드레스(COLUMN ADDRESS)를 나타낸다.

다음으로, (c)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16번째 비트는 라이트데이터의 하위바이트(LOWER BYTE)의 전달을 제어하는 하위바이트마스크신호(LDM, lower byte write data mask)이고, 15~8번째 비트는 라이트데이터의 상위바이트(UPPER BYTE)이고, 7~0번째 비트는 라이트데이터의 하위바이트(LOWER BYTE)를 나타낸다. 여기서, 정상적인 라이트데이터의 인가는 17번째 비트인 커맨드(CMD)비트가 '0'이 되어야 한다.

다음으로, (d)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16~13번째 비트는 액티브커맨드(ACT), 라이트커맨드(WT), 프리차지커맨드(PCG) 및 리드커맨드(RD)비트이다.

여기서, 정상적인 리드커맨드를 인가하기 위해서는 리드커맨드 프레임은 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '0', 14번째 비트가 '0', 13번째 비트가 ‘1’이 되어야 하고, 프리차지 동작을 수바하는 라이트동작은 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '0', 14번째 비트가 '1', 13번째 비트가 ‘1’이 되어야 한다.

이어서, 12번째 비트는 커맨드확장{ESC(escape)}비트이다. 예를 들어 커맨드(CMD)비트가 '1', 프리차지커맨드(PCG)비트가 '1', 리드커맨드(RD)비트가 '1'이고, 모든뱅크 프리차지 동작(PRECHARGE ALL)이면 모든뱅크 프리차지 동작의 명령이 들어가게 하는 역할한다. 즉, 명령을 나타내는 비트중 모든뱅크 프리차지 동작을 나타내는 비트가 없으므로 커맨드확장(ESC)비트와 기존 커맨드 비트를 이용하여 모든뱅크 프리차지 동작(PRECHARGE ALL)과 오토 리프레쉬(AUTO REFRESH)등의 동작을 수행하게 한다.

11번째 비트는 뱅크활성화{ABANK(activate bank)}비트로 리드커맨드(RD)비트 셋(set)구간 동안 셋되는 비트이고, 10번째 비트는 RFU비트로 '0' 또는 메모리에서 무시될때 셋되는 비트이고, 9~6번째 비트는 라이트되는 뱅크정보(BANK)이고, 5~0번째 비트는 컬럼어드레스(COLUMN ADDRESS)를 나타낸다.

다음으로, (e)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16번째 비트는 RFU비트고, 15~8번째 비트는 리드데이터의 상위바이트(UPPER BYTE)이고, 7~0번째 비트는 리드데이터의 하위바이트(LOWER BYTE)를 나타낸다. 여기서, 정상적인 리드데이터의 인가는 17번째 비트인 커맨드(CMD)비트가 '0'이 되어야 한다.

이와 같은 프로토콜(데이터프레임)을 이용하는 멀티포트 메모리 장치는 메모리셀에서 병렬로 데이터가 입/출력되기 때문에 특정수의 데이터전송라인(GIO_out, GIO_in)이 있어야 한다. 그리고, 이 데이터전송라인(GIO_out, GIO_in)은 라인수가 많기 때문에 뱅크별로 각각의 데이터전송라인(GIO_out, GIO_in)이 있는 것이 아니라, 상기 데이터전송라인(GIO_out, GIO_in)을 모든 뱅크제어부(BCL0~BCL7)가 공유하는 형태를 갖는다.

그리고, 이렇게 전달되는 병렬화데이터를 통해 멀티포트 메모리 장치는 커맨드신호와 어드레스신호를 생성한다.

일반적인 디램(DRAM)은 커맨드입력핀(pin)을 통해 커맨드신호를 디코딩하고, 이렇게 디코딩된 커맨드신호를 뱅크로 보내는 방식을 사용하고 있다. 그러나, 멀티포트 메모리 장치는 앞서 설명한데로 동시에 다수의 동작이 수행되기 때문에 일반적인 디램과는 다른 커맨드신와 어드레스신호 생성방식이 요구되고 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로 서, 각 뱅크제어부별 커맨드신호의 생성시기가 동일한 멀티포트 메모리 장치를 제공하는 것을 제1 목적으로 한다.

그리고, 각 뱅크제어부별 병렬화데이터의 인가시기가 동일한 멀티포트 메모리 장치를 제공하는 것을 제2 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 다수의 포트, 다수의 뱅크, 다수의 뱅크제어부를 구비하고, 모든 뱅크제어부가 모든 포트를 공유하는 멀티포트 메모리 장치에서, 클록킹신호를 생성하는 PLL부, 상기 뱅크제어부에 구비되고, 상기 클록킹신호에 응답하여 상기 다수의 포트에서 인가되는 병렬화데이터를 인가 받는 직렬화부, 상기 뱅크제어부에 구비되고, 상기 클록킹신호를 지연 - 상기 다수의 포트로부터 상기 병렬화데이터가 모두 인가받을 만큼의 지연시간 정보를 갖음 - 시키는 지연부 및 상기 뱅크제어부에 구비되고, 상기 지연부의 출력클럭에 동기되고, 상기 직렬화부의 출력신호를 이용하여 커맨드신호를 생성하는 커맨드신호생성부를 포함하는 멀티포트 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

본 발명은 PLL부에서 생성되고, 각 포트(PORT0~PORT3)에서 전달되는 병렬화데이터의 입출력을 클록킹(clocking)하는 클럭신호를 일정지연시켜 로딩차에 의해 시간차로 인가되는 병렬화데이터가 모두 인가된 후 커맨드신호를 생성한다.

이를 위해, 도 4는 본 발명의 일실시예에 따른 멀티포트 메모리 장치의 PLL부를 나타낸 블록도이다.

도 4를 참조하면, PLL부(101)는 자신의 출력신호인 gclkb신호를 멀티포트 메모리 장치 전체에 전달되어야 하기 때문에 로딩(loading)이 크고, 그에 따라 뱅크별 스큐(skew)가 존재하게 된다. 이 스큐를 최소화하기 위해 제1 포트(PORT0)와 제2 포트(PORT1) 사이, 제3 포트(PORT2)와 제4 포트(PORT3) 사이에 각각 gclkb신호를 리피트(repeat)하는 제1 및 제2 리피터(301, 303)를 구비한다.

제1 리피터(301)는 PLL부의 출력신호인 gclkb신호를 리피트하여 gclk_01신호와 gclk_23를 생성하는데, gclk_01신호는 제1 및 제2 뱅크제어부(BCL0, BCL1)에, gclk_23신호는 제5 및 제6 뱅크제어부(BCL4, BCL5)의 내부클럭으로 각각 사용된다. 마찬가지로, 제2 리피터(303)는 gclkb신호를 리피트하여 gclk_45신호와 gclk_67신호를 생성하고, gclk_45신호는 제3 및 제4 뱅크제어부(BCL2, BCL3)에, gclk_67신호는 제7 및 제8 뱅크제어부(BCL6, BCL7)의 내부클럭으로 각각 사용된다.

이와 같이 제1 및 제2 리피터(301, 303)로 인해 PLL부(101)의 출력신호인 gclkb신호가 제1 내지 제8 뱅크제어부(BCL0~BCL7)에 동일한 시간에 입력되어 앞서 설명한 스큐에 대한 문제점을 해결한다.

그리고, 각 뱅크제어부(BCL0~BCL7)에 동일한 시간에 커맨드신호를 생성하기 위한 클럭신호를 전달할 수 있다.

도 5는 도 4의 멀티포트 메모리 장치의 커맨드신호 생성회로를 나타낸 회로 도이다.

도 5를 참조하면, 커맨드신호 생성회로는 각 포트(PORT0~PORT3)에서 인가되는 병렬화데이터(PORT_RX<0:17>)를 받아 데이터프레임에 맞게 선택하는 직렬화부(605), 상기 데이터프레임을 디코딩하여 커맨드신호(ACTP, CASPRD, ECASPWT)를 생성하는 커맨드디코더(607)를 구비한다. 그리고, 이들을 제어하기 위해 PLL부(101)에서 출력되어 뱅크제어부(BCL0~BCL7)에 입력되는 gclk신호(gclk_01, gclk_23, gclk_45, gclk67, 이하 gclk신호라 통칭함)를 이용한다.

더욱 자세하게 설명하면, 직렬화부(605)는 각 포트(PORT0~PORT3)에서 인가되는 병렬화데이터(PORT_RX<0:17>)를 뱅크선택신호(미도시)에 응답하여 선택된 뱅크에 맞는 데이터만을 선택하여 프레임화한다. 이때, gclk신호를 일정지연(601)시켜 생성된 bclk신호에 동기된다. 그리고, 직렬화부(605)는 플립플롭회로이다.

그리고, 커맨드디코더(607)는 직렬화부(605)의 출력신호(B_RXT<0:17>)를 gclk신호를 일정지연(601, 603)시켜 생성된 cclk신호에 응답하여 커맨드신호(ACTP, CASPRD, ECASPWT)를 생성한다.

여기서, 본 발명의 중요점은 모든 뱅크제어부(BCL0~BCL7)에 동일 시간에 커맨드신호를 생성하는 것이고, 시간차 - 병렬화데이터(PORT_RX<0:17>)가 시간차가 발생되어 인가되는 것은 데이터전송라인(GIO_out, GIO_in)을 모든 뱅크제어부(BCL0~BCL7)가 공유하는 형태를 갖기 때문에 뱅크제어부(BCL0~BCL7)간 로딩(loading)차에 의해 병렬화데이터(PORT_RX<0:17>)가 도달하는 시간이 차이가 나게 되는 것 - 가 발생되어 인가되는 병렬화데이터(PORT_RX<0:17>)가 모두 인가될때 까지 기다린후 커맨드신호가 생성되게 하는 것이다.

이를 위해, 커맨드신호 생성회로는 bclk신호와 cclk신호를 이용한다. 이는 병렬화데이터(PORT_RX<0:17>)가 gclk신호의 활성화에 응답하여 시간차를 두고 인가되면. cclk신호에 응답하여 커맨드신호를 생성하는 것을 의미한다. 즉, 제1 지연회로(601)와 제2 지연회로(603)가 병렬화데이터(PORT_RX<0:17>)가 모두 인가될때까지 gclk신호를 지연시키고 이를 커맨드디코더(607)에 입력시켜 커맨드신호(ACTP, CASPRD, ECASPWT)를 생성시키는 것이다.

계속해서, 직렬화부(605)와 커맨드디코더(607)의 내부구조를 설명하면 하기와 같다.

도 6은 도 5의 직렬화부(605)를 나타낸 회로도이다.

도 6을 참조하면, 직렬화부(605)는 병렬화데이터중 뱅크선택신호에 응답하여 선택된 뱅크에 맞는 데이터만을 선택하여 프레임화하는 먹스부(미도시), bclk신호를 반전시키는 제1 인버터(INV9), 제1 인버터(INV9)의 출력신호에 응답하여 먹스부(미도시)의 출력신호를 전달하는 제1 트랜스미션게이트(701), 제1 트랜스미션게이트(701)의 출력신호를 래치하는 제1 래치회로(703)로 구현할 수 있다.

도 7은 도 5의 커맨드디코더(607)를 나타낸 회로도이다.

도 7을 참조하면, 커맨드디코더(COMDEC)는 도 3의 (b)에서 설명한 데이터프레임중 커맨드(CMD)비트(B_RXT<17>)와 액티브커맨드(ACT)비트(B_RXT<16>)를 입력으로 하는 제1 앤드게이트(AND1), 제1 앤드게이트(AND1)의 출력신호를 반전시키는 제4 인버터(INV4), 제4 인버터(INV4)의 출력신호와 도 6의 제2 지연회로(603)의 출력 신호인 cclk신호를 입력으로 하는 제4 앤드게이트(AND4), 제4 앤드게이트(AND4)의 출력신호를 반전시켜 액티브커맨드신호(ACTP)를 생성하는 제5 인버터(INV5), 액티브커맨드(ACT)비트(B_RXT<16>)를 반전시키는 제1 인버터(INV1), 커맨드(CMD)비트(B_RXT<17>)와 제1 인버터(INV1)의 출력신호를 입력으로 하는 제2 앤드게이트(AND2), 라이트커맨드(WT)비트(B_RXT<15>)를 반전시키는 제2 인버터(INV2), 제2 인버터(INV2)의 출력신호와 커맨드(CMD)비트를 입력으로 하는 제1 노어게이트(NOR1), 제1 노어게이트(NOR1)의 출력신호와 cclk신호를 입력으로 하는 제5 앤드게이트(AND5), 제5 앤드게이트(AND5)의 출력신호를 반전시켜 라이트커맨드신호(ECASPWT)를 생성하는 제6 인버터(INV6), 커맨드확장(ESC)비트(B_RXT<12>)를 반전시키는 제3 인버터(INV3), 제3 인버터(INV3)의 출력신호와 제2 인버터(INV2)의 출력신호와 리드커맨드(RD)비트(B_RXT<13>)를 입력으로 하는 제3 앤드게이트(AND3), 제3 앤드게이트(AND3)의 출력신호와 제2 앤드게이트(AND2)의 출력신호를 입력으로 하는 제2 노어게이트(NOR2), 제2 노어게이트(NOR2)의 출력신호와 cclk신호를 입력으로 하는 제6 앤드게이트(AND6), 제6 앤드게이트(AND6)의 출력신호를 반전시켜 리드커맨드신호(CASPRD)를 생성하는 제7 인버터(INV7)로 구현할 수 있다.

도 8은 도 5의 커맨드신호 생성회로의 타이밍다이어그램이다.

도 8을 참조하면, 각 포트(PORT0~PORT3)에서 제2 글로벌입/출력라인(GIO_in)에 병렬화데이터(valid data)가 전달될때는 동시간에 전달(①)된다. 그러나, 제2 글로벌 입/출력 라인(GIO_in)의 로딩(loading) 차이에 의해 각 뱅크제어부(BCL0~BCL7)에 병렬화데이터(valid data)가 시간차가 발생된채 전달된다. 이는 ②시점과 ③시점을 보면 알 수 있다. 그리고, 각 뱅크제어부(BCL0~BCL7)는 gclk신호에 의해 병렬화데이터(valid data)를 받아들인다.

여기서, 병렬화데이터(valid data)가 모두 전달된 후에 커맨드신호를 생성하기 위해 gclk신호를 일정지연시킨 cclk신호에 동기시켜 커맨드신호를 생성한다. 따라서 모든 뱅크제어부(BCL0~BCL7)가 동일시간에 커맨드신호를 생성(④)한다.

전술한 바와 같이, 도 2와 같이 구성된 멀티포트 메모리 장치에서 뱅크(BANK0~BANK7)의 동작을 정의하는 커맨드신호의 생성에 있어서, PLL부의 출력 클럭신호를 각 뱅크제어부(BCL0~BCL7)에 동일 시간대에 입력시킨다. 그리고, 이 클럭신호를 일정지연시켜 병렬화데이터가 모두 인가된 이후에 커맨드신호가 생성되도록 한다.

따라서, 모든 뱅크제어부(BCL0~BCL7)가 동일시간대에 커맨드신호가 생성되게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분 아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.

또한, 전술한 실시예에서 커맨드디코더 및 지연회로는 다른 구현예로써도 구현할 수 있음은 자명한 것임을 알 수 있을 것이다.

이상에서 살펴본 바와 같이, 본 발명은 직렬 입/출력 방식의 멀티포트 메모리 장치에서 내부커맨드의 생성에 있어서, 모든 뱅크의 내부커맨드 생성 시점을 동일하게 하여 내부 뱅크 명령 생성 시점의 튜닝(tuning)이 요구될 경우 용이하게 튜닝하고, 각 뱅크의 커맨드신호 생성시점의 배리에이션(variation)이 작기 때문에 디램 코어의 tCK(clock time)의 성능을 향상시킬 수 있다.

Claims

다수의 포트, 다수의 뱅크, 다수의 뱅크제어부를 구비하고, 모든 뱅크제어부가 모든 포트를 공유하는 멀티포트 메모리 장치에서,

클록킹신호를 생성하는 PLL부;

상기 뱅크제어부에 구비되고, 상기 클록킹신호에 응답하여 상기 다수의 포트에서 인가되는 병렬화데이터를 인가 받는 직렬화부;

상기 뱅크제어부에 구비되고, 상기 클록킹신호를 지연 - 상기 다수의 포트로부터 상기 병렬화데이터가 모두 인가받을 만큼의 지연시간 정보를 갖음 - 시키는 지연부; 및

상기 뱅크제어부에 구비되고, 상기 지연부의 출력클럭에 동기되고, 상기 직렬화부의 출력신호를 이용하여 커맨드신호를 생성하는 커맨드신호생성부

를 포함하는 멀티포트 메모리 장치.
제1항에 있어서,

상기 PLL부는 상기 클록킹신호를 상기 다수의 뱅크제어부에 동일시간대에 전달하기 위해 리피터를 더 구비하는 것을 특징으로 하는 멀티포트 메모리 장치.
제1항에 있어서,

상기 직렬화부는,

상기 병렬화데이터중 뱅크선택신호에 응답하여 선택된 뱅크에 맞는 상기 병렬화데이터만을 선택하여 프레임화하는 먹스부;

상기 PLL부의 클럭킹신호를 반전시키는 제1 인버터;

상기 제1 인버터의 출력신호에 응답하여 상기 먹스부의 출력신호인 데이터프레임을 전달하는 제1 트랜스미션게이트; 및

상기 제1 트랜스미션게이트의 출력신호를 래치하는 제1 래치회로

를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
제3항에 있어서,

상기 커맨드신호생성부는,

상기 먹스부의 출력신호인 데이터프레임 중, 커맨드(CMD)비트와 액티브커맨드(ACT)비트에 응답하여 액티브커맨드신호를 생성하는 액티브커맨드신호 생성부;

상기 커맨드(CMD)비트와 상기 액티브커맨드(ACT)비트와 라이트커맨드(WT)비트에 응답하여 라이트커맨드신호를 생성하는 라이트커맨드신호 생성부; 및

상기 커맨드(CMD)비트와 상기 액티브커맨드(ACT)비트와 상기 라이트커맨드(WT)비트와 커맨드확장(ESC)비트와 리드커맨드(RD)비트에 응답하여 리드커맨드신호를 생성하는 리드커맨드신호 생성부

를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
제4항에 있어서,

상기 액티브커맨드신호 생성부는,

상기 먹스부의 출력신호인 데이터프레임 중, 커맨드(CMD)비트와 액티브커맨드(ACT)비트를 입력으로 하는 제1 앤드게이트;

상기 제1 앤드게이트의 출력신호를 반전시키는 제2 인버터;

상기 제2 인버터의 출력신호와 상기 지연부의 출력클럭을 입력으로 하는 제2 앤드게이트; 및

상기 제2 앤드게이트의 출력신호를 반전시켜 액티브커맨드신호를 생성하는 제3 인버터

를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
제5항에 있어서,

상기 라이트커맨드신호 생성부는,

상기 데이터프레임 중, 액티브커맨드(ACT)비트를 반전시키는 제4 인버터;

상기 커맨드(CMD)비트와 제4 인버터의 출력신호를 입력으로 하는 제3 앤드게이트;

상기 데이터프레임 중, 라이트커맨드(WT)비트를 반전시키는 제5 인버터;

상기 제5 인버터의 출력신호와 상기 커맨드(CMD)비트를 입력으로 하는 제1 노어게이트;

상기 제1 노어게이트의 출력신호와 상기 지연부의 출력클럭을 입력으로 하는 제4 앤드게이트; 및

상기 제4 앤드게이트의 출력신호를 반전시켜 라이트커맨드신호를 생성하는 제6 인버터

를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
제6항에 있어서,

상기 리드커맨드신호 생성부는,

상기 데이터프레임중 커맨드확장(ESC)비트를 반전시키는 제7 인버터;

상기 제7 인버터의 출력신호와 상기 제5 인버터의 출력신호와 리드커맨드(RD)비트를 입력으로 하는 제5 앤드게이트;

상기 제5 앤드게이트의 출력신호와 상기 제3 앤드게이트의 출력신호를 입력으로 하는 제2 노어게이트;

상기 제2 노어게이트의 출력신호와 상기 지연부의 출력클럭을 입력으로 하는 제6 앤드게이트; 및

상기 제6 앤드게이트의 출력신호를 반전시켜 리드커맨드신호를 생성하는 제8 인버터

를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
제1항에 있어서,

상기 지연부는 인버터형 지연회로인 것을 특징으로 하는 멀티포트 메모리 장치.