KR100368117B1 - 레이트 선택 동기 파이프라인 타입 반도체 메모리장치에서의 데이터 코히런시 유지방법 및 그에 따른데이터 코히런시 유지회로 - Google Patents

레이트 선택 동기 파이프라인 타입 반도체 메모리장치에서의 데이터 코히런시 유지방법 및 그에 따른데이터 코히런시 유지회로 Download PDF

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Abstract

두 개이상의 뱅크 또는 메모리 칩을 원칩화하여 구동하는 스킴을 가지는 반도체 메모리 장치에 적합한 데이터 코히런시 유지방법이 개시되어 있다. 각기 독립적인 리드패스들이 공통 입출력포트에 연결된 적어도 2개의 메모리 칩 블록을 가지며 레이트 선택 동기 파이프 라인 방식의 입출력 프로토콜로 동작하는 반도체 메모리 장치에서 데이터 코히런시를 유지하는 방법은, 가장 최근의 라이트 동작에서 인가되었던 칩 블록 선택 어드레스 신호와, 가장 최근의 라이트 어드레스와 현재의 리드 어드레스가 서로 비교된 비교신호들을 사용하여 제1,2 바이패스 서메이팅 신호를 생성하는 단계와; 상기 제1,2 바이패스 서메이팅 신호와 내부 클럭신호를 사용하여 서로 상보적인 논리를 가지는 제1,2 바이패스 제어신호를 생성하는 단계를 가짐에 의해, 상기 비교신호들이 모두 일치되는 경우에만 상기 리드패스들 중 하나에 바이패스 동작이 수행되도록 하며, 다른 하나의 리드패스를 통하여 노말 리드동작이 수행되도록 하는 것을 특징으로 한다.

Description

레이트 선택 동기 파이프라인 타입 반도체 메모리 장치에서의 데이터 코히런시 유지방법 및 그에 따른 데이터 코히런시 유지회로 {method for maintaining data coherency in late-select type semiconductor memory device and data coherency maintaining circuit therefore}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속의 스태이틱 램(이하 SRAM)등과 같은 동기 파이프라인 타입의 반도체 메모리 장치에 관한 것이다.
대부분의 동기 파이프라인 타입의 반도체 메모리 장치에는 패케이징의 간단성, 칩 코스트의 저렴성, 시스템 보오드상의 장착성 등의 이점 때문에 입출력 신호버스를 공유하는 공통(commom)IO(input output)방식이 채용되어 있다. 그러나, 이와 같은 공통 IO 방식은 라이트-리드(write-to-read) 동작이나 리드-라이트 동작과 같은 백 대 백(back to back)동작시에 메모리 셀에 기록되는 입력 데이터와 메모리 셀로부터 출력되는 출력 데이터 사이에 데이터 콘텐션(contention)문제를 유발 할 수 있다. 그러므로, 데이터 콘텐션 문제를 방지하기 위해 리드 동작에서 라이트 동작으로 전환될 때 그 사이에 데드 사이클 즉, NOP(no operation)동작 구간을 삽입하여야 한다. 그러한 이유 때문에 대개의 동기 파이프라인 타입의 반도체 메모리 장치는 입력 데이터를 입력 어드레스보다 1 내지 2사이클 정도 늦게 입력시키는 레이트 라이트 방식의 라이트 동작을 채용하여, 상기 NOP 동작구간의 수를 최소화하고 있는 추세이다.
고속동작을 위한 동기타입 반도체 메모리 장치에 관한 다양한 선행기술들 중의 하나로서, 라이트 데이터에 대해 요구되는 전체 타임이 감소되어 라이트 동작의 마진이 증가된 효과를 가지는 레이트 라이트 타입(Late-Write Type)SRAM은 스즈키(Suzuki)에 의해 발명되어 1998년 2월 10일자로 특허허여된 미국특허 번호 5,717,653 에 개시되어 있다. 상기한 특허에 개시된 바와 같은 반도체 메모리 장치는 레이트 라이트 동작 수행 시에 외부로부터 입력되는 라이트 어드레스를 장치 내부에서 수 사이클 지연하여 어드레스 디코더로 입력하고 워드 라인 및 비트 라인을 선택한다. 라이트 어드레스 입력으로부터 수 사이클 지연되어 외부로부터 입력되는 데이터 입력신호는 라이트 드라이버(write driver)로 전송됨으로써 수 사이클 후 라이트 동작이 수행된다. 즉, 예컨대 2사이클 후 라이트 동작은 반도체 메모리 장치가 라이트 어드레스를 입력하고 나서, 이 라이트 어드레스의 입력으로부터 2사이클 지연 후에 외부로부터의 라이트 데이터를 입력하여 라이트 동작을 수행하는 것을 말한다.
그러한 레이트 라이트 방식에서 라이트 동작에서 리드동작으로 전환될 때 최종 라이트 동작에서 입력된 데이터가 셀 어레이의 지정된 메모리 셀에 씌여지지 못하고, 입력 레지스터에만 저장되어지므로, 만약 최종 라이트 동작에 해당하는 어드레스에 대한 리드동작이 수행되면 반도체 메모리 장치는 데이터 코히런시를 위하여 메모리 셀에 저장된 값이 아닌 입력 레지스터에 있는 데이터를 출력 드라이버로 곧바로 전송하는데, 이러한 동작을 바로 바이패스(bypass) 동작이라고 칭한다.
고속동작을 위해 근래의 반도체 메모리 장치는 레이트 라이트 방식 이외에 데이터 코히런시 유지를 위해 상기한 바와 같은 바이패스 동작을 내부에 채용하고 있다. 즉, 그러한 반도체 메모리 장치는, 리드 명령이 있기 이전의 수 사이클 전에 라이트 명령이 있었고, 라이트 어드레스와 리드 어드레스가 동일한 경우에는, 메모리 셀로부터의 정상적인 리드 동작을 함이 없이 이전의 라이트 데이터를 데이터 출력 버퍼를 통해 출력하는 동작을 가진다.
도 1에는 동기 파이프라인 타입의 반도체 메모리 장치에서 데이터 코히런시를 유지하기 위해 바이패스 동작을 수행하는 통상적인 회로 블록이 나타나 있다. 종래 기술에 따른 반도체 메모리 장치에서의 데이터 코히런시 유지 관련 블록을 도시한 도 1에서, 어드레스 SAx 레지스터(10)는 외부 어드레스(SAx)를 내부 클럭신호(KAI)에 따라 매 사이클 마다 샘플링하여 저장한다. 상기 저장된 외부 어드레스(SAx)는 입력 어드레스(RSAx)로서 출력된다. 상기 입력 어드레스 (RSAx)는 리드 동작 시에는 내부 클럭(KAR)에 응답하는 멀티플렉서(14)를 통해 리드 어드레스 신호(ADDRESS T)로서 출력되며, 라이트 동작 시에는 내부 클럭(KAW)에 응답하는 라이트 SAx 레지스터(12)에 저장된다. 상기 라이트 SAx 레지스터(12)에 저장된 입력 어드레스는 라이트 어드레스(WSAx)로서 출력되며, 다음의 라이트 동작 사이클에서 내부 클럭 (KAW)에 응답하는 멀티플렉서(14)를 통해 라이트 어드레스 신호(ADDRESS C)로서 출력된다. 상기 리드 어드레스 신호(ADDRESS T) 및 라이트 어드레스 신호(ADDRESS C)는 도시되지 아니한 행 및 열 어드레스 디코더로 인가된다.
비교기(16)는 라이트 어드레스와 리드 어드레스가 동일한 지를 판단하기 위해 상기 입력 어드레스(RSAx)와 라이트 어드레스(WSAx)를 비교한다. 여기서, 상기 입력 어드레스(RSAx)는 레이트 라이트 방식이므로 리드 어드레스가 된다. 상기 비교기(16)에서 출력되는 바이패스 비교신호(BYP1_SAx)는 바이패스 서메이터(17)에 인가된다. 상기 바이패스 서메이터(17)는 복수의 바이패스 비교신호(BYP1_SAx)들을 합산(서메이팅)하여 바이패스 합산신호(BYPSUMB)를 바이패스 콘트롤부(24)로 출력한다. 상기 바이패스 콘트롤부(24)는 상기 바이패스 합산신호(BYPSUMB)와 내부 클럭신호(KFLAG)를 수신 및 논리 게이팅하여 바이패스 제어신호(KBYP) 및 코어 제어신호(KCORE)를 서로 상보적인 논리로 출력한다. 상기 바이패스 제어신호(KBYP)가 인에이블 되는 경우에는 상기 코어 제어신호(KCORE)가 디스에이블 되어 제1 전송부(22)의 동작이 차단된다. 이에 따라 메모리 셀 어레이의 메모리 셀의 데이터를 증폭하는 센스앰프의 출력 데이터는 데이터 출력버퍼(30)로 전달되지 못한다. 반면에, 제2 전송부(28)의 동작이 수행되어 아직 메모리 셀에 라이트 되지 못하고 데이터 입력 레지스터(26)에 저장되어 있던 라이트 데이터(WDIN)가 상기 데이터 출력버퍼(30)에 인가된다. 즉, 바이패스 동작이 수행된다. 상기 데이터 출력버퍼(30)는 상기 라이트 데이터(WDIN)를 인가되는 버퍼제어신호(KDATA)에 응답하여 오프칩 드라이버(OCD:32)로 출력한다. 상기 오프칩 드라이버(32)는 버퍼링된 상기 라이트 데이터(WDIN)를 드라이브하여 외부 출력 데이터(XDQ)로서 최종적으로 출력한다.
그러나 도 1에서 도시된 바와 같은 데이터 코히런시 유지 관련 회로는 두 개 이상의 메모리 뱅크 또는 칩을 원칩(one-chip)화하여 구동하는 최근의 레이트 선택 동기 파이프라인 반도체 메모리 장치에는 적용하기 어렵다. 즉, 최근의 레이트 선택 동기 파이프 라인 메모리의 스킴(scheme)은 도 2의 블록도에서와 같이 원칩화된 두 개의 캐쉬(cache) 메모리 칩(2,4)과, 칩 선택신호(SAS)에 응답하여 상기 캐쉬 메모리 칩(2,4)의 출력들 중의 하나의 출력을 선택하는 멀티플렉서(6)로 구성되어 있는데, 이러한 스킴에 상기 도 1의 회로를 적용하여 바이패스 동작을 실현하기는 매우 어렵다. 그러한 이유는 상기 도 1의 회로가 단일의 뱅크 또는 메모리 칩에 대하여 바이패스 동작을 구현할 수 있도록 구성되어 있기 때문이다.
최근의 레이트 선택 동기 파이프 라인 메모리 장치에서, 도 2와 같이 두 개의 다른 메모리 칩을 원칩화하여 구동하는 스킴을 채용하는 이유는 시스템 보오드상에 면적이나 로딩(loding)부담을 줄이기 위해서이다. 도 2와 같은 스킴을 가지는 반도체 메모리 장치는 도 3의 타이밍도에서 나타난 바와 같은 레이트 라이트 동작을 하도록 되어있는데, 이에 따라 데이터 코히런시 유지방식이나 데이터 코히런시 유지 회로의 구성도 달라질 필요성이 강력히 요망된다.
상기한 바와 같이, 종래의 데이터 코히런시 유지회로는 단일 메모리 칩에 적합한 것이었으므로 도 2의 구성과 같이 레이트 선택 동기 파이프라인 타입으로 동작하는 반도체 메모리 장치에서 적합하지 못한 문제점이 있었다. 그러므로, 적어도 두 개이상의 뱅크 또는 메모리 칩을 하나의 패키지로 원칩화하여 구동하는 스킴을 가지는 반도체 메모리 장치에 적합한 고상한 데이터 코히런시 유지방식이 요구되는 실정이다.
따라서, 본 발명의 목적은 상기 언급된 문제를 해결할 수 있는 레이트 라이트 타입 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 적어도 두 개이상의 뱅크 또는 메모리 칩을 원칩화하여 구동하는 스킴을 가지는 반도체 메모리 장치에 적합한 데이터 코히런시 유지회로를 가지는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 각기 독립적인 리드패스들이 공통 입출력포트에연결된 적어도 2개의 메모리 칩 블록을 가지며 레이트 선택 동기 파이프 라인 방식의 입출력 프로토콜로 동작하는 레이트 선택 동기 파이프라인 타입 반도체 메모리 장치에 적합한 데이터 코히런시 유지방법 및 그에 따른 코히런시 유지회로를 제공함에 있다.
본 발명의 또 다른 목적은 보다 고속의 레이트 선택 동기 파이프라인 타입 반도체 메모리 장치에서 다양한 바이패스 기능을 가지고 데이터 억세스 동작을 원활히 수행할 수 있는 스태이틱 랜덤억세스 메모리를 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따라, 각기 독립적인 리드패스들이 공통 입출력포트에 연결된 적어도 2개의 메모리 칩 블록을 가지며 레이트 선택 동기 파이프 라인 방식의 입출력 프로토콜로 동작하는 반도체 메모리 장치에서 데이터 코히런시를 유지하는 방법은: 가장 최근의 라이트 동작에서 인가되었던 칩 블록 선택 어드레스 신호와, 가장 최근의 라이트 어드레스와 현재의 리드 어드레스가 서로 비교된 비교신호들을 사용하여 제1,2 바이패스 서메이팅 신호를 생성하는 단계와; 상기 제1,2 바이패스 서메이팅 신호와 내부 클럭신호를 사용하여 서로 상보적인 논리를 가지는 제1,2 바이패스 제어신호를 생성하는 단계를 가짐에 의해, 상기 비교신호들이 모두 일치되는 경우에만 상기 리드패스들 중 하나에 바이패스 동작이 수행되도록 하며, 다른 하나의 리드패스를 통하여 노말 리드동작이 수행되도록 하는 것을 특징으로 한다.
본 발명의 다른 양상에 따라, 각기 독립적인 리드패스들이 공통 입출력포트에 연결된 적어도 제1,2 메모리 칩 블록을 가지며 레이트 선택 동기 파이프 라인방식의 입출력 프로토콜로 동작하는 반도체 메모리 장치의 데이터 코히런시 유지회로는: 칩 블록 선택 어드레스 신호와, 인가된 라이트 어드레스와 현재 인가되는 리드 어드레스가 서로 비교된 비교신호들을 사용하여 제1,2 바이패스 서메이팅 신호를 생성하는 바이패스 서메이터와; 상기 제1,2 바이패스 서메이팅 신호와 내부 클럭신호를 사용하여 제1,2 바이패스 제어신호와 상기 제1,2 바이패스 제어신호와는 반대 논리를 가지는 제1,2 코어 제어신호를 생성하는 바이패스 콘트롤부와; 상기 제1 코어 제어신호의 디세이블 상태에 응답하여 상기 제1 메모리 칩 블록의 리드패스를 차단하고 상기 제1 바이패스 제어신호의 인에이블 상태에 응답하여 데이터 입력 레지스터에 저장되어 있던 라이트 데이터를 데이터 출력버퍼로 바이패스 하는 제1 스위칭부와; 바이패스 동작시에만 상기 제1 스위칭부의 동작과 반대로 동작하며, 상기 제2 코어 제어신호의 인에이블 상태에 응답하여 상기 제2 메모리 칩 블록으로부터 리드된 출력 데이터를 상기 데이터 출력버퍼로 전달하고, 상기 제2 바이패스 제어신호의 디세이블 상태에 응답하여 상기 데이터 입력 레지스터에 저장되어 있던 라이트 데이터의 바이패스를 금지하는 제2 스위칭부를 구비함을 특징으로 한다.
상기한 구성에 따라, 두 개이상의 뱅크 또는 메모리 칩을 원칩화하여 구동하는 스킴을 가지는 반도체 메모리 장치에서 데이터 코히런시 유지를 위한 바이패스 동작을 원활히 행할 수 있는 이점을 갖는다.
도 1은 종래 기술에 따른 동기 반도체 메모리 장치에서의 데이터 코히런시 유지 관련 회로 블록도
도 2는 최근의 레이트 선택 동기 파이프 라인 메모리의 구동 스킴도
도 3은 도 2의 메모리의 구동에 관련된 동작 타이밍도
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치에서의 데이터 코히런시 유지 관련 블록도
도 5는 도 4에 따른 동작 타이밍도
도 6은 도 4중 바이패스 서메이터의 구체적 실시 예의 회로도
도 7은 도 4중 바이패스 콘트롤부의 구체적 실시 예의 회로도
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
먼저, 본 발명의 보다 철저한 이해를 제공할 의도외에는 다른 의도없이, 도시된 도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치에서의 데이터 코히런시 유지 관련 회로 블록도가 나타나 있다. 상기 도 4의 회로블록은 도 2에서와 같이 각기 독립적인 리드패스들이 공통 입출력포트에 연결된 적어도 제1,2 메모리 칩 뱅크를 가지며 레이트 선택 동기 파이프 라인 방식의 입출력 프로토콜(protocol)로 동작하는 동기 반도체 메모리 장치에서의 데이터 코히런시 유지회로로서 채용하는 것이 적합하다.
도 4를 참조하면, 바이패스 서메이터(18), 제1 바이패스 콘트롤부(24), 제2 바이패스 콘트롤부(25), 제1 전송부(22) 및 제2 전송부(28)로 이루어진 제1 스위칭부, 제3 전송부(23) 및 제4 전송부(29)로 이루어진 제2 스위칭부를 포함하는 구성이 보여진다.
도 4에서, 어드레스 SAx 레지스터(10)는, 도 1에서의 기능과 동일하게, 데이터 억세스를 위해 메모리 셀의 어드레스를 지정하는 노말(normal) 어드레스인 외부 어드레스(SAx)를 클럭신호(KAI)에 따라 매 사이클 마다 샘플링하여 저장한다. 상기 저장된 외부 어드레스(SAx)는 입력 어드레스(RSAx)로서 출력된다. 상기 입력 어드레스 (RSAx)는 리드 동작 시에는 내부 클럭(KAR)에 응답하는 멀티플렉서(14)를 통해 리드 어드레스 신호(ADDRESS T)로서 출력되며, 라이트 동작 시에는 내부 클럭(KAW)에 응답하는 라이트 SAx 레지스터(12)에 저장된다. 도 1에서와 같은 상기 라이트 SAx 레지스터(12)에 저장된 입력 어드레스는 라이트 어드레스(WSAx)로서 출력되며, 다음의 라이트 동작 사이클에서 내부 클럭 (KAW)에 응답하는 멀티플렉서(14)를 통해 라이트 어드레스 신호(ADDRESS C)로서 출력된다. 비교기(16)는 라이트 어드레스와 리드 어드레스가 동일한 지를 판단하기 위해 상기 입력 어드레스(RSAx)와 라이트 어드레스(WSAx)를 비교한다. 상기 비교기(16)에서 출력되는 바이패스 비교신호(BYP_SAx)는 바이패스 서메이터(18)에 인가된다.
한편, 도 2에서 보여지는 제1,2 메모리 칩 뱅크(2,4)중 하나를 선택하기 위해 외부 어드레스로서 인가되는 칩 블록 선택 어드레스(SAS)는 도 4내의 어드레스 SAS 레지스터(11)인가된다. 상기 어드레스 SAS 레지스터(11)는 상기 칩 블록 선택 어드레스(SAS)를 상기 클럭신호(KAI)로써 매사이클 마다 샘플링하여 저장한다. 상기 저장된 칩 블록 선택 어드레스(SAS)는 라이트 SAS 레지스터(13)에 인가되고, 상기 라이트 SAS 레지스터(13)는 라이트 동작 때 인가되는 내부 클럭(KAW)로써 상기 인가되는 칩 블록 선택 어드레스(SAS)를 래치하여 칩 블록 선택 어드레스 신호(WSAS)로서 저장한다. 상기 저장된 칩 블록 선택 어드레스 신호(WSAS)는 다음의 라이트 동작 사이클에서 상기 내부 클럭(KAW)에 의해 펄스신호의 형태로 출력되어 상기 바이패스 서메이터(18) 및 상기 멀티플렉서(14)에 제공된다. 여기서, 상기 칩 블록 선택 어드레스(SAS)는 상기 메모리 칩 뱅크 블록들 중의 하나를 선택하기 위해 라이트 동작에서는 노말 어드레스와 같은 타이밍으로 외부에서 인가되며, 리드 동작에서는 노말 어드레스보다 늦은 타이밍으로 외부에서 인가되는 신호이다. 따라서, 상기 칩 블록 선택 어드레스 신호(WSAS)는 리드 동작 때에는 제1,2 메모리 칩 뱅크(2,4)의 제1,2 패스(WAY0, WAY1) 모두에 대한 리드 동작을 수행하기 위해, 상기 칩 블록 선택 어드레스(SAS)의 입력에 상관없이 펄스신호의 형태로서 인에이블된다. 도 4에서, 상기 칩 블록 선택 어드레스 신호(WSAS)는 비교기(16)를 거치지 않고 바이패스 서메이터(18)에 직접적으로 인가된다. 그러한 이유는 리드 동작 때에는 상기 외부 어드레스(SAS)가 노말 어드레스(SAx)보다 한 사이클 뒤에 입력되기 때문에, 현재의 리드 사이클에서는 메모리 셀의 데이터를 출력버퍼로 내보낼지 입력 데이터 레지스터 값을 바로 출력버퍼로 내보낼지를 알 수 없기 때문이다.
상기 바이패스 서메이터(18)는 상기 제1,2 메모리 칩 뱅크를 선택하기 위한 칩 블록 선택 어드레스 신호(WSAS)와, 이전 동작사이클에서 인가된 라이트 어드레스(WSAx)와 현재 동작사이클에서 인가되는 리드 어드레스(RSAx)가 서로 비교된 비교신호들(BYP_SAx)을 사용하여 제1,2 바이패스 서메이팅 신호(BYPSUMBw,BYPSUMBx)를 생성한다. 제1 바이패스 콘트롤부(24)는 상기 제1 바이패스 서메이팅 신호(BYPSUMBw)와 내부 클럭신호(KFLAG)를 사용하여 제1 바이패스 제어신호(KBYP1w)와 상기 제1 바이패스 제어신호와는 반대 논리를 가지는 제1 코어 제어신호(KCOREw)를 생성한다. 제2 바이패스 콘트롤부(25)는 상기 제2 바이패스 서메이팅 신호(BYPSUMBx)와 상기 내부 클럭신호(KFLAG)를 사용하여 상기 제1 바이패스 제어신호와는 반대 논리를 가지는 제2 바이패스 제어신호(KBYP1x)와 상기 제2 바이패스 제어신호와는 반대 논리를 가지는 제2 코어 제어신호(KCOREx)를 생성한다.
제1 스위칭부는 제1,2 전송부(22,28)로 구성된다. 상기 제1 전송부(22)는 상기 제1 코어 제어신호(KCOREw)의 인에이블 상태에 응답하여 상기 제1 메모리 칩 뱅크(2)로부터 리드된 센스앰프 출력데이터를 상기 공통 입출력포트(XDQ)에 출력단이 연결된 데이터 출력버퍼(30)로 전달한다. 상기 제2 전송부(28)는 상기 제1 바이패스 제어신호(KBYP1w)의 인에이블 상태에 응답하여 데이터 입력 레지스터(26)에 저장되어 있던 라이트 데이터를 상기 데이터 출력버퍼(30)로 전달한다.
제2 스위칭부는 제3,4 전송부(23,29)로 구성된다. 상기 제3 전송부(23)는 상기 제2 코어 제어신호(KCOREx)의 인에이블 상태에 응답하여 상기 제2 메모리 칩 뱅크(4)로부터 리드된 센스앰프 출력데이터를 상기 데이터 출력버퍼(30)로 전달한다. 상기 제4 전송부(29)는 상기 제2 바이패스 제어신호(KBYP1x)의 인에이블 상태에 응답하여 데이터 입력 레지스터(26)에 저장되어 있던 라이트 데이터를 상기 데이터 출력버퍼(30)로 전달한다.
도 6에는 상기 도 4내의 바이패스 서메이터(18)의 구체적 실시 예의 회로가 도시되어 있다. 도 6을 참조하면, 상기 바이패스 서메이터(18)는, 상기 비교신호들(BYP_SAx)을 수신하여 낸드 응답을 각기 생성하기 위한 낸드 게이트 멤버들(101,102,103,104)과, 상기 낸드 게이트 멤버들의 출력들을 수신하여 노아 응답을 각기 생성하기 위한 노아 게이트 멤버들(106,107)과, 상기 노아 게이트 멤버들의 출력들을 수신하여 낸드 응답을 생성하기 위한 낸드 게이트(108)와, 상기 낸드 게이트(108)의 출력을 반전하는 제1 인버터(109), 상기 칩 블록 선택 어드레스신호(WSAS)와 상기 제1 인버터(109)의 출력을 수신하여 낸드 응답을 생성한 신호를 상기 제1 바이패스 서메이팅 신호(BYPSUMBw)로서 출력하는 제1 낸드 게이트(111)와,상기 칩 블록 선택 어드레스 신호(WSAS)를 반전하는 제2 인버터(110), 상기 제2 인버터(110)의 출력과 상기 제1 인버터(109)의 출력을 수신하여 낸드 응답을 생성한 신호를 상기 제2 바이패스 서메이팅 신호(BYPSUMBx)로서 출력하는 제2 낸드 게이트(112)를 포함한다.
도 7에는 도 4중 바이패스 콘트롤부(24,25)중의 하나에 대한 구체적 실시 예의 회로가 도시된다. 도 7을 참조하면, 제1 바이패스 콘트롤부(24)는, 상기 내부 클럭신호(KFLAG)를 지연하는 인버터 멤버(200,201)와, 상기 제1 바이패스 서메이팅 신호(BYPSUMBw)를 반전하는 인버터(202)와, 상기 인버터 멤버(201)의 출력과 상기 인버터(202)의 출력을 수신하여 낸드 응답을 생성하고 그 생성된 출력을 반전하여 상기 제1 바이패스 제어신호(KBYP1w)로서 출력하는 제1 게이팅부(204,205)와, 상기 인버터(202)의 출력을 반전한 출력과 상기 인버터 멤버(201)의 출력을 수신하여 낸드 응답을 생성하고 그 생성된 출력을 반전하여 상기 제1 코어 제어신호(KCOREw)로서 출력하는 제2 게이팅부(206,207)를 구비한다. 한편, 상기 제2 바이패스 콘트롤부(25)는 상기 제1 바이패스 콘트롤부(24)의 구성과 동일하며, 다만 인버터(202)에 입력되는 신호가 상기 제2 바이패스 제어신호(KBYP1x)로 대치된다.
도 5는 도 4에 따른 동작 타이밍도가 도시된다. 도 5에서 보여지는 각 신호들은 도 4에 도시된 신호들의 명칭과 동일 또는 유사하다.
이하에서는 도 4 및 도 5를 위주로 하여 전체적인 동작의 일 예가 본 발명을한정시킬 의도 없이 상세히 설명될 것이다.
상기한 칩 블록 선택 어드레스(SAS)가 라이트 동작에서는 노말 어드레스와 같은 타이밍으로 외부에서 인가되며, 리드 동작에서는 노말 어드레스보다 늦은 타이밍으로 외부에서 인가되는 특성을 가지고 있으므로, 본 발명에서는 리드 동작을 도 5와 같은 타이밍에 따라 수행하게 된다. 즉, 상기 외부 어드레스(SAS)가 입력되기 바로 이전의 동작 사이클에서 WAY0(2)또는 WAY1(4)의 뱅크내의 셀 데이터를 상기 외부 어드레스(SAS)에 상관없이 모두 리드되게 한 다음, 현재 사이클에서 입력되는 상기 외부 어드레스(SAS)에 따라 상기 리드 패스(path)들 중의 하나를 출력패스로 선택하여 주는 것이다.
도 5에서 도시한 동작 타이밍 도와 같이, 예를 들어, 가장 최근에 라이트 동작을 수행했던 어드레스(A0)에 대한 데이터 리드 동작을 수행할 경우에는 WAY0(2)또는 WAY1(4)의 메모리 셀 어레이내의 메모리 셀의 데이터가 아니라 데이터 입력 레지스터(26)에 저장된 데이터를 리드 데이터로서 출력시켜야 한다. 왜냐하면, 가장 최근의 라이트 동작에 의해 외부에서 인가되어진 라이트 데이터(D0)는 메모리 셀 어레이내의 지정된 메모리 셀에 라이트되지 못하고 아직 데이터 입력 레지스터(26)에 저장되어 있기 때문이다. 그러므로, 데이터 코히런시를 위해서는 데이터 입력 레지스터(26)에 있는 데이터를 리드데이터로서 바이패스 출력시켜야 한다.
그렇게 하기 위해서는 먼저, 최종 라이트 동작 때 인가되었던 라이트 어드레스(WSAx)와 현재 사이클에서 인가되는 리드 어드레스(RSAx)가 동일한 지를비교기(16)로써 비교한다. 도 4에서는 하나의 비교기가 도시되어 있지만 실제로는 어드레스 비트에 대응되는 개수만큼의 비교기가 바이패스 동작을 위해 비교동작을 수행함을 이해하여야 한다. 상기 비교기(16) 및 복수의 비교기들에 의해 출력되는 비교신호들(BYP_SAx)는 도 6에 도시된 바이패스 서메이터(18)내의 낸드 게이트 멤버들(101,102,103,104)의 입력신호로서 제공된다. 따라서, 라이트 동작에서 인가되었던 어드레스와 리드 동작에서 인가되는 어드레스가 동일한 경우에 상기 비교신호들(BYP_SAx)은 모두 동일한 논리 레벨로서 출력된다. 예컨대, 모두 논리레벨 "H"로서 출력되는 경우에 상기 낸드 게이트 멤버들의 출력은 모두 논리 레벨 "L"가 되어, 노아 게이트 멤버들(106,107)의 출력이 모두 논리 레벨 "H"가 된다. 따라서, 낸드 게이트(108)의 출력은 논리 레벨 "L"가 되어 인버터(109)의 출력이 논리 레벨 "H"로 된다. 이 경우에 상기 칩 블록 선택 어드레스 신호(WSAS)가 논리 레벨 "H"인 경우에 도 6의 낸드 게이트(111)의 출력은 논리 레벨 "L"로 되어 제1 바이패스 서메이팅 신호(BYPSUMBw)를 인에이블 시킨다. 이에 대한 동작 타이밍은 도 5의 파형 BYPSUMB를 참조하라. 한편, 이 경우에 낸드 게이트(112)에서 생성되는 제2 바이패스 서메이팅 신호(BYPSUMBx)는 논리 레벨 "H"가 된다. 도 6과 같은 논리 게이팅에 의하여 도 4의 제1 바이패스 콘트롤부(24)는 WAY0(2)에 대해 바이패스 리드 동작이 수행되도록 상기 제1,2 전송부(22,28)를 제어하고, 제2 바이패스 콘트롤부(25)는 WAY1(4)에 대하여 노말 리드 동작이 수행되도록 상기 제3,4 전송부(23,29)를 제어한다.
결국, 상기 비교신호들(BYP_SAx)이 모두 동일한 논리 레벨로서 인에이블 되는 경우에는, 상기 신호(WSAS)의 값에 따라 WAY0(2)나 WAY1(4)중에 한 개의 리드 패스는 바이패스 동작을 수행하게 되고, 나머지 한 리드 패스는 대응되는 뱅크의 메모리 셀로부터 데이터를 리드하는 정상(노말) 리드동작을 수행한다. 만약, 상기 비교신호들(BYP_SAx)이 모두 동일한 논리 레벨로서 출력되지 않으면, 상기 제1,2 바이패스 서메이팅 신호(BYPSUMBw,BYPSUMBx)는 모두 논리 레벨 "H"가 되어, WAY0 (2)와 WAY1(4)의 데이터 패스 모두는 정상적인 리드 동작을 수행하게 된다.
상기 제1,2 바이패스 서메이팅 신호(BYPSUMBw,BYPSUMBx)는 도 7의 제1,2 바이패스 콘트롤부(24,25)에 각기 논리 레벨 "L" 및 "H"로서 인가된다. 상기 제1 바이패스 콘트롤부(24)는 "L"레벨의 상기 제1 바이패스 서메이팅 신호(BYPSUMBw)와 도 5의 파형 KFLAG에서 하이 펄스를 가지는 내부 클럭신호(KFLAG)를 논리조합하여 제1 바이패스 제어신호(KBYP1w)를 논리 레벨 "H"로서 출력하고, 제1 코어 제어신호(KCOREw)를 논리 레벨 "L"로서 출력한다. 이에 따라, 도 4의 제1 전송부(22)는 디세이블되고, 제2 전송부(28)가 인에이블 되어 상기 데이터 입력 레지스터(26)에 저장된 라이트 데이터가 상기 데이터 출력버퍼(30)로 전송된다. 따라서, 바이패스 동작이 수행되어 도 5의 파형 DQ에서의 데이터(DO)가 바이패스 데이터로서 출력된다.
한편, 상기 제2 바이패스 콘트롤부(25)는 "H"레벨의 상기 제2 바이패스 서메이팅 신호(BYPSUMBx)와 도 5의 파형 KFLAG에서 하이 펄스를 가지는 내부 클럭신호(KFLAG)를 논리조합하여 제2 바이패스 제어신호(KBYP1x)를 논리 레벨 "L"로서 출력하고, 제2 코어 제어신호(KCOREw)를 논리 레벨 "H"로서 출력한다. 이에따라, 도 4의 제4 전송부(29)는 디세이블되고, 제3 전송부(22)가 인에이블 되어 WAY1(4)의 패스를 통해 리드된 데이터가 상기 데이터 출력버퍼(30)로 전송된다. 도 4에서 DLAT/DLATBx(21)는 메모리 셀 어레이의 메모리 셀 데이터를 감지 및 증폭하는 센스 앰프의 출력 데이터를 의미한다.
데이터 출력버퍼(30)에 인가된 두 패스의 데이터는 상기 외부 어드레스(SAS)를 사용하여 만든 버퍼 제어신호(KDATAw,KDATAx)에 의해 제어되어, 오프칩 드라이버(OCD)에 인가되고, 최종적으로 데이터 출력단(XDQ)를 통해 선택된 패스의 데이터가 출력된다.
상기한 바와 같이, 바이패스 동작의 여부를 판정하기 위한 바이패스 판정부로서 바이패스 서메이터 및 복수의 바이패스 콘트롤부를 구성하여, 제1,2스위칭부로 구성되는 선택 스위칭부를 제어하는 것에 의해, 두 개이상의 뱅크 또는 메모리 칩을 원칩화하여 구동하는 스킴을 가지는 반도체 메모리 장치에서도 데이터 코히런시를 유지할 수 있게 된다.
상기한 설명에서, 비록 바이패스 서메이터 및 바이패스 콘트롤부의 구성 및 동작을 도 6 및 도 7에 한정하여 설명하였지만, 이 것은 일 예를 든 것에 불과하면, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함은 물론이다. 예를 들어, 사안이 다른 경우에, 예를 든 논리 게이트들은 타의 등가적 회로 소자 또는 타의 논리 소자들로 대치 가능하다.
상기한 바와 같은 본 발명에 따르면, 두 개이상의 뱅크 또는 메모리 칩을 원칩화하여 구동하는 스킴을 가지는 반도체 메모리 장치에서 데이터 코히런시 유지를 위한 바이패스 동작을 원활히 행할 수 있는 효과를 갖는다.

Claims (18)

  1. 각기 독립적인 리드패스들이 공통 입출력포트에 연결된 적어도 2개의 메모리 칩 블록을 가지며 레이트 선택 동기 파이프 라인 방식의 입출력 프로토콜로 동작하는 반도체 메모리 장치에서 데이터 코히런시를 유지하는 방법에 있어서:
    가장 최근의 라이트 동작에서 인가되었던 칩 블록 선택 어드레스 신호와, 가장 최근의 라이트 어드레스와 현재의 리드 어드레스가 서로 비교된 비교신호들을 사용하여 제1,2 바이패스 서메이팅 신호를 생성하는 단계와;
    상기 제1,2 바이패스 서메이팅 신호와 내부 클럭신호를 사용하여 서로 상보적인 논리를 가지는 제1,2 바이패스 제어신호를 생성하는 단계를 가짐에 의해,
    상기 비교신호들이 모두 일치되는 경우에만 상기 리드패스들 중 하나에 바이패스 동작이 수행되도록 하며, 다른 하나의 리드패스를 통하여 노말 리드동작이 수행되도록 하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 제1,2 바이패스 서메이팅 신호는 가장 최근의 라이트 동작에서 인가되었던 칩 블록 선택 어드레스 신호와, 가장 최근의 라이트 어드레스와 현재의 리드 어드레스가 서로 비교된 비교신호들을 논리적으로 조합함에 의해 생성됨을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 제1 바이패스 제어신호는 하나의 메모리 칩 블록에 대한 리드 패스를 바이패스 동작으로 전환하기 위해 상기 제1 바이패스 서메이팅 신호와 상기 내부 클럭신호를 논리적으로 조합함에 의해 생성되고, 상기 제2 바이패스 제어신호는 다른 하나의 메모리 칩 블록에 대한 리드패스를 바이패스 동작으로 전환하기 위해 상기 제2 바이패스 서메이팅 신호와 상기 내부 클럭신호를 논리적으로 조합함에 의해 생성됨을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 칩 블록 선택 어드레스 신호는 상기 메모리 칩 블록을 선택하기 위해 라이트 동작에서 노말 어드레스와 같은 타이밍으로 외부에서 인가되며, 리드 동작에서 노말 어드레스보다 늦은 타이밍으로 외부에서 인가되는 신호임을 특징으로 하는 방법.
  5. 각기 독립적인 리드패스들이 공통 입출력포트에 연결된 적어도 2개의 메모리 칩 블록을 가지며 레이트 선택 동기 파이프 라인 방식의 입출력 프로토콜로 동작하는 반도체 메모리 장치에서 데이터 리드 방법에 있어서:
    가장 최근의 라이트 동작에서 인가되었던 칩 블록 선택 어드레스 신호와, 가장 최근의 라이트 어드레스와 현재의 리드 어드레스가 서로 비교된 비교신호들을사용하여 제1,2 바이패스 서메이팅 신호를 생성하는 단계와;
    상기 제1,2 바이패스 서메이팅 신호와 내부 클럭신호를 사용하여 서로 상보적인 논리를 가지는 제1,2 바이패스 제어신호를 생성하는 단계를 가짐에 의해,
    상기 비교신호들이 모두 일치되지 않는 경우에 상기 리드패스들을 통하여 상기 메모리 칩 블록들에 대한 노말 리드동작이 모두 독립적으로 수행되도록 하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 제1,2 바이패스 서메이팅 신호는 가장 최근의 라이트 동작에서 인가되었던 칩 블록 선택 어드레스 신호와, 가장 최근의 라이트 어드레스와 현재의 리드 어드레스가 서로 비교된 비교신호들을 논리적으로 조합함에 의해 생성됨을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 제1 바이패스 제어신호는 하나의 메모리 칩 블록에 대한 리드 패스를 바이패스 동작으로 전환하기 위해 상기 제1 바이패스 서메이팅 신호와 상기 내부 클럭신호를 논리적으로 조합함에 의해 생성되고, 상기 제2 바이패스 제어신호는 다른 하나의 메모리 칩 블록에 대한 리드패스를 바이패스 동작으로 전환하기 위해 상기 제2 바이패스 서메이팅 신호와 상기 내부 클럭신호를 논리적으로 조합함에 의해 생성됨을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 칩 블록 선택 어드레스 신호는 상기 메모리 칩 블록을 선택하기 위해 라이트 동작에서 노말 어드레스와 같은 타이밍으로 외부에서 인가되며, 리드 동작에서 노말 어드레스보다 늦은 타이밍으로 외부에서 인가되는 신호임을 특징으로 하는 방법.
  9. 각기 독립적인 리드패스들이 공통 입출력포트에 연결된 적어도 제1,2 메모리 칩 블록을 가지며 레이트 선택 동기 파이프 라인 방식의 입출력 프로토콜로 동작하는 반도체 메모리 장치의 데이터 코히런시 유지회로에 있어서:
    칩 블록 선택 어드레스 신호와, 인가된 라이트 어드레스와 현재 인가되는 리드 어드레스가 서로 비교된 비교신호들을 사용하여 제1,2 바이패스 서메이팅 신호를 생성하는 바이패스 서메이터와;
    상기 제1,2 바이패스 서메이팅 신호와 내부 클럭신호를 사용하여 제1,2 바이패스 제어신호와 상기 제1,2 바이패스 제어신호와는 반대 논리를 가지는 제1,2 코어 제어신호를 생성하는 바이패스 콘트롤부와;
    상기 제1 코어 제어신호의 디세이블 상태에 응답하여 상기 제1 메모리 칩 블록의 리드패스를 차단하고 상기 제1 바이패스 제어신호의 인에이블 상태에 응답하여 데이터 입력 레지스터에 저장되어 있던 라이트 데이터를 데이터 출력버퍼로 바이패스 하는 제1 스위칭부와;
    바이패스 동작시에만 상기 제1 스위칭부의 동작과 반대로 동작하며, 상기 제2 코어 제어신호의 인에이블 상태에 응답하여 상기 제2 메모리 칩 블록으로부터 리드된 출력 데이터를 상기 데이터 출력버퍼로 전달하고, 상기 제2 바이패스 제어신호의 디세이블 상태에 응답하여 상기 데이터 입력 레지스터에 저장되어 있던 라이트 데이터의 바이패스를 금지하는 제2 스위칭부를 구비함을 특징으로 하는 회로.
  10. 제 9항에 있어서, 상기 바이패스 서메이터는;
    상기 비교신호들을 수신하여 낸드 응답을 각기 생성하기 위한 낸드 게이트 멤버들과,
    상기 낸드 게이트 멤버들의 출력들을 수신하여 노아 응답을 각기 생성하기 위한 노아 게이트 멤버들과,
    상기 노아 게이트 멤버들의 출력들을 수신하여 낸드 응답을 생성하기 위한 낸드 게이트와,
    상기 낸드 게이트의 출력을 반전하는 제1 인버터,
    상기 칩 블록 선택 어드레스 신호와 상기 제1 인버터의 출력을 수신하여 낸드 응답을 생성한 신호를 상기 제1 바이패스 서메이팅 신호로서 출력하는 제1 낸드 게이트와,
    상기 칩 블록 선택 어드레스 신호를 반전하는 제2 인버터,
    상기 제2 인버터의 출력과 상기 제1 인버터의 출력을 수신하여 낸드 응답을생성한 신호를 상기 제2 바이패스 서메이팅 신호로서 출력하는 제2 낸드 게이트를 포함함을 특징으로 하는 회로.
  11. 제 9항에 있어서, 상기 바이패스 콘트롤부는 상기 제1,2 바이패스 서메이팅 신호를 각기 수신하며 서로 동일한 구성을 가지는 제1,2 바이패스 콘트롤부로 이루어지며,
    상기 제1 바이패스 콘트롤부는:
    상기 내부 클럭신호를 지연하는 인버터 멤버와;
    상기 제1 바이패스 서메이팅 신호를 반전하는 인버터와;
    상기 인버터 멤버의 출력과 상기 인버터의 출력을 수신하여 낸드 응답을 생성하고 그 생성된 출력을 반전하여 상기 제1 바이패스 제어신호로서 출력하는 제1 게이팅부와;
    상기 인버터의 출력을 반전한 출력과 상기 인버터 멤버의 출력을 수신하여 낸드 응답을 생성하고 그 생성된 출력을 반전하여 상기 제1 코어 제어신호로서 출력하는 제2 게이팅부를 구비함을 특징으로 하는 회로.
  12. 각기 독립적인 리드패스들이 공통 입출력포트에 연결된 적어도 제1,2 메모리 칩 뱅크를 가지는 동기 반도체 메모리 장치의 데이터 코히런시 유지회로에 있어서:
    상기 제1,2 메모리 칩 뱅크를 선택하기 위한 칩 블록 선택 어드레스 신호와, 이전 동작사이클에서 인가된 라이트 어드레스와 현재 동작사이클에서 인가되는 리드 어드레스가 서로 비교된 비교신호들을 사용하여 바이패스 동작에서만 서로 상보적인 논리를 가지는 제1,2 바이패스 서메이팅 신호를 생성하는 바이패스 서메이터와;
    상기 제1 바이패스 서메이팅 신호와 내부 클럭신호를 사용하여 제1 바이패스 제어신호와 상기 제1 바이패스 제어신호와는 반대 논리를 가지는 제1 코어 제어신호를 생성하는 제1 바이패스 콘트롤부와;
    상기 제2 바이패스 서메이팅 신호와 내부 클럭신호를 사용하여 상기 제1 바이패스 제어신호와는 반대 논리를 가지는 제2 바이패스 제어신호와 상기 제2 바이패스 제어신호와는 반대 논리를 가지는 제2 코어 제어신호를 생성하는 제2 바이패스 콘트롤부와;
    상기 제1 코어 제어신호의 인에이블 상태에 응답하여 상기 제1 메모리 칩 뱅크로부터 리드된 센스앰프 출력데이터를 상기 공통 입출력포트에 출력단이 연결된 데이터 출력버퍼로 전달하는 제1 전송부와, 상기 제1 바이패스 제어신호의 인에이블 상태에 응답하여 데이터 입력 레지스터에 저장되어 있던 라이트 데이터를 상기 데이터 출력버퍼로 전달하는 제2 전송부을 가지는 제1 스위칭부와;
    상기 제2 코어 제어신호의 인에이블 상태에 응답하여 상기 제2 메모리 칩 뱅크로부터 리드된 센스앰프 출력데이터를 상기 데이터 출력버퍼로 전달하는 제3 전송부와, 상기 제2 바이패스 제어신호의 인에이블 상태에 응답하여 데이터 입력 레지스터에 저장되어 있던 라이트 데이터를 상기 데이터 출력버퍼로 전달하는 제4 전송부를 가지는 제2 스위칭부를 구비함을 특징으로 하는 회로.
  13. 제 12항에 있어서, 상기 바이패스 서메이터는;
    상기 비교신호들을 수신하여 낸드 응답을 각기 생성하기 위한 낸드 게이트 멤버들과,
    상기 낸드 게이트 멤버들의 출력들을 수신하여 노아 응답을 각기 생성하기 위한 노아 게이트 멤버들과,
    상기 노아 게이트 멤버들의 출력들을 수신하여 낸드 응답을 생성하기 위한 낸드 게이트와,
    상기 낸드 게이트의 출력을 반전하는 제1 인버터,
    상기 칩 블록 선택 어드레스 신호와 상기 제1 인버터의 출력을 수신하여 낸드 응답을 생성한 신호를 상기 제1 바이패스 서메이팅 신호로서 출력하는 제1 낸드 게이트와,
    상기 칩 블록 선택 어드레스 신호를 반전하는 제2 인버터,
    상기 제2 인버터의 출력과 상기 제1 인버터의 출력을 수신하여 낸드 응답을 생성한 신호를 상기 제2 바이패스 서메이팅 신호로서 출력하는 제2 낸드 게이트를 포함함을 특징으로 하는 회로.
  14. 제 12항에 있어서, 상기 제1 바이패스 콘트롤부는:
    상기 내부 클럭신호를 지연하는 인버터 멤버와;
    상기 제1 바이패스 서메이팅 신호를 반전하는 인버터와;
    상기 인버터 멤버의 출력과 상기 인버터의 출력을 수신하여 낸드 응답을 생성하고 그 생성된 출력을 반전하여 상기 제1 바이패스 제어신호로서 출력하는 제1 게이팅부와;
    상기 인버터의 출력을 반전한 출력과 상기 인버터 멤버의 출력을 수신하여 낸드 응답을 생성하고 그 생성된 출력을 반전하여 상기 제1 코어 제어신호로서 출력하는 제2 게이팅부를 구비함을 특징으로 하는 회로.
  15. 제 12항에 있어서, 상기 제2 바이패스 콘트롤부는:
    상기 내부 클럭신호를 지연하는 인버터 멤버와;
    상기 제2 바이패스 서메이팅 신호를 반전하는 인버터와;
    상기 인버터 멤버의 출력과 상기 인버터의 출력을 수신하여 낸드 응답을 생성하고 그 생성된 출력을 반전하여 상기 제2 바이패스 제어신호로서 출력하는 제1 게이팅부와;
    상기 인버터의 출력을 반전한 출력과 상기 인버터 멤버의 출력을 수신하여 낸드 응답을 생성하고 그 생성된 출력을 반전하여 상기 제2 코어 제어신호로서 출력하는 제2 게이팅부를 구비함을 특징으로 하는 회로.
  16. 제 12항에 있어서, 상기 제1,2,3, 및 제4 전송부는 씨모오스 전송 게이트로 각기 구성됨을 특징으로 하는 회로.
  17. 각기 독립적인 리드패스들이 공통 입출력포트에 연결된 적어도 제1,2 캐쉬 메모리 칩 블록을 하나의 칩내에 가지며 레이트 라이트 동기 파이프 라인 타입의 반도체 메모리 장치의 데이터 코히런시 유지회로에 있어서:
    칩 블록 선택 어드레스 신호와, 인가된 라이트 어드레스와 현재 인가되는 리드 어드레스가 서로 비교된 비교신호들을 사용하여 바이패스 서메이팅 신호를 생성한 후 내부 클럭신호와의 조합결과에 따라 바이패스 동작의 여부를 판정하기 위한 바이패스 판정부와;
    리드 동작시에 제1,2 캐쉬 메모리 칩 블록중의 하나에서 바이패스 동작이 요구되면 데이터 입력 레지스터에 저장된 라이트 데이터를 상기 공통 입출력포트에 자신의 출력단이 연결된 데이터 출력버퍼로 전송하고, 바이패스 동작이 요구되지 않으면 대응되는 캐쉬 메모리 칩 블록내의 메모리 셀로부터 리드된 데이터를 상기 데이터 출력버퍼로 전송하는 선택 스위칭부를 가짐을 특징으로 하는 회로.
  18. 레이트 선택 동기 파이프 라인 방식의 입출력 프로토콜로 동작하는 반도체 메모리 장치에서 데이터 코히런시를 유지하는 방법에 있어서:
    칩 블록 선택 어드레스의 경우는 최종 라이트 동작 때의 칩 블록 선택 라이트 어드레스 정보를, 상기 칩 블록 선택 어드레스를 제외한 다른 어드레스의 경우는 최종 라이트 어드레스와 현재 리드 어드레스를 비교한 결과를 바이패스 서메이터에 전송하고;
    리드 동작시에 상기 바이패스 서메이터의 출력정보에 의해 바이패스가 일어나면 바이패스 제어신호를 인에이블 시켜 데이터 입력 레지스터에 저장된 라이트 데이터를 데이터 출력버퍼로 전송하고,
    바이패스가 일어나지 않으면 코어 제어신호를 인에이블 시켜 메모리 셀 어레이로부터 제공된 데이터를 상기 데이터 출력버퍼로 전송하는 단계들을 구비함을 특징으로 하는 방법.
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