KR100438779B1 - 멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치 - Google Patents

멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치 Download PDF

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Abstract

멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치가 개시된다. 본 발명의 동기식 반도체 메모리 장치는 제1 메모리 뱅크와, 제1 메모리 뱅크의 라이트 동작이 시작된 후 소정의 지연 시간이 경과하고, 제1 메모리 뱅크의 라이트 동작이 완료되기 전에 리드 동작을 수행하거나, 제1 메모리 뱅크의 리드 동작이 시작된 후 지연 시간이 경과하고, 제1 메모리 뱅크의 리드 동작이 완료되기 전에 라이트 동작을 수행하는 제2 메모리 뱅크와, 입출력 핀에 입력되는 입력 데이터 신호를 제1 입출력 라인을 통해 라이트 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀로 전달하는 라이트 데이터 경로와, 지연 시간이 경과한 후에, 리드 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀로부터 출력되는 출력 데이터 신호를 제1 입출력 라인을 통해 입출력 핀으로 전달하는 리드 데이터 경로를 구비한다. 본 발명의 동기식 반도체 메모리 장치는 제1 메모리 뱅크가 라이트 동작을 수행하는 동안 제2 메모리 뱅크가 리드 동작을 수행하거나 또는 제1 메모리 뱅크가 리드 동작을 수행하는 동안 제2 메모리 뱅크가 라이트 동작을 수행하므로, 제1 메모리 뱅크 및 제2 메모리 뱅크가 공유하는 데이터 버스 라인이 효율적으로 사용될 수 있다.

Description

멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치{Synchronous semiconductor memory device comprising multi-bank scheme}
본 발명은 멀티 뱅크 구조를 가지는 동기식 반도체 메모리 장치에 관한 것으로, 특히 라이트 동작을 수행하는 소정의 메모리 뱅크 및 상기 메모리 뱅크의 라이트 동작이 수행되는 동안 리드 동작을 수행하는 상기 메모리 뱅크 이외의 다른 메모리 뱅크를 포함하는 동기식 반도체 메모리 장치에 관한 것이다.
메모리 장치의 고속화 및 고집적화를 구현하기 위하여 복수개의 메모리 셀 어레이를 복수개의 블락들로 구성하고, 상기 복수개의 블락들을 칼럼 및 로우 방향으로 배열하여 하나의 메모리 뱅크를 형성하며, 이들 메모리 뱅크들이 모여서 멀티 뱅크를 이루는 구성 방식은 메모리 장치의 분야에서 통상적으로 사용되고 있다.
종래의 멀티 뱅크 구조를 가지는 동기식 반도체 메모리 장치는 다수개의 메모리 뱅크들을 포함하고, 메모리 뱅크는 다수개의 메모리 셀들을 포함한다. 메모리 뱅크들 각각은 소정의 시간 간격으로 활성화되어, 라이트 동작(write operation) 또는 리드 동작(read operation)을 순서적으로 수행한다. 예를 들어, 메모리 뱅크들 중 제1 메모리 뱅크의 라이트 동작이 종료된 후, 상기 메모리 뱅크들 중 제2 메모리 뱅크의 리드 동작이 수행된다.
도 1은 종래의 멀티 뱅크 구조를 가지는 동기식 반도체 메모리 장치의 라이트 동작 및 리드 동작을 나타내는 타이밍 다이어그램이다. 도 1을 참조하면, 라이트 명령(WR)이 제1 클락 신호(CLK1)에 동기되어, 상기 동기식 반도체 메모리 장치에 인가되고, 리드 명령(RD)이 제6 클락 신호(CLK6)에 동기되어, 상기 동기식 반도체 메모리 장치에 인가된다.
데이터 스트로브 신호(DQS)에 의해 버스트 길이(burst length)가 4인 입력 데이터 신호(DIN)가 페취(fetch)된다. 페취된 입력 데이터 신호(DIN)는 라이트 칼럼 선택 신호(WR_CSL)에 의해 상기 동기식 반도체 메모리 장치의 제1 메모리 뱅크에 포함된 메모리 셀에 기입(write)된다.
클락 신호(CLK)의 5 주기가 경과한 후에, 제6 클락 신호(CLK6)에 동기되어 리드 명령(RD)이 인가되면, 출력 데이터 신호(미도시)가 리드 칼럼 선택 신호(RD_CSL)에 의해 상기 동기식 반도체 메모리 장치의 제2 메모리 뱅크에 포함된 메모리 셀로부터 독출(read)된다. 즉, 상기 제1 메모리 뱅크의 라이트 동작이 종료된 후, 상기 제2 메모리 뱅크의 리드 동작이 수행된다.
그런데, 종래의 멀티 구조를 가지는 동기식 반도체 메모리 장치는 라이트 명령이 인가된 후, 리드 명령이 인가될 때까지의 지연 시간이 클락 신호(CLK)의 5 주기가 경과하는 지연 시간을 기본적으로 필요하며, 상기 지연 시간 동안 동기식 반도체 메모리 장치의 데이터 버스 라인의 상태는 아이들(idle) 상태로 되어, 입력/출력 데이터 신호의 전달 동작이 수행되지 않는다. 따라서, 동기식 반도체 메모리 장치의 성능(performance)이 저하되는 문제점이 있다.
상기 문제점을 극복하기 위하여, 제6 클락 신호(CLK6)에 동기되어 인가되는 리드 명령(RD)을 제3 클락 신호(CLK3)에 동기되어 인가되도록 하면, 라이트 칼럼 선택 신호 및 리드 칼럼 선택 신호(WR_CSL, RD_CSL)가 동시에 활성화되어, 오동작(malfunction)이 발생한다.
도 2는 종래의 멀티 뱅크 구조를 가지는 동기식 반도체 메모리 장치의 문제점을 나타내는 타이밍 다이어그램이다. 즉, 도 2는 제3 클락 신호(CLK3)에 상기 제1 메모리 뱅크에 제2 라이트 명령(WR2)을 인가하는 경우를 나타내는 타이밍 다이어그램이다.
도 2를 참조하면, 도 2에 도시된 CSAE 1과 같이 라이트 칼럼 선택 신호(WR2_CSL) 및 리드 칼럼 선택 신호(RD_CSL)가 동시에 활성화되어, 오동작이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 라이트 동작을 수행하는 소정의 메모리 뱅크 및 상기 메모리 뱅크의 라이트 동작이 수행되는 동안 리드 동작을 수행하는 상기 메모리 뱅크 이외의 다른 메모리 뱅크를 포함하는 동기식 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 멀티 뱅크 구조를 가지는 동기식 반도체 메모리 장치의 라이트 동작 및 리드 동작을 나타내는 타이밍 다이어그램이다.
도 2는 종래의 멀티 뱅크 구조를 가지는 동기식 반도체 메모리 장치의 문제점을 나타내는 타이밍 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치를 나타내는 블락 다이어그램이다.
도 4는 도 3의 동기식 반도체 메모리 장치의 동작을 나타내는 타이밍 다이어그램이다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 동기식 반도체 메모리 장치는 제1 메모리 뱅크와, 상기 제1 메모리 뱅크의 라이트 동작이 시작된 후 소정의 지연 시간이 경과하고, 상기 제1 메모리 뱅크의 라이트 동작이 완료되기 전에 리드 동작을 수행하거나, 상기 제1 메모리 뱅크의 리드 동작이 시작된 후 상기 지연 시간이 경과하고, 상기 제1 메모리 뱅크의 리드 동작이 완료되기 전에 라이트 동작을 수행하는 제2 메모리 뱅크와, 입출력 핀에 입력되는 입력 데이터 신호를 제1 입출력 라인을 통해 상기 라이트 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀로 전달하는 라이트 데이터 경로와, 상기 지연 시간이 경과한 후에, 상기 리드 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀로부터 출력되는 출력 데이터 신호를 상기 제1 입출력 라인을 통해 상기 입출력 핀으로 전달하는 리드 데이터 경로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 지연 시간의 최소 값은 클락 신호의 주기 값의 3배이다.
바람직한 실시예에 따르면, 본 발명의 동기식 반도체 메모리 장치는 상기 클락 신호에 동기하는 어드레스 신호에 응답하여, 상기 라이트 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크를 선택하기 위한 라이트 뱅크 선택 신호, 상기 리드 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크를 선택하기 위한 리드 뱅크 선택 신호, 상기 제1 메모리 뱅크의 메모리 셀 또는 상기 제2 메모리 뱅크의 메모리 셀을 선택하기 위한 로우 어드레스 신호 및 칼럼 어드레스 신호를 발생하는 어드레스 레지스터와, 상기 동기식 반도체 메모리 장치의 동작에 관련되는 동작 신호들을 조합하여, 상기 라이트 데이터 경로를 활성화시키는 라이트 마스터 신호 및 상기 리드 데이터 경로를 활성화시키는 리드 마스터 신호를 발생하는 타이밍 레지스터를 더 구비한다.
바람직한 실시예에 따르면, 상기 동작 신호들은 클락 신호, 클락 인에이블 신호, 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 라이트 인에이블 신호 및 입력 데이터 마스크 신호이다.
바람직한 실시예에 따르면, 상기 라이트 데이터 경로는 상기 입력 데이터 신호를 버퍼링하는 입력 버퍼와, 상기 라이트 마스터 신호에 응답하여, 상기 버퍼링된 입력 데이터 신호를 제2 입출력 라인들 중 어느 하나로 전송하는 입력 데이터용 멀티플렉서와, 상기 라이트 뱅크 선택 신호, 상기 라이트 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀을 선택하기 위한 칼럼 어드레스 신호및 상기 라이트 마스터 신호에 응답하여, 상기 제2 입출력 라인들 중 어느 하나로 전달된 입력 데이터 신호를 상기 제1 입출력 라인을 통해 상기 라이트 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀에 라이트하는 입출력 라인 드라이버를 구비한다.
바람직한 실시예에 따르면, 상기 리드 데이터 경로는 상기 리드 뱅크 선택 신호 , 상기 리드 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀을 선택하기 위한 칼럼 어드레스 신호 및 상기 리드 마스터 신호에 응답하여, 상기 제1 입출력 라인을 통해 전송된 출력 데이터 신호를 상기 제2 입출력 라인들 중 어느 하나로 전달하는 입출력 멀티플렉서와, 상기 리드 마스터 신호에 응답하여, 상기 입출력 멀티플렉서에 의해 전달된 출력 데이터 신호를 증폭하여 제1 데이터 출력 라인으로 전달하는 입출력 라인 센스 앰프와, 상기 제1 데이터 출력 라인으로 전달된 출력 데이터 신호를 제2 데이터 출력 라인들 중 어느 하나로 전달하는 출력 데이터용 멀티플렉서와, 상기 제2 데이터 출력 라인들 중 어느 하나로 전달된 출력 데이터 신호를 버퍼링하는 출력 버퍼를 구비한다.
이러한 본 발명의 동기식 반도체 메모리 장치는 제1 메모리 뱅크가 라이트 동작을 수행하는 동안 제2 메모리 뱅크가 리드 동작을 수행하거나 또는 제1 메모리 뱅크가 리드 동작을 수행하는 동안 제2 메모리 뱅크가 라이트 동작을 수행하므로, 제1 메모리 뱅크 및 제2 메모리 뱅크가 공유하는 데이터 버스 라인이 효율적으로 사용될 수 있다. 따라서, 본 발명에 따른 동기식 반도체 메모리 장치의 성능이 향상될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치를 나타내는 블락 다이어그램이다. 도 3을 참조하면, 본 발명의 동기식 반도체 메모리 장치(300)는 어드레스 레지스터(305), 로우 디코더(310), 다수개의 메모리 뱅크들(315), 비트 라인 센스 앰프(320), 칼럼 디코더(325), 입출력 라인 드라이버(330), 입력 데이터용 멀티플렉서(335), 입력 버퍼(340), 입출력 핀(DQ, 345), 입출력 멀티플렉서(350), 입출력 라인 센스 앰프(355), 출력 데이터용 멀티플렉서(360), 출력 버퍼(365) 및 타이밍 레지스터(370)를 구비한다. 다수개의 메모리 뱅크들(315)은 비트 라인 센스 앰프(320)를 통해 하나의 라이트 데이터 경로 및 리드 데이터 경로(WP, RP)를 공유한다. 이하, 본 명세서에서는 제1 메모리 뱅크(뱅크 1)가 라이트 동작을 수행하고, 제2 메모리 뱅크(뱅크 2)가 리드 동작을 수행하는 것으로 가정한다.
라이트 데이터 경로(WP)는 입출력 라인 드라이버(330), 입력 데이터용 멀티플렉서(335) 및 입력 버퍼(340)로 구성되고, 리드 데이터 경로(RP)는 입출력 멀티플렉서(350), 입출력 라인 센스 앰프(355), 출력 데이터용 멀티플렉서(360) 및 출력 버퍼(365)로 구성된다. 라이트 데이터 경로 및 리드 데이터 경로(WP, RP)는 제1 입출력 라인(IO1) 및 제2 입출력 라인(IO2)을 공유한다.
타이밍 레지스터(370)는 동기식 반도체 메모리 장치(300)의 동작에 관련되는 동작 신호들을 조합하거나 상기 관련 동작 신호들의 타이밍을 조절하여, 라이트 마스터 신호(WM), 리드 마스터 신호(RM), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 클락 인에이블 신호(CKE)를 발생한다.
상기 동기식 반도체 메모리 장치(300)의 동작에 관련되는 동작 신호들은 클락 신호(CLK), 클락 인에이블 신호(CKE), 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 라이트 인에이블 신호(WEB) 및 입력 데이터 마스크 신호(DM)일 수 있다. 클락 인에이블 신호(CKE)는 클락 신호(CLK)를 활성화시키는 제어 신호이다. 칩 선택 신호(CSB)는 동기식 반도체 메모리 장치(300)의 동작을 활성화 또는 비활성화시키는 신호이다. 라이트 인에이블 신호(WEB)는 동기식 반도체 메모리 장치(300)의 라이트 동작을 활성화시키는 제어 신호이다. 입력 데이터 마스크 신호(DM)는 입력 데이터 신호(DIN)를 차단하는 신호이다.
그리고, 로우 어드레스 스트로브 신호(RASB)는 로우 어드레스 신호(RA)가 인가되고 있음을 알려주는 신호이고, 칼럼 어드레스 스트로브 신호(CASB)는 칼럼 어드레스 신호(CA)가 인가되고 있음을 알려주는 신호이다.
라이트 마스터 신호(WM)는 라이트 데이터 경로(WP)를 활성화시키는 제어 신호로서, 입출력 라인 드라이버(330) 및 입력 데이터용 멀티플렉서(335)를 제어하고, 리드 마스터 신호(RM)는 리드 데이터 경로(RP)를 활성화시키는 제어 신호로서, 입출력 멀티플렉서(350) 및 입출력 라인 센스 앰프(355)를 제어한다.
다수개의 메모리 뱅크들(315) 각각은 다수개의 메모리 셀들을 포함하며, 상기 메모리 셀은 데이터를 저장한다.
어드레스 레지스터(305)는 클락 신호(CLK)에 동기되는 어드레스 신호(ADDR)에 응답하여, 라이트 뱅크 선택 신호(WBA), 리드 뱅크 선택 신호(RBA), 로우 어드레스 신호(RA) 및 칼럼 어드레스 신호(CA)를 발생한다. 라이트 뱅크 선택 신호(WBA)는 라이트 동작을 수행하는 제1 메모리 뱅크(뱅크 1)를 선택하는 신호이고, 리드 뱅크 선택 신호(RBA)는 리드 동작을 수행하는 제2 메모리 뱅크를 선택하는 신호이다. 그리고, 로우 어드레스 신호 및 칼럼 어드레스 신호(RA, CA) 각각은 제1 메모리 뱅크 및 제2 메모리 뱅크(뱅크 1, 뱅크 2)의 메모리 셀을 선택하기 위한 신호이다. 클락 인에이블 신호(CKE)가 어드레스 레지스터(305)에 인가된다.
로우 디코더(310)는 라이트 뱅크 선택 신호(WBA), 리드 뱅크 선택 신호(RBA) 및 로우 어드레스 신호(RA)를 디코딩(decoding)하여 , 라이트 동작을 수행하는 제1 메모리 뱅크(뱅크 1)의 워드 라인(word line) 및 리드 동작을 수행하는 제2 메모리 뱅크(뱅크 2)의 워드 라인을 선택한다. 로우 어드레스 스트로브 신호(RASB)가 로우 디코더(310)에 인가된다.
칼럼 디코더(325)는 칼럼 어드레스 신호(CA)를 디코딩하여, 제1 메모리 뱅크 및 제2 메모리 뱅크(뱅크 1, 뱅크 2)의 칼럼 선택 라인을 선택하는 칼럼 선택 신호(CSL)를 발생한다. 칼럼 어드레스 스트로브 신호(CASB)가 칼럼 디코더(325)에인가된다.
비트 라인 센스 앰프(320)는 칼럼 선택 신호(CSL)에 응답하여, 뱅크들(315)에 포함된 메모리 셀로/로부터 입력/출력되는 데이터 신호를 증폭한다.
먼저, 라이트 데이터 경로(WP)에 포함된 구성 요소의 동작은 아래와 같이 설명된다. 입출력 핀(345)을 통해 인가되는 입력 데이터 신호(DIN)가 입력 버퍼(345)에 인가된다. 입력 버퍼(340)는 입력 데이터 신호(DIN)를 버퍼링(buffering)하여, 입력 데이터용 멀티플렉서(335)로 전달한다.
입력 데이터용 멀티플렉서(335)는 라이트 마스터 신호(WM)에 응답하여, 상기 버퍼링된 입력 데이터 신호(DIN)를 제2 입출력 라인들(IO2) 중 어느 하나로 전달한다.
입출력 라인 드라이버(330)는 라이트 뱅크 선택 신호(WBA), 제1 메모리 뱅크(뱅크 1)의 메모리 셀을 선택하기 위한 칼럼 어드레스 신호(CA) 및 라이트 마스터 신호(WM)에 응답하여, 제2 입출력 라인(IO2) 상의 입력 데이터 신호(DIN)를 제1 입출력 라인(IO1)을 통해 제1 메모리 뱅크(뱅크 1)의 메모리 셀로 전달한다.
다음으로, 리드 데이터 경로(RP)에 포함된 구성 요소의 동작은 아래와 같이 설명된다. 입출력 멀티플렉서(350)는 리드 뱅크 선택 신호(RBA), 제2 메모리 뱅크(뱅크 2)의 메모리 셀을 선택하기 위한 칼럼 어드레스 신호(CA) 및 리드 마스터 신호(RM)에 응답하여, 제2 메모리 뱅크(뱅크 2)의 메모리 셀로부터 제1 입출력 라인(IO1)으로 전달된 출력 데이터 신호(DOUT)를 제2 입출력 라인들(IO2) 중 어느 하나로 전달한다.
입출력 라인 센스 앰프(355)는 리드 마스터 신호(RM)에 응답하여, 제2 입출력 라인들(IO2)중 어느 하나로 전달된 출력 데이터 신호(DOUT)를 증폭하여 제1 데이터 출력 라인(DO1)으로 전달한다.
출력 데이터용 멀티플렉서(360)는 제1 데이터 출력 라인(DO1)으로 전달된 출력 데이터 신호(DOUT)를 제2 데이터 출력 라인들(DO2) 중 어느 하나로 전달한다.
출력 버퍼(365)는 제2 데이터 출력 라인들(DO2) 중 어느 하나로 전달된 출력 데이터 신호(DOUT)를 버퍼링하여, 입출력 핀(345)으로 출력 데이터 신호(DOUT)를 전달한다.
본 발명의 동기식 반도체 메모리 장치(300)는 라이트 마스터 신호 및 리드 마스터 신호(WM, RM)에 의해 하나의 라이트 데이터 경로 및 리드 데이터 경로(WP, RP)를 통해 제1 메모리 뱅크(뱅크 1)가 라이트 동작을 수행하는 동안 제2 메모리 뱅크(뱅크 2)의 리드 동작을 소정의 지연 시간 만큼의시간 간격을 두고 수행하도록 할 수 있다. 그럼으로써, 라이트 데이터 경로 및 리드 데이터 경로(WP, RP)에 포함된 데이터 버스 라인의 상태가 아이들(idle) 상태로 있지 않으므로, 상기 데이터 버스 라인이 효율적으로 사용될 수 있다. 상기 지연 시간의 최소 값은 클락 신호(CLK)의 주기 값의 3 배인 것이 바람직하다.
도 4는 도 3의 동기식 반도체 메모리 장치의 동작을 나타내는 타이밍 다이어그램이다. 도 4를 참조하면, 제1 메모리 뱅크(뱅크 1)가 활성화된 것을 나타내는 제1 뱅크 활성화 신호(BANK 1) 및 제2 메모리 뱅크(뱅크 2)가 활성화된 것을 나타내는 제2 뱅크 활성화 신호(BANK 2)가 도시된다.
제1 클락 신호(CLK1)에 동기되는 제1 라이트 명령(WR1)이 동기식 반도체 메모리 장치(300)에 인가되면, 제1 뱅크 활성화 신호(BANK 1)가 논리하이(high) 상태로 활성화되고 라이트 마스터 신호(WM)가 논리 하이 상태로 활성화된다. 그 후, 데이터 스트로브 신호(DQS)에 의해 제1 입력 데이터 신호(D1)가 페취된다. 계속하여, 칼럼 선택 신호(CSL_WR1)가 활성화되어, 상기 페취된 제1 입력 데이터 신호(D1)가 제1 메모리 뱅크(뱅크 1)의 메모리 셀에 기입(write)된다.
제3 클락 신호(CLK3)에 동기되는 제2 라이트 명령(WR2)이 동기식 반도체 메모리 장치(300)에 인가되면, 데이터 스트로브 신호(DQS)에 의해 제2 입력 데이터 신호(D2)가 페취된다. 그 후, 칼럼 선택 신호(CSL_WR2)가 활성화되어, 상기 페취된 제2 입력 데이터 신호(D2)가 제1 메모리 뱅크(뱅크 1)의 메모리 셀에 기입된다.
클락 신호(CLK)의 3 주기에 해당하는 지연 시간(TD)이 경과한 후, 제6 클락 신호(CLK6)에 동기되는 리드 명령(RD)이 동기식 반도체 메모리 장치(300)에 인가되면, 제2 뱅크 활성화 신호(BANK 2)가 논리 하이 상태로 활성화하고, 리드 마스터 신호(RM)는 논리 하이 상태로 활성화한다. 즉, 제1 메모리 뱅크(뱅크 1)가 동작하는 동안에 제2 메모리 뱅크(뱅크 2)가 동작한다. 그 후, 칼럼 선택 신호(CSL_RD)가 활성화되어, 제2 메모리 뱅크(뱅크 2)의 메모리 셀로부터 출력 데이터 신호(DOUT)가 독출(read)된다.
따라서, 도 2에 도시된 CASE 2와 같이 칼럼 선택 신호들(CSL_WR2, CSL_RD)이 동시에 활성화되어, 제1 메모리 뱅크(뱅크 1)는 라이트 동작을 수행하고, 제1 메모리 뱅크(뱅크 1)가 라이트 동작을 수행하는 동안 제2 메모리 뱅크(뱅크 2)는 리드동작을 수행한다.
전술한 본 발명의 동기식 반도체 메모리 장치는 제1 메모리 뱅크가 라이트 동작을 수행하는 동안 제2 메모리 뱅크가 리드 동작을 수행하거나 또는 제1 메모리 뱅크가 리드 동작을 수행하는 동안 제2 메모리 뱅크가 라이트 동작을 수행하므로, 제1 메모리 뱅크 및 제2 메모리 뱅크가 공유하는 데이터 버스 라인이 효율적으로 사용될 수 있다. 따라서, 본 발명에 따른 동기식 반도체 메모리 장치의 성능이 향상될 수 있다.
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 동기식 반도체 메모리 장치는 제1 메모리 뱅크가 라이트 동작을 수행하는 동안 제2 메모리 뱅크가 리드 동작을 수행하거나 또는 제1 메모리 뱅크가 리드 동작을 수행하는 동안 제2 메모리 뱅크가 라이트 동작을 수행하므로, 제1 메모리 뱅크 및 제2 메모리 뱅크가 공유하는 데이터 버스 라인이 효율적으로 사용될 수 있다. 따라서, 본 발명에 따른 동기식 반도체 메모리 장치의 성능이 향상될 수 있다.

Claims (8)

  1. 제1 메모리 뱅크;
    상기 제1 메모리 뱅크의 라이트 동작이 시작된 후 소정의 지연 시간이 경과하고, 상기 제1 메모리 뱅크의 라이트 동작이 완료되기 전에 리드 동작을 수행하거나, 상기 제1 메모리 뱅크의 리드 동작이 시작된 후 상기 지연 시간이 경과하고, 상기 제1 메모리 뱅크의 리드 동작이 완료되기 전에 라이트 동작을 수행하는 제2 메모리 뱅크;
    입출력 핀에 입력되는 입력 데이터 신호를 제1 입출력 라인을 통해 상기 라이트 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀로 전달하는 라이트 데이터 경로; 및
    상기 지연 시간이 경과한 후에, 상기 리드 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀로부터 출력되는 출력 데이터 신호를 상기 제1 입출력 라인을 통해 상기 입출력 핀으로 전달하는 리드 데이터 경로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 지연 시간의 최소 값은 클락 신호의 주기 값의 3배인 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 클락 신호에 동기하는 어드레스 신호에 응답하여, 상기 라이트 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크를 선택하기 위한 라이트 뱅크 선택 신호, 상기 리드 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크를 선택하기 위한 리드 뱅크 선택 신호, 상기 제1 메모리 뱅크의 메모리 셀 또는 상기 제2 메모리 뱅크의 메모리 셀 각각을 선택하기 위한 로우 어드레스 신호 및 칼럼 어드레스 신호를 발생하는 어드레스 레지스터; 및
    상기 동기식 반도체 메모리 장치의 동작에 관련되는 동작 신호들을 조합하여, 상기 라이트 데이터 경로를 활성화시키는 라이트 마스터 신호 및 상기 리드 데이터 경로를 활성화시키는 리드 마스터 신호를 발생하는 타이밍 레지스터를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 동작 신호들은
    클락 신호, 클락 인에이블 신호, 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 라이트 인에이블 신호 및 입력 데이터 마스크 신호인 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 라이트 데이터 경로는
    상기 입력 데이터 신호를 버퍼링하는 입력 버퍼;
    상기 라이트 마스터 신호에 응답하여, 상기 버퍼링된 입력 데이터 신호를 제2 입출력 라인들 중 어느 하나로 전송하는 입력 데이터용 멀티플렉서; 및
    상기 라이트 뱅크 선택 신호, 상기 라이트 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀 각각을 선택하기 위한 칼럼 어드레스 신호 및 상기 라이트 마스터 신호에 응답하여, 상기 제2 입출력 라인들 중 어느 하나로 전달된 입력 데이터 신호를 상기 제1 입출력 라인을 통해 상기 라이트 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀에 라이트하는 입출력 라인 드라이버를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 리드 데이터 경로는
    상기 리드 뱅크 선택 신호 , 상기 리드 동작을 수행하는 제1 메모리 뱅크 또는 제2 메모리 뱅크의 메모리 셀을 선택하기 위한 칼럼 어드레스 신호 및 상기 리드 마스터 신호에 응답하여, 상기 제1 입출력 라인을 통해 전송된 출력 데이터 신호를 상기 제2 입출력 라인들 중 어느 하나로 전달하는 입출력 멀티플렉서;
    상기 리드 마스터 신호에 응답하여, 상기 입출력 멀티플렉서에 의해 전달된 출력 데이터 신호를 증폭하여 제1 데이터 출력 라인으로 전달하는 입출력 라인 센스 앰프;
    상기 제1 데이터 출력 라인으로 전달된 출력 데이터 신호를 제2 데이터 출력 라인들 중 어느 하나로 전달하는 출력 데이터용 멀티플렉서; 및
    상기 제2 데이터 출력 라인들 중 어느 하나로 전달된 출력 데이터 신호를 버퍼링하는 출력 버퍼를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  7. 적어도 제1 및 제2 메모리 뱅크들을 포함하는 다수개의 메모리 뱅크들; 및
    입출력 라인에 의해 상기 다수개의 메모리 뱅크들 각각에 연결된 라이트 데이터 경로 및 리드 데이터 경로를 구비하며,
    상기 제1 메모리 뱅크가 상기 라이트 데이터 경로를 이용하여 라이트 동작을 수행하는 동안, 상기 제2 메모리 뱅크는 상기 리드 데이터 경로를 이용하여 리드 동작을 수행하도록 배치되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 메모리 뱅크의 라이트 동작은 라이트 마스터 신호에 응답하여 수행되고, 상기 제2 메모리 뱅크의 리드 동작은 리드 마스터 신호에 응답하여 수행되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
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