KR100230415B1 - 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법 - Google Patents

동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법 Download PDF

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Abstract

동기식 반도체 메모리장치의 칼럼선택라인 제어회로 및 제어방법이 개시되어 있다. 상기 칼럼선택라인 제어방법을 수행하는 상기 칼럼선택라인 제어회로는, 칼럼디코더와 칼럼선택라인 제어기를 구비하는 것을 특징으로 한다. 상기 칼럼디코더는, 프리디코드된 어드레스, 칼럼선택라인 인에이블 제어신호, 및 칼럼선택라인 디스에이블 제어신호에 응답하여 상기 칼럼선택라인을 구동한다. 상기 칼럼선택라인 제어기는, 상기 동기식 반도체 메모리장치의 2비트 프리페치 구조의 라이트 싸이클에서 또는 2비트 프리페치 구조의 리드 및 라이트 싸이클에서 상기 칼럼선택라인의 인에이블 시점 및 디스에이블 시점을 지연시키기 위해, 내부클락을 받아 제어신호들에 응답하여 상기 칼럼선택라인 인에이블 제어신호 및 상기 칼럼선택라인 디스에이블 제어신호를 발생시킨다. 이와 같은 동기식 반도체 메모리장치의 칼럼선택라인 제어회로 및 제어방법은, 상기 동기식 반도체 메모리장치가 2비트 프리페치 구조로 동작하거나 또는 2비트 프리페치 구조로 동작하고 라이트 싸이클일 때 상기 칼럼선택라인의 인에이블 시점 및 디스에이블 시점을 지연시킴으로써, 칩 외부에서 입력되는 입력데이터들이 메모리셀에 라이트될 수 있는 시간여유를 증가시키는 장점이 있다.

Description

동기식 반도체 메모리장치의 칼럼선택라인 제어회로 및 제어방법
본 발명은 동기식 반도체 메모리장치에 관한 것으로, 특히 동기식 반도체 메모리장치의 칼럼선택라인 제어회로 및 제어방법에 관한 것이다.
근래에 반도체 설계 및 공정기술의 발달로 고 성능 반도체 메모리장치가 개발되고 있다. 그러나 급격히 향상되고 있는 CPU의 동작성능에 비해 아직 반도체 메모리장치의 성능이 따라가지 못함에 따라, 씨스템의 전체적인 성능향상이 제한되고 있는 실정이다. 이에 따라 메모리장치의 성능을 향상시키기 위한 여러 가지 방안들이 등장하고 있으며, 씨스템 클락에 동기되어 동작하는 동기식 메모리장치도 상기와 같은 이유로 출현하게 되었다. 동기식 메모리장치, 특히 동기식 DRAM에는 파이프라인 구조를 갖는 동기식 DRAM과 프리페치(Prefetch) 구조를 갖는 동기식 DRAM이 있다. 상기 파이프라인 구조를 갖는 동기식 DRAM에서는 씨스템 클락의 매 싸이클 마다 외부에서 하나의 어드레스나 하나의 명령이 입력될 수 있으며, 또한 상기 씨스템 클락의 한 싸이클 동안에 하나의 칼럼어드레스에 의해 선택되는 하나의 칼럼선택라인(CSL)이 인에이블되게 된다. 그런데 상기 파이프라인 구조를 갖는 동기식 DRAM은 비교적 낮은 주파수의 씨스템 클락에서는 동작에 문제가 없으나 높은 주파수의 씨스템 클락에서는 오동작될 수 있는 단점이 있다. 따라서 높은 주파수의 씨스템 클락에서 동작시키기 위해 출현된 것이 프리페치 구조를 갖는 동기식 DRAM이다. 상기 프리페치 구조를 갖는 동기식 DRAM에서는 씨스템 클락의 두 싸이클 마다 외부에서 하나의 어드레스나 하나의 명령이 입력될 수 있으며, 또한 상기 씨스템 클락의 두 싸이클 동안에 두 개 이상의 칼럼어드레스에 의해 선택되는 두 개 이상의 칼럼선택라인(CSL)이 인에이블되게 된다. 이와 같은 동작을 통상 2N 룰(Rule) 또는 2비트 프리페치라고 한다. 본 발명은 동기식 DRAM의 칼럼선택라인 제어회로에 관한 것이다.
도 1은 동기식 DRAM에서 칼럼선택라인의 기능을 설명하기 위한 개략적인 블락도이다.
도 1을 참조하면, 메모리셀 어레이(11)은 각 비트라인 쌍(BLi 및 BLiB, i는 1 내지 n)으로 전달된 데이터를 저장하는 다수의 메모리셀들로 구성되어 있다. 스위칭부(12)는 상기 칼럼선택라인(CSLi)가 인에이블될 때 상기 각 비트라인 쌍(BLi 및 BLiB)을 각 입출력라인 쌍(IOi 및 IOiB, i는 1 내지 n)에 연결시킨다. 이에 따라 리드동작에서는 상기 메모리셀 어레이(11)의 메모리셀들에 저장된 데이터들이 상기 각 비트라인 쌍(BLi 및 BLiB), 상기 스위칭부(12), 및 상기 각 입출력라인 쌍(IOi 및 IOiB)을 순차적으로 경유하여 칩 외부로 출력된다. 또한 라이트 동작에서는 칩 외부에서 입력되는 데이터들이 상기 각 입출력라인 쌍(IOi 및 IOiB), 상기 스위칭부(12), 및 상기 각 비트라인 쌍(BLi 및 BLiB)을 순차적으로 경유하여 상기 메모리셀 어레이(11)의 메모리셀들에 저장된다. 상기 스위칭부(12)는 여기에서는 도시되지 않았지만 게이트에 상기 칼럼선택라인(CSLi)가 접속되고 소오스 및 드레인중 어느 하나가 해당 비트라인에 접속되며 다른 하나가 해당 입출력라인에 접속되는 엔모스 트랜지스터들로 구성된다. 통상 상기 엔모스 트랜지스터는 칼럼선택게이트라 불린다.
도 2는 동기식 DRAM에서 종래기술에 따른 칼럼선택라인 제어회로의 블락도이다.
도 2를 참조하면, 상기 종래기술에 따른 칼럼선택라인 제어회로는, 칼럼디코더(21), 칼럼선택라인 제어기(22), 제1내부클락 발생기(23), 제2내부클락 발생기(24), 선택기(25), 칼럼어드레스 카운터(26), 칼럼어드레스 버퍼(27), 및 칼럼프리디코더(28)을 구비하고 있다.
상기 칼럼디코더(22)는 프리디코드된 어드레스(DCAij), 칼럼선택라인 인에이블 제어신호(PCSLE), 및 칼럼선택라인 디스에이블 제어신호(PCSLD)에 응답하여 상기 칼럼선택라인(CSLi)를 구동한다. 상기 칼럼선택라인 제어기(22)는 내부클락(PCLKS)를 받아 상기 칼럼선택라인 인에이블 제어신호(PCSLE) 및 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)를 발생시킨다. 상기 칼럼선택라인 제어기(22)는, 상기 내부클락(PCLKS)를 받아 상기 칼럼선택라인 인에이블 제어신호(PCSLE)를 발생시키는 칼럼선택라인 인에이블 제어신호 발생기(22a)와, 상기 내부클락(PCLKS)를 받아 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)를 발생시키는 칼럼선택라인 디스에이블 제어신호 발생기(22b)로 구성되어 있다.
상기 제1내부클락 발생기(23)은 칩 외부에서 입력되는 외부클락(CLK), 즉 씨스템 클락을 받아 제1내부클락(PCLK1)을 발생시키고, 상기 제2내부클락 발생기(24)는 상기 제1내부클락(PCLK1)을 받아 제2내부클락(PCLK2)를 발생시킨다. 상기 선택기(25)는 상기 제1내부클락(PCLK1) 및 상기 제2내부클락(PCLK2)중 어느 하나를 선택하여 상기 내부클락(PCLKS)로 출력한다. 상기 칼럼어드레스 카운터(26)은 상기 내부클락(PCLKS)에 응답하여 칩 외부에서 입력되는 칼럼어드레스(A1)을 받아 증가된 칼럼어드레스(A2)를 발생시킨다. 상기 칼럼어드레스 버퍼(27)은 상기 칼럼어드레스(A1) 및 상기 증가된 칼럼어드레스(A2)를 버퍼링하여 버퍼링된 어드레스(CAi)를 발생시킨다. 상기 칼럼프리디코더(28)은 상기 버퍼링된 어드레스(CAi)를 프리디코딩하여 상기 프리디코드된 어드레스(DCAij)를 발생시킨다.
도 3은 도 2에 도시된 칼럼선택라인 제어회로에서의 칼럼디코더의 회로도이다.
도 3을 참조하면, 상기 칼럼디코더는, 소오스에 전원공급전압(VCC)가 인가되고 게이트에 상기 프리디코드된 어드레스(DCAij)가 인가되는 피모스 트랜지스터(P1)과, 소오스가 상기 피모스 트랜지스터(P1)의 드레인에 접속되고 게이트에 상기 칼럼선택라인 인에이블 제어신호(PCSLE)가 인가되며 드레인이 상기 칼럼선택라인(CSLi)에 접속되는 피모스 트랜지스터(P2)와, 드레인이 상기 칼럼선택라인(CSLi)에 접속되고 게이트에 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 트랜지스터(N1)과, 상기 칼럼선택라인(CSLi)에 전달된 신호를 저장하는 라인래치(31)로 구성되어 있다. 여기에서 상기 라인래치(31)은 상기 칼럼선택라인(CSLi)에 전달된 신호를 반전시키는 인버터(I1)과, 상기 인버터(I1)의 출력신호를 반전시켜 상기 칼럼선택라인(CSLi)로 출력하는 인버터(I2)로 구성되어 있다.
도 4는 도 2에 도시된 칼럼선택라인 제어회로에서의 칼럼선택라인 인에이블 제어신호 발생기의 회로도이다.
도 4를 참조하면, 상기 칼럼선택라인 인에이블 제어신호 발생기는 일종의 반전지연기로서, 상기 내부클락(PCLKS)를 반전시키는 인버터(I3)와, 상기 인버터(I3)의 출력신호를 반전시키는 인버터(I4)와, 상기 인버터(I4)의 출력신호를 반전시켜 상기 칼럼선택라인 인에이블 제어신호(PCSLE)를 출력하는 인버터(I5)로 구성되어 있다.
도 5는 도 2에 도시된 칼럼선택라인 제어회로에서의 칼럼선택라인 디스에이블 제어신호 발생기의 회로도이다.
도 5를 참조하면, 상기 칼럼선택라인 디스에이블 제어신호 발생기는 일종의 지연기로서, 상기 내부클락(PCLKS)를 반전시키는 인버터(I6)와, 상기 인버터(I6)의 출력신호를 반전시켜 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)를 출력하는 인버터(I7)로 구성되어 있다.
도 6은 동기식 DRAM이 파이프라인 구조로 동작할 때 도 2에 도시된 칼럼선택라인 제어회로의 동작 타이밍도이다.
도 6에 도시된 타이밍도를 참조하여 동기식 DRAM이 파이프라인 구조로 동작할 때, 도 2에 도시된 칼럼선택라인 제어회로의 동작 및 라이트 싸이클에서의 동작을 설명하면 다음과 같다. 먼저 제1내부클락 발생기(23)이 칩 외부에서 입력되는 외부클락(CLK), 즉 씨스템 클락을 받아 상기 외부클락(CLK)와 주기가 동일한 제1내부클락(PCLK1)을 발생시키고, 제2내부클락 발생기(24)는 상기 제1내부클락(PCLK1)을 받아 주기가 상기 제1내부클락(PCLK1) 주기의 2배인 제2내부클락(PCLK2)를 발생시킨다. 동기식 DRAM이 파이프라인 구조로 동작할 때는, 선택기(25)가 소정의 제어신호에 응답하여 상기 제1내부클락(PCLK1)을 선택하여 내부클락(PCLKS)로 출력한다. 이에 따라 칼럼선택라인 인에이블 제어신호 발생기(22a)가 상기 내부클락(PCLKS)를 소정의 시간만큼 반전지연시켜 칼럼선택라인 인에이블 제어신호(PCSLE)를 발생시키고, 칼럼선택라인 디스에이블 제어신호 발생기(22b)가 상기 내부클락(PCLKS)를 소정의 시간만큼 지연시켜 칼럼선택라인 디스에이블 제어신호(PCSLD)를 발생시킨다. 또한 동기식 DRAM이 파이프라인 구조로 동작할 때는, 상기 외부클락(CLK)의 한 싸이클 동안에 하나의 칼럼선택라인이 인에이블되게 된다. 즉 칼럼선택라인(CSLi0,CSLi1,CSLi2,CSLi3)가 순차적으로 한 싸이클 동안씩 인에이블 상태를 유지한다. 상기 칼럼선택라인 인에이블 제어신호(PCSLE)의 하강에지에서 상기 칼럼선택라인(CSLi0,CSLi1,CSLi2,CSLi3)는 논리"하이"로 인에이블되고, 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)의 상승에지에서 상기 칼럼선택라인(CSLi0,CSLi1,CSLi2,CSLi3)는 논리"로우"로 디스에이블된다. 상기 CSLi0는 칩 외부에서 입력되는 칼럼어드레스(A1)에 의해 지정되며, CSLi1,CSLi2, 및 CSLi3는 칼럼어드레스 카운터(26)에서 증가된 어드레스(A2)에 의해 지정된다.
상기 파이프라인 구조의 라이트 싸이클에서는, 상기 외부클락(CLK)의 매 싸이클 마다 입력데이터(DIN), 즉 D0,D1,D2,D3가 칩 외부에서 순차적으로 인가되며 상기 외부클락(CLK)의 각 상승에지에서 상기 D0,D1,D2,D3가 칩 내부로 순차적으로 입력되게 된다. 이후 상기 각 칼럼선택라인(CSL0,CSL1,CSL2,CSL3)가 인에이블될 때, 상기 D0,D1,D2,D3는 도 2에 도시되지 않은 소정의 경로를 거쳐 상기 각 칼럼선택라인(CSL0,CSL1,CSL2,CSL3)에 해당되는 메모리셀들에 순차적으로 저장되게 된다.
도 7은 동기식 DRAM이 2비트 프리페치 구조로 동작할 때 도 2에 도시된 칼럼선택라인 제어회로의 동작 타이밍도이다.
도 7에 도시된 타이밍도를 참조하여 동기식 DRAM이 2비트 프리페치 구조로 동작할 때, 도 2에 도시된 칼럼선택라인 제어회로의 동작 및 라이트 싸이클에서의 동작을 설명하면 다음과 같다. 동기식 DRAM이 2비트 프리페치 구조로 동작할 때는, 상기 선택기(25)가 소정의 제어신호에 응답하여 상기 제1내부클락(PCLK1) 및 상기 제1내부클락(PCLK1) 주기의 2배인 상기 제2내부클락(PCLK2)중 상기 제2내부클락(PCLK2)를 선택하여 상기 내부클락(PCLKS)로 출력한다. 이에 따라 칼럼선택라인 인에이블 제어신호 발생기(22a)가 상기 내부클락(PCLKS)를 소정의 시간만큼 반전지연시켜 칼럼선택라인 인에이블 제어신호(PCSLE)를 발생시키고, 칼럼선택라인 디스에이블 제어신호 발생기(22b)가 상기 내부클락(PCLKS)를 소정의 시간만큼 지연시켜 칼럼선택라인 디스에이블 제어신호(PCSLD)를 발생시킨다. 또한 동기식 DRAM이 2비트 프리페치 구조로 동작할 때는, 상기 외부클락(CLK)의 두 싸이클 동안에 두 개씩의 칼럼선택라인이 인에이블되게 된다. 즉 칼럼선택라인(CSLi0,CSLi1)는 상기 칼럼선택라인 인에이블 제어신호(PCSLE)의 하강에지에서 동시에 인에이블되고 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)의 상승에지에서 동시에 디스에이블된다. 칼럼선택라인(CSLi2,CSLi3)는 상기 칼럼선택라인 인에이블 제어신호(PCSLE)의 다음 하강에지에서 동시에 인에이블되고 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)의 다음 상승에지에서 동시에 디스에이블된다. 이에 따라 칩 내부의 동작 주파수는 외부클락(CLK)의 (1/2)로 감소되게 되므로, 상기 2비트 프리페치 구조의 리드 싸이클에서는 메모리셀로부터 데이터를 읽어내는 시간여유가 증가하게 된다.
상기 2비트 프리페치 구조의 라이트 싸이클에서는, 도 6에 도시된 파이프라인 구조의 라이트 싸이클에서와 마찬가지로 외부클락(CLK)의 매 싸이클 마다 입력데이터(DIN), 즉 D0,D1,D2,D3가 칩 외부에서 순차적으로 인가되며 상기 외부클락(CLK)의 각 상승에지에서 상기 D0,D1,D2,D3가 칩 내부로 순차적으로 입력되게 된다. 또한 상술하였듯이 상기 2비트 프리페치 구조에서는 외부클락(CLK)의 두 싸이클 동안에 CSL0 및 CSL1이 동시에 인에이블되며, 상기 외부클락(CLK)의 다음 두 싸이클 동안에는 CSL2 및 CSL3가 동시에 인에이블된다. 그런데 상기 D0,D1,D2,D3는 도 2에 도시되지 않은 소정의 경로를 거치게 되므로 소정의 시간만큼 지연되게 된다. 이에 따라 상기 D0 및 D2의 경우에는 CSL0 및 CSL2가 각각 인에이블되는 영역의 앞부분(영역ⓐ, 영역ⓒ)에서 라이트 동작이 시작되므로 메모리셀에 라이트될 수 있는 시간여유가 충분한 반면에, 상기 D1 및 D3의 경우에는 상기 CSL1 및 CSL3가 각각 인에이블되는 영역의 뒷부분(영역ⓑ, 영역ⓓ)에서 라이트 동작이 시작되므로 메모리셀에 라이트될 수 있는 시간여유가 부족하게 된다.
따라서 상술한 종래기술에 따른 칼럼선택라인 제어회로에서는, 외부클락, 즉 씨스템 클락이 빨라질수록 2비트 프리페치 구조의 라이트 싸이클에서 메모리셀에 라이트될 수 있는 시간여유가 점점 부족해 지는 단점이 있다.
따라서 본 발명의 목적은, 파이프라인 구조 및 2비트 이상의 프리페치 구조를 동시에 포함하거나 또는 2비트 이상의 프리페치 구조만을 포함하는 동기식 반도체 메모리장치에 있어서, 상기 2비트 이상의 프리페치 구조의 라이트 싸이클에서 메모리셀에 라이트될 수 있는 시간여유를 증가시키는 칼럼선택라인 제어회로를 제공하는 데 있다.
본 발명의 다른 목적은, 파이프라인 구조 및 2비트 이상의 프리페치 구조를 동시에 포함하거나 또는 2비트 이상의 프리페치 구조만을 포함하는 동기식 반도체 메모리장치에 있어서, 상기 2비트 이상의 프리페치 구조의 라이트 싸이클에서 메모리셀에 라이트될 수 있는 시간여유를 증가시키는 칼럼선택라인 제어방법을 제공하는 데 있다.
도 1은 동기식 DRAM에서 칼럼선택라인의 기능을 설명하기 위한 개략적인 블락도
도 2는 동기식 DRAM에서 종래기술에 따른 칼럼선택라인 제어회로의 블락도
도 3은 도 2에 도시된 칼럼선택라인 제어회로에서의 칼럼디코더의 회로도
도 4는 도 2에 도시된 칼럼선택라인 제어회로에서의 칼럼선택라인 인에이블 제어신호 발생기의 회로도
도 5는 도 2에 도시된 칼럼선택라인 제어회로에서의 칼럼선택라인 디스에이블 제어신호 발생기의 회로도
도 6은 동기식 DRAM이 파이프라인 구조로 동작할 때 도 2에 도시된 칼럼선택라인 제어회로의 동작 타이밍도
도 7은 동기식 DRAM이 2비트 프리페치 구조로 동작할 때 도 2에 도시된 칼럼선택라인 제어회로의 동작 타이밍도
도 8은 동기식 DRAM에서 본 발명에 따른 칼럼선택라인 제어회로의 블락도
도 9는 도 8에 도시된 칼럼선택라인 제어회로에서의 칼럼선택라인 인에이블 제어신호 발생기의 일실시예를 나타내는 회로도
도 10은 도 8에 도시된 칼럼선택라인 제어회로에서의 칼럼선택라인 디스에이블 제어신호 발생기의 일실시예를 나타내는 회로도
도 11은 동기식 DRAM이 2비트 프리페치 구조로 동작할 때 도 8에 도시된 칼럼선택라인 제어회로의 동작 타이밍도
상기 목적을 달성하기 위하여 본 발명에 따른 동기식 반도체 메모리장치의 칼럼선택라인 제어회로는, 칼럼디코더와 칼럼선택라인 제어기를 구비하는 것을 특징으로 한다. 상기 칼럼디코더는, 프리디코드된 어드레스, 칼럼선택라인 인에이블 제어신호, 및 칼럼선택라인 디스에이블 제어신호에 응답하여 상기 칼럼선택라인을 구동한다. 상기 칼럼선택라인 제어기는, 상기 동기식 반도체 메모리장치의 2비트 프리페치 구조의 라이트 싸이클에서 상기 칼럼선택라인의 인에이블 시점 및 디스에이블 시점을 지연시키기 위해, 내부클락을 받아 제1 및 제2제어신호 또는 제2제어신호에 응답하여 상기 칼럼선택라인 인에이블 제어신호 및 상기 칼럼선택라인 디스에이블 제어신호를 발생시킨다. 또 다른 구성의 상기 칼럼선택라인 제어기는, 상기 동기식 반도체 메모리장치의 2비트 프리페치 구조의 리드 및 라이트 싸이클에서 상기 칼럼선택라인의 인에이블 시점 및 디스에이블 시점을 지연시키기 위해, 내부클락을 받아 제1제어신호에 응답하여 상기 칼럼선택라인 인에이블 제어신호 및 상기 칼럼선택라인 디스에이블 제어신호를 발생시킨다. 상기 제1제어신호는 상기 동기식 반도체 메모리장치가 상기 프리페치 구조로 동작할 때 엑티브되는 신호이다. 상기 제2제어신호는 상기 동기식 반도체 메모리장치의 라이트 싸이클에서 엑티브되는 신호이다.
바람직한 실시예에 의하면, 상기 본 발명에 따른 동기식 반도체 메모리장치의 칼럼선택라인 제어회로는, 제1내부클락 발생기와, 제2내부클락 발생기와, 선택기와, 칼럼어드레스 카운터와, 칼럼어드레스 버퍼와, 칼럼프리디코더를 더 구비한다. 상기 제1내부클락 발생기는, 칩 외부에서 입력되는 외부클락을 받아 주기가 상기 외부클락의 주기와 동일한 제1내부클락을 발생시킨다. 상기 제2내부클락 발생기는, 상기 제1내부클락을 받아 주기가 상기 제1내부클락의 2배인 제2내부클락을 발생시킨다. 상기 선택기는 상기 제1내부클락 및 상기 제2내부클락중 어느 하나를 선택하여 상기 내부클락으로 출력시킨다. 상기 칼럼어드레스 카운터는, 상기 내부클락에 응답하여 칩 외부에서 입력되는 칼럼어드레스를 받아 증가된 칼럼어드레스를 발생시킨다. 상기 칼럼어드레스 버퍼는, 상기 칼럼어드레스 및 상기 증가된 칼럼어드레스를 버퍼링하여 버퍼링된 어드레스를 발생시킨다. 상기 칼럼프리디코더는, 상기 버퍼링된 어드레스를 프리디코딩하여 상기 프리디코드된 어드레스를 발생시킨다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 동기식 메모리장치의 칼럼선택라인 제어방법에서는, 칩 외부에서 입력되는 외부클락을 받아 주기가 상기 외부클락의 주기와 동일한 제1내부클락이 발생된다. 상기 제1내부클락을 받아 주기가 상기 제1내부클락의 주기의 2배인 제2내부클락이 발생된다. 상기 제1내부클락 및 상기 제2내부클락중 어느 하나를 선택하여 내부클락으로 출력된다. 상기 프리페치 구조의 라이트 싸이클에서 엑티브되는 제어신호가 발생되고, 상기 내부클락이 반전된다. 상기 제어신호가 엑티브인 경우에는 상기 반전된 내부클락 및 상기 내부클락을 각각 지연시켜 칼럼선택라인 인에이블 제어신호 및 칼럼선택라인 디스에이블 제어신호로 각각 출력되고, 상기 제어신호가 넌엑티브인 경우에는 상기 반전된 내부클락 및 상기 내부클락이 지연없이 상기 칼럼선택라인 인에이블 제어신호 및 상기 칼럼선택라인 디스에이블 제어신호로 각각 출력된다. 상기 칼럼선택라인 인에이블 제어신호가 엑티브될 때 상기 칼럼선택라인이 인에이블되고 상기 칼럼선택라인 디스에이블 제어신호가 엑티브될 때 상기 칼럼선택라인이 디스에이블된다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 8은 동기식 DRAM에서 본 발명에 따른 칼럼선택라인 제어회로의 블락도이다. 여기에서는 도 2에 도시된 종래기술에 따른 칼럼선택라인 제어회로의 구성요소들과 동일한 기능 및 동일한 구성을 갖는 구성요소에 대해서는 동일 참조부호 및 동일 참조번호가 사용되었다.
도 8을 참조하면, 상기 본 발명에 따른 칼럼선택라인 제어회로는, 칼럼디코더(21), 칼럼선택라인 제어기(82), 제1내부클락 발생기(23), 제2내부클락 발생기(24), 선택기(25), 칼럼어드레스 카운터(26), 칼럼어드레스 버퍼(27), 및 칼럼프리디코더(28)을 구비한다. 상기 본 발명에 따른 칼럼선택라인 제어회로에서는, 상기 칼럼선택라인 제어기(82)가 제1제어신호(P2N)과 제2제어신호(PWR)에 의해 제어되고 또한 그 구성이 도 2에 도시된 칼럼선택라인 제어기와 다르다. 나머지 다른 구성요소는 도 2에 도시된 종래기술에 따른 칼럼선택라인 제어회로의 구성요소와 동일한 기능 및 동일한 구성을 갖는다.
상기 칼럼디코더(21)은 프리디코드된 어드레스(DCAij), 칼럼선택라인 인에이블 제어신호(PCSLE), 및 칼럼선택라인 디스에이블 제어신호(PCSLD)에 응답하여 칼럼선택라인(CSLi)를 구동한다. 상기 동기식 DRAM이 파이프라인 구조와 2비트 이상의 프리페치 구조를 동시에 포함하는 경우에, 상기 칼럼선택라인 제어기(82)은 상기 동기식 DRAM의 2비트 프리페치 구조의 라이트 싸이클에서 상기 칼럼선택라인(CSLi)의 인에이블 시점 및 디스에이블 시점을 지연시키기 위해, 내부클락(PCLKS)를 받아 상기 제1 및 제2제어신호(P2N,PWR)에 응답하여 상기 칼럼선택라인 인에이블 제어신호(PCSLE) 및 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)를 발생시킨다. 상기 2비트 프리페치 구조의 리드 및 라이트 싸이클에서 모두 상기 칼럼선택라인(CSLi)의 인에이블 시점 및 디스에이블 시점을 지연시키기 위해서는, 상기 칼럼선택라인 제어기(82)가 단지 상기 제1제어신호(P2N)에만 응답하여 상기 칼럼선택라인 인에이블 제어신호(PCSLE) 및 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)를 발생시키도록 구성될 수 있다. 또한 상기 동기식 DRAM이 2비트 이상의 프리페치 구조만을 포함하는 경우에는, 상기 칼럼선택라인 제어기(82)는 단지 상기 제2제어신호(PWR)에만 응답하여 상기 칼럼선택라인 인에이블 제어신호(PCSLE) 및 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)를 발생시키도록 구성될 수 있다.
상기 칼럼선택라인 제어기(82)는, 상기 내부클락(PCLKS)를 받아 상기 제1 및 제2제어신호(P2N,PWR)에 응답하여 상기 칼럼선택라인 인에이블 제어신호(PCSLE) 및 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)를 각각 발생시키는 칼럼선택라인 인에이블 제어신호 발생기(82a)와 칼럼선택라인 디스에이블 제어신호 발생기(97b)를 포함한다. 여기에서 상기 제1제어신호(P2N)은 동기식 DRAM이 2비트 프리페치 구조로 동작할 때 논리"하이"로 엑티브되는 신호이고, 상기 제2제어신호(PWR)은 2비트 프리페치 구조의 라이트 싸이클에서 논리"하이"로 엑티브되는 신호이며, 이 두 신호는 도시되지 않은 제어회로에서 발생된다.
상기 제1내부클락 발생기(23)은 칩 외부에서 입력되는 외부클락(CLK), 즉 씨스템 클락을 받아 상기 외부클락(CLK)와 주기가 동일한 제1내부클락(PCLK1)을 발생시킨다. 상기 제2내부클락 발생기(24)는 상기 제1내부클락(PCLK1)을 받아 주기가 상기 제1내부클락(PCLK1) 주기의 2배인 제2내부클락(PCLK2)를 발생시킨다. 상기 선택기(25)는 상기 제1내부클락(PCLK1) 및 상기 제2내부클락(PCLK2)중 어느 하나를 선택하여 상기 내부클락(PCLKS)로 출력한다. 상세히 설명하면 동기식 DRAM이 파이프라인 구조로 동작할 때는 상기 선택기(25)는 소정의 제어신호에 응답하여 상기 제1내부클락(PCLK1)을 선택하여 내부클락(PCLKS)로 출력하고, 동기식 DRAM이 2비트 프리페치 구조로 동작할 때는 상기 선택기(25)는 상기 소정의 제어신호에 응답하여 상기 제2내부클락(PCLK2)를 선택하여 상기 내부클락(PCLKS)로 출력한다. 상기 칼럼어드레스 카운터(26)은 상기 내부클락(PCLKS)에 응답하여 칩 외부에서 입력되는 칼럼어드레스(A1)을 받아 증가된 칼럼어드레스(A2)를 발생시킨다. 따라서 동기식 DRAM이 파이프라인 구조로 동작할 때는, 상기 칼럼어드레스 카운터(26)은 상기 제1내부클락(PCLK1)을 상기 내부클락(PCLKS)로서 받게 되므로 상기 외부클락(CLK)의 한 싸이클 동안에 한 개씩의 상기 증가된 칼럼어드레스(A2)를 발생시킨다. 반면에 상기 동기식 DRAM이 2비트 프리페치 구조로 동작할 때는, 상기 칼럼어드레스 카운터(26)은 상기 제2내부클락(PCLK2)를 상기 내부클락(PCLKS)로서 받게 되므로 상기 외부클락(CLK)의 두 싸이클 동안에 한 개씩의 상기 증가된 칼럼어드레스(A2)를 발생시킨다. 상기 칼럼어드레스 버퍼(27)은 상기 칼럼어드레스(A1) 및 상기 증가된 칼럼어드레스(A2)를 버퍼링하여 버퍼링된 어드레스(CAi)를 발생시킨다. 상기 칼럼프리디코더(28)은 상기 버퍼링된 어드레스(CAi)를 프리디코딩하여 상기 프리디코드된 어드레스(DCAij)를 발생시킨다.
도 9는 도 8에 도시된 칼럼선택라인 제어회로에서의 칼럼선택라인 인에이블 제어신호 발생기의 일실시예를 나타내는 회로도이다.
도 9를 참조하면, 상기 칼럼선택라인 인에이블 제어신호 발생기는, 상기 내부클락(PCLKS)를 반전지연시키는 제1반전 지연기(91)과, 상기 제1반전 지연기(91)의 출력신호를 지연시키는 제1지연기(92)와, 상기 제1 및 제2제어신호(P2N,PWR)을 받아 논리동작을 수행하는 제1논리수단(ND1)과, 상기 제1논리수단(ND1)의 출력신호에 응답하여 상기 제1반전 지연기(91)의 출력신호 및 상기 제1지연기(92)의 출력신호중 어느 하나를 선택하여 상기 칼럼선택라인 인에이블 제어신호(PCSLE)로 출력시키는 제1선택기(93)을 구비한다.
상기 제1반전 지연기(91)은, 상기 내부클락(PCLKS)를 반전시키는 인버터(I8)과, 상기 인버터(I8)의 출력신호를 반전시키는 인버터(I9)와, 상기 인버터(I9)의 출력신호를 반전시키는 인버터(I10)으로 구성된다. 상기 제1지연기(92)는, 상기 인버터(I10)의 출력신호를 반전시키는 인버터(I11)과, 상기 인버터(I11)의 출력신호를 반전시키는 인버터(I12)로 구성된다. 상기 제1논리수단(ND1)은 상기 제1 및 제2제어신호(P2N,PWR)을 받아 낸드동작을 수행하는 낸드게이트로 구성된다. 상기 제1선택기(93)은, 상기 제1논리수단(ND1)의 출력신호에 응답하여 상기 제1반전 지연기(91)의 출력신호를 상기 칼럼선택라인 인에이블 제어신호(PCSLE)로 출력하는 제1스위칭 수단(TM1)과, 상기 제1논리수단(ND1)의 출력신호의 반전 출력신호에 응답하여 상기 제1지연기(92)의 출력신호를 상기 칼럼선택라인 인에이블 제어신호(PCSLE)로 출력하는 제2스위칭 수단(TM2)을 포함한다. 여기에서 상기 제1 및 제2스위칭 수단(TM1,TM2)는 트랜스미션 게이트로 구성된다.
상기 칼럼선택라인 인에이블 제어신호 발생기의 동작을 설명하면 다음과 같다. 동기식 DRAM이 파이프라인 구조로 동작할 때는 상기 제1제어신호(P2N)이 논리"로우"가 된다. 이에 따라 상기 제1논리수단(ND1)의 출력신호가 논리"하이"가 됨으로써, 상기 제1스위칭수단(TM1)은 턴온되고 상기 제2스위칭수단(TM2)는 턴오프된다. 따라서 상기 내부클락(PCLKS)가 상기 제1반전 지연기(91)에서 반전지연되고, 상기 제1반전 지연기(91)의 출력신호가 상기 칼럼선택라인 인에이블 제어신호(PCSLE)로 출력된다. 상기 동기식 DRAM이 2비트 프리페치 구조로 동작할 때는 상기 제1제어신호(P2N)이 논리"하이"가 되며, 또한 상기 2비트 프리페치 구조의 리드 싸이클에서 상기 제2제어신호(PWR)이 논리"로우"가 된다. 이에 따라 상기 2비트 프리페치 구조의 리드 싸이클에서는, 상기 파이프라인 구조로 동작할 때와 마찬가지로, 상기 내부클락(PCLKS)가 상기 제1반전 지연기(91)에서 반전지연되고 상기 제1반전 지연기(91)의 출력신호가 상기 칼럼선택라인 인에이블 제어신호(PCSLE)로 출력된다. 상기 2비트 프리페치 구조의 라이트 싸이클에서는 상기 제1제어신호(P2N)이 논리"하이"가 되며 또한 상기 제2제어신호(PWR)도 논리"하이"가 된다. 이에 따라 상기 제1논리수단(ND1)의 출력신호가 논리"로우"가 됨으로써, 상기 제1스위칭수단(TM1)은 턴오프되고 상기 제2스위칭수단(TM2)는 턴온된다. 따라서 상기 내부클락(PCLKS)는 상기 제1반전 지연기(91)에서 반전지연되고, 상기 제1반전 지연기(91)의 출력신호는 상기 제1지연기(92)에서 또 다시 지연된 후 상기 칼럼선택라인 인에이블 제어신호(PCSLE)로 출력된다.
도 10은 도 8에 도시된 칼럼선택라인 제어회로에서의 칼럼선택라인 디스에이블 제어신호 발생기의 일실시예를 나타내는 회로도이다.
도 10을 참조하면, 상기 칼럼선택라인 디스에이블 제어신호 발생기는, 상기 내부클락(PCLKS)를 지연시키는 제2지연기(101)과, 상기 제2지연기(101)의 출력신호를 지연시키는 제3지연기(102)와, 상기 제1 및 제2제어신호(P2N,PWR)을 받아 논리동작을 수행하는 제2논리수단(ND2)와, 상기 제2논리수단(ND2)의 출력신호에 응답하여 상기 제2지연기(101)의 출력신호 및 상기 제3지연기(102)의 출력신호중 어느 하나를 선택하여 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)로 출력시키는 제2선택기(103)을 구비한다.
상기 제2지연기(101)은, 상기 내부클락(PCLKS)를 반전시키는 인버터(I14)와, 상기 인버터(I14)의 출력신호를 반전시키는 인버터(I15)로 구성된다. 상기 제3지연기(102)는, 상기 인버터(I15)의 출력신호를 반전시키는 인버터(I16)과, 상기 인버터(I16)의 출력신호를 반전시키는 인버터(I17)로 구성된다. 상기 제2논리수단(ND2)는 상기 제1 및 제2제어신호(P2N,PWR)을 받아 낸드동작을 수행하는 낸드게이트로 구성된다. 상기 제2선택기(103)은, 상기 제2논리수단(ND2)의 출력신호에 응답하여 상기 제2지연기(101)의 출력신호를 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)로 출력하는 제3스위칭 수단(TM3)와, 상기 제2논리수단(ND2)의 출력신호의 반전 출력신호에 응답하여 상기 제3지연기(102)의 출력신호를 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)로 출력하는 제4스위칭 수단(TM4)를 포함한다. 여기에서 상기 제3 및 제4스위칭 수단(TM3,TM4)는 트랜스미션 게이트로 구성된다.
상기 칼럼선택라인 디스에이블 제어신호 발생기의 동작은 도 9에 도시된 칼럼선택라인 인에이블 제어신호 발생기의 동작과 동일하며, 다른 점만 설명하면 다음과 같다. 동기식 DRAM이 파이프라인 구조로 동작할 때는, 상기 내부클락(PCLKS)가 상기 제2지연기(101)에서 지연되고 상기 제2지연기(101)의 출력신호가 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)로 출력된다. 상기 동기식 DRAM이 2비트 프리페치 구조로 동작하고 라이트 싸이클일 때는, 상기 내부클락(PCLKS)는 상기 제2지연기(101)에서 지연되고, 상기 제2지연기(101)의 출력신호가 상기 제3지연기(102)에서 또 다시 지연된 후 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)로 출력된다.
도 11은 동기식 DRAM이 2비트 프리페치 구조로 동작할 때 도 8에 도시된 칼럼선택라인 제어회로의 동작 타이밍도이고, 본 발명에 따른 칼럼선택라인 제어방법은 도 10에 도시된 타이밍도에 따라 수행된다.
도 11에 도시된 타이밍도를 참조하여, 도 8에 도시된 본 발명에 따른 칼럼선택라인 제어회로의 동작 및 본 발명에 따른 칼럼선택라인 제어방법을 설명하겠다. 먼저 제1내부클락 발생기(23)이 칩 외부에서 입력되는 외부클락(CLK)를 받아 주기가 상기 외부클락의 주기와 동일한 제1내부클락(PCLK1)을 발생시킨다. 제2내부클락 발생기(24)가 상기 제1내부클락(PCLK1)을 받아 주기가 상기 제1내부클락의 2배인 제2내부클락(PCLK2)를 발생시킨다. 동기식 DRAM이 파이프라인 구조로 동작할 때는 선택기(25)가 상기 제1내부클락(PCLK1)을 선택하여 내부클락(PCLKS)로 출력하고, 상기 동기식 DRAM이 2비트 프리페치 구조로 동작할 때는 상기 선택기(25)가 상기 제2내부클락(PCLK2)를 선택하여 상기 내부클락(PCLKS)로 출력한다. 또한 칼럼선택라인 인에이블 제어신호 발생기(82a) 및 칼럼선택라인 디스에이블 제어신호 발생기(82b)가 제1 및 제2제어신호(P2N,PWR)을 각각 받아 상기 2비트 프리페치 구조의 라이트 동작시에만 엑티브되는 제어신호(도시되지 않았음, 도 9 및 도 10에 도시된 ND1 및 ND2의 출력신호들)을 발생시킨다. 상술하였듯이 상기 제1제어신호(P2N)은 동기식 DRAM이 2비트 프리페치 구조로 동작할 때 논리"하이"로 인에이블되는 신호이고, 상기 제2제어신호(PWR)은 2비트 프리페치 구조의 라이트 싸이클에서 논리"하이"로 인에이블되는 신호이다. 도 11에 도시된 타이밍도에서는 동기식 DRAM이 2비트 프리페치 구조의 라이트 싸이클에서 동작할 때의 경우가 도시되어 있다.
다음에 상기 칼럼선택라인 인에이블 제어신호 발생기(82a)는, 상기 내부클락(PCLKS)를 반전시키고 상기 제어신호가 엑티브되는 경우에는 상기 반전된 내부클락을 소정의 시간만큼 지연시켜 칼럼선택라인 인에이블 제어신호(PCSLE)로 출력시키며 상기 제어신호가 넌엑티브되는 경우에는 상기 반전된 내부클락을 지연없이 상기 칼럼선택라인 인에이블 제어신호(PCSLE)로 출력시킨다. 즉 동기식 DRAM이 2비트 프리페치 구조의 라이트 싸이클에서 동작할 때는 상기 반전된 내부클락이 지연되어 상기 칼럼선택라인 인에이블 제어신호(PCSLE)로 출력된다. 또한 상기 칼럼선택라인 디스에이블 제어신호 발생기(82b)는, 상기 제어신호가 엑티브되는 경우에는 상기 내부클락(PCLKS)를 소정의 시간만큼 지연시켜 칼럼선택라인 디스에이블 제어신호(PCSLD)로 출력시키며 상기 제어신호가 넌엑티브되는 경우에는 상기 내부클락(PCLKS)를 지연없이 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)로 출력시킨다. 즉 동기식 DRAM이 2비트 프리페치 구조의 라이트 싸이클에서 동작할 때 상기 내부클락이 지연되어 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)로 출력된다. 이에 따라 칼럼디코더(21)은 상기 칼럼선택라인 인에이블 제어신호(PCSLE)가 엑티브될 때(하강에지) 칼럼선택라인(CSL0,CSL1,CSL2,CSL3)을 인에이블시키고 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)가 엑티브될 때(상승에지) 상기 칼럼선택라인(CSL0,CSL1,CSL2,CSL3)을 디스에이블시킨다. 즉 동기식 DRAM이 2비트 프리페치 구조로 동작할 때는 상기 지연된 칼럼선택라인 인에이블 제어신호(PCSLE) 및 상기 지연된 칼럼선택라인 디스에이블 제어신호(PCSLD)에 의해 상기 칼럼선택라인(CSL0,CSL1,CSL2,CSL3)의 인에이블 시점 및 디스에이블 시점이 지연된다.
또한 상술하였듯이 상기 동기식 DRAM이 2비트 프리페치 구조로 동작할 때는, 상기 외부클락(CLK)의 두 싸이클 동안에 두 개씩의 칼럼선택라인이 인에이블되게 된다. 즉 칼럼선택라인(CSLi0,CSLi1)는 상기 칼럼선택라인 인에이블 제어신호(PCSLE)의 하강에지에서 동시에 인에이블되고 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)의 상승에지에서 동시에 디스에이블된다. 칼럼선택라인(CSLi2,CSLi3)는 상기 칼럼선택라인 인에이블 제어신호(PCSLE)의 다음 하강에지에서 동시에 인에이블되고 상기 칼럼선택라인 디스에이블 제어신호(PCSLD)의 다음 상승에지에서 동시에 디스에이블된다. 따라서 상기 동기식 DRAM이 2비트 프리페치 구조로 동작하고 라이트 싸이클일 때는, 상기 칼럼선택라인(CSL0,CSL1,CSL2,CSL3)의 인에이블 시점 및 디스에이블 시점이 지연되고, 이에 따라 칩 외부에서 입력되는 입력데이터(DIN), 즉 D1,D2,D3,D4가 메모리셀에 라이트될 수 있는 시간여유가 증가된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같은 본 발명에 따른 동기식 DRAM의 칼럼선택라인 제어회로 및 제어방법은, 상기 동기식 DRAM이 2비트 프리페치 구조로 동작하고 라이트 싸이클일 때, 칼럼선택라인의 인에이블 시점 및 디스에이블 시점을 지연시킴으로써, 칩 외부에서 입력되는 입력데이터들이 메모리셀에 라이트될 수 있는 시간여유를 증가시키는 장점이 있다.

Claims (22)

  1. 파이프라인 구조와 2비트 이상의 프리페치 구조를 동시에 포함하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로에 있어서,
    프리디코드된 어드레스, 칼럼선택라인 인에이블 제어신호, 및 칼럼선택라인 디스에이블 제어신호에 응답하여 상기 칼럼선택라인을 구동하는 칼럼디코더; 및
    상기 칼럼선택라인의 인에이블 시점 및 디스에이블 시점을 지연시키기 위해, 내부클락을 받아 제1 및 제2제어신호에 응답하여 상기 칼럼선택라인 인에이블 제어신호 및 상기 칼럼선택라인 디스에이블 제어신호를 발생시키는 칼럼선택라인 제어기를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  2. 제1항에 있어서, 칩 외부에서 입력되는 외부클락을 받아 제1내부클락을 발생시키는 제1내부클락 발생기와, 상기 제1내부클락을 받아 제2내부클락을 발생시키는 제2내부클락 발생기와, 상기 제1내부클락 및 상기 제2내부클락중 어느 하나를 선택하여 상기 내부클락으로 출력시키는 선택기와, 상기 내부클락에 응답하여 칩 외부에서 입력되는 칼럼어드레스를 받아 증가된 칼럼어드레스를 발생시키는 칼럼어드레스 카운터와, 상기 칼럼어드레스 및 상기 증가된 칼럼어드레스를 버퍼링하여 버퍼링된 어드레스를 발생시키는 칼럼어드레스 버퍼와, 상기 버퍼링된 어드레스를 프리디코딩하여 상기 프리디코드된 어드레스를 발생시키는 칼럼프리디코더를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  3. 제1항에 있어서, 상기 제1제어신호는 상기 동기식 반도체 메모리장치가 상기 프리페치 구조로 동작할 때 엑티브되는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  4. 제1항에 있어서, 상기 제2제어신호는 상기 동기식 반도체 메모리장치의 라이트 싸이클에서 엑티브되는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  5. 제2항에 있어서, 상기 제1내부클락의 주기는 상기 외부클락의 주기와 동일한 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  6. 제2항에 있어서, 상기 제2내부클락의 주기는 상기 제1내부클락의 주기의 2배인 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  7. 제1항에 있어서, 상기 칼럼선택라인 제어기는, 상기 내부클락을 받아 상기 제1 및 제2제어신호에 응답하여 상기 칼럼선택라인 인에이블 제어신호를 발생시키는 칼럼선택라인 인에이블 제어신호 발생기와, 상기 내부클락을 받아 상기 제1 및 제2제어신호에 응답하여 상기 칼럼선택라인 디스에이블 제어신호를 발생시키는 칼럼선택라인 디스에이블 제어신호 발생기를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  8. 제7항에 있어서, 상기 칼럼선택라인 인에이블 제어신호 발생기는, 상기 내부클락을 반전시켜 지연시키는 제1반전 지연기와, 상기 제1반전 지연기의 출력신호를 지연시키는 제1지연기와, 상기 제1 및 제2제어신호를 받아 논리동작을 수행하는 제1논리수단과, 상기 제1논리수단의 출력신호에 응답하여 상기 제1반전 지연기의 출력신호 및 상기 제1지연기의 출력신호중 어느 하나를 선택하여 상기 칼럼선택라인 인에이블 제어신호로 출력시키는 제1선택기를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  9. 제8항에 있어서, 상기 제1논리수단은, 상기 제1 및 제2제어신호를 받아 낸드동작을 수행하는 수단인 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  10. 제8항에 있어서, 상기 제1선택기는, 상기 제1논리수단의 출력신호에 응답하여 상기 제1반전 지연기의 출력신호를 상기 칼럼선택라인 인에이블 제어신호로 출력하는 제1스위칭 수단과, 상기 제1논리수단의 출력신호의 반전 출력신호에 응답하여 상기 제1지연기의 출력신호를 상기 칼럼선택라인 인에이블 제어신호로 출력하는 제2스위칭 수단을 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  11. 제7항에 있어서, 상기 칼럼선택라인 디스에이블 제어신호 발생기는, 상기 내부클락을 반전시켜 지연시키는 제2반전 지연기와, 상기 제2반전 지연기의 출력신호를 지연시키는 제2지연기와, 상기 제1 및 제2제어신호를 받아 논리동작을 수행하는 제2논리수단과, 상기 제2논리수단의 출력신호에 응답하여 상기 제2반전 지연기의 출력신호 및 상기 제2지연기의 출력신호중 어느 하나를 선택하여 상기 칼럼선택라인 디스에이블 제어신호로 출력하는 제2선택기를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  12. 제11항에 있어서, 상기 제2논리수단은, 상기 제1 및 제2제어신호를 받아 낸드동작을 수행하는 수단인 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  13. 제11항에 있어서, 상기 제2선택기는, 상기 제2논리수단의 출력신호에 응답하여 상기 제2반전 지연기의 출력신호를 상기 칼럼선택라인 디스에이블 제어신호로 출력하는 제3스위칭 수단과, 상기 제2논리수단의 출력신호의 반전 출력신호에 응답하여 상기 제2지연기의 출력신호를 상기 칼럼선택라인 디스에이블 제어신호로 출력하는 제4스위칭 수단을 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  14. 파이프라인 구조와 2비트 이상의 프리페치 구조를 동시에 포함하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로에 있어서,
    프리디코드된 어드레스, 칼럼선택라인 인에이블 제어신호, 및 칼럼선택라인 디스에이블 제어신호에 응답하여 상기 칼럼선택라인을 구동하는 칼럼디코더; 및
    상기 칼럼선택라인의 인에이블 시점 및 디스에이블 시점을 지연시키기 위해, 내부클락을 받아 제1제어신호에 응답하여 상기 칼럼선택라인 인에이블 제어신호 및 상기 칼럼선택라인 디스에이블 제어신호를 발생시키는 칼럼선택라인 제어기를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  15. 제14항에 있어서, 칩 외부에서 입력되는 외부클락을 받아 제1내부클락을 발생시키는 제1내부클락 발생기와, 상기 제1내부클락을 받아 제2내부클락을 발생시키는 제2내부클락 발생기와, 상기 제1내부클락 및 상기 제2내부클락중 어느 하나를 선택하여 상기 내부클락으로 출력시키는 선택기와, 상기 내부클락에 응답하여 칩 외부에서 입력되는 칼럼어드레스를 받아 증가된 칼럼어드레스를 발생시키는 칼럼어드레스 카운터와, 상기 칼럼어드레스 및 상기 증가된 칼럼어드레스를 버퍼링하여 버퍼링된 어드레스를 발생시키는 칼럼어드레스 버퍼와, 상기 버퍼링된 어드레스를 프리디코딩하여 상기 프리디코드된 어드레스를 발생시키는 칼럼프리디코더를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  16. 제14항에 있어서, 상기 제1제어신호는 상기 동기식 반도체 메모리장치가 상기 프리페치 구조로 동작할 때 엑티브되는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  17. 2비트 이상의 프리페치 구조를 포함하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로에 있어서,
    프리디코드된 어드레스, 칼럼선택라인 인에이블 제어신호, 및 칼럼선택라인 디스에이블 제어신호에 응답하여 상기 칼럼선택라인을 구동하는 칼럼디코더; 및
    상기 칼럼선택라인의 인에이블 시점 및 디스에이블 시점을 지연시키기 위해, 내부클락을 받아 제2제어신호에 응답하여 상기 칼럼선택라인 인에이블 제어신호 및 상기 칼럼선택라인 디스에이블 제어신호를 발생시키는 칼럼선택라인 제어기를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  18. 제17항에 있어서, 칩 외부에서 입력되는 외부클락을 받아 제1내부클락을 발생시키는 제1내부클락 발생기와, 상기 제1내부클락을 받아 제2내부클락을 발생시키는 제2내부클락 발생기와, 상기 제1내부클락 및 상기 제2내부클락중 어느 하나를 선택하여 상기 내부클락으로 출력시키는 선택기와, 상기 내부클락에 응답하여 칩 외부에서 입력되는 칼럼어드레스를 받아 증가된 칼럼어드레스를 발생시키는 칼럼어드레스 카운터와, 상기 칼럼어드레스 및 상기 증가된 칼럼어드레스를 버퍼링하여 버퍼링된 어드레스를 발생시키는 칼럼어드레스 버퍼와, 상기 버퍼링된 어드레스를 프리디코딩하여 상기 프리디코드된 어드레스를 발생시키는 칼럼프리디코더를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  19. 제17항에 있어서, 상기 제2제어신호는 상기 동기식 반도체 메모리장치의 라이트 싸이클에서 엑티브되는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치의 칼럼선택라인 제어회로.
  20. 파이프라인 구조와 2비트 이상의 프리페치 구조를 동시에 포함하거나 2비트 이상의 프리페치 구조만을 포함하는 동기식 메모리장치의 칼럼선택라인 제어방법에 있어서,
    칩 외부에서 입력되는 외부클락을 받아 제1내부클락을 발생시키는 단계;
    상기 제1내부클락을 받아 제2내부클락을 발생시키는 단계;
    상기 제1내부클락 및 상기 제2내부클락중 어느 하나를 선택하여 내부클락으로 출력시키는 단계;
    상기 프리페치 구조의 라이트 싸이클에서 엑티브되는 제어신호를 발생시키는 단계;
    상기 내부클락을 반전시키는 단계;
    상기 제어신호가 엑티브인 경우에는 상기 반전된 내부클락 및 상기 내부클락을 각각 지연시켜 칼럼선택라인 인에이블 제어신호 및 칼럼선택라인 디스에이블 제어신호로 각각 출력시키고, 상기 제어신호가 넌엑티브인 경우에는 상기 반전된 내부클락 및 상기 내부클락을 지연없이 상기 칼럼선택라인 인에이블 제어신호 및 상기 칼럼선택라인 디스에이블 제어신호로 각각 출력시키는 단계; 및
    상기 칼럼선택라인 인에이블 제어신호가 엑티브될 때 상기 칼럼선택라인을 인에이블시키고 상기 칼럼선택라인 디스에이블 제어신호가 엑티브될 때 상기 칼럼선택라인을 디스에이블시키는 단계를 포함하는 것을 특징으로 하는 동기식 메모리장치의 칼럼선택라인 제어방법.
  21. 제20항에 있어서, 상기 제1내부클락의 주기는 상기 외부클락의 주기와 동일한 것을 특징으로 하는 동기식 메모리장치의 칼럼선택라인 제어방법.
  22. 제20항에 있어서, 상기 제2내부클락의 주기는 상기 제1내부클락의 주기의 2배인 것을 특징으로 하는 동기식 메모리장치의 칼럼선택라인 제어방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451503B1 (ko) * 2001-06-29 2004-10-06 주식회사 하이닉스반도체 칼럼라인 선택을 위한 방법 및 회로와 이를 이용하는반도체 메모리장치

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100455370B1 (ko) * 1997-11-03 2004-12-17 삼성전자주식회사 칼럼선택라인 디스에이블 제어회로 및 이를 이용한 반도체 메모리장치
US6279071B1 (en) * 1998-07-07 2001-08-21 Mitsubishi Electric And Electronics Usa, Inc. System and method for column access in random access memories
US6178136B1 (en) * 1998-09-28 2001-01-23 Texas Instruments Incorporated Semiconductor memory device having Y-select gate voltage that varies according to memory cell access operation
KR100287542B1 (ko) * 1998-11-26 2001-04-16 윤종용 웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치및 그것의 데이터 패스 제어 방법
JP2000207900A (ja) * 1999-01-12 2000-07-28 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100291385B1 (ko) * 1999-06-16 2001-05-15 윤종용 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로
KR100321182B1 (ko) * 1999-12-31 2002-03-18 박종섭 데이터 프리패치를 위한 카운터회로
JP4378015B2 (ja) * 2000-02-28 2009-12-02 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリ・チップ
US6339541B1 (en) * 2000-06-16 2002-01-15 United Memories, Inc. Architecture for high speed memory circuit having a relatively large number of internal data lines
US6278643B1 (en) 2000-08-22 2001-08-21 Micron Technology, Inc. Column redundancy for prefetch
DE10115880B4 (de) * 2001-03-30 2007-01-25 Infineon Technologies Ag Testschaltung zum kritischen Testen einer synchronen Speicherschaltung
KR20030056002A (ko) * 2001-12-27 2003-07-04 삼성전자주식회사 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생회로
KR100568253B1 (ko) * 2003-12-01 2006-04-07 삼성전자주식회사 반도체 메모리 장치 및 그의 기입 제어 방법
DE102006029169B4 (de) * 2006-06-24 2009-03-26 Qimonda Ag Speicherbaustein mit veränderbarer Spaltenselektionsdauer
KR100868251B1 (ko) 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
US10037213B2 (en) * 2016-09-19 2018-07-31 Nxp Usa, Inc. System and method for adjusting boot interface frequency
US11164614B1 (en) * 2020-07-10 2021-11-02 Taiwan Semiconductor Manufacturing Company Limited Memory architecture

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0154726B1 (ko) * 1995-09-19 1998-12-01 김광호 프리페치방식의 컬럼디코더 및 이를 구비한 반도체 메모리 장치
JP2817679B2 (ja) * 1995-09-20 1998-10-30 日本電気株式会社 半導体メモリ
KR0177789B1 (ko) * 1996-01-08 1999-04-15 김광호 클럭 제어 컬럼 디코더
JPH09198861A (ja) * 1996-01-16 1997-07-31 Mitsubishi Electric Corp 同期型半導体記憶装置
US5808959A (en) * 1996-08-07 1998-09-15 Alliance Semiconductor Corporation Staggered pipeline access scheme for synchronous random access memory
JPH1139871A (ja) * 1997-01-10 1999-02-12 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH10283779A (ja) * 1997-04-09 1998-10-23 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100252043B1 (ko) * 1997-11-07 2000-05-01 윤종용 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451503B1 (ko) * 2001-06-29 2004-10-06 주식회사 하이닉스반도체 칼럼라인 선택을 위한 방법 및 회로와 이를 이용하는반도체 메모리장치

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