KR100390238B1 - 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스제어 장치 - Google Patents

뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스제어 장치 Download PDF

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Abstract

본 발명은 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치에 관한 것으로, 특히, 임베디드(Embedded) 디램에 있어서 메모리 컴파일러(Compiler)를 이용한 2M~64M 이상의 다양한 디램 매크로 세트(Macro set)의 구현시 뱅크 어드레스를 뱅크의 구성에 따라 로오 어드레스로도 병행하여 사용할 수 있도록 하여 최소한의 회로 구성으로 디자인 시간을 향상시킬 수 있도록 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치에 관한 것이다.

Description

뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치{Address control device of semiconductor memory device using bank address}
본 발명은 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치에 관한 것으로, 특히, MML(Merged Memory and Logic)의 메모리 IP에 있어서 메모리 컴파일러(Compiler)를 이용한 2M~64M 이상의 다양한 디램 매크로 세트(Macroset)를 구현하고 디자인 시간을 향상시킬 수 있도록 구성한 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치에 관한 것이다.
일반적으로 디램 어드레스 버퍼(DRAM address buffer)는 메모리의 데이타 저장 위치를 지정하는 정보인 어드레스를 입력시키는 채널이다.
이러한 어드레스 버퍼에 입력되는 A0~An의 어드레스 비트들은 각각 독립된 버퍼와 어드레스 버스라인을 갖추고 있다.
따라서, 각각 독립된 버퍼를 통해 입력된 어드레스의 비트들은 내부 클럭에 동기되어 어드레스 레지스터에 저장된다.
한편, 어드레스 버퍼에 있어서 어드레스는 보통 로오 엑티브 명령 혹은 리드, 라이트 명령과 동시에 입력되는데, 멀티플렉싱(Multiplexing)인 경우 명령의 종류에 따라 로오 어드레스가 되기도 하고 컬럼 어드레스가 되기도 한다.
그리고, 디멀티플렉싱(Demultiplexing)인 경우에는 로오 어드레스와 컬럼 어드레스를 각각 가지며 로오신호와 컬럼 신호가 엑티브될 때 로오 어드레스 및 컬럼 어드레스가 어드레스 버퍼에 입력된다.
이때, 어드레스 버퍼에 입력된 로오 어드레스는 로오 어드레스 프리 디코더에서 프리 디코딩되며 컬럼 어드레스는 컬럼 어드레스 프리 디코더에서 프리 디코딩된다.
제 1도는 종래의 디멀티플렉싱(Demultiplexing) 어드레스 제어 장치를 나타낸 블록도이다.
그 구조를 살펴보면, 종래의 어드레스 제어 장치는 상술된 바와 같이 로오어드레스 버퍼(Row address buffer;10), 컬럼 어드레스 버퍼(Column address buffer;20)와 뱅크 어드레스 버퍼(Bank address buffer;30)가 서로 독립된 경로를 갖는다.
먼저, 로오 어드레스 버퍼(10)는 RAN<0:10>의 로오 어드레스 신호가 입력되어 ra<0:10> 및 /ra<0:10>의 신호를 버퍼링하여 출력하고, 출력된 신호는 로오 프리 디코더(20)에 입력되어 프리디코딩된다.
이때, 제 1리프레시 제어부(15)는 클럭신호 CLK를 입력받아 리프레시를 제어하기 위한 제어신호 rcnt<0:1> 및 /rcnt<0:10>를 로오 프리디코더(20)로 출력한다.
그리고, 컬럼 어드레스 버퍼(20)는 CAN<0:4>의 컬럼 어드레스 신호가 입력되어 ca<0:4> 및 /ca<0:4>의 신호를 버퍼링하여 출력하고, 출력된 신호는 컬럼 디코더(40)에 입력되어 디코딩된다.
또한, 뱅크 어드레스 버퍼(30)는 BAN<0:1>의 뱅크 어드레스 신호가 입력되어 ba<0:1> 및 /ba<0:1>의 신호를 버퍼링하여 출력하고, 출력된 신호는 뱅크 제어부(60)에 입력된다.
여기서, 뱅크 어드레스는 멀티 뱅크의 디램에 있어서 선택된 뱅크를 활성화하는 역할을 한다.
그런데, 상술된 종래의 어드레스 제어장치는 로오 어드레스 버퍼, 컬럼 어드레스 버퍼 및 뱅크 어드레스 버퍼가 각각 독립된 경로를 통하여 입력된 어드레스를 버퍼링 하므로 디램 매크로 세트의 구현시 디자인 시간이 증가하여 턴 어라운드(Turn around) 시간 안에 디자인 할 수 없게 되는 문제점이 있다.
즉, 어드레스 버퍼가 각각의 독립된 경로를 통하여 입력 어드레스를 버퍼링 하므로 디자인 시간의 증가와 더불어 다양한 2M~64M 디바이스를 구현할 수 없게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 디램 컴파일러에 적합한 최적의 레이아웃 문제 및 최소한의 회로 구성을 고려하여 기존의 뱅크 어드레스를 뱅크의 구성에 따라 로오 어드레스로도 병행하여 확장성 있게 사용할 수 있도록 하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 어드레스 제어 장치에 관한 구성도.
도 2는 본 발명에 따른 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치에 관한 블록도.
도 3은 본 발명에 따른 뱅크 어드레스 래치에 관한 상세 회로도.
도 4는 본 발명에 따른 로오 프리 디코더에 관한 상세 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 로오 어드레스 버퍼 200 : 뱅크 어드레스 버퍼
250 : 제 1리프레시 제어부 300 : 로오 프리 디코더
400 : 뱅크 제어부 500 : 어드레스 제어부
상기한 목적을 달성하기 위한 본 발명의 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치는, 로오 어드레스 신호를 버퍼링하여 출력하는 로오 어드레스 버퍼와, 뱅크 어드레스 신호를 버퍼링하여 출력하는 뱅크 어드레스 버퍼와, 뱅크 어드레스 버퍼에서 버퍼링된 뱅크 어드레스 신호에 따라 선택된 뱅크를 활성화시키는 뱅크 제어부와, 뱅크 어드레스 버퍼에서 버퍼링된 뱅크 어드레스 신호를 부가 로오 어드레스 신호로 변환하여 출력하는 어드레스 제어부 및 로오 어드레스 버퍼에서 버퍼링된 로오 어드레스 신호와 어드레스 제어부에서 변환된 부가 로오 어드레스 신호를 프리 디코딩하여 복합 로오 어드레스 신호로 출력하는 로오 프리 디코더를 구비함을 특징으로 한다.
통상적으로 디램 컴파일러 구조를 위한 메모리 사이즈 및 뱅크 구성은 결국 뱅크 어드레스와 로오 어드레스 사용 여부에 따라 변하게 된다.
본 발명에서는 로오 어드레스<0:10>을 고정한 후 다양한 디바이스(2M~64M)를 발생하기 위하여 뱅크 어드레스를 로오 어드레스로 사용한다.
이러한 멀티 매크로 세트 발생을 위한 본 발명의 어드레스 제어 장치는 뱅크 어드레스로 사용된 BAN<0:1>을 멀티 뱅크에서는 뱅크 수에 따라 뱅크 어드레스로 사용하고, 싱글 뱅크 또는 특정 디바이스에서는 로오 어드레스와 뱅크 어드레스로 병행하여 사용한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
제 2도는 본 발명에 따른 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치의 블록도이다.
도 2를 참조하면, 본 발명에 따른 매크로 세트 발생을 위한 어드레스 제어 장치는 기존의 어드레스 제어 장치의 구조에 뱅크 어드레스 래치(510) 및 제 2리프레시 제어부(520)가 추가되고 로오 프리 디코더(300)를 공용하는 구조를 갖는다.
제 2도를 보면, 로오 어드레스 버퍼(100)는 RAN<0:10>의 로오 어드레스 신호를 입력받아 버퍼링하여 ra<0:10> 및 /ra<0:10>신호를 로오 프리 디코더(300)로 출력한다.
또한, 제 1리프레시 제어부(250)는 클럭신호 CLK 및 /CLK의 입력에 따라 로오 어드레스 버퍼(100)를 통해 로오 프리 디코더(300)에 입력된 rcnt<0:10> 및 /rcnt<0:10>의 신호를 리프레시하기 위하여 rcnt<0:10> 및 /rcnt<0:10>의 신호를 로오 프리 디코더(300)에 출력한다.
그리고, 뱅크 어드레스 버퍼(200)는 BAN<0:1>의 뱅크 어드레스 신호를 입력받아 버퍼링하여 ba<0:1> 및 /ba<0:1>신호를 뱅크 제어부(400)로 출력한다.
여기서, 뱅크 어드레스(BA0~BA1)는 멀티 뱅크 디램에서 어떤 뱅크를 활성화시킬 것인가를 결정해주는 어드레스 신호이다.
뱅크 제어부(400)는 뱅크 어드레스 버퍼(200)로부터 ba<0:1> 및 /ba<0:1>신호를 입력받아 선택된 뱅크를 엑티브시키기 위한 신호 및 프리차지 신호를 출력한다.
본 발명에서는 레이아웃과 구성을 고려하여 기존의 뱅크 어드레스를 뱅크의 구성에 따라 로오 어드레스로도 병행하여 사용한다.
따라서, 기존의 뱅크 어드레스를 부가 로오 어드레스 신호 RAN<11:12>로도 사용할 수 있게 하기 위해 뱅크 어드레스 버퍼(200)를 통해 출력된 뱅크 어드레스를 래치하는 뱅크 어드레스 래치(510)를 사용한다.
예를 들어, A0~A12의 로오 어드레스 신호가 입력될 때 뱅크 어드레스를 로오 어드레스와 병행하여 사용할 경우, A0~A10까지의 어드레스는 로오 어드레스 신호로 사용하고 나머지 A11과 A12의 부가 로오 어드레스 신호는 뱅크 어드레스 신호를 사용한다.
즉, RAN<0:10>의 로오 어드레스 신호는 로오 어드레스 버퍼(100)를 통해 로오 프리 디코더(300)에 입력되고, 나머지 A11과 A12의 부가 로오 어드레스 신호는 뱅크 어드레스 버퍼(200)를 통하여 로오 프리 디코더(300)에 입력된다.
따라서, BAN<0:1>의 뱅크 어드레스 신호를 부가 로오 어드레스 신호로 사용하기 위하여 뱅크 어드레스 버퍼(200)로부터 출력된 ba<0:1> 및 /ba<0:1>신호는 어드레스 제어부(500)의 뱅크 어드레스 래치(Band address latch;510)에 입력된다.
뱅크 어드레스 래치(510)는 입력된 뱅크 어드레스 신호를 래치하여 ra<11:12> 및 /ra<11:12>의 부가 로오 어드레스 신호를 생성한다.
이렇게 생성된 ra<11:12> 및 /ra<11:12>의 부가 로오 어드레스 신호는 로오 프리 디코더(300)에 입력되어 디코딩된다.
또한, 어드레스 제어부(500)의 제 2리프레시 제어부(520)는 클럭신호 CLK 및 /CLK의 입력에 따라 뱅크 어드레스 래치(510)를 통해 로오 프리 디코더(300)에 입력된 ra<11:12> 및 /ra<11:12>의 신호를 리프레시하기 위하여 rcnt<11:12> 및 /rcnt<11:12>의 신호를 로오 프리 디코더(300)에 출력한다.
로오 프리 디코더(300)로 입력된 ra<0:12> 및 /ra<0:12>신호는 프리 디코딩되어 복합 로오 어드레스 신호인 axbc<0:3>의 신호를 출력한다.
이러한 본 발명의 뱅크 어드레스 버퍼(200)는 메모리 컴파일러 타일링(Memory compiler tiling)을 위한 기본 메모리 블럭 단위 이하의 빌딩 블럭을 선택하는 역할을 하게 된다.
따라서, 기존의 PX선택, 메모리 코어 셀 블럭(Memory core cell block) 선택을 위해 사용하는 패스트 신호(Fast signal)인 RAN<0:1>, RAN<9:10>을 어드레스 뱅크 어드레스 래치(510) 및 패스트 제어 신호로 사용하였다.
본 발명에서는 메모리 컴파일러 4M 코어 셀 빌딩 블럭 타일링인 경우로 뱅크 어드레스 버퍼(200)를 이용하여 로오 어드레스 신호를 생성함으로써 빌딩 블럭을선택하는 것을 실시예로 한다.
만약, 2M 코어 셀 빌딩 블럭 타일링의 경우는 BAN<0:2>의 세 개의 어드레스 버퍼에 대해 각각 뱅크 어드레스 래치(510)가 추가된다.
한편, 제 3도는 본 발명에 따른 뱅크 어드레스를 이용한 뱅크 어드레스 래치의 상세 회로도를 나타낸다.
그 구조를 살펴보면, 뱅크 어드레스 버퍼(200)에서 출력된 ba<0:1> 및 /ba<0:1>의 뱅크 어드레스 신호는 플립플롭부(513)에 입력되어 각각 제 1오아 게이트(511) 및 제 2오아 게이트(512)의 입력신호가 된다.
여기서, 제 1오아 게이트(511)의 출력신호는 제 2오아게이트(512)의 입력이 되고, 제 2오아 게이트(512)의 출력신호는 제 1오아 게이트(511)의 입력이 된다.
그리고, 플립플롭부(513)에서 논리 연산된 출력신호는 각각 지연부(514)의 비반전 인버터들(IV1,IV2 및 IV3,IV4)에 입력되어 지연된 후 ra<11:12> 및 /ra<11:12>의 부가 로오 어드레스 신호를 생성한다.
즉, 외부 어드레스인 BAN<0:1>이 뱅크 어드레스 일때 ba<0:1>, /ba<0:1>신호를 사용하고 외부 어드레스가 BAN<0:2>일 때는 ba<0:2>, /ba<0:2> 신호가 사용된다.
만일, 2뱅크 디바이스를 디자인 할 경우 BAN<0>은 뱅크 어드레스로 BAN<1>은 부가 로오 어드레스 신호로 사용된다.
반면에, 싱글 뱅크 디바이스의 경우는 BAN<0:1>모두 부가 로오 어드레스 신호로 사용되어 4M코어 셀 빌딩 블럭을 선택하는 경우 부가 로오 어드레스ra<11:12>, /ra<11:12> 신호로 사용하게 된다.
제 4도는 메모리 컴파일러 타일링 유니트 빌딩 블럭(Memory compiler tiling unit building block) 선택(2M/4M)을 위한 로오 프리 디코더(300)의 상세 회로도이다.
그 구조를 살펴보면, 로오 프리 디코더(300)의 디코딩부(301)는 NMOS트랜지스터들 N1, N2, N3이 직렬 연결되고, 그 각각의 게이트 단자를 통해 로오 엑티브 명령 신호 rowatv와, 로오 어드레스 버퍼(100) 및 뱅크 어드레스 버퍼(200)에서 출력된 로오 어드레스 신호 ra<0:12> 및 /ra<0:12>가 각각 입력된다.
여기서, NMOS트랜지스터 N2와 NMOS트랜지스터 N3 사이에는 NMOS트랜지스터 N4가 연결되어 그 게이트 단자를 통하여 웨이퍼 번인 신호(Wafer burn in signal) Wbi가 입력된다.
또한, NMOS트랜지스터 N1과 병렬 연결된 리프레시부(302)의 NMOS트랜지스터 N5의 게이트 단자로는 리프레시 명령 신호 int_xat가 입력된다.
그리고, NMOS트랜지스터 N5와 접지전압단 사이에 직렬 연결된 리프레시부(302)의 NMOS트랜지스터들 N6, N7의 게이트 단자에는 제 1 및 제 2리프레시 제어부(250,520)로부터 인가되는 리프레시 신호인 rcnt<0:12> 및 /rcnt<0:12>가 각각 입력된다.
또한, 제어부(303)는 전원전압단과 NMOS트랜지스터 N1 및 NMOS트랜지스터 N5의 공통 드레인 단자 사이에 PMOS트랜지스터 P1 및 P2가 직렬 연결되고, 이 PMOS트랜지스터 P1, P2의 게이트 단자에는 각각 리프레시 명령 신호 int_xat와 로오 엑티브 명령 신호 Rowatv가 입력된다.
또한, 구동부(304)는 NMOS트랜지스터 N1과 N5의 공통 드레인 단자에 인버터 IV5가 연결되고 이 인버터 IV5의 출력단자를 통해 로오 프리 디코더(300)의 프리디코딩 신호인 axm<0:12>신호가 출력된다.
여기서, 인버터 IV5의 양단에는 각각 PMOS트랜지스터 P3의 드레인 단자와 게이트 단자가 연결된다.
구동부(304)를 통해 출력된 프리디코딩 신호 axm<0:12>는 논리연산부(305)에 입력되어 복합 로오 어드레스 신호로서 axbc<0:3>를 출력한다.
여기서, 노말 오퍼레이션의 블럭 선택의 경우 디코딩부(301)에 직렬 연결된 NMOS트랜지스터 N1,N2,N3에 의해 ra<0:12>, /rab<0:12> 및 로오 엑티브 명령 신호 rowatv순으로 연결시켜 동작시 전하 분배 효과를 최소화시켰다.
또한, 웨이퍼 번인 모드시 모든 블럭을 활성화시키기 위해 NMOS트랜지스터 N4를 병렬로 배치하였다.
이상에서 설명한 바와 같이, 본 발명의 뱅크 어드레스를 이용한 반도체 소자의 어드레스 제어 장치는 로우/하이(2M~64M) 임베디드 디램의 밀도를 플렉시블하게 구현할 수 있으며 메모리 컴파일러를 이용한 디자인시 디자인 시간을 단축시킬 수 있다.
즉, 디램 컴파일러에 적합한 최적의 레이아웃 및 최소한의 회로 변경을 고려하여 기존의 뱅크 어드레스를 뱅크 구성에 따라 로오 어드레스로도 병행하여 사용하는 방법을 이용함으로써 디자인 시간을 현격하게 줄일 수 있도록 하는 효과를 제공한다.

Claims (10)

  1. 로오 어드레스 신호를 버퍼링하여 출력하는 로오 어드레스 버퍼;
    뱅크 어드레스 신호를 버퍼링하여 출력하는 뱅크 어드레스 버퍼;
    상기 뱅크 어드레스 버퍼에서 버퍼링된 뱅크 어드레스 신호에 따라 선택된 뱅크를 활성화시키는 뱅크 제어부;
    상기 뱅크 어드레스 버퍼에서 상기 버퍼링된 뱅크 어드레스 신호를 부가 로오 어드레스 신호로 변환하여 출력하는 어드레스 제어부; 및
    상기 로오 어드레스 버퍼에서 상기 버퍼링된 로오 어드레스 신호와 상기 어드레스 제어부에서 변환된 상기 부가 로오 어드레스 신호를 프리 디코딩하여 복합 로오 어드레스 신호로 출력하는 로오 프리 디코더를 구비함을 특징으로 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치.
  2. 제 1 항에 있어서, 상기 어드레스 제어부는
    상기 뱅크 어드레스 버퍼에서 상기 버퍼링된 뱅크 어드레스 신호를 래치하여 상기 부가 로오 어드레스 신호로 출력하는 뱅크 어드레스 래치를 구비함을 특징으로 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치.
  3. 제 2 항에 있어서, 상기 어드레스 제어부는
    상기 뱅크 어드레스 래치에서 변환된 상기 부가 로오 어드레스 신호의 리프레시를 제어하기 위한 제어신호를 출력하는 리프레시 제어부를 더 구비함을 특징으로 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치.
  4. 제 1 항에 있어서, 상기 로오 프리 디코더는
    로오 엑티브 명령 신호에 의해 상기 버퍼링된 로오 어드레스 신호와 상기 부가 로오 어드레스 신호를 프리 디코딩하여 출력하는 디코딩부;
    리프레시 명령 신호에 의해 상기 로오 어드레스 버퍼로부터 인가되는 리프레시 신호와 상기 어드레스 제어부로부터 인가되는 리프레시 신호를 프리 디코딩하여 출력하는 리프레시부;
    상기 로오 엑티브 명령신호와 상기 리프레시 명령 신호에 의해 상기 디코딩부와 리프레시부를 선택적으로 제어하는 제어부;
    상기 제어부의 명령 신호에 따라 상기 프리 디코딩된 신호를 래치하여 출력하는 구동부; 및
    상기 구동부의 출력신호를 논리 연산하여 상기 복합 로오 어드레스 신호를 출력하는 논리연산부를 구비함을 특징으로 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치.
  5. 제 4 항에 있어서, 상기 디코딩부는
    직렬 연결되어 상기 로오 어드레스 신호와 로오 엑티브 명령 신호가 각각 그 게이트 단자로 입력되는 복수개의 스위칭 소자; 및
    상기 복수개의 스위칭 소자와 병렬 연결되어 게이트 단자를 통하여 웨이퍼 번인 신호를 입력받는 스위칭 소자로 이루어짐을 특징으로 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치.
  6. 제 4 항에 있어서, 상기 리프레시부는
    직렬 연결되어 상기 리프레시 신호와 리프레시 명령 신호가 각각 그 게이트 단자로 입력되는 복수개의 스위칭 소자로 이루어짐을 특징으로 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치.
  7. 제 4 항에 있어서, 상기 제어부는
    리프레시 명령 신호와 로오 엑티브 명령 신호가 각각 그 게이트 단자로 입력되어 상기 디코딩부 및 상기 리프레시부의 출력을 선택적으로 제어하는 복수개의 스위칭 소자를 구비함을 특징으로 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치.
  8. 제 2 항에 있어서, 상기 뱅크 어드레스 래치는
    상기 버퍼링된 뱅크 어드레스 신호를 논리 연산하여 상기 부가 로오 어드레스 신호로 출력하는 플립플롭부; 및
    상기 플립플롭부에서 출력된 부가 로오 어드레스 신호를 지연하여 출력하는 지연부를 구비함을 특징으로 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의어드레스 제어 장치.
  9. 제 8 항에 있어서, 상기 플립플롭부는
    상기 뱅크 어드레스 버퍼로부터 출력된 뱅크 어드레스 신호를 각각의 입력으로 하고 그 출력된 신호를 상호 입력으로 하는 오아 게이트로 이루어짐 특징으로 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치.
  10. 제 8 항에 있어서, 상기 지연부는
    비반전 인버터로 이루어짐을 특징으로 하는 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스 제어 장치.
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