KR100274749B1 - 싱크로너스 메모리 - Google Patents
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Abstract
본 발명은 외부의 클럭(K)에 내부 신호가 동기 되어 동작하는 싱크로너스 메모리에 있어서, 메모리 셀 어레이(6); 소정의 어드레스를 입력받아 프리 디코딩하는 어드레스 입력수단(1, 3); 상기 클럭에 동기 되어 상기 어드레스 입력 수단의 출력을 저장하는 제 1 레지스터(11); 상기 제 1 레지스터에 저장된 정보를 디코딩하여 상기 메모리 셀 어레이 중 어느 한 셀을 선택하는 디코딩 수단(4); 소정의 데이타를 입력받기 위한 데이타 입력 수단(2, 5); 및 상기 클럭에 동기 되어 상기 데이타 입력 수단의 출력을 저장하고, 저장된 정보를 상기 메모리 셀 어레이로 공급하는 제 2 레지스터(12)를 구비하는 것을 특징으로 하는 싱크로너스 메모리에 관한 것으로, 전체 쓰기 사이클 시간을 감소시킬 수 있도록 한 것이다.
Description
제 1 도는 종래 기술에 따른 싱크로너스 메모리의 개략적인 일부 블록 구성도.
제 2 도는 상기 제 1 도의 주요 신호 파형도.
제 3 도는 본 발명의 일실시예에 따른 싱크로너스 메모리의 개략적인 일부 블록 구성도.
제 4 도는 상기 제 3 도의 주요 신호 파형도.
제 5 도는 상기 제 3 도에 도시된 레지스터의 일실시 회로도 및 상기 레지스터를 인에이블시키는 신호의 일실시 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스 버퍼 2 : 데이타 입력 버퍼
3 : 프리 디코더 4 : 디코더
5 : 쓰기 드라이버 6 : 메모리 셀 어레이
11,12 : 레지스터
본 발명은 싱크로너스 메모리(synchronous memory)에 관한 것이다.
일반적으로, 싱크로너스 메모리는 외부의 클럭에 의해 모든 내부 신호가 동기되어 동작함으로써 고속의 처리 속도 구현에 용이한 반도체 소자이다.
제 1 도는 종래 기술에 따른 싱크로너스 메모리의 개략적인 일부 블록 구성도로서, 도면에서 1은 어드레스 버퍼, 2는 데이타 입력 버퍼, 3은 프리 디코더, 4는 디코더, 5는 쓰기 드라이버, 6은 메모리 셀 어레이를 각각 나타낸다. 또한, 제 2 도는 상기 제 1 도의 주요 신호 파형도로서, 이들을 참조로 종래 기술을 살펴보기로 한다.
메모리 셀 어레이(6) 중 원하는 워드 라인과 비트 라인을 선택하기 위한 각 어드레스를 입력받아 버퍼링하기 위한 어드레스 버퍼(1)와, 쓰기 동작 시 데이타(DQ)를 입력받아 버퍼링하기 위한 데이타 입력 버퍼(2)는 모두 클럭(K)에 동기되어 선택된 메모리 셀에 프리 디코더(3), 디코더(4) 및 쓰기 드라이버(5)를 통하여 해당 데이타를 쓰게 된다.
여기서, 프리 디코더(3)는 상기 어드레스 버퍼(1)를 통하여 입력되는 어드레스에 대하여 프리 디코딩을 수행하며, 이렇게 프리 디코딩된 어드레스를 디코더(4)에서 디코딩하여 메모리 셀 어레이(6) 중 원하는 메모리 셀을 선택한다. 또한, 쓰기 드라이버(5)는 데이타 입력 버퍼(2)에 입력된 데이타를 실제 선택된 메모리 셀에 쓰기 위한 데이타형으로 변환한다.
즉, 제 2 도의 제1사이클(사이클 1)에서 어드레스(A0)와 데이타(DQ0)가 클럭(K)에 동기 되어 어드레스 버퍼(1) 및 데이터 입력버퍼(2)에 각각 인가되면, 어드레스(A0)에 의해 선택되는 워드 라인(워드 라인 1)과 선택 신호(Y 선택 1)가 인에이블되고, 제 1 도의 쓰기 드라이버(5)의 출력신호(B)에 의해 데이타(DQ0)의 파생된 신호(B)가 만들어져, 상기 어드레스(A0)에 의해 선택된 메모리 셀에 데이타(DQ0)가 쓰여진다.
다음 사이클(사이클 2)에서는 또다른 어드레스(A1)에 의해 선택된 메모리 셀에 데이타(DQ1)가 쓰여진다.
이와 같이, 한 사이클 내에서 어드레스 입력부터 메모리 셀 선택까지 또는 데이타 입력 버퍼부터 선택된 메모리 셀에 데이터 쓰기가 이루어질 때까지의 시간이 사이클 시간이 된다.
즉, 종래의 기술에서는 어드레스 경로(어드레스 입력→ 메모리 셀 선택) 또는 쓰기 데이터 경로(데이타 입력→ 선택된 메모리 셀에 데이터 쓰기) 동작 시간이 전체 싱크로너스 메모리의 쓰기 사이클이 된다.
그러나, 고속의 처리 속도를 요구하는 현재의 시스템을 만족시키기 위해서는 보다 더 고속의 처리 속도를 가지는 싱크로너스 메모리가 요구된다.
따라서, 본 발명은 상기 요구에 부응하여 안출된 것으로, 클럭에 응답하여 어드레스 경로 및 쓰기 데이터 경로를 각각 2개의 부경로(sub-path)로 나누어 파이프라인 동작하도록 구성함으로써, 전체 쓰기 사이클 시간을 감소시킨 싱크로너스 메모리를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 외부의 클럭에 동기되어 동작하는 싱크로너스 메모리에 있어서, 상기 클럭에 응답하여 소정의 어드레스를 입력받아 프리 디코딩하기 위한 제1 어드레스 경로부; 상기 클럭에 응답하여 파이프라인 방식으로 상기 제1 어드레스 경로부로부터 출력되는 프리 디코딩된 어드레스를 저장 및 출력하기 위한 제1 저장 수단; 상기 제1 저장 수단으로부터 출력되는 어드레스를 입력받아 디코딩하여 메모리 셀 어레이 중 상기 소정의 어드레스에 따른 하나의 메모리 셀을 선택하기 위한 제2 어드레스 경로부; 상기 클럭에 응답하여 소정의 데이터를 입력받아 상기 메모리 셀에 쓰기 구동하기 위한 제1 쓰기 데이터 경로부; 상기 클럭에 응답하여 파이프라인 방식으로 상기 제1 쓰기 데이터 경로부로부터 출력되는 쓰기 구동된 데이터를 저장 및 출력하기 위한 제2 저장 수단; 및 상기 제2 저장 수단으로부터 출력되는 데이터를 입력받아 상기 제2 어드레스 경로부에서 선택된 상기 메모리 셀에 쓰기 동작하기 위한 제2 쓰기 데이터 경로부를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제 3 도는 본 발명의 일실시예에 따른 싱크로너스 메모리의 개략적인 일부 블록 구성도이며, 제 4 도는 상기 제 3 도의 주요 신호 파형도이다.
도면에 도시된 바와 같이 본 실시예는 종래와 동일한 구성 요소를 가지되, 프리 디코더(3)와 디코더(4) 사이에, 그리고 쓰기 드라이버(5)와 메모리 셀 어레이(6) 사이에 각각 하나의 레지스터(11, 12)를 더 구비한다.
여기서, 레지스터(11, 12)는 각각 클럭(K)에 동기 된다. 즉, 레지스터(11)는 클럭(K)에 동기되어 프리 디코더(3)의 출력을 디코더(4)로 출력하고, 레지스터(12)는 클럭(K)에 동기되어 쓰기 드라이버(5)의 출력을 메모리 셀 어레이(6), 특히 상기 디코더(4)에 의해 선택된 메모리 셀로 출력한다.
레지스터(11, 12)는 클럭(K)이 “로우”에서 “하이”로 천이할 때만 저장하고 있던 정보를 출력으로 내보내는 특성을 가진 회로로서, 그 일실시 회로를 제 5 도에 도시하였다.
제 5 도는 레지스터의 일실시 회로도 및 상기 레지스터를 인에이블시키는 신호의 일실시 파형도로서, 도면에 도시된 바와 같이 레지스터(11, 12)는 2개의 인버터로 구성되어 입력 데이타를 래치하는 래치 회로와, 인에이블 신호(K′)을 게이트 신호로 하여 상기 래치 회로의 출력을 출력 단자로 전달하는 모스(MOS) 트랜지스터를 구비한다. 여기서 상기 클럭(K)의 “로우”에서 “하이” 상태로의 천이 시 상기 인에이블 신호(K′)를 발생하기 위해 상기 레지스터는 클럭(K)에 응답하여 하나의 쇼트 펄스를 발생시키는 쇼트 펄스 발생부를 구비해야 함은 당연하다.
도면에 도시된 바와 같이, 클럭(K)이 “로우”에서 “하이”로 천이하는 순간을 검출해 소정의 펄스폭을 가지는 인에이블 신호(K′)를 만든다. 상기 인에이블 신호(K′)가 “하이” 상태가 되면 모스 트랜지스터가 턴-온되어 2개의 인버터로 구성된 래치 회로에 저장된 정보를 출력 단자로 전달한다.
제 3 도 내지 제 5 도를 참조로 본 발명에 따른 싱크로너스 메모리의 동작을 아래에 설명한다.
클럭(K)이 “로우”에서 “하이” 상태로 천이할 때 입력(어드레스 및 데이타)이 인가되면, 즉 어드레스 입력 단자에 하나의 어드레스(A0)가 인가되고 데이타 입력단자에 하나의 데이타(DQ0)가 인가되면 어드레스 경로 1과 쓰기 데이타 경로 1이 동작하면서 레지스터(11, 12) 내부의 래치 회로에 어드레스(A0)와 데이타(DQ0)가 각각 저장된다.
즉, 첫 번째 사이클(사이클 1)에서는 어드레스 경로 2와 쓰기 데이타 경로 2는 쓰기 인에이블 신호에 의해 동작이 이루어지지 않는다.
다음으로, 두 번째 사이클(사이클 2)에서 클럭(K)이 “로우”에서 “하이” 상태로 천이할 때 어드레스(A1)와 데이타(DQ1)가 인가되면, 상기 클럭(K)에 따라 파이프라인 동작으로 레지스터(11, 12)에 저장되어 있던 어드레스(A0)와 데이타(DQ0)가 어드레스 경로 2와 쓰기 데이타 경로 2로 전달되고, 어드레스 경로 1과 쓰기 데이타 경로 1이 동작하면서 레지스터(11, 12) 내부의 래치 회로에 새로 인가된 어드레스(A1)와 데이타(DQ1)를 각각 저장하게 된다. 즉, 두 번째 사이클에서 어드레스(A0)에 의해 선택되는 메모리 셀에 데이타(DQ1) 정보가 쓰여진다.
상기와 같이 클럭(K)에 따라 파이프라인 동작으로 두 번째 사이클에서 쓰기 동작이 이루어지게 메모리를 구성하면, 전체 쓰기 사이클은 전체 경로의 1/2 정도의 시간만이 필요하므로, 전체 쓰기 사이클 시간을 1/2로 줄일 수가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은 전체 쓰기 사이클 시간을 감소시킬 수 있는 특유의 효과가 있다.
Claims (2)
- 외부의 클럭에 동기되어 동작하는 싱크로너스 메모리에 있어서, 상기 클럭에 응답하여 소정의 어드레스를 입력받아 프리 디코딩하기 위한 제 1 어드레스 경로부; 상기 클럭에 응답하여 파이프라인 방식으로 상기 제1 어드레스 경로부로부터 출력되는 프리 디코딩된 어드레스를 저장 및 출력하기 위한 제1 저장 수단; 상기 제1 저장 수단으로부터 출력되는 어드레스를 입력받아 디코딩하여 메모리 셀 어레이 중 상기 소정의 어드레스에 따른 하나의 메모리 셀을 선택하기 위한 제2 어드레스 경로부; 상기 클럭에 응답하여 소정의 데이터를 입력받아 상기 메모리 셀에 쓰기 구동하기 위한 제1 쓰기 데이터 경로부; 상기 클럭에 응답하여 파이프라인 방식으로 상기 제1 쓰기 데이터 경로부로부터 출력되는 쓰기 구동된 데이터를 저장 및 출력하기 위한 제2 저장 수단; 및 상기 제2 저장 수단으로부터 출력되는 데이터를 입력받아 상기 제2 어드레스 경로부에서 선택된 상기 메모리 셀에 쓰기 동작하기 위한 제2 쓰기 데이터 경로부를 포함하여 이루어지는 싱크로너스 메모리.
- 제 1 항에 있어서, 상기 제1 및 제2 저장 수단은 각각, 입력되는 신호를 래치하기 위한 래치 수단; 상기 클럭의 “로우”에서 “하이” 상태로의 천이 시 또는 “하이”에서 “로우” 상태로의 천이 시에 소정의 펄스폭을 가지는 인에이블 신호를 발생하기 위한 인에이블 신호 발생 수단; 및 상기 인에이블 신호에 응답하여 상기 래치 수단에 래치된 신호를 출력하기 위한 스위칭 수단을 포함하여 이루어지는 싱크로너스 메모리.
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