KR20000031255A - 동기형 메모리 장치의 어드레스 버퍼 및 제어 회로 - Google Patents

동기형 메모리 장치의 어드레스 버퍼 및 제어 회로 Download PDF

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KR20000031255A
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Abstract

본 발명에 따른 동기형 메모리 장치는 제어 회로, 카운터, 제 1 어드레스 버퍼 및 제 2 어드레스 버퍼를 포함한다. 상기 제어 회로는 외부로부터의 신호들(B3, MUXRB, MUXWB, KFB)을 받아들여서 상기 제 1 및 제 2 어드레스 버퍼들을 제어하기 위한 제어 신호들(SDCON_W_1P, SDCON_W, SDCON_R)을 출력한다. 상기 카운터는 신호들(Kwepb, KBFB, MUXRB-C, MUXWB-C, Continue)을 받아들여서 상기 제 1 및 제 2 어드레스 버퍼들에서 어드레스를 선택하기 위한 신호들(SCKE0_W/, SCKE0B_W, ..., SCKE3B_W)을 출력한다. 상기 제 1 어드레스 버퍼는 외부 어드레스, 상기 제어 회로로부터의 상기 신호들(SDCON_W_1P, SDCON_W, SDCON_R), 상기 카운터로부터의 상기 신호들(SCKE0_W/, SCKE0B_W, ..., SCKE3B_W) 및 신호들(MUXWB, MUXRB, PNOPB, PCONB, REN, WEN)을 받아들여서, 독출 및 기입 동작 동안에는 신호들(PA0-TR, PA0-CR, PA0-TW, PA0-CW)을 출력한다. 상기 제 2 어드레스 버퍼는 외부 어드레스(A1), 상기 제어 회로로부터의 상기 신호들(SDCON_W_1P, SDCON_W, SDCON_R), 상기 카운터로부터의 상기 신호들(SCKE0_W/, SCKE0B_W, ..., SCKE3B_W) 및 신호들(Kwepb, PNOPB, PCONB, muxB, muxRB, REN, WEN)을 받아들여서, 독출 및 기입 동작 동안에는 신호들(PA1-T, PA1-C, T/C)을 출력한다.

Description

동기형 메모리 장치의 어드레스 버퍼 및 제어 회로(ADDRESS BUFFER AND CONTROL CIRCUIT OF SYNCHRONOUS MEMORY DEVICE)
본 발명은 동기형 메모리 장치(synchronous memory device)에 관한 것으로서, 구체적으로는 버스트 모드(burst mode)를 가지는 동기형 메모리 장치의 어드레스 버퍼(address buffer) 및 그의 제어 회로(control circuit)에 관한 것이다.
반도체 메모리 장치 즉, 동기형 버스트 메모리 장치에서 특히, DDR(double data rate)을 지원하는 경우에 일련의 버스트 동작(최대 4 버스트의 경우, 버스트 랭스(burst length) 1, 2, 4를 SDR(single data rate)/DDR에 관계없이 자유 자재로 구현)이 중요한 문제로 대두되고 있다.
따라서 본 발명의 목적은 버스트 동작시, SDR/DDR의 변환이 자유로운 동기형 메모리 장치를 제공하는 것이다.
도 1은 본 발명에 따른 동기형 메모리 장치의 어드레스 버퍼 및 제어 회로를 보여주는 회로도;
도 2는 도 1의 제어 회로를 보여주는 상세 회로도;
도 3a 및 도 3b는 도 1의 카운터를 보여주는 상세 회로도;
도 4a 내지 도 4g는 도 1의 제 1 어드레스 버퍼를 보여주는 상세 회로도 및;
도 5a 내지 도 5g는 도 1의 제 2 어드레스 버퍼를 보여주는 상세 회로도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 제어 회로 200 : 카운터
300 : 제 1 어드레스 버퍼 400 : 제 2 어드레스 버퍼
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 동기형 메모리 장치는 데이터 출력 방식을 결정하는 제 1 신호, 기입 및 독출 동작을 알리는 제 2 및 제 3 신호 및 외부 클럭의 하이 및 로우 에지들에 동기되는 제 4 및 제 5 신호를 받아들여서 제 1, 제 2 및 제 3 제어 신호들을 출력하는 제어 회로와; 기입 및 독출 동작 동안에 각각 활성화되는 제 1 및 제 2 그룹들의 신호들과 상기 제 4 및 제 5 신호들을 받아들여서 카운팅하여 제 1 및 제 2 그룹들의 카운팅 신호들을 출력하는 카운터와; 외부로부터의 외부 어드레스들을 받아들이고, 상기 제 1 및 제 2 제어 신호와 상기 제 1 및 제 2 그룹들의 카운팅 신호들 중 대응되는 카운팅 신호들에 응답해서 상기 외부 어드레스들의 활성화 시간을 조절하는 제 1 어드레스 버퍼 및; 상기 외부 어드레스들을 받아들이고, 상기 제 1 및 제 3 제어 신호와 상기 제 1 및 제 2 그룹들의 카운팅 신호들 중 대응되는 카운팅 신호들에 응답해서 상기 외부 어드레스들의 활성화 시간을 조절하는 제 2 어드레스 버퍼를 포함하되, 상기 카운터는 상기 기입 동작 동안에 상기 제 1 그룹의 카운팅 신호들을 출력하는 제 1 카운팅 회로 및, 상기 독출 동작 동안에 상기 제 2 그룹의 카운팅 신호들을 출력하는 제 2 카운팅 회로를 포함한다.
이 실시예에 있어서, 상기 제어 회로는 상기 독출 동작 동안에, 소정의 지연 시간을 가지는 상기 제 1 제어 신호와, 상기 기입 동작 동안에, 상기 제 1 지연 신호와 동일한 지연 시간을 가지는 제 2 지연 신호 및, 상기 독출 동작 동안에, 상기 제 1 및 제 2 제어 신호보다 긴 지연 시간을 가지는 제 3 제어 신호를 출력한다.
이 실시예에 있어서, 상기 제 1 어드레스 버퍼는 상기 외부 어드레스를 받아들이는 입력 버퍼와, 상기 입력 버퍼에 의해 버퍼링된 상기 외부 어드레스를 반전시키고 그리고 래치하는 래치 회로와, 상기 카운터로부터의 상기 제 1 그룹의 카운팅 신호들을 조합한 제 1 그룹의 조합 신호들을 출력하는 제 1 조합 회로와, 상기 카운터로부터의 상기 제 2 그룹의 카운팅 신호들을 조합한 제 2 그룹의 조합 신호들을 출력하는 제 2 조합 회로와, 상기 기입 동작 동안에, 상기 제 1 그룹의 조합 신호들에 응답해서 상기 래치 회로에 래치된 상기 외부 어드레스의 도전 경로를 스위칭하는 제 1 스위칭 회로와, 상기 독출 동작 동안에, 상기 제 2 그룹의 조합 신호들에 응답해서 상기 래치 회로에 래치된 상기 외부 어드레스의 도전 경로를 스위칭하는 제 2 스위칭 회로와, 상기 제 1 스위칭 회로로부터의 상기 외부 어드레스를 출력하는 제 1 출력 버퍼 및, 상기 제 2 스위칭 회로로부터의 상기 외부 어드레스를 출력하는 제 2 출력 버퍼를 포함한다.
이 실시예에 있어서, 상기 제 1 어드레스 버퍼는 상기 외부 어드레스를 받아들이는 입력 버퍼와, 상기 입력 버퍼에 의해 버퍼링된 상기 외부 어드레스를 반전시키고 그리고 래치하는 래치 회로와, 상기 제어 회로로부터의 상기 제 1 제어 신호를 반전시키는 제 1 인버터와, 상기 제어 회로로부터의 상기 제 3 제어 신호를 반전시키는 제 2 인버터와, 상기 기입 동작 동안에, 상기 제 1 그룹의 카운팅 신호들과 상기 제 1 인버터에 의해서 반전된 상기 제 1 제어 신호에 응답해서 상기 래치 회로에 래치된 상기 외부 어드레스의 도전 경로를 스위칭하는 제 1 스위칭 회로와, 상기 독출 동작 동안에, 상기 제 2 그룹의 카운팅 신호들과 상기 제 2 인버터에 의해서 반전된 상기 제 2 제어 신호에 응답해서 상기 래치 회로에 래치된 상기 외부 어드레스의 도전 경로를 스위칭하는 제 2 스위칭 회로와, 상기 제 1 스위칭 회로로부터의 상기 외부 어드레스를 출력하는 제 1 출력 버퍼 및, 상기 제 2 스위칭 회로로부터의 상기 외부 어드레스를 출력하는 제 2 출력 버퍼를 포함한다.
(작용)
이와 같은 장치에 의해서, 기입 및 독출 카운터들을 분리하여 사용함으로써, 기입 동작시 분리된 버스트 셋을 용이하게 구현할 수 있으며, 종래의 버스트 제어 방식인 정해진 버스트 셋이 아닌 최대 버스트 랭스 이내에서 SDR/DDR에 관계없이 자유로운 버스트 제어가 가능하다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 1 내지 도 5g에 의거하여 상세히 설명한다.
이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.
도 1을 참조하면, 본 발명에 따른 동기형 메모리 장치는 제어 회로(100), 카운터(200), 제 1 어드레스 버퍼(300) 및 제 2 어드레스 버퍼(400)를 포함한다. 상기 제어 회로(100)는 외부로부터의 신호들(B3, MUXRB, MUXWB, KFB)을 받아들여서 상기 제 1 및 제 2 어드레스 버퍼들(300, 400)을 제어하기 위한 제어 신호들(SDCON_W_1P, SDCON_W, SDCON_R)을 출력한다. 상기 카운터(200)는 신호들(Kwepb, KBFB, MUXRB-C, MUXWB-C, Continue)을 받아들여서 상기 제 1 및 제 2 어드레스 버퍼들(300, 400)에서 어드레스를 선택하기 위한 신호들(SCKE0_W/, SCKE0B_W, ..., SCKE3B_W)을 출력한다.
상기 제 1 어드레스 버퍼(300)는 외부 어드레스(A0), 상기 제어 회로(100)로부터의 상기 신호들(SDCON_W_1P, SDCON_W, SDCON_R), 상기 카운터(200)로부터의 상기 신호들(SCKE0_W/, SCKE0B_W, ..., SCKE3B_W) 및 신호들(MUXWB, MUXRB, PNOPB, PCONB, REN, WEN)을 받아들여서, 독출 동작 동안에는 신호들(PA0-TR, PA0-CR)을 그리고 기입 동작 동안에는 신호들(PA0-TW, PA0-CW)을 출력한다. 상기 제 2 어드레스 버퍼(400)는 외부 어드레스(A1), 상기 제어 회로(100)로부터의 상기 신호들(SDCON_W_1P, SDCON_W, SDCON_R), 상기 카운터(200)로부터의 상기 신호들(SCKE0_W/, SCKE0B_W, ..., SCKE3B_W) 및 신호들(Kwepb, PNOPB, PCONB, muxB, muxRB, REN, WEN)을 받아들여서, 독출 동작 동안에는 신호들(PA1-T, PA1-C)을 그리고 기입 동작 동안에는 신호(T/C)를 출력한다.
이하, 도 1 내지 도 5g를 참조하여 본 발명에 따른 동기형 메모리 장치의 어드레스 버퍼 및 제어 회로의 동작이 설명된다.
도 1 내지 도 5g를 참조하면, 도 2의 상기 제어 회로(100)는 외부 SDR/DDR 정보인 상기 신호(B3)를 받아들여서 상기 기입 동작시에는 상기 신호들(muxwB, KBFB)을 받아서 반 파이프 라인(pipe line)된 신호(SDCON_W_1P), 1.5 파이프 라인된 신호(SDCON_W_1P)를 활성화시키고 그리고 상기 독출 동작시에는 상기 신호들(muxRB, KBFB)을 이용해서 반 파이프 라인된 신호(SDCON_R)를 출력한다. 상기 신호들(SDCON_W_1P, SDCON_W_1P, SDCON_R)은 모두 스태틱 신호(static signal)이며, SDR 동작시에는 하이 레벨(high level)을 가지고 그리고 DDR 동작시에는 로우 레벨(low level)을 가진다.
도 3a 및 도3b의 상기 카운터(200)는 버스트 동작의 시작을 알리는 독출 및 기입 정보를 받아들여서 활성화되는 기입 카운터(210) 및 독출 카운터(220)를 포함한다. 상기 기입 카운터(210)는 기입 정보(WriteB)를 받아들여서 래치 회로부(212)의 래치 회로(L1)를 활성화시키고 상기 신호(KBFB)의 제어에 의해 턴-온되는 상기 래치 회로부(212)의 스위치(S1)에 의해 래치 회로(L2)가 활성화되어 상기 신호들(SCKE0_W, SCKE0B_W)을 활성화시킨다. 그리고, 상기 신호(Kwepb)의 제어에 의해 래치 회로부(214)의 스위치(S3)에 의해 래치 회로(L3)가 활성화되고 상기 신호(KBFB)의 제어에 의해 턴-온되는 스위치(S4)에 의해 래치 회로(L4)가 활성화되어 신호들(SCK1_W, SCKE1B_W)을 활성화시킨다. 이하의 동작은 버스트 랭스에 따라 상기한 설명과 같은 동작을 수행한다.
상기 독출 카운터(220)는 독출 동작 동안에 로우 레벨로 활성화되고, 신호(ReadB)의 제어에 의해 래치 회로부(222)의 래치 회로(L1)를 활성화시키고, 상기 신호(KBFB)에 의해서 턴-온되는 상기 래치 회로부(222)의 스위치(S1)에 의해 래치 회로(L2)가 활성화되어 상기 신호들(SCKE1_R, SCKE1B_R)을 활성화시킨다. 그리고, 다음 사이클에서 상기 래치 회로부(224)의 래치 회로(L3)를 활성화시키고, 그리고 상기 신호(KBFB)에 의해서 턴-온되는 상기 래치 회로부(224)의 스위치(S3)에 의해서 래치 회로(L4)가 활성화되어 상기 신호들(SCKE2_R, SCKEF2B_R)을 활성화시킨다.
도 4a 내지 도 4g의 상기 제 1 어드레스 버퍼(300)는 입력 버퍼(310), 래치 회로부(320), 제 1 조합 회로(330), 제 2 조합 회로(340),제 1 스위치 회로(350), 제 2 스위치 회로(360), 제 1 출력 버퍼(370) 및 제 2 출력 버퍼(380)를 포함한다. 상기 입력 버퍼(310)는 상기 외부 어드레스(A0)를 받아들여서 상기 신호들(out, outB)을 출력한다. 상기 래치 회로부(320)는 상기 입력 버퍼(310)로부터의 상기 신호들(out, outB)을 받아들여서 신호들(Rout_S, RoutB_S)을 출력한다. 그리고, 상기 신호(muxwB)의 제어에 의해 턴-온되는 스위치(S1)에 의해 래치 회로(L1)가 활성화되고, 그리고 기입 동작때, 활성화되는 상기 신호(muxwB)가 비활성화되면, 스위치(S3)가 활성화되어 래치 회로(L2)가 활성화되어 신호(wout_S)를 활성화시킨다.
상기 제 1 및 제 2 조합 회로들(330, 340)은 상기 제어 회로(100) 및 상기 카운터(200)로부터 출력되는 신호들을 이용해서 만들어지는 조합 회로로서 상기 SDR 동작일 때에만 활성화된다. 상기 제 1 스위치 회로(350)는 상기 래치 회로부(320)로부터의 상기 신호(wout_S)를 받아들여서, 상기 DDR 동작일 경우에는 상기 신호(SDCONB_W)의 제어에 의해 스위치(S1)만이 턴-온되어 기입 어드레스 경로를 활성화시키고 그리고 상기 SDR 동작일 경우에는 상기 신호(SCKE0B_W_1)의 제어에 의해 스위치들(S2, S3, S4)이 순차적으로 턴-온되어 기입 어드레스 경로를 활성화시킨다. 그런데, 상기 스위치(S3)가 턴-온되면, 인버터(I1)에 의해 데이터의 위상이 반전된다.
상기 제 2 스위치 회로(360)는 상기 독출 동작시, 신호(ROUT_S)를 받아들여서, 상기 DDR 동작에서만 턴-온되는 스위치(S1)에 의해 독출 데이터 경로를 활성화시키며, 상기 제 1 스위치 회로(350)와 같이, 상기 SDR일 경우에는 스위치들(S2, S3, S4)이 순차적으로 턴-온되어 독출 데이터 경로를 활성화시킨다. 그런데, 상기 스위치들(S2, S4)이 턴-온될 때에는 인버터들(I1 I2)에 의해서 데이터의 위상이 반전된다. 상기 제 1 및 제 2 출력 버퍼들(370, 380)은 상기 제 1 및 제 2 스위치 회로들(350, 360)로부터의 상기 신호들(ROUT_S, ROUTB_S, ROUT_C, ROUTB_C)을 이용해서 독출용 신호들(PA0_TR/PA0_CR)을 활성화시킨다.
도 5a 내지 도 5g의 상기 제 2 어드레스 버퍼(400)는 입력 버퍼(410), 래치 회로부(420), 제 1 인버터(430), 제 2 인버터(440), 제 1 조합 회로(450), 제 2 조합 회로(460), 제 1 출력 버퍼(470) 및 제 2 출력 버퍼(480)를 포함한다. 상기 입력 버퍼(410)는 상기 외부 어드레스(A1)를 받아들여서, 신호들(out, outB)을 출력한다. 상기 래치 회로부(420)는 상기 신호들(out, outB)을 받아들여서 신호들(RoutB_S, Rout_S)을 출력하며, 상기 신호(muxwB)의 제어에 의해 턴-온되는 스위치(S1)에 의해 래치 회로(L2)가 활성화되고, 상기 신호(muxwB)가 비활성화되면, 스위치(S2)에 의해 래치 회로(L3)가 활성화되고 그리고 다음 사이클에 활성화되는 상기 신호(KwepB)의 제어에 의해 스위치(S3)가 턴-온되어 래치 회로(L4)가 활성화되어 신호(Wout_S)를 출력한다.
상기 제 1 및 제 2 인버터들(430, 440)은 상기 제어 회로(100)로부터의 상기 신호들(SDCON_W_1P, SDCON_R)을 반전시킨다. 상기 제 1 조합 회로(450)는 상기 카운터(200)로부터의 신호들 및 상기 제 1 및 제 2 인버터들(430, 440)로부터의 상기 신호들(SDCON_W_1P, SDCON_R)을 이용한다. 그런데, 상기 SDR 동작 중에는 상기 어드레스(A1)를 중간에 변환시켜야 하는 모드(예를 들어, SDR4, DDR4의 경우)에는 기입 어드레스 데이터의 위상을 변환하고 그리고 변환이 필요 없는 모드(예를 들어, SDR1, SDR2, DDR2의 경우)에는 상기 기입 어드레스 데이터의 위상을 변환하지 않는다. 상기 제 2 조합 회로(460)는 상기 제 1 조합 회로(450)와 동일한 동작을 수행한다. 상기 제 1 및 제 2 출력 버퍼들(470, 480)은 신호들(PA0_TR/PA0_CR)을 출력한다. 그리고, 상기 제 2 어드레스 버퍼(400)는 상기 외부 어드레스(A0)를 디코딩하는데 사용되고 그리고 상기 제 1 어드레스 버퍼(300)는 상기 제 2 어드레스 버퍼(400)와는 달리 기입 동작 동안 2 파이프 라인이 아닌 1 파이프 라인된 버스트 어드레스를 제공한다.
본 발명에 따른 동기형 메모리 장치는 상기 기입 및 독출 카운터들(210, 220)을 분리하여 사용함으로써, 특히, 기입 동작시 분리된 버스트 셋(burst set)을 용이하게 구현할 수 있으며, 종래의 버스트 제어 방식인 정해진 버스트 셋이 아닌 최대 버스트 랭스(예를 들어, 버스트 랭스 4) 이내에서 SDR/DDR에 관계없이 자유로운 버스트 제어가 가능하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 기입 및 독출 카운터들을 분리하여 사용함으로써, 기입 동작시 분리된 버스트 셋을 용이하게 구현할 수 있으며, 종래의 버스트 제어 방식인 정해진 버스트 셋이 아닌 최대 버스트 랭스 이내에서 SDR/DDR에 관계없이 자유로운 버스트 제어가 가능하다.

Claims (4)

  1. 동기형 메모리 장치에 있어서:
    데이터 출력 방식을 결정하는 제 1 신호, 기입 및 독출 동작을 알리는 제 2 및 제 3 신호 및 외부 클럭의 하이 및 로우 에지들에 동기되는 제 4 및 제 5 신호를 받아들여서 제 1, 제 2 및 제 3 제어 신호들을 출력하는 제어 회로와;
    기입 및 독출 동작 동안에 각각 활성화되는 제 1 및 제 2 그룹들의 신호들과 상기 제 4 및 제 5 신호들을 받아들여서 카운팅하여 제 1 및 제 2 그룹들의 카운팅 신호들을 출력하는 카운터와;
    외부로부터의 외부 어드레스들을 받아들이고, 상기 제 1 및 제 2 제어 신호와 상기 제 1 및 제 2 그룹들의 카운팅 신호들 중 대응되는 카운팅 신호들에 응답해서 상기 외부 어드레스들의 활성화 시간을 조절하는 제 1 어드레스 버퍼 및;
    상기 외부 어드레스들을 받아들이고, 상기 제 1 및 제 3 제어 신호와 상기 제 1 및 제 2 그룹들의 카운팅 신호들 중 대응되는 카운팅 신호들에 응답해서 상기 외부 어드레스들의 활성화 시간을 조절하는 제 2 어드레스 버퍼를 포함하되,
    상기 카운터는,
    상기 기입 동작 동안에 상기 제 1 그룹의 카운팅 신호들을 출력하는 제 1 카운팅 회로 및,
    상기 독출 동작 동안에 상기 제 2 그룹의 카운팅 신호들을 출력하는 제 2 카운팅 회로를 포함하는 것을 특징으로 하는 동기형 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어 회로는,
    상기 독출 동작 동안에, 소정의 지연 시간을 가지는 상기 제 1 제어 신호와,
    상기 기입 동작 동안에, 상기 제 1 지연 신호와 동일한 지연 시간을 가지는 제 2 지연 신호 및,
    상기 독출 동작 동안에, 상기 제 1 및 제 2 제어 신호보다 긴 지연 시간을 가지는 제 3 제어 신호를 출력하는 것을 특징으로 하는 동기형 메모리 장치.
  3. 제 1항에 있어서,
    상기 제 1 어드레스 버퍼는,
    상기 외부 어드레스를 받아들이는 입력 버퍼와,
    상기 입력 버퍼에 의해 버퍼링된 상기 외부 어드레스를 반전시키고 그리고 래치하는 래치 회로와,
    상기 카운터로부터의 상기 제 1 그룹의 카운팅 신호들을 조합한 제 1 그룹의 조합 신호들을 출력하는 제 1 조합 회로와,
    상기 카운터로부터의 상기 제 2 그룹의 카운팅 신호들을 조합한 제 2 그룹의 조합 신호들을 출력하는 제 2 조합 회로와,
    상기 기입 동작 동안에, 상기 제 1 그룹의 조합 신호들에 응답해서 상기 래치 회로에 래치된 상기 외부 어드레스의 도전 경로를 스위칭하는 제 1 스위칭 회로와,
    상기 독출 동작 동안에, 상기 제 2 그룹의 조합 신호들에 응답해서 상기 래치 회로에 래치된 상기 외부 어드레스의 도전 경로를 스위칭하는 제 2 스위칭 회로와,
    상기 제 1 스위칭 회로로부터의 상기 외부 어드레스를 출력하는 제 1 출력 버퍼 및,
    상기 제 2 스위칭 회로로부터의 상기 외부 어드레스를 출력하는 제 2 출력 버퍼를 포함하는 것을 특징으로 하는 동기형 메모리 장치.
  4. 제 1항에 있어서,
    상기 제 1 어드레스 버퍼는,
    상기 외부 어드레스를 받아들이는 입력 버퍼와,
    상기 입력 버퍼에 의해 버퍼링된 상기 외부 어드레스를 반전시키고 그리고 래치하는 래치 회로와,
    상기 제어 회로로부터의 상기 제 1 제어 신호를 반전시키는 제 1 인버터와,
    상기 제어 회로로부터의 상기 제 3 제어 신호를 반전시키는 제 2 인버터와,
    상기 기입 동작 동안에, 상기 제 1 그룹의 카운팅 신호들과 상기 제 1 인버터에 의해서 반전된 상기 제 1 제어 신호에 응답해서 상기 래치 회로에 래치된 상기 외부 어드레스의 도전 경로를 스위칭하는 제 1 스위칭 회로와,
    상기 독출 동작 동안에, 상기 제 2 그룹의 카운팅 신호들과 상기 제 2 인버터에 의해서 반전된 상기 제 2 제어 신호에 응답해서 상기 래치 회로에 래치된 상기 외부 어드레스의 도전 경로를 스위칭하는 제 2 스위칭 회로와,
    상기 제 1 스위칭 회로로부터의 상기 외부 어드레스를 출력하는 제 1 출력 버퍼 및,
    상기 제 2 스위칭 회로로부터의 상기 외부 어드레스를 출력하는 제 2 출력 버퍼를 포함하는 것을 특징으로 하는 동기형 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100935601B1 (ko) * 2008-04-10 2010-01-07 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 버퍼 제어회로
KR20160127942A (ko) 2015-04-28 2016-11-07 주식회사 만도 휠 속도센서의 고장 검출장치 및 그 고장 검출방법

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