JPH10188566A - バーストカウンター回路 - Google Patents
バーストカウンター回路Info
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- JPH10188566A JPH10188566A JP8339646A JP33964696A JPH10188566A JP H10188566 A JPH10188566 A JP H10188566A JP 8339646 A JP8339646 A JP 8339646A JP 33964696 A JP33964696 A JP 33964696A JP H10188566 A JPH10188566 A JP H10188566A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 バーストカウンター回路において、クロック
入力から出力までの高速化を図り、同時に、回路の素子
数の削減も図る。 【解決手段】 バースト用アドレスのデコード論理回路
の後に入力レジスタ回路を設置し、これにバーストカウ
ンター用レジスタとしての機能も併せもたせる。クロッ
ク入力は直接このレジスタに入力され、レジスタ出力が
直接内部メモリに伝わるようにし、この出力は同時に各
レジスタ直前に設けられたスイッチ回路を介して別のレ
ジスタにフィードバックされる。このスイッチ回路の選
択制御は、デコードされる前のバースト用アドレス信号
の下位ビットの一部を使って発生し、バーストシーケン
スを行う。
入力から出力までの高速化を図り、同時に、回路の素子
数の削減も図る。 【解決手段】 バースト用アドレスのデコード論理回路
の後に入力レジスタ回路を設置し、これにバーストカウ
ンター用レジスタとしての機能も併せもたせる。クロッ
ク入力は直接このレジスタに入力され、レジスタ出力が
直接内部メモリに伝わるようにし、この出力は同時に各
レジスタ直前に設けられたスイッチ回路を介して別のレ
ジスタにフィードバックされる。このスイッチ回路の選
択制御は、デコードされる前のバースト用アドレス信号
の下位ビットの一部を使って発生し、バーストシーケン
スを行う。
Description
【発明の属する技術分野】本発明は、バースト転送機能
付きの同期式メモリ回路のバーストアドレス発生回路に
関し、特に高速動作かつ素子数の少ないバーストカウン
ター回路を内蔵した半導体メモリ回路に関する。
付きの同期式メモリ回路のバーストアドレス発生回路に
関し、特に高速動作かつ素子数の少ないバーストカウン
ター回路を内蔵した半導体メモリ回路に関する。
【０００１】
【従来の技術】コンピュータシステムの高性能化の為に
ＣＰＵの速度動作に追従した高速データ転送方式として
バーストデータ転送方式がある。これは、同期式メモリ
にベースアドレスが与えられた後は、クロック信号（Ｃ
ＬＫと略す）によりメモリ内でアドレスが自動発生し、
高速でデータを出力する方式である。このバースト信号
発生のアドレスシーケンスは、メモリが使用されるシス
テムにより異なってくる。
ＣＰＵの速度動作に追従した高速データ転送方式として
バーストデータ転送方式がある。これは、同期式メモリ
にベースアドレスが与えられた後は、クロック信号（Ｃ
ＬＫと略す）によりメモリ内でアドレスが自動発生し、
高速でデータを出力する方式である。このバースト信号
発生のアドレスシーケンスは、メモリが使用されるシス
テムにより異なってくる。
【０００２】現在、バースト機能を備えた高速メモリと
しては、キャッシュメモリとして使われる同期式スタテ
ィック・ランダム・アクセスメモリ（ＳＲＡＭと略す）
があり、バーストシーケンスはインターリーブ方式が使
われる。表１にそのシーケンスを示す。
しては、キャッシュメモリとして使われる同期式スタテ
ィック・ランダム・アクセスメモリ（ＳＲＡＭと略す）
があり、バーストシーケンスはインターリーブ方式が使
われる。表１にそのシーケンスを示す。
【０００３】
【表１】
【０００４】この場合は最下位ビットのＡｄｄ０とＡｄ
ｄ１の２ビットがバーストアドレスであり、外部入力ア
ドレスをベースにし、第１バーストサイクルではＡｄｄ
０のみが逆相に変わり、第２バーストサイクルではＡｄ
ｄ１のみが逆相に変わり、第３バーストサイクルはＡｄ
ｄ０と１両方が逆相に変わるが、バーストサイクル中は
Ａｄｄ２以降はそのままのデータを保持する。この動作
を実現する回路を以下に説明する。
ｄ１の２ビットがバーストアドレスであり、外部入力ア
ドレスをベースにし、第１バーストサイクルではＡｄｄ
０のみが逆相に変わり、第２バーストサイクルではＡｄ
ｄ１のみが逆相に変わり、第３バーストサイクルはＡｄ
ｄ０と１両方が逆相に変わるが、バーストサイクル中は
Ａｄｄ２以降はそのままのデータを保持する。この動作
を実現する回路を以下に説明する。
【０００５】第１の従来回路例を図２に示す。バースト
アドレスＡｄｄ０とＡｄｄ１はそれぞれのレジスタ回路
ＲＧに入力される。ＲＧは制御クロックＥＫの立ち上が
りエッジによりＡｄｄデータを取り込んで出力する。そ
して、次のクロックエッジが来るまで出力データを保持
する。この出力はインバータ回路により正／負の作動信
号にされ、マルチプレクサＭＵＸ０によりどちらが選択
され内部アドレス情報Ａ０になる。このＡ０とその反転
信号である反転Ａ０がデコーダＤＥＣ１に入力され、こ
の場合では１／４の選択信号としてＢ１〜Ｂ４の中の一
本が選択されることになる。ＲＧを制御するＥＫは、外
部入力のＣＬＫに同期した内部クロックＫと外部からの
ベースアドレス取り込みモード信号ＥとのＡＮＤ論理回
路ＥＫＢにより発生する。ＫおよびＥは同時にバースト
時のアドレス論理制御回路ＢＣＣ０にも入力され、Ｅが
ロウでバースト時にはＫに同期してＭＵＸ０の切り替え
を制御する。ＢＣＣ０の回路構成は、Ｋの１サイクル毎
にＡｄｄ０を反転させる信号と２サイクル毎にＡｄｄ１
を反転させる信号を発生させるようなカウンター回路に
なっている。
アドレスＡｄｄ０とＡｄｄ１はそれぞれのレジスタ回路
ＲＧに入力される。ＲＧは制御クロックＥＫの立ち上が
りエッジによりＡｄｄデータを取り込んで出力する。そ
して、次のクロックエッジが来るまで出力データを保持
する。この出力はインバータ回路により正／負の作動信
号にされ、マルチプレクサＭＵＸ０によりどちらが選択
され内部アドレス情報Ａ０になる。このＡ０とその反転
信号である反転Ａ０がデコーダＤＥＣ１に入力され、こ
の場合では１／４の選択信号としてＢ１〜Ｂ４の中の一
本が選択されることになる。ＲＧを制御するＥＫは、外
部入力のＣＬＫに同期した内部クロックＫと外部からの
ベースアドレス取り込みモード信号ＥとのＡＮＤ論理回
路ＥＫＢにより発生する。ＫおよびＥは同時にバースト
時のアドレス論理制御回路ＢＣＣ０にも入力され、Ｅが
ロウでバースト時にはＫに同期してＭＵＸ０の切り替え
を制御する。ＢＣＣ０の回路構成は、Ｋの１サイクル毎
にＡｄｄ０を反転させる信号と２サイクル毎にＡｄｄ１
を反転させる信号を発生させるようなカウンター回路に
なっている。
【０００６】動作について説明する。外部アドレス入力
時は、ＥがハイになるのでＫと同様にＥＫが動き、ＲＧ
からクロックに同期してＡｄｄデータが取り込まれる。
この時、ＭＵＸ０は固定で正論理を通過させているので
Ａｄｄ０がそのままの論理でデコーダに入力されること
になる。バーストアドレス発生時は、Ｅがロウになるの
でＥＫはロウ固定であり、レジスタの出力はバースト前
の外部アドレス入力時の最後のデータを保持することに
なる。同時に、ＢＣＣ０がＭＵＸ０の切り替え信号をＫ
に同期して発生するので、Ａｄｄ０とＡｄｄ１のベース
アドレスに対して反転Ａｄｄ０や反転Ａｄｄ１をインタ
ーリーブシーケンスで発生するバーストサイクルが実現
できる。
時は、ＥがハイになるのでＫと同様にＥＫが動き、ＲＧ
からクロックに同期してＡｄｄデータが取り込まれる。
この時、ＭＵＸ０は固定で正論理を通過させているので
Ａｄｄ０がそのままの論理でデコーダに入力されること
になる。バーストアドレス発生時は、Ｅがロウになるの
でＥＫはロウ固定であり、レジスタの出力はバースト前
の外部アドレス入力時の最後のデータを保持することに
なる。同時に、ＢＣＣ０がＭＵＸ０の切り替え信号をＫ
に同期して発生するので、Ａｄｄ０とＡｄｄ１のベース
アドレスに対して反転Ａｄｄ０や反転Ａｄｄ１をインタ
ーリーブシーケンスで発生するバーストサイクルが実現
できる。
【０００７】次に、第２の従来例として入力レジスタの
前にデコーダ回路を入れ、１／４選択を済ませた後の回
路でバースト信号を発生させようとするものを示す。Ａ
ｄｄ０およびＡｄｄ１によりデコードされる信号はＢ１
〜Ｂ４の４本の信号でその中から１本が選択される。選
択信号の変化は、インターリーブモードのバーストシー
ケンスでは表２のようになる。例えばＡｄｄ０とＡｄｄ
１が共にロウの場合、外部入力時はＢ１が選択され、そ
れに続くバーストサイクルではＢ２，Ｂ３，Ｂ４が順番
に選ばれることになる。
前にデコーダ回路を入れ、１／４選択を済ませた後の回
路でバースト信号を発生させようとするものを示す。Ａ
ｄｄ０およびＡｄｄ１によりデコードされる信号はＢ１
〜Ｂ４の４本の信号でその中から１本が選択される。選
択信号の変化は、インターリーブモードのバーストシー
ケンスでは表２のようになる。例えばＡｄｄ０とＡｄｄ
１が共にロウの場合、外部入力時はＢ１が選択され、そ
れに続くバーストサイクルではＢ２，Ｂ３，Ｂ４が順番
に選ばれることになる。
【０００８】
【表２】
【０００９】このバーストカウンター回路を実現する従
来の回路例を図４に示す。Ａｄｄ０とＡｄｄ１のそれぞ
れの正負信号Ａ０もしくは反転Ａ０とＡ１もしくは反転
Ａ１を入力としたＮＯＲデコーダ回路ＤＥＣ１が４台あ
り、その出力Ｘ１〜Ｘ４がレジスタＲＧにそれぞれ入力
される。このＲＧを制御するＥＫは第１の従来例と同様
に外部アドレス入力信号Ｅとクロック同期信号ＫとのＡ
ＮＤ論理ＥＫＢで発生する。ＲＧの出力Ｅ１〜Ｅ４はマ
ルチプレクサＭＵＸを通って内部回路にＢ１〜Ｂ４とし
て出力される、と同時にＫを制御信号とする第２のレジ
スタ回路ＲＧ１に入力され、これらの出力Ｂ１Ｒ〜Ｂ４
Ｒはそれぞれ別のパスのＭＵＸの入力にもどる。例えば
Ｅ２を入力とするＭＵＸはその他にＢ１ＲとＢ３Ｒの２
本を入力として持っており、それらの切り替え信号束Ｂ
ＣはＦＢ，ＲＢ，ＥＢから成っている。ＢＣ発生信号Ｂ
ＣＣ２は、Ｅ１とＥ２のＯＲ論理出力であるＦＢと、Ｅ
２とＥ４のＯＲ論理出力であるＲＢと、Ｅと同一論理の
ＥＢにより構成されている。
来の回路例を図４に示す。Ａｄｄ０とＡｄｄ１のそれぞ
れの正負信号Ａ０もしくは反転Ａ０とＡ１もしくは反転
Ａ１を入力としたＮＯＲデコーダ回路ＤＥＣ１が４台あ
り、その出力Ｘ１〜Ｘ４がレジスタＲＧにそれぞれ入力
される。このＲＧを制御するＥＫは第１の従来例と同様
に外部アドレス入力信号Ｅとクロック同期信号ＫとのＡ
ＮＤ論理ＥＫＢで発生する。ＲＧの出力Ｅ１〜Ｅ４はマ
ルチプレクサＭＵＸを通って内部回路にＢ１〜Ｂ４とし
て出力される、と同時にＫを制御信号とする第２のレジ
スタ回路ＲＧ１に入力され、これらの出力Ｂ１Ｒ〜Ｂ４
Ｒはそれぞれ別のパスのＭＵＸの入力にもどる。例えば
Ｅ２を入力とするＭＵＸはその他にＢ１ＲとＢ３Ｒの２
本を入力として持っており、それらの切り替え信号束Ｂ
ＣはＦＢ，ＲＢ，ＥＢから成っている。ＢＣ発生信号Ｂ
ＣＣ２は、Ｅ１とＥ２のＯＲ論理出力であるＦＢと、Ｅ
２とＥ４のＯＲ論理出力であるＲＢと、Ｅと同一論理の
ＥＢにより構成されている。
【００１０】この回路の動作を説明する。２本のアドレ
スに対応したデコード信号出力Ｘ１〜Ｘ４の内１本がハ
イとなり選択され、他はロウで非選択の状態でＲＧに入
力される。例えばＸ１が選択され、外部アドレス取り込
み時でＥがハイとなると、ＣＬＫの立ち上がりエッジに
同期して、ＥＫ信号がＲＧに入力されレジスタとしてＸ
１〜Ｘ４のデータを取り込む。同時にＥ１〜Ｅ４に出力
されるが、ＥＢがハイなので、Ｅ１の信号をそのままＢ
１に出すようにＭＵＸは切り替わる。Ｂ１は次段デコー
ダなどの内部メモリ回路に信号を伝える。次にバースト
モードに入るとＥがロウになり、ＥＫはロウ固定で動か
ないので入力レジスタデータであるＥ１〜Ｅ４は固定と
なる。Ｅ１が選択されてハイなのでＦＢがハイに、ＲＢ
やＥＢはロウとなりＭＵＸは、隣のパスからのフィード
バック信号（Ｅ１の場合はＢ４Ｒ）に選択を切り替え
る。クロックＫにより前サイクルでのＢ１〜Ｂ４のデー
タはバーストカウンター用レジスタＲＧ１に取り込ま
れ、同時にＢ１Ｒ〜Ｂ４Ｒに出力されるので、この信号
が隣のパスのＭＵＸを介してＢ１〜Ｂ４に出力される。
外部アドレス取り込みの初期状態がＥ１もしくはＥ２選
択の場合は、Ｂ１信号がＢ２に、Ｂ２信号がＢ３へと順
方向にシフトするようにＦＢ信号でＭＵＸを切り替え
る。また、外部アドレス取り込みの初期状態がＥ２もし
くはＥ４選択の場合は、Ｂ１信号はＢ４へ、Ｂ２信号が
Ｂ１へと逆方向にシフトするようにＲＢ信号でＭＵＸを
切り替える。このバーストモードでのシフトシーケンス
は、図３のように順回りと逆回りで表され、表２で示し
たバーストカウンターのシーケンスを要求通り実現して
いる。
スに対応したデコード信号出力Ｘ１〜Ｘ４の内１本がハ
イとなり選択され、他はロウで非選択の状態でＲＧに入
力される。例えばＸ１が選択され、外部アドレス取り込
み時でＥがハイとなると、ＣＬＫの立ち上がりエッジに
同期して、ＥＫ信号がＲＧに入力されレジスタとしてＸ
１〜Ｘ４のデータを取り込む。同時にＥ１〜Ｅ４に出力
されるが、ＥＢがハイなので、Ｅ１の信号をそのままＢ
１に出すようにＭＵＸは切り替わる。Ｂ１は次段デコー
ダなどの内部メモリ回路に信号を伝える。次にバースト
モードに入るとＥがロウになり、ＥＫはロウ固定で動か
ないので入力レジスタデータであるＥ１〜Ｅ４は固定と
なる。Ｅ１が選択されてハイなのでＦＢがハイに、ＲＢ
やＥＢはロウとなりＭＵＸは、隣のパスからのフィード
バック信号（Ｅ１の場合はＢ４Ｒ）に選択を切り替え
る。クロックＫにより前サイクルでのＢ１〜Ｂ４のデー
タはバーストカウンター用レジスタＲＧ１に取り込ま
れ、同時にＢ１Ｒ〜Ｂ４Ｒに出力されるので、この信号
が隣のパスのＭＵＸを介してＢ１〜Ｂ４に出力される。
外部アドレス取り込みの初期状態がＥ１もしくはＥ２選
択の場合は、Ｂ１信号がＢ２に、Ｂ２信号がＢ３へと順
方向にシフトするようにＦＢ信号でＭＵＸを切り替え
る。また、外部アドレス取り込みの初期状態がＥ２もし
くはＥ４選択の場合は、Ｂ１信号はＢ４へ、Ｂ２信号が
Ｂ１へと逆方向にシフトするようにＲＢ信号でＭＵＸを
切り替える。このバーストモードでのシフトシーケンス
は、図３のように順回りと逆回りで表され、表２で示し
たバーストカウンターのシーケンスを要求通り実現して
いる。
【００１１】
【発明が解決しようとする課題】説明してきた第１の従
来例の回路は、入力レジスタＲＧの後にバーストカウン
ター用のＭＵＸを設け、更にその後にデコーダを通して
Ｂ１〜Ｂ４として出力する。外部クロックに同期して内
部が動き出すこのような同期式メモリの場合は、Ｋから
Ｂ１〜Ｂ４までのパスを高速にする必要があるが、この
例ではＲＧの後にＭＵＸやデコーダが入るためにその部
分での遅延時間が遅れとなって見えてきてしまう。これ
を改善したのが第２の従来例で、デコーダの部分を入力
レジスタの前に移動し、ＲＧ出力後はＭＵＸを通しての
み出力されるようにしたのでデコーダ遅延分は高速化さ
れることになる。しかしながら、ＲＧ出力のＥ１〜Ｅ４
のデータによりレジスタの順回り、逆回りを制御しなけ
ればならないので、制御回路ＢＣＣ２への信号引き回し
が負荷として増してしまう。更に、ＭＵＸ部分での遅延
は残っている。また、バーストデータを蓄えるレジスタ
ＲＧ１が４本のパスにそれぞれ必要となり、回路規模も
非常に大きくなってしまう。
来例の回路は、入力レジスタＲＧの後にバーストカウン
ター用のＭＵＸを設け、更にその後にデコーダを通して
Ｂ１〜Ｂ４として出力する。外部クロックに同期して内
部が動き出すこのような同期式メモリの場合は、Ｋから
Ｂ１〜Ｂ４までのパスを高速にする必要があるが、この
例ではＲＧの後にＭＵＸやデコーダが入るためにその部
分での遅延時間が遅れとなって見えてきてしまう。これ
を改善したのが第２の従来例で、デコーダの部分を入力
レジスタの前に移動し、ＲＧ出力後はＭＵＸを通しての
み出力されるようにしたのでデコーダ遅延分は高速化さ
れることになる。しかしながら、ＲＧ出力のＥ１〜Ｅ４
のデータによりレジスタの順回り、逆回りを制御しなけ
ればならないので、制御回路ＢＣＣ２への信号引き回し
が負荷として増してしまう。更に、ＭＵＸ部分での遅延
は残っている。また、バーストデータを蓄えるレジスタ
ＲＧ１が４本のパスにそれぞれ必要となり、回路規模も
非常に大きくなってしまう。
【００１２】もう一つの高速化を阻害する問題点は、入
力レジスタへ入る信号ＥＫを発生する論理バッファＥＫ
Ｂが必要なので、外部アドレス取り込み時にはこの部分
での遅れも発生し、これは第１、第２の従来例に共通す
る問題点である。
力レジスタへ入る信号ＥＫを発生する論理バッファＥＫ
Ｂが必要なので、外部アドレス取り込み時にはこの部分
での遅れも発生し、これは第１、第２の従来例に共通す
る問題点である。
【００１３】
【課題を解決するための手段】本発明は上記の問題を解
決するために、入力レジスタの出力が直接内部回路へ出
力されるように、デコーダ回路に加えてバーストカウン
ター用のＭＵＸ回路をレジスタの前に移動する。更に、
バーストカウンター用レジスタを省略し、入力レジスタ
にその役割を兼ねさせて素子数を削減する。また、この
入力レジスタに入るクロック信号は内部クロック信号を
直接入力するようにし、論理バッファを省略する。この
ようにクロックから出力までの回路段数を徹底して少な
くする。
決するために、入力レジスタの出力が直接内部回路へ出
力されるように、デコーダ回路に加えてバーストカウン
ター用のＭＵＸ回路をレジスタの前に移動する。更に、
バーストカウンター用レジスタを省略し、入力レジスタ
にその役割を兼ねさせて素子数を削減する。また、この
入力レジスタに入るクロック信号は内部クロック信号を
直接入力するようにし、論理バッファを省略する。この
ようにクロックから出力までの回路段数を徹底して少な
くする。
【００１４】入力レジスタをバーストカウンターとして
も動作させるために、その制御回路内にデコードされる
前のアドレス入力信号の一部を入力として受け、順回
り、逆回りを判断させる論理回路と、その外部アドレス
として取り込んだデータを保持するレジスタ回路を設け
る。
も動作させるために、その制御回路内にデコードされる
前のアドレス入力信号の一部を入力として受け、順回
り、逆回りを判断させる論理回路と、その外部アドレス
として取り込んだデータを保持するレジスタ回路を設け
る。
【００１５】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１６】まず第１の実施の形態を図１を用いて説明
する。Ａｄｄ０とＡｄｄ１のそれぞれの正負信号Ａ０，
反転Ａ０とＡ１，反転Ａ１を入力としたＮＯＲ論理回路
ＤＥＣ１が４台あり、その出力Ｘ１〜Ｘ４がそれぞれの
マルチプレクサＭＵＸに入力され、その出力Ｍ１〜Ｍ４
がレジスタＲＧに入力され、その出力Ｂ１〜Ｂ４が内部
メモリ回路に伝達される。ここで、ＲＧを制御するの
は、外部クロックと同期した内部クロック信号Ｋであ
る。ＭＵＸへの３本のデータ入力は例えばＢ１パスの場
合、デコーダからのＸ１の他にＢ４およびＢ２出力から
バッファを介したＢ４ＲおよびＢ２Ｒ信号のフィードバ
ックパスから構成されている。この３種類の入力データ
の切り替え信号群はＢＣであり、これはＦＢ，ＲＢ，Ｅ
Ｂの３本の信号から成り立っている。ＢＣを発生する制
御回路がＢＣＣ１であり、これは、デコードされる前の
アドレス信号Ａ０を取り込むレジスタ、それを制御する
クロック信号ＥＫを発生するＫとＥを入力としたＡＮＤ
論理バッファ回路、このレジスタの反転信号ＦＢおよび
同相信号ＲＢを出力するためのバッファ回路、また、外
部アドレス取り込み信号Ｅを同相信号ＥＢとして出力す
るバッファ回路から構成される。
する。Ａｄｄ０とＡｄｄ１のそれぞれの正負信号Ａ０，
反転Ａ０とＡ１，反転Ａ１を入力としたＮＯＲ論理回路
ＤＥＣ１が４台あり、その出力Ｘ１〜Ｘ４がそれぞれの
マルチプレクサＭＵＸに入力され、その出力Ｍ１〜Ｍ４
がレジスタＲＧに入力され、その出力Ｂ１〜Ｂ４が内部
メモリ回路に伝達される。ここで、ＲＧを制御するの
は、外部クロックと同期した内部クロック信号Ｋであ
る。ＭＵＸへの３本のデータ入力は例えばＢ１パスの場
合、デコーダからのＸ１の他にＢ４およびＢ２出力から
バッファを介したＢ４ＲおよびＢ２Ｒ信号のフィードバ
ックパスから構成されている。この３種類の入力データ
の切り替え信号群はＢＣであり、これはＦＢ，ＲＢ，Ｅ
Ｂの３本の信号から成り立っている。ＢＣを発生する制
御回路がＢＣＣ１であり、これは、デコードされる前の
アドレス信号Ａ０を取り込むレジスタ、それを制御する
クロック信号ＥＫを発生するＫとＥを入力としたＡＮＤ
論理バッファ回路、このレジスタの反転信号ＦＢおよび
同相信号ＲＢを出力するためのバッファ回路、また、外
部アドレス取り込み信号Ｅを同相信号ＥＢとして出力す
るバッファ回路から構成される。
【００１７】次に動作について説明する。２本のアドレ
スに対応したデコード信号出力Ｘ１〜Ｘ４の内１本がハ
イとなり選択され、他はロウで非選択の状態でＭＵＸに
入力される。例えば、Ａｄｄ０とＡｄｄ１が共にロウで
Ｘ１が選択され、外部アドレス取り込み時でＥがハイと
なると、ＢＣＣ１内でＫの立ち上がりエッジに同期して
ＥＫ信号が発生しＲＧに入力されレジスタにＡ０信号を
取り込む。Ｅがハイになった時点でＥＢがハイになるの
で、それを受けたＭＵＸはその切り替え制御をＸ１〜Ｘ
４を選択してＭ１〜Ｍ４に出力するパスにする。Ｍ１〜
Ｍ４を入力とするＲＧは、Ｋのクロックエッジでデータ
を取り込み、Ｂ１〜Ｂ４に出力する。次のサイクルでバ
ーストモードに入るとＥがロウになり、ＥＫはロウ固定
で動かないのでＢＣＣ１内でのレジスタ内には、前サイ
クルである外部アドレス取り込み時のＡ０データが保持
されている。Ｅがロウの場合、ＦＢもしくはＲＢのどち
らかハイの方の信号に従い、ＭＵＸ内ではＢ１Ｒ〜Ｂ４
Ｒのフィードバックデータを選択してＭ１〜Ｍ４に出力
するパスが形成される。例えば、Ｍ１を発生するＭＵＸ
では、ＦＢがハイの場合には、Ｂ４Ｒ信号がＭ１に、Ｂ
１Ｒ信号がＭ２へと順方向にシフトするようにＭＵＸが
切り替わる。また、ＲＢがハイの場合には、Ｂ２Ｒ信号
がＭ１へ、Ｂ３Ｒ信号がＭ２へと逆方向にシフトするよ
うにＭＵＸを切り替える。つまり、バーストシーケンス
の順回り、逆回りの選択は、最下位ベースアドレスであ
るＡ０がロウかハイかで決まることになる。このことは
表２のバーストカウンターのデコードシーケンスから明
確であり、この規則性を利用してバースト制御回路を構
成したのが本実施の形態である。
スに対応したデコード信号出力Ｘ１〜Ｘ４の内１本がハ
イとなり選択され、他はロウで非選択の状態でＭＵＸに
入力される。例えば、Ａｄｄ０とＡｄｄ１が共にロウで
Ｘ１が選択され、外部アドレス取り込み時でＥがハイと
なると、ＢＣＣ１内でＫの立ち上がりエッジに同期して
ＥＫ信号が発生しＲＧに入力されレジスタにＡ０信号を
取り込む。Ｅがハイになった時点でＥＢがハイになるの
で、それを受けたＭＵＸはその切り替え制御をＸ１〜Ｘ
４を選択してＭ１〜Ｍ４に出力するパスにする。Ｍ１〜
Ｍ４を入力とするＲＧは、Ｋのクロックエッジでデータ
を取り込み、Ｂ１〜Ｂ４に出力する。次のサイクルでバ
ーストモードに入るとＥがロウになり、ＥＫはロウ固定
で動かないのでＢＣＣ１内でのレジスタ内には、前サイ
クルである外部アドレス取り込み時のＡ０データが保持
されている。Ｅがロウの場合、ＦＢもしくはＲＢのどち
らかハイの方の信号に従い、ＭＵＸ内ではＢ１Ｒ〜Ｂ４
Ｒのフィードバックデータを選択してＭ１〜Ｍ４に出力
するパスが形成される。例えば、Ｍ１を発生するＭＵＸ
では、ＦＢがハイの場合には、Ｂ４Ｒ信号がＭ１に、Ｂ
１Ｒ信号がＭ２へと順方向にシフトするようにＭＵＸが
切り替わる。また、ＲＢがハイの場合には、Ｂ２Ｒ信号
がＭ１へ、Ｂ３Ｒ信号がＭ２へと逆方向にシフトするよ
うにＭＵＸを切り替える。つまり、バーストシーケンス
の順回り、逆回りの選択は、最下位ベースアドレスであ
るＡ０がロウかハイかで決まることになる。このことは
表２のバーストカウンターのデコードシーケンスから明
確であり、この規則性を利用してバースト制御回路を構
成したのが本実施の形態である。
【００１８】本実施の形態を構成する回路ブロックであ
るレジスタＲＧとマルチプレクサＭＵＸの一例を詳細に
説明する。レジスタ回路を図５に示す。入力信号ＩＮが
ｐＭＯＳ（ｐ型ＭＯＳトランジスタ）Ｍ１とｎＭＯＳ
（ｎ型ＭＯＳトランジスタ）Ｍ２のソース端子に接続さ
れ、それぞれのゲートは制御信号ＣＬＫとその逆相信号
ＣＬＫＢが入力され、Ｍ１とＭ２のドレイン端子は接続
され次段インバータＩＮＶ２に入力される。ＩＮＶ２の
出力はＩＮＶ３に入力され、この出力がｎＭＯＳ・Ｍ３
とｐＭＯＳ・Ｍ４から成る第２のトランスファ回路を介
してＩＮＶ２の入力に接続されている。この時のそれぞ
れのゲートにはＣＬＫとＣＬＫＢが入力されている。Ｉ
ＮからＩＮＶ２の出力まででラッチ回路を構成してお
り、同様の回路がＭ５〜Ｍ８およびＩＮＶ４，５により
構成され、ＩＮＶ２の出力を次段入力とし、ＩＮＶ４の
出力をレジスタの出力であるＯＵＴとしている。前半の
ラッチ回路をマスターラッチ、後半のラッチ回路をスレ
ーブラッチと呼ぶが、スレーブラッチのトランスファ回
路Ｍ５〜Ｍ８に入力される信号ＣＬＫとＣＬＫＢの論理
が逆になる点以外は、マスターラッチと論理上同一であ
る。この回路は、ＣＬＫがロウからハイになる（ＣＬＫ
Ｂはハイからロウになる）切り替わりエッジで入力デー
タをマスターラッチがラッチを掛けて取り込み、そのデ
ータをスレーブラッチがスルーにすることで出力する。
スレーブラッチはこの時までにラッチしていた前サイク
ルのデータをこの時点で初めて切り替える。ＣＬＫエッ
ジがハイからロウになる場合は、マスター側データをス
レーブ側がラッチするだけなのでレジスタ出力は変化し
ない。
るレジスタＲＧとマルチプレクサＭＵＸの一例を詳細に
説明する。レジスタ回路を図５に示す。入力信号ＩＮが
ｐＭＯＳ（ｐ型ＭＯＳトランジスタ）Ｍ１とｎＭＯＳ
（ｎ型ＭＯＳトランジスタ）Ｍ２のソース端子に接続さ
れ、それぞれのゲートは制御信号ＣＬＫとその逆相信号
ＣＬＫＢが入力され、Ｍ１とＭ２のドレイン端子は接続
され次段インバータＩＮＶ２に入力される。ＩＮＶ２の
出力はＩＮＶ３に入力され、この出力がｎＭＯＳ・Ｍ３
とｐＭＯＳ・Ｍ４から成る第２のトランスファ回路を介
してＩＮＶ２の入力に接続されている。この時のそれぞ
れのゲートにはＣＬＫとＣＬＫＢが入力されている。Ｉ
ＮからＩＮＶ２の出力まででラッチ回路を構成してお
り、同様の回路がＭ５〜Ｍ８およびＩＮＶ４，５により
構成され、ＩＮＶ２の出力を次段入力とし、ＩＮＶ４の
出力をレジスタの出力であるＯＵＴとしている。前半の
ラッチ回路をマスターラッチ、後半のラッチ回路をスレ
ーブラッチと呼ぶが、スレーブラッチのトランスファ回
路Ｍ５〜Ｍ８に入力される信号ＣＬＫとＣＬＫＢの論理
が逆になる点以外は、マスターラッチと論理上同一であ
る。この回路は、ＣＬＫがロウからハイになる（ＣＬＫ
Ｂはハイからロウになる）切り替わりエッジで入力デー
タをマスターラッチがラッチを掛けて取り込み、そのデ
ータをスレーブラッチがスルーにすることで出力する。
スレーブラッチはこの時までにラッチしていた前サイク
ルのデータをこの時点で初めて切り替える。ＣＬＫエッ
ジがハイからロウになる場合は、マスター側データをス
レーブ側がラッチするだけなのでレジスタ出力は変化し
ない。
【００１９】マルチプレクサ回路を図６に示す。Ｘ１を
入力とするインバータＩＮＶ６の出力にｎＭＯＳ・Ｍ１
５とｐＭＯＳ・Ｍ１６が並列接続でトランスファ回路を
構成し、それぞれのゲートにはＥＢとその逆相信号が入
力され、出力はＩＮＶ８に入力され、この出力がＭＵＸ
の出力Ｍ１となっている。このトランスファ回路と同様
にｐＭＯＳ・Ｍ１８とｎＭＯＳ・Ｍ１７を並列接続し、
ゲートにそれぞれＥＢとその逆相信号を入れて、ＩＮＶ
７の出力とＩＮＶ８の入力間に配置する。Ｂ４Ｒ入力に
は、ｎＭＯＳ・Ｍ１１およびｐＭＯＳ・Ｍ１２のトラン
スファを設け、ゲート入力としてＦＢおよびその逆相信
号を入れ、出力をＩＮＶ７に入力接続する。同様に、Ｂ
２Ｒ入力には、ｎＭＯＳ・Ｍ１３およびｐＭＯＳ・Ｍ１
４のトランスファを設け、ゲート入力としてＲＢおよび
その逆相信号を入れ、出力をＩＮＶ７に入力接続する。
この回路はＥＢがハイの時、Ｍ１５，１６がオンし、Ｘ
１の信号をＩＮＶ６，８を介してＭ１に出力する。ＥＢ
がロウの時は、Ｍ１７，１８がオンするのでＩＮＶ７，
８を介してＭ１に出力されるがＦＢとＲＢにより前段の
パスが異なる。ＦＢがハイの時は、Ｍ１１，１２がオン
するためＢ４Ｒ信号がＭ１に出力され、ＲＢがハイの時
は、Ｍ１３，Ｍ１４がオンするためＢ２Ｒ信号がＭ１に
出力される。
入力とするインバータＩＮＶ６の出力にｎＭＯＳ・Ｍ１
５とｐＭＯＳ・Ｍ１６が並列接続でトランスファ回路を
構成し、それぞれのゲートにはＥＢとその逆相信号が入
力され、出力はＩＮＶ８に入力され、この出力がＭＵＸ
の出力Ｍ１となっている。このトランスファ回路と同様
にｐＭＯＳ・Ｍ１８とｎＭＯＳ・Ｍ１７を並列接続し、
ゲートにそれぞれＥＢとその逆相信号を入れて、ＩＮＶ
７の出力とＩＮＶ８の入力間に配置する。Ｂ４Ｒ入力に
は、ｎＭＯＳ・Ｍ１１およびｐＭＯＳ・Ｍ１２のトラン
スファを設け、ゲート入力としてＦＢおよびその逆相信
号を入れ、出力をＩＮＶ７に入力接続する。同様に、Ｂ
２Ｒ入力には、ｎＭＯＳ・Ｍ１３およびｐＭＯＳ・Ｍ１
４のトランスファを設け、ゲート入力としてＲＢおよび
その逆相信号を入れ、出力をＩＮＶ７に入力接続する。
この回路はＥＢがハイの時、Ｍ１５，１６がオンし、Ｘ
１の信号をＩＮＶ６，８を介してＭ１に出力する。ＥＢ
がロウの時は、Ｍ１７，１８がオンするのでＩＮＶ７，
８を介してＭ１に出力されるがＦＢとＲＢにより前段の
パスが異なる。ＦＢがハイの時は、Ｍ１１，１２がオン
するためＢ４Ｒ信号がＭ１に出力され、ＲＢがハイの時
は、Ｍ１３，Ｍ１４がオンするためＢ２Ｒ信号がＭ１に
出力される。
【００２０】このバーストカウンター回路と第２の従来
回路例とで、入力Ｋから出力Ｂ１〜Ｂ４までの遅延時間
を、論理ゲート段数で比較する。この時、レジスタ回路
およびマルチプレクサ回路は図５および図６に示す回路
と同一とし、トランスファ回路も論理ゲート１段として
計算する。従来例が、外部アドレス入力時にＥＫＢで２
段、ＲＧで２段、ＭＵＸで３段となり、合計７段にな
る。ＭＵＸ内のインバータ２段（ＩＮＶ６，ＩＮＶ８）
は論理的には省略可能だが、ＲＧ出力Ｅ１〜Ｅ４にはＢ
ＣＣ２への信号伝達用に負荷がつくため、ＭＵＸをトラ
ンスファ回路のみにし、Ｂ１〜Ｂ４の出力負荷を合わせ
てＲＧ出力が駆動するのは重すぎる。従って、インバー
タをバッファとして投入せざるを得ない。バースト動作
時は、ＲＧ１で２段、ＭＵＸで４段となり合計６段と少
なくなるが、外部アドレス入力時のパスが速度リミット
することは明らかである。これに対し、本実施の形態で
は、外部アドレス入力時でもバースト動作時でも共通
で、ＲＧの２段のみとなる。これにより遅延時間は約半
分に短縮される。同時に、レジスタ回路個数で見ると８
個から５個に削減されておりレイアウト占有面積の削減
にも効果がある。また、ＭＵＸがＲＧの前段に来るた
め、Ａｄｄ入力からＲＧ入力までのパスが長くなり、遅
延時間を増す可能性があるが、ＲＧに入るＫに対するセ
ットアップ時間内に入っていれば問題とならない。ＢＣ
Ｃ１に入力されるアドレス信号もＡ０の１本のみで実現
できるので負荷が増えることの影響は非常に小さくでき
る。
回路例とで、入力Ｋから出力Ｂ１〜Ｂ４までの遅延時間
を、論理ゲート段数で比較する。この時、レジスタ回路
およびマルチプレクサ回路は図５および図６に示す回路
と同一とし、トランスファ回路も論理ゲート１段として
計算する。従来例が、外部アドレス入力時にＥＫＢで２
段、ＲＧで２段、ＭＵＸで３段となり、合計７段にな
る。ＭＵＸ内のインバータ２段（ＩＮＶ６，ＩＮＶ８）
は論理的には省略可能だが、ＲＧ出力Ｅ１〜Ｅ４にはＢ
ＣＣ２への信号伝達用に負荷がつくため、ＭＵＸをトラ
ンスファ回路のみにし、Ｂ１〜Ｂ４の出力負荷を合わせ
てＲＧ出力が駆動するのは重すぎる。従って、インバー
タをバッファとして投入せざるを得ない。バースト動作
時は、ＲＧ１で２段、ＭＵＸで４段となり合計６段と少
なくなるが、外部アドレス入力時のパスが速度リミット
することは明らかである。これに対し、本実施の形態で
は、外部アドレス入力時でもバースト動作時でも共通
で、ＲＧの２段のみとなる。これにより遅延時間は約半
分に短縮される。同時に、レジスタ回路個数で見ると８
個から５個に削減されておりレイアウト占有面積の削減
にも効果がある。また、ＭＵＸがＲＧの前段に来るた
め、Ａｄｄ入力からＲＧ入力までのパスが長くなり、遅
延時間を増す可能性があるが、ＲＧに入るＫに対するセ
ットアップ時間内に入っていれば問題とならない。ＢＣ
Ｃ１に入力されるアドレス信号もＡ０の１本のみで実現
できるので負荷が増えることの影響は非常に小さくでき
る。
【００２１】次に第２の実施の形態を図７を用いて説明
する。本実施の形態は、第１の実施の形態に対し、バー
スト制御回路およびマルチプレクサ回路を簡略化してい
る。尚、図７において、回路構成的に第１の実施の形態
と同一の部分は省略する。
する。本実施の形態は、第１の実施の形態に対し、バー
スト制御回路およびマルチプレクサ回路を簡略化してい
る。尚、図７において、回路構成的に第１の実施の形態
と同一の部分は省略する。
【００２２】バースト制御回路ＢＣＣ３には、第１の実
施の形態におけるＦＢの発生部分しかない。マルチプレ
クサ回路ＭＵＸ１への制御信号は、ＢＣＣ３の出力であ
るＦＢと外部アドレス取り込み信号Ｅが直接入力され
る。ＦＢとその逆相信号をゲートに入力したｎＭＯＳ・
Ｍ２１とｐＭＯＳ・Ｍ２２をトランスファ回路にして順
回り時の隣のレジスタからのフィードバックＢ４Ｒを入
力する。同様にＦＢとその逆相信号をゲートに入力した
ｐＭＯＳ・Ｍ２４とＭＭＯＳ・Ｍ２３をトランスファ回
路にして逆回り時の隣のレジスタからのフィードバック
Ｂ２Ｒを入力する。これら２組のトランスファ回路の出
力を接続して第１段目の出力とする。この出力と、デコ
ーダからの出力Ｘ１を入力とした同様の２組のトランス
ファ回路で構成し、ゲート信号にはＥを入力し、それぞ
れの出力を接続して出力Ｍ１とした。
施の形態におけるＦＢの発生部分しかない。マルチプレ
クサ回路ＭＵＸ１への制御信号は、ＢＣＣ３の出力であ
るＦＢと外部アドレス取り込み信号Ｅが直接入力され
る。ＦＢとその逆相信号をゲートに入力したｎＭＯＳ・
Ｍ２１とｐＭＯＳ・Ｍ２２をトランスファ回路にして順
回り時の隣のレジスタからのフィードバックＢ４Ｒを入
力する。同様にＦＢとその逆相信号をゲートに入力した
ｐＭＯＳ・Ｍ２４とＭＭＯＳ・Ｍ２３をトランスファ回
路にして逆回り時の隣のレジスタからのフィードバック
Ｂ２Ｒを入力する。これら２組のトランスファ回路の出
力を接続して第１段目の出力とする。この出力と、デコ
ーダからの出力Ｘ１を入力とした同様の２組のトランス
ファ回路で構成し、ゲート信号にはＥを入力し、それぞ
れの出力を接続して出力Ｍ１とした。
【００２３】回路動作を説明する。外部アドレス取り込
み時にはＥがハイなので、Ｍ２５とＭ２６がオンし、Ｍ
２７とＭ２８はオフになるので、Ｘ１入力がこのトラン
スファ回路を介して出力に伝わる。バーストモード時に
はＥがロウなので、Ｘ１側のパスはオフとなり、Ｂ４Ｒ
もしくはＢ２Ｒ側のパスがオンとなる。同様なトランス
ファ回路の切り替えはＦＢ信号でもなされるので、ＦＢ
がハイの時はＢ４Ｒが２段のトランスファを介して出力
に信号が伝達される。ＦＢがロウの時はＢ２Ｒが出力さ
れる。マルチプレクサ内にバッファ回路としてインバー
タが挿入されていない。これはＭＵＸ１の出力はレジス
タのみに入力されるので負荷が軽い為である。従来例の
様に出力であるＢ１〜Ｂ４を駆動する場合、大きな次段
回路や長配線が接続される場合が多く、トランスファ形
式の回路のみでは波形が大きく鈍り、遅延時間を遅らせ
る。同時にＭＵＸ１出力のＭ１端子の負荷が軽いこと
は、トランスファ回路を形成するスイッチトランジスタ
のサイズを小さくする事が可能となる。これにより信号
Ｅを直接ＭＵＸ１に入れることが可能となり、また、Ｆ
Ｂ信号一本のみでＢ４Ｒ／Ｂ２Ｒ切り替え用のトランス
ファ回路を選択動作させることが可能となる。
み時にはＥがハイなので、Ｍ２５とＭ２６がオンし、Ｍ
２７とＭ２８はオフになるので、Ｘ１入力がこのトラン
スファ回路を介して出力に伝わる。バーストモード時に
はＥがロウなので、Ｘ１側のパスはオフとなり、Ｂ４Ｒ
もしくはＢ２Ｒ側のパスがオンとなる。同様なトランス
ファ回路の切り替えはＦＢ信号でもなされるので、ＦＢ
がハイの時はＢ４Ｒが２段のトランスファを介して出力
に信号が伝達される。ＦＢがロウの時はＢ２Ｒが出力さ
れる。マルチプレクサ内にバッファ回路としてインバー
タが挿入されていない。これはＭＵＸ１の出力はレジス
タのみに入力されるので負荷が軽い為である。従来例の
様に出力であるＢ１〜Ｂ４を駆動する場合、大きな次段
回路や長配線が接続される場合が多く、トランスファ形
式の回路のみでは波形が大きく鈍り、遅延時間を遅らせ
る。同時にＭＵＸ１出力のＭ１端子の負荷が軽いこと
は、トランスファ回路を形成するスイッチトランジスタ
のサイズを小さくする事が可能となる。これにより信号
Ｅを直接ＭＵＸ１に入れることが可能となり、また、Ｆ
Ｂ信号一本のみでＢ４Ｒ／Ｂ２Ｒ切り替え用のトランス
ファ回路を選択動作させることが可能となる。
【００２４】次に第３の実施の実施の形態を図８を用い
て説明する。本実施の形態では、第１の実施の形態に対
し、マルチプレクサ回路のトランスファ回路を直列に２
段接続することを無くし、１段のみで構成できるように
した。バースト制御回路ＢＣＣ４のＡ０データを取り込
むレジスタの出力とその反転信号をそれぞれ入力とする
２台のＮＯＲ論理回路を設け、それぞれの出力をＦＢ，
ＲＢとする。それぞれのＮＯＲ論理のもう一方の入力信
号は、外部アドレス取り込み制御信号Ｅであり、同時
に、このＥはＦＢ，ＲＢと共に制御信号としてマルチプ
レクサＭＵＸ２に入力される。Ｅとその反転信号をゲー
ト入力としたｎＭＯＳ・Ｍ３１とｐＭＯＳ・Ｍ３２をト
ランスファ回路として構成し、Ｘ１入力とＭ１出力との
間に接続している。同様に、ＦＢおよびＲＢをゲート制
御としたそれぞれのトランスファ回路をＢ４ＲおよびＢ
２Ｒを入力として接続し、出力はＭ１に全て共通接続し
ている。
て説明する。本実施の形態では、第１の実施の形態に対
し、マルチプレクサ回路のトランスファ回路を直列に２
段接続することを無くし、１段のみで構成できるように
した。バースト制御回路ＢＣＣ４のＡ０データを取り込
むレジスタの出力とその反転信号をそれぞれ入力とする
２台のＮＯＲ論理回路を設け、それぞれの出力をＦＢ，
ＲＢとする。それぞれのＮＯＲ論理のもう一方の入力信
号は、外部アドレス取り込み制御信号Ｅであり、同時
に、このＥはＦＢ，ＲＢと共に制御信号としてマルチプ
レクサＭＵＸ２に入力される。Ｅとその反転信号をゲー
ト入力としたｎＭＯＳ・Ｍ３１とｐＭＯＳ・Ｍ３２をト
ランスファ回路として構成し、Ｘ１入力とＭ１出力との
間に接続している。同様に、ＦＢおよびＲＢをゲート制
御としたそれぞれのトランスファ回路をＢ４ＲおよびＢ
２Ｒを入力として接続し、出力はＭ１に全て共通接続し
ている。
【００２５】動作について説明する。外部アドレス取り
込み時はＥがハイになりＸ１のデータを出力Ｍ１に伝達
する。この時、ＦＢ，ＲＢは両方ともロウなのでデータ
がぶつかることはありえない。バースト動作時には、Ｅ
はロウとなりＸ１からのパスは切れる。ここで、ＢＣＣ
４内のレジスタに保存されたＡ０のベースアドレスデー
タデータに基づきＦＢかＲＢのどちらか一方がハイにな
るので、Ｂ４ＲかＢ２Ｒのどちらかのデータが出力Ｍ１
に伝達される。Ｂ４ＲやＢ２Ｒからのマルチプレクサ内
のパスはトランスファスイッチ回路が１段のみであり、
このパスの速度改善に効果が有る。また、Ｅ，ＦＢ，Ｒ
Ｂのそれぞれの逆相信号をＭＵＸ２に供給するようにす
れば、ＭＵＸ２内のインバータ回路は不要になるので、
トランジスタ素子数６個のみで構成することも可能とな
る。
込み時はＥがハイになりＸ１のデータを出力Ｍ１に伝達
する。この時、ＦＢ，ＲＢは両方ともロウなのでデータ
がぶつかることはありえない。バースト動作時には、Ｅ
はロウとなりＸ１からのパスは切れる。ここで、ＢＣＣ
４内のレジスタに保存されたＡ０のベースアドレスデー
タデータに基づきＦＢかＲＢのどちらか一方がハイにな
るので、Ｂ４ＲかＢ２Ｒのどちらかのデータが出力Ｍ１
に伝達される。Ｂ４ＲやＢ２Ｒからのマルチプレクサ内
のパスはトランスファスイッチ回路が１段のみであり、
このパスの速度改善に効果が有る。また、Ｅ，ＦＢ，Ｒ
Ｂのそれぞれの逆相信号をＭＵＸ２に供給するようにす
れば、ＭＵＸ２内のインバータ回路は不要になるので、
トランジスタ素子数６個のみで構成することも可能とな
る。
【００２６】次にバーストアドレスを３ビットにした場
合の例を説明する。外部アドレス入力をベースとして、
バースト時には下位のＡｄｄ０，Ａｄｄ１，Ａｄｄ２の
アドレスを内部生成する。インターリーブモードでのシ
ーケンスを表３に示す。
合の例を説明する。外部アドレス入力をベースとして、
バースト時には下位のＡｄｄ０，Ａｄｄ１，Ａｄｄ２の
アドレスを内部生成する。インターリーブモードでのシ
ーケンスを表３に示す。
【００２７】
【表３】
【００２８】本発明の目的に従い、このバーストカウン
ター回路をＡｄｄ０〜２のデコード後に設置すると、バ
ースト時のデコードシーケンスは表４の様になる。バー
ストカウンター回路の選択信号Ｂ１〜８はこのような複
雑な順番で選択されることになる。２ビットバースト時
の順回り、逆回りに加えてＢ１〜４グループとＢ５〜８
グループを切り替える動作が入ってくるので、このシー
ケンスを決定している因子にはＡｄｄ０に加えてＡｄｄ
１があることがわかる。
ター回路をＡｄｄ０〜２のデコード後に設置すると、バ
ースト時のデコードシーケンスは表４の様になる。バー
ストカウンター回路の選択信号Ｂ１〜８はこのような複
雑な順番で選択されることになる。２ビットバースト時
の順回り、逆回りに加えてＢ１〜４グループとＢ５〜８
グループを切り替える動作が入ってくるので、このシー
ケンスを決定している因子にはＡｄｄ０に加えてＡｄｄ
１があることがわかる。
【００２９】
【表４】
【００３０】この表に基づき構成したバーストカウンタ
ー回路を第４の実施の形態として図９に示す。Ａｄｄ０
〜２のそれぞれの正負信号Ａ０〜２もしくは反転Ａ０〜
２を入力としたデコーダ回路の出力Ｘ１〜Ｘ８がそれぞ
れのマルチプレクサＭＵＸ３に入力され、それぞれの出
力がレジスタＲＧに入力され、その出力Ｂ１〜Ｂ８が内
部メモリ回路に伝達される。ここで、ＲＧを制御するの
は、外部クロックと同期した内部クロック信号Ｋであ
る。ＭＵＸ３への５本のデータ入力は例えばＢ１パスの
場合、デコーダからのＸ１の他にＢ８，Ｂ４，Ｂ２、Ｂ
２出力からバッファを介したＢ８Ｒ，Ｂ４Ｒ，Ｂ２Ｒ、
Ｂ２Ｒ信号のフィードバックパスから構成されている。
この５種類のデータの切り替え信号はＢＣであり、これ
はＦＢ１，ＦＢ２，ＲＢ１，ＲＢ２，ＥＢの５本の信号
から成り立っている。第１の実施の形態で説明してきた
３種類のデータを３本の制御信号で切り替えるマルチプ
レクサ回路と同様の考えで構成することができる。ＢＣ
を発生する制御回路がＢＣＣ５であり、デコードされる
前のアドレス信号Ａ０およびＡ１を取り込むそれぞれの
レジスタとそれを制御するクロック信号ＥＫを発生する
ＫとＥを入力としたＡＮＤ論理バッファ回路を有する。
そして、これらレジスタの出力およびその反転信号を入
力としたＮＯＲデコード論理回路を４台設け、その出力
をＦＢ１，ＦＢ２，ＲＢ１，ＲＢ２とする。Ｅは外部ア
ドレス取り込み信号であり、バッファを介して同相信号
ＥＢとしてＢＣＣ５から出力される。
ー回路を第４の実施の形態として図９に示す。Ａｄｄ０
〜２のそれぞれの正負信号Ａ０〜２もしくは反転Ａ０〜
２を入力としたデコーダ回路の出力Ｘ１〜Ｘ８がそれぞ
れのマルチプレクサＭＵＸ３に入力され、それぞれの出
力がレジスタＲＧに入力され、その出力Ｂ１〜Ｂ８が内
部メモリ回路に伝達される。ここで、ＲＧを制御するの
は、外部クロックと同期した内部クロック信号Ｋであ
る。ＭＵＸ３への５本のデータ入力は例えばＢ１パスの
場合、デコーダからのＸ１の他にＢ８，Ｂ４，Ｂ２、Ｂ
２出力からバッファを介したＢ８Ｒ，Ｂ４Ｒ，Ｂ２Ｒ、
Ｂ２Ｒ信号のフィードバックパスから構成されている。
この５種類のデータの切り替え信号はＢＣであり、これ
はＦＢ１，ＦＢ２，ＲＢ１，ＲＢ２，ＥＢの５本の信号
から成り立っている。第１の実施の形態で説明してきた
３種類のデータを３本の制御信号で切り替えるマルチプ
レクサ回路と同様の考えで構成することができる。ＢＣ
を発生する制御回路がＢＣＣ５であり、デコードされる
前のアドレス信号Ａ０およびＡ１を取り込むそれぞれの
レジスタとそれを制御するクロック信号ＥＫを発生する
ＫとＥを入力としたＡＮＤ論理バッファ回路を有する。
そして、これらレジスタの出力およびその反転信号を入
力としたＮＯＲデコード論理回路を４台設け、その出力
をＦＢ１，ＦＢ２，ＲＢ１，ＲＢ２とする。Ｅは外部ア
ドレス取り込み信号であり、バッファを介して同相信号
ＥＢとしてＢＣＣ５から出力される。
【００３１】次に動作について説明する。３本のアドレ
スに対応したデコード信号出力Ｘ１〜Ｘ８の内１本がハ
イとなり選択され、他はロウで非選択の状態でＭＵＸ３
に入力される。例えば、Ａｄｄ０〜Ａｄｄ２が全てロウ
でＸ１が選択され、外部アドレス取り込み時でＥがハイ
となると、ＢＣＣ５内でＫの立ち上がりエッジに同期し
てＥＫ信号が発生しＲＧに入力されレジスタにＡ０およ
びＡ１信号を取り込む。Ｅがハイになった時点でＥＢが
ハイになるので、それを受けたＭＵＸ３はその切り替え
制御をＸ１〜Ｘ８を選択して出力するパスにする。この
ＭＵＸ３出力を入力とするＲＧは、Ｋのクロックエッジ
でデータを取り込み、Ｂ１〜Ｂ８に出力する。次のサイ
クルでバーストモードに入るとＥがロウになり、ＥＫは
ロウ固定となり、ＢＣＣ５のレジスタ内には前サイクル
（外部アドレス取り込み時）のＡ０，Ａ１データが保持
されている。Ｅがロウの場合、ＦＢ１，ＦＢ２，ＲＢ
１，ＲＢ２の中で選択されハイになる信号に従い、ＭＵ
Ｘ３内ではＢ１Ｒ〜Ｂ８Ｒのフィードバックデータを選
択してＲＧに出力するパスが形成される。例えば、Ｂ１
を発生するパスのＭＵＸ３では、ＦＢ１がハイの場合に
は、Ｂ８Ｒ信号がＢ１に、Ｂ１Ｒ信号がＢ２へとシフト
するようにＭＵＸ３が切り替わる。ＦＢ２がハイの場合
には、Ｂ４Ｒ信号がＢ１へ、Ｂ１Ｒ信号がＢ２へと伝達
される。ＦＢ１がハイの場合には、Ｂ２Ｒ信号がＢ１
へ、Ｂ７Ｒ信号がＢ２へと伝達される。ＲＢ２がハイの
場合には、Ｂ２Ｒ信号がＢ１へ、Ｂ３Ｒ信号がＢ２へと
伝達される。このように、本発明のバーストカウンター
回路は、バーストアドレス本数が増えた場合でも同様な
考え方で応用することが容易であることがわかる。
スに対応したデコード信号出力Ｘ１〜Ｘ８の内１本がハ
イとなり選択され、他はロウで非選択の状態でＭＵＸ３
に入力される。例えば、Ａｄｄ０〜Ａｄｄ２が全てロウ
でＸ１が選択され、外部アドレス取り込み時でＥがハイ
となると、ＢＣＣ５内でＫの立ち上がりエッジに同期し
てＥＫ信号が発生しＲＧに入力されレジスタにＡ０およ
びＡ１信号を取り込む。Ｅがハイになった時点でＥＢが
ハイになるので、それを受けたＭＵＸ３はその切り替え
制御をＸ１〜Ｘ８を選択して出力するパスにする。この
ＭＵＸ３出力を入力とするＲＧは、Ｋのクロックエッジ
でデータを取り込み、Ｂ１〜Ｂ８に出力する。次のサイ
クルでバーストモードに入るとＥがロウになり、ＥＫは
ロウ固定となり、ＢＣＣ５のレジスタ内には前サイクル
（外部アドレス取り込み時）のＡ０，Ａ１データが保持
されている。Ｅがロウの場合、ＦＢ１，ＦＢ２，ＲＢ
１，ＲＢ２の中で選択されハイになる信号に従い、ＭＵ
Ｘ３内ではＢ１Ｒ〜Ｂ８Ｒのフィードバックデータを選
択してＲＧに出力するパスが形成される。例えば、Ｂ１
を発生するパスのＭＵＸ３では、ＦＢ１がハイの場合に
は、Ｂ８Ｒ信号がＢ１に、Ｂ１Ｒ信号がＢ２へとシフト
するようにＭＵＸ３が切り替わる。ＦＢ２がハイの場合
には、Ｂ４Ｒ信号がＢ１へ、Ｂ１Ｒ信号がＢ２へと伝達
される。ＦＢ１がハイの場合には、Ｂ２Ｒ信号がＢ１
へ、Ｂ７Ｒ信号がＢ２へと伝達される。ＲＢ２がハイの
場合には、Ｂ２Ｒ信号がＢ１へ、Ｂ３Ｒ信号がＢ２へと
伝達される。このように、本発明のバーストカウンター
回路は、バーストアドレス本数が増えた場合でも同様な
考え方で応用することが容易であることがわかる。
【００３２】次に第５の実施の形態を図１０を用いて説
明する。本実施の形態では、第４の実施の形態に対し、
バースト制御回路およびマルチプレクサ回路を簡略化し
ている。バースト制御回路ＢＣＣ６には、Ａ０データ用
レジスタとその反転信号ＦＢと、Ａ１データ用レジスタ
とその反転信号ＦＢＢを発生する回路のみで構成されて
いる。Ｂ１〜Ｂ８を出力するレジスタＲＧとそのフィー
ドバック用信号Ｂ１Ｒ〜Ｂ８Ｒの部分は第４の実施の形
態と同一だが、ＲＧ前のマルチプレクサが、２本の信号
を選択する回路ＭＵＸ４の３段直列接続で構成されてい
る。Ｂ１出力パスを例にすると、Ｂ４ＲとＢ８Ｒを入力
とする１段目のＭＵＸ４は切り替え信号がＦＢＢであ
り、その出力とＢ２Ｒを入力とする２段目のＭＵＸ４は
切り替え信号がＦＢであり、更にその出力とＸ１を入力
とする３段目のＭＵＸ４は切り替え信号がＥになってい
る。外部アドレス取り込み時でＥがハイの時にはＸ１〜
Ｘ８をＲＧに取り込み、バースト時でＥがロウの時に
は、まずＡ０ベースアドレスによりＦＢが決まるがこれ
がハイの時は順回り、ロウの時は逆回りになる機能は２
ビットバースト時と同様である。しかし、Ａ１ベースア
ドレスによりＦＢＢが変化し、ハイに対しロウの時はＢ
１，Ｂ２のペアがＢ３，Ｂ４のペアと順番が入れ替わ
り、Ｂ５，Ｂ６のペアがＢ７，Ｂ８のペアと順番が入れ
替わるようなシーケンスの変化を起こす。この切れ換え
を追加することでマルチプレクサのバーストシーケンス
は表４に一致するようになる。この方式だと制御信号線
の本数が少なくて済む利点がある。
明する。本実施の形態では、第４の実施の形態に対し、
バースト制御回路およびマルチプレクサ回路を簡略化し
ている。バースト制御回路ＢＣＣ６には、Ａ０データ用
レジスタとその反転信号ＦＢと、Ａ１データ用レジスタ
とその反転信号ＦＢＢを発生する回路のみで構成されて
いる。Ｂ１〜Ｂ８を出力するレジスタＲＧとそのフィー
ドバック用信号Ｂ１Ｒ〜Ｂ８Ｒの部分は第４の実施の形
態と同一だが、ＲＧ前のマルチプレクサが、２本の信号
を選択する回路ＭＵＸ４の３段直列接続で構成されてい
る。Ｂ１出力パスを例にすると、Ｂ４ＲとＢ８Ｒを入力
とする１段目のＭＵＸ４は切り替え信号がＦＢＢであ
り、その出力とＢ２Ｒを入力とする２段目のＭＵＸ４は
切り替え信号がＦＢであり、更にその出力とＸ１を入力
とする３段目のＭＵＸ４は切り替え信号がＥになってい
る。外部アドレス取り込み時でＥがハイの時にはＸ１〜
Ｘ８をＲＧに取り込み、バースト時でＥがロウの時に
は、まずＡ０ベースアドレスによりＦＢが決まるがこれ
がハイの時は順回り、ロウの時は逆回りになる機能は２
ビットバースト時と同様である。しかし、Ａ１ベースア
ドレスによりＦＢＢが変化し、ハイに対しロウの時はＢ
１，Ｂ２のペアがＢ３，Ｂ４のペアと順番が入れ替わ
り、Ｂ５，Ｂ６のペアがＢ７，Ｂ８のペアと順番が入れ
替わるようなシーケンスの変化を起こす。この切れ換え
を追加することでマルチプレクサのバーストシーケンス
は表４に一致するようになる。この方式だと制御信号線
の本数が少なくて済む利点がある。
【００３３】
【発明の効果】以上説明してきた通り、本発明では、バ
ースト用アドレスのデコード論理回路の後に入力レジス
タ回路を設置する高速信号出力を目的としたメモリ回路
において、このレジスタにバーストカウンター用レジス
タとしての機能も併せ持たせる。クロック入力は直接こ
のレジスタに入力され、レジスタ出力が直接内部メモリ
に伝わるようにし、この出力は同時に各レジスタ前に設
けたマルチプレクサ回路を介して別のレジスタにフィー
ドバックされるようにした。このマルチプレクサのスイ
ッチ制御でバーストシーケンスを実現するが、この制御
信号はデコードされる前のバースト用アドレス信号の一
部を使って発生するようにした。
ースト用アドレスのデコード論理回路の後に入力レジス
タ回路を設置する高速信号出力を目的としたメモリ回路
において、このレジスタにバーストカウンター用レジス
タとしての機能も併せ持たせる。クロック入力は直接こ
のレジスタに入力され、レジスタ出力が直接内部メモリ
に伝わるようにし、この出力は同時に各レジスタ前に設
けたマルチプレクサ回路を介して別のレジスタにフィー
ドバックされるようにした。このマルチプレクサのスイ
ッチ制御でバーストシーケンスを実現するが、この制御
信号はデコードされる前のバースト用アドレス信号の一
部を使って発生するようにした。
【００３４】このようにすることで、クロックから内部
メモリ回路へのデータ出力パスの段数を７段から２段に
大幅に削減できる。これは、マルチプレクサ回路をこの
クリティカルパスからはずした為で、遅延時間は約半分
まで大幅に短縮できる。マルチプレクサをレジスタ前段
に設置したので、このパスはレジスタのセットアップ時
間中に動作しなければならないがほとんど問題にはなら
ない。これはマルチプレクサ出力の負荷はレジスタだけ
で軽い点、マルチプレクサ制御回路に入力されるアドレ
ス信号も４本から１本に削減され負荷は非常に小さくて
すむ点に由来する効果である。
メモリ回路へのデータ出力パスの段数を７段から２段に
大幅に削減できる。これは、マルチプレクサ回路をこの
クリティカルパスからはずした為で、遅延時間は約半分
まで大幅に短縮できる。マルチプレクサをレジスタ前段
に設置したので、このパスはレジスタのセットアップ時
間中に動作しなければならないがほとんど問題にはなら
ない。これはマルチプレクサ出力の負荷はレジスタだけ
で軽い点、マルチプレクサ制御回路に入力されるアドレ
ス信号も４本から１本に削減され負荷は非常に小さくて
すむ点に由来する効果である。
【００３５】回路素子数においてもレジスタを入力用と
バースト用に分離する必要がなくなるので、レジスタ回
路台数で８個から５個に削減できる。
バースト用に分離する必要がなくなるので、レジスタ回
路台数で８個から５個に削減できる。
【図１】本発明の第１の実施の形態のバーストカウンタ
ー回路図。
ー回路図。
【表１】インターリーブバーストのアドレス変化シーケ
ンス。
ンス。
【表２】バーストカウンターのデコード出力変化のシー
ケンス。
ケンス。
【図２】第１の従来例を示すバーストカウンター回路
図。
図。
【図３】デコード出力のバースト時の信号伝達模式図。
【図４】第２の従来例を示すバーストカウンター回路
図。
図。
【図５】代表的なレジスタ回路図。
【図６】代表的なマルチプレクサ回路図。
【図７】本発明の第２の実施の形態のバースト制御回路
図。
図。
【図８】本発明の第３の実施の形態のバースト制御回路
図。
図。
【表３】３ビットインターリーブバーストでのアドレス
変化。
変化。
【表４】３ビットバーストのデコード出力変化のシーケ
ンス。
ンス。
【図９】本発明の第４の実施の形態のバーストカウンタ
ー回路図。
ー回路図。
【図１０】本発明の第５の実施の形態のバーストカウン
ター回路図。
ター回路図。
Ａｄｄ０〜２ バースト用アドレス入力 Ａ０，Ａ１ 内部アドレス信号 Ｘ１〜８ デコーダ出力信号 Ｂ１〜８ バーストカウンター出力信号 Ｂ１Ｒ〜Ｂ８Ｒ バースト用出力フィードバック信号 Ｍ１〜４ マルチプレクサ出力信号 Ｅ１〜４ 入力レジスタ出力信号 ＢＣ，ＦＢ，ＲＢ，ＥＢ バースト制御信号 ＣＬＫ，Ｋ，ＥＫ 内部クロック信号 Ｅ 外部アドレス取り込み信号 ＭＵＸ マルチプレクサ回路 ＤＥＣ デコーダ回路 ＲＧ レジスタ回路 ＢＣＣ バースト制御信号発生回路 ＥＢＫ クロック論理バッファ ＩＮＶ インバータ Ｍ１〜３６ ＭＯＳトランジスタ
Claims (6)
- 【請求項１】 ２ビット以上のバースト用アドレス信号
を有する同期式メモリ回路において、前記バースト用ア
ドレス信号をデコードしたデコード信号が入力される入
力レジスタと、前記デコード信号をバースト動作時にシ
フトさせるスイッチ回路と、当該スイッチ回路を制御し
てシフトさせる順序を決定する信号をデコード前のバー
スト用アドレス信号の一部を用いて発生させる制御信号
発生手段とを有していることを特徴とするバーストカウ
ンター回路。 - 【請求項２】 前記制御信号発生手段において、インタ
ーリーブモードでのバースト時の選択番地シフトの制御
信号の発生は、２ビットアドレスバーストではアドレス
信号の下位の１ビットを用い、３ビットアドレスバース
トではアドレス信号の下位の２ビットを用い、４ビット
以上でも同様にして発生させることを特徴とする請求項
１記載のバーストカウンター回路。 - 【請求項３】 ２ビット以上のバースト用アドレス信号
を有する同期式メモリ回路において、前記バースト用ア
ドレス信号のデコード後にスイッチ回路を介してレジス
タをそれぞれ設置し、このレジスタ出力が直接バースト
カウンター出力となると同時に、番地がシフトした他の
レジスタのスイッチ回路にフィードバックされるよう接
続され、そのスイッチ回路を制御する信号発生回路を有
していることを特徴とするバーストカウンター回路。 - 【請求項４】 前記スイッチ回路を制御する信号は、外
部アドレス取り込み動作とバースト動作を切り替える信
号を直接使用するかもしくはバーストでのデータのシフ
ト方向を決定する信号との論理を取った後の信号を使用
するようにしたことを特徴とする請求項３記載のバース
トカウンター回路。 - 【請求項５】 前記スイッチ回路は、デコーダからの入
力信号の他に、バーストシーケンスに合わせた少なくと
も１本の他のレジスタからのフィードバック信号を有
し、前記デコーダからの入力信号および前記フィードバ
ック信号の各々の入力信号パスにスイッチ論理回路を設
けて選択された信号のみを出力するようにしたことを特
徴とする請求項３記載のバーストカウンター回路。 - 【請求項６】 前記信号発生回路は、前記バースト用ア
ドレス信号の下位の一部を入力としたレジスタを有し、
当該レジスタはクロック信号と外部ベースアドレス取り
込み信号を論理合成したパルスで制御され、このレジス
タ出力を単独もしくは他の信号との論理合成後に出力と
する構成にしたことを特徴とする請求項３記載のバース
トカウンター回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33964696A JP3748648B2 (ja) | 1996-12-19 | 1996-12-19 | バーストカウンター回路 |
| US08/989,869 US6212615B1 (en) | 1996-12-19 | 1997-12-12 | Semiconductor circuit having burst counter circuit which is reduced the circuits passing from the clock input terminal to output terminal |
| TW086119165A TW385391B (en) | 1996-12-19 | 1997-12-18 | Semiconductor circuit |
| CNB971220611A CN1144129C (zh) | 1996-12-19 | 1997-12-19 | 半导体电路 |
| KR1019970070802A KR100337422B1 (ko) | 1996-12-19 | 1997-12-19 | 클럭입력단자로부터출력단자로의통과하는회로들이감소된버스트카운터회로를갖는반도체회로및버스트어드레스의생성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33964696A JP3748648B2 (ja) | 1996-12-19 | 1996-12-19 | バーストカウンター回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10188566A true JPH10188566A (ja) | 1998-07-21 |
| JP3748648B2 JP3748648B2 (ja) | 2006-02-22 |
Family
ID=18329478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33964696A Expired - Fee Related JP3748648B2 (ja) | 1996-12-19 | 1996-12-19 | バーストカウンター回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6212615B1 (ja) |
| JP (1) | JP3748648B2 (ja) |
| KR (1) | KR100337422B1 (ja) |
| CN (1) | CN1144129C (ja) |
| TW (1) | TW385391B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321735B1 (ko) * | 1999-12-24 | 2002-01-26 | 박종섭 | 고주파 특성을 개선한 어드레스 카운터 |
| KR100549939B1 (ko) * | 1999-06-04 | 2006-02-07 | 삼성전자주식회사 | 버스트 카운터 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6389525B1 (en) * | 1999-01-08 | 2002-05-14 | Teradyne, Inc. | Pattern generator for a packet-based memory tester |
| KR100447051B1 (ko) * | 1999-05-31 | 2004-09-04 | 미쓰비시덴키 가부시키가이샤 | 데이터 전송방식 |
| US8239658B2 (en) * | 2006-02-21 | 2012-08-07 | Cypress Semiconductor Corporation | Internally derived address generation system and method for burst loading of a synchronous memory |
| KR101645452B1 (ko) | 2015-04-15 | 2016-08-04 | 서울대학교산학협력단 | 진저레논 에이를 함유하는 심혈관 질환 예방용 식품조성물 및 심혈관 질환 치료용 약품 조성물 |
| KR20210074629A (ko) * | 2019-12-12 | 2021-06-22 | 주식회사 메타씨앤아이 | 메모리 장치에서 통합 카운터 |
| US11742001B2 (en) * | 2020-04-28 | 2023-08-29 | Arm Limited | Configurable multiplexing circuitry |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58150184A (ja) | 1982-03-02 | 1983-09-06 | Mitsubishi Electric Corp | 記憶装置 |
| JPH04184791A (ja) * | 1990-11-20 | 1992-07-01 | Nec Corp | 半導体メモリ |
| US5345573A (en) * | 1991-10-04 | 1994-09-06 | Bull Hn Information Systems Inc. | High speed burst read address generation with high speed transfer |
| US5729709A (en) * | 1993-11-12 | 1998-03-17 | Intel Corporation | Memory controller with burst addressing circuit |
| JP3425811B2 (ja) * | 1994-09-28 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体メモリ |
| US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
-
1996
- 1996-12-19 JP JP33964696A patent/JP3748648B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-12 US US08/989,869 patent/US6212615B1/en not_active Expired - Lifetime
- 1997-12-18 TW TW086119165A patent/TW385391B/zh not_active IP Right Cessation
- 1997-12-19 CN CNB971220611A patent/CN1144129C/zh not_active Expired - Fee Related
- 1997-12-19 KR KR1019970070802A patent/KR100337422B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549939B1 (ko) * | 1999-06-04 | 2006-02-07 | 삼성전자주식회사 | 버스트 카운터 |
| KR100321735B1 (ko) * | 1999-12-24 | 2002-01-26 | 박종섭 | 고주파 특성을 개선한 어드레스 카운터 |
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| Publication number | Publication date |
|---|---|
| JP3748648B2 (ja) | 2006-02-22 |
| TW385391B (en) | 2000-03-21 |
| KR19980064384A (ko) | 1998-10-07 |
| CN1144129C (zh) | 2004-03-31 |
| CN1188934A (zh) | 1998-07-29 |
| US6212615B1 (en) | 2001-04-03 |
| KR100337422B1 (ko) | 2002-07-18 |
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