KR100307056B1 - 양방향 시프트 레지스터, 상기 양방향 시프트 레지스터를 구비하는 어드레스 선택 회로 및 상기 어드레스 선택 회로를 구비하는 ｆｉｆｏ/ｌｉｆｏ 회로 - Google Patents
양방향 시프트 레지스터, 상기 양방향 시프트 레지스터를 구비하는 어드레스 선택 회로 및 상기 어드레스 선택 회로를 구비하는 ｆｉｆｏ/ｌｉｆｏ 회로 Download PDFInfo
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Abstract
양방향 시프트 레지스터는 제 1 스위치 및 제 2 스위치에 접속된 플립-플롭을 포함한다. 제 3 스위치는 순차적으로 상기 각각의 플립-플롭에 접속한다. 상기 제 3 스위치는 로우로부터 하이로 또는 하이로부터 로우로 주기적인 전이를 하기 위한 CLK 신호에 따라서 개폐가 제어된다. 상기 시프트 레지스터는 상기 REV 신호의 로우 기간중에 상기 제 2 스위치를 개방하며 상기 CLK 신호의 클로킹에 따라서 제 1 스위치를 개폐하여 데이터를 순방향으로 시프트한다. 상기 REV 신호의 하이 기간중에 상기 시프트 레지스터는 상기 제 1 스위치를 개방하며 상기 CLK 신호의 클로킹에 따라서 제 2 스위치를 개폐하여 데이터를 역방향으로 시프트한다.
Description
본 발명은 주로 순방향 또는 역방향으로 데이터를 시프팅하기 위한 양방향 시프트 레지스터에 관한 것이다.
일반적으로, 번지 선택 회로는 스위칭 소자에 접속된 동수의 센스 증폭기를 통하여 상기 각각의 스위칭 소자에 대응하는 개수로 2개의 평행한 워드 라인과 디지트 (digit) 라인 사이에 배열된 DRAM 메모리 셀과 데이터 버스 라인에 접속된 스위칭 소자에 상기 접속된 양방향 시프트 레지스터로 구성된다.
여기서의 양방향 시프트 레지스터는, 상이한 제어신호가 소정 개수의 플립-플롭 (flip-flop)의 동작을 제어하기 위하여 발생되는 제어신호 발생부에 입력 신호 (REV 신호, CLK 신호, STA 신호)가 입력되도록 배치된다. 상기 제어신호에 따라서 각 플립-플롭중의 특정한 것에서 동시에 하이 레벨이 되지 않는 내부 접점으로부터 출력 신호 (번지 선택 신호)가 얻어진다.
그런데, 여기서 상기 양방향 시프트 레지스터의 경우에, 번지 선택 회로로서 사용하기 위하여, 동시에 하이 레벨이 되지 않는 상기 내부 접점으로부터 데이터가 추출되며, 이어서 상기 시프트 레지스터를 구성하는 각 2개의 플립-플롭으로부터 번지 선택 신호만이 추출될 수 있다. 반도체 집적회로로서의 집적도의 면에서 문제가 있다.
이에, 일본 특허 공보 (Tokkai Hei 7-13513 (13513/1995))에 기재된 양방향 신호 송신 회로 네트워크 및 양방향 신호 전송 시프트 레지스터는 양방향 시프트 레지스터에 2개의 데이터 경로를 제공하여 상기 집적도의 기능 향상을 실현하고 있다.
전술한 일본 특허 공보 (Tokkai Hei 7-13513)에 기재된 상기 양방향 시프트 레지스터의 경우에서는, 이후에 설명하는 바와 같이, 데이터 전송 속도의 차이 때문에 그 특성이 용이하게 악화되는 문제가 발생한다.
본 발명의 목적은, 감소된 소자의 개수로도 데이터가 악화되지 않는 양방향시프트 기능을 가진 양방향 시프트 레지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 집적회로로서의 집적도가 향상되는 양방향 시프트 레지스터를 제공하는 것이다.
본 발명의 제 1 특성에 따르면, 제 1 제어신호에 따라서 개폐 상태로 제어되는 상기 제 1 스위칭 소자 및 제 2 제어신호에 따라서 개폐 상태로 제어되는 상기 제 2 스위칭 소자를 각각 가지는 소정 개수의 플립-플롭과, 플립-플롭에 순차적으로 개재하여 다단구조를 구성함과 동시에 로우 레벨로부터 하이 레벨로 또는 하이 레벨로부터 로우 레벨로 주기적으로 클로킹 (clocking)함으로써 데이터를 시프팅하는데 사용하는 제 3 제어신호에 따라서 개폐 상태가 제어되는 상기 제 3 스위칭 소자를 포함하는 양방향 시프트 레지스터가 제공된다.
상기 제 3 제어신호는 클록 (clock)신호이다. 상기 양방향 시프트 레지스터는, 상기 클록 신호 및 데이터의 시프트 방향을 제어하는데 사용되는 REV 신호 에 따라 서로 다른 제 1 내지 제 4 클록 신호를 발생하는 제어 발생 수단을 추가로 포함한다. 상기 제어 발생 수단은, 상기 데이터를 상기 순방향으로 시프트할 경우, 상기 제 3 및 제 4 클록 신호를 각각 로우 레벨 및 하이 레벨로 고정하여 상기 제 1 스위칭 소자를 개방시킨다. 상기 제어 발생 수단은, 상기 데이터를 상기 역방향으로 시프트할 경우, 상기 제 1 및 상기 제 2 클록 신호를 각각 로우 레벨 및 하이 레벨로 고정하여 상기 제 2 스위칭 소자를 개방시킨다.
본 발명의 제 2 특성에 따르면, 전술한 양방향 시프트 레지스터를 포함하는 번지 선택 회로가 제공된다. 상기 번지 선택 회로는 상기 양방향 시프트에 접속되고 상기 출력 단자중의 1개가 하이 레벨이 되어 번지 선택 신호로서의 출력 신호를 출력하는 복수의 출력단자를 가지는 출력 수단을 구비한다.
본 발명의 제 3 특성에 따르면, 앞서 언급한 번지 선택 회로를 포함하는 FIFO/LIFO 회로가 제공된다. 상기 FIFO/LIFO 회로는 번지를 순차적으로 선택하는 FIFO 기능을 가진다. 추가적으로, 상기 FIFO/LIFO 회로는 번지를 역으로 순차적으로 선택하는 LIFO 기능을 가진다. 출력 수단은, 상기 REV 신호를 선택 제어신호로서 입력함과 동시에 상기 양방향 시프트 레지스터의 2조의 라인을 접속하여 2 그룹의 출력 단자를 형성한다. 상기 출력 수단은, 상기 선택 제어신호에 따라서 2 그룹의 출력 단자중의 어느 1개를 선택적으로 출력하는 출력 선택 회로를 구비한다.
도 1 은 종래의 양방향 시프트 (shift) 레지스터를 사용한 번지 선택 회로 의 블록도이다.
도 2 는 또 다른 종래의 양방향 시프트 레지스터의 회로도이다.
도 3a 은 도 2에 도시된 상기 양방향 시프트 레지스터에서 순방향 시프팅을 설명하는 순서도이다.
도 3b 는 도 2에 도시된 상기 양방향 시프트 레지스터에서 역방향 시프팅을 설명하는 순서도이다.
도 4 는 본 발명의 바람직한 실시예에 따른 양방향 시프트 레지스터의 회로도이다.
도 5 는 도 4에 도시된 상기 양방향 시프트 레지스터에서 신호 처리 동작을 설명하는 타이밍도이다.
도 6 은 도 4에 도시된 상기 양방향 시프트 레지스터를 가진 DRAM의 번지 선택 회로의 회로도이다.
도 7 은 도 6에 도시된 상기 번지 선택 회로에서 신호 처리 동작을 설명하는 타이밍도이다.
도 8 은 도 6에 도시된 상기 번지 선택 회로의 블록도이다.
도 9 는 도 8에 도시된 번지 선택 회로를 가진 LIFO 기능 및 FIFO 기능을 갖는 FIFO/LIFO 회로의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
a1~a9, b1~b9, c1~c8, e1, e2, d1, d2 : 스위칭 소자
p1~p9 : 내부 접점
D1~D8 : 디지트 라인
MS : 메모리 셀
W1, W2 : 워드 라인
YSW1~YSW8 : 출력 라인
이하, 본 발명의 이해를 돕기 위하여 도 1을 참조하여 종래의 양방향 시프트 레지스터에 대하여 설명한다. 양방향 시프트 레지스터는 도 1에 도시된 바와 같이 번지 선택 회로에서 사용된다. 상기 번지 선택 회로는 점선에 의하여 도시된 양방향 시프트 레지스터 (10)로 구성된다. 상기 양방향 시프트 레지스터 (10)는 REV 신호, CLK 신호 및 STA 신호가 공급되는 제어신호 발생부 (11)를 포함한다. 상기 제어신호 발생부 (11)는 플립-플롭 (12 내지 20)에 접속된다. 추가적으로, 상기 플립-플롭 (12 내지 20)은 직렬로 접속된다. 상기 양방향 시프트 레지스터 (10)는, 센스 증폭기 (31 내지 38)를 통하여 데이터 버스 라인 (DB)에 접속된 8개의 스위칭 소자 (21 내지 28) 및 DRAM 메모리 셀 (MS) 에 접속된다. Vcc/2의 소스 전압은 상기 DRAM 메모리 셀에 인가된다. 상기 DRAM 메모리 셀은 상기 스위칭 소자와 접속된 동수의 센스 증폭기를 통하여 각각의 스위칭 소자에 대응하는 개수로 2개의 평행 워드 라인 (W1 및 W2)과 디지트 라인 (D1 내지 D8)의 사이에 배열된다.
상기 양방향 시프트 레지스터는, 입력 신호 (REV 신호, CLK 신호, STA 신호) 가 제어 신호 발생부에 입력되고 출력 신호 (번지 선택 신호) 가 상기 제어신호에 따라서 각각의 F/F의 특정한 것에서 동시에 하이 레벨이 되지 않는 내부 접점 (p2, p4, p5 및 p8)으로부터 얻어지도록 배치되고, 여기서 상이한 제어 신호는 플립-플롭 (이하 F/F로 칭함)의 소정 개수 (상기 소정의 개수는 9일 수도 있다)의 동작을 제어하기 위하여 발생된다.
그런데, 여기서 상기 양방향 시프트 레지스터의 경우에, 동시에 하이 레벨이 되지 않는 상기 내부 접점 (p2, p4, p6 및 p8)으로부터 데이터가 추출되어 번지 선택 회로로 사용하기 때문에, 상기 시프트 레지스터를 구성하는 각각 2개의 F/F마다 1개의 번지 선택 신호만이 추출되며, 반도체 집적회로로서의 집적도에 관한 문제가 발생한다.
그 결과, 일본 특허 공보 (Tokkai Hei 7-13513, (13513/1995) )에 기재된 양방향 신호 송신 회로 네트워크 및 양방향 신호 전송 시프트 레지스터는 상기 집적도의 기능 향상을 구현하기 위하여 도 2에 도시된 바와 같이 양방향 시프트 레지스터에 2개의 데이터 경로를 제공한다. 추가적으로, 상기 양방향 시프트 레지스터는 여기서 상기 도 2에 원으로 표시된 모든 스위칭 소자의 PMOS 트랜지스터와 상기도면에서 원으로 표시되지 않은 모든 스위칭 소자의 NMOS 트랜지스터를 조합함으로써 구성된다.
전술한 일본 특허 공보 (Tokkai Hei 7-13513)에 기재된 상기 양방향 시프트 레지스터의 경우에는, 상기 도 3a 및 3b에 도시된 바와 같이, 2개의 데이터 경로가 제공되어 실제적으로 집적도가 향상된다고 하더라도, 상기 시프트 레지스터를 구성하는 스위칭 소자의 개수 (이하, 소자의 개수로 칭함)가 많기 때문에 집적도가 그다지 향상되지 않고, 추가적으로, 상기 시프트 레지스터가 상이한 데이터 경로를 통하여 통과하기 쉬운 구조로 되어 있기 때문에, 데이터 전송 속도의 차이로 인하여 상기 특성이 용이하게 악화되는 문제가 발생한다. 도 3a 및 도 3b에 도시된 바와 같이, 순로와 역로로 상이한 데이터 경로를 통과하는 경우, 순로와 역로에서 데이터 전송 속도의 차이가 생겨 상기 특성이 악화된다.
이하, 본 발명의 바람직한 실시예에 따른 양방향 시프트 레지스터를 도 4를 참조하여 설명한다. 양방향 시프트 레지스터는, 데이터의 시프트 방향을 제어하기 위하여 상기 REV 신호의 입력시의 로우 레벨 기간 동안에 상시 개방된 제 1 스위칭 소자 (a1 내지 a9) 및 상기 REV 신호의 입력시의 하이 레벨 기간 동안에 상시 개방된 제 2 스위칭 소자 (b1 내지 b9) 를 포함하는 2 그룹의 스위칭 소자에 접속된 인버터로 구성되는 소정 개수 (상기 소정 개수는 9개이다)의 F/F와, 로우 레벨로부터 하이 레벨로 또는 하이 레벨로부터 로우 레벨로 주기적으로 클로킹함으로써 데이터를 시프팅하는 기본 신호인 상기 CLK 신호에 의하여 개폐 제어되며, 순차적으로 각각의 F/F 사이에 접속된 복수의 제 3 스위칭 소자 (c1 내지 c8)를 포함한다.
상기 양방향 시프트 레지스터의 경우에서, REV 의 로우 레벨의 기간중에 순방향으로 및 하이 레벨의 기간중에 역방향으로 데이터는 시프트되며, 상기 STA 신호에 의하여 상기 시프트 레지스터의 내부로 상기 데이터가 입력되며, 이 시점에서 상기 데이터는 상기 REV 신호에 의하여 제어되는 스위칭 소자 (d1 및 e1) 및 상기 CLK 신호에 의하여 제어되는 스위칭 소자 (d2 및 e2)를 통하여 상기 시프트 레지스터의 내부에 공급하도록 배치된다.
더욱이, 상기 양방향 시프트 레지스터의 경우에서, 상기 스위칭 소자 (a1 내지 a9)는 상기 REV 신호의 로우 레벨 기간 동안에 상시 개방되며 상기 스위칭 소자 (b1 내지 b9)는 상기 CLK 신호의 클로킹에 따라서 개폐되어 순방향으로 데이터를 시프트시키며, 상기 스위칭 소자 (b1 내지 b9)는 상기 REV 신호의 하이 레벨 기간 동안에 상시 개방되며 상기 스위칭 소자 (a1 내지 a9)는 상기 CLK 신호의 클로킹에 따라서 개폐되어 역방향으로 데이터를 시프트시키도록 배치된다.
결과적으로, 상기 양방향 시프트 레지스터는 상기 CLK 신호 및 상기 REV 신호에 기초하여, 상이한 제 1 CLK 신호 (1A), 제 2 CLK 신호 (1B), 제 3 CLK 신호 (1C) 및 제 4 CLK 신호 (1D)를 발생시키고 출력시키는 제어신호 발생부를 포함하며, 상기 데이터가 순방향으로 시프트될 경우, 로우 레벨의 상기 제 3 CLK 신호 (1C) 및 하이 레벨의 상기 제 4 CLK 신호 (1D)는 고정되어 상기 스위칭 소자 (a1 내지 a9)를 개방하며, 상기 데이터가 역방향으로 시프트될 경우, 로우 레벨의 상기 제 1 CLK 신호 (1A) 및 하이 레벨의 상기 제 2 CLK 신호 (1B)는 고정되어 상기 스위칭 소자 (b1 내지 b9)를 개방한다.
도 5를 참조하면, 각각의 F/F에서의 각각의 스위칭 소자 (a1 내지 a9) 및 각각의 스위칭 소자 (b1 내지 b9)와 접속된 인버터 사이에 지그재그 조합으로 위치된 상기 내부 접점 (p1 내지 p9)의 상기 신호 처리 동작이 도 5에 포함된다. 상기 내부 접점 (p1)은 상기 스위칭 소자 (b1)와 상기 인버터 사이에, 상기 내부 접점 (p2)은 상기 스위칭 소자 (a2)와 상기 인버터 사이에, 상기 내부 접점 (p3)은 상기 스위칭 소자 (b3)와 상기 인버터 사이에, 상기 내부 접점 (p4)은 상기 스위칭 소자 (a4)와 상기 인버터 사이에, 상기 내부 접점 (p5)은 상기 스위칭 소자 (b5)와 상기 인버터 사이에, 상기 내부 접점 (p6)은 상기 스위칭 소자 (a6)와 상기 인버터 사이에, 상기 내부 접점 (p7)은 상기 스위칭 소자 (b7)와 상기 인버터 사이에, 상기 내부 접점 (p8)은 상기 스위칭 소자 (a8)와 상기 인버터 사이에, 상기 내부 접점 (p9)은 상기 스위칭 소자 (b9)와 상기 인버터 사이에 각각 위치된다.
상기 제 1 위치에서, 초기 상태인 T0 기간의 동작이 설명된다. 상기 초기 상태에서, 상기 내부 접점 (P1 내지 P9)은 정해져 있지 않다 (로우 레벨 또는 하이 레벨인지 알려져 있지 않으며 그리하여 도 5에서는 중간 레벨로 도시된다). 그러므로, 도 5에서의 상기 T0의 기간에서, 정해져 있지 않은 상기 내부 접점 (p1 내지 p9)의 각각이 로우 레벨로 초기화되는 경우에 대하여 도시되어 있다.
명확히 말하자면, T0의 기간에서, 상기 REV 신호가 로우 레벨이면, 스위칭 소자 (a1 내지 a9 및 d1)는 개방되며, 상기 STA 신호는 로우 레벨이며, 상기 CLK 신호는 클로킹되며, 스위칭 소자 (d2)는 상기 CLK 신호의 로우 레벨 기간 동안에 상기 스위칭 소자 (b1 및 c1)가 폐쇄되어 있는 상태에서 개방되며, 로우 레벨에서의 상기 STA 신호는 로우 레벨에서의 데이터로서 상기 내부 접점 (p1)에 전송된다.
추가적으로, 상기 CLK 신호가 로우 레벨로부터 하이 레벨로 변화하면, 스위칭 소자 (d2, b2 및 c2)는 폐쇄되며, 스위칭 소자 (b1 및 c1)가 개방됨으로써, 상기 내부 접점 (p1)에서의 상기 데이터는 상기 스위칭 소자 (a1 및 b1)를 포함하는 상기 F/F에 유지되고, 상기 다음 단의 스위칭 소자 (a2 및 b2)를 포함하는 상기 F/F에 전송되며, 상기 내부 접점 (p2)은 또한 로우 레벨이다.
상기 CLK 신호가 하이 레벨로부터 로우 레벨로 변화하면, 상기 스위칭 소자 (c1, b3 및 c3)는 폐쇄되며, 상기 스위칭 소자 (b2 및 c2)는 개방되며, 그리하여 상기 내부 접점 (p2)에서의 데이터는 상기 스위칭 소자 (a2 및 b2)를 포함하는 상기 F/F에 유지되고, 다음 단의 스위칭 소자 (a3 및 b3)를 포함하는 상기 F/F에 전송되며, 상기 내부 접점 (p3)은 또한 로우 레벨이다. 그 이후의 유사한 동작의 반복은 상기 STA 신호로부터 상기 접점 (p1)에 전송된 데이터가 순차적으로 상기 내부 접점 (p2 내지 p9)로 전송하여 상기 시프트 레지스터를 전체로 초기화한다.
도 5에서 T1 기간에, 상기 모든 내부 접점 (p1 내지 p9)이 앞서 언급한 초기화 동작에 의하여 로우 레벨에서 데이터를 유지하고 있는 상태가 STA 신호를 CLK 신호의 한 주기 기간동안 하이 레벨로 입력함으로써 변화되어, 상기 내부 접점 (p1)으로부터 상기 내부 접점 (p9)로 순방향으로 하이 레벨에서의 데이터를 시프트하는 경우가 설명된다. 추가적으로, 상기 T1 기간 동안의 상기 REV 신호는 로우 레벨에서 고정되고, 상기 스위칭 소자 (a1 내지 a9)는 개방되어 있다 (계속적으로 개방됨).
구체적으로 말하자면, 상기 STA 신호가 상기 모든 내부 접점 (p1 내지 p9)이 로우 레벨 상태인 상태에서 로우 레벨로부터 하이 레벨로 변화할 경우, 상기 스위칭 소자 (d2)는 하이 레벨에서 상기 CLK 신호에 의하여 개방되며, 상기 스위칭 소자 (b1)가 폐쇄되어 있는 동안에, 상기 STA 신호의 하이 레벨에서의 데이터는 상기 내부 접점 (p1)에 전송된다. 이 시점에서, 상기 스위칭 소자 (c1)는 폐쇄되며, 하이 레벨에서의 데이터는 상기 다음 단계의 F/F에 전송되지 않게 유지된다.
추가적으로, 상기 CLK 신호가 하이 레벨로부터 로우 레벨로 변화할 경우, 상기 스위칭 소자 (d2)는 폐쇄되며, 상기 스위칭 소자 (b1)는 개방되며, 상기 STA 신호로부터 상기 내부 접점 (p1)에 전송되는 하이 레벨에서의 데이터는 상기 스위칭 소자 (a1 및 b1)를 포함하는 상기 F/F에 의하여 유지된다. 더욱이, 이 시점에서 동시에 상기 스위칭 소자 (c1)가 개방되고, 상기 스위칭 소자 (b3 및 c3)가 폐쇄됨에 따라, 상기 내부 접점 (p1)에 유지된 하이 레벨에서의 데이터는 상기 다음 단의 스위칭 소자 (a2 및 b2)를 포함하는 상기 F/F에 전송되며, 상기 내부 접점 (p2)은 로우 레벨로부터 하이 레벨로 변화한다.
이제부터, 상기 STA 신호가 하이 레벨로부터 로우 레벨로 변화되고 상기 CLK 신호가 로우 레벨로부터 하이 레벨로 변화될 경우, 상기 스위칭 소자 (d2)는 개방되며 상기 스위칭 소자 (b1 및 c1)가 폐쇄되어 상기 STA 신호의 로우 레벨에서의 데이터를 상기 STA 신호로부터 상기 내부 접점 (p1)으로 전송한다. 이 시점에서, 상기 스위칭 소자 (b2)가 개방되고 상기 스위칭 소자 (c1)가 폐쇄됨에 따라 다음 단의 스위칭 소자 (a2 및 b2)를 포함하는 상기 F/F는 상기 내부 접점 (p2)에 전송되는 하이 레벨에서의 데이터를 유지하고, 상기 스위칭 소자 (c2)가 개방되고 상기 스위칭 소자 (b3)가 폐쇄됨에 따라, 두번째 다음 단의 스위칭 소자 (a3 및 b3)를 포함하는 상기 F/F로 하이 레벨에서의 데이터를 전송한다. 또한 추가적으로, 상기 스위칭 소자 (d2)가 폐쇄되는 시점에서 상기 STA 신호가 하이 레벨로부터 로우 레벨로 변화하는 경우라도, 상기 내부 접점 (p1)에 유지된 데이터는 손상되지 않지만, 설명을 단순화하기 위해서, 도 5에서, 상기 CLK 신호가 하이 레벨로부터 로우 레벨로 변화되는 것과 동시에, 상기 STA 신호는 또한 변화된다.
유사한 동작의 반복은 상기 STA 신호로부터 입력되는 하이 레벨에서의 데이터를 상기 CLK 신호의 클로킹의 반주기마다 순차적으로 상기 내부 접점 (p1 내지 p9)으로 시프트한다. 이 시점에서, 상기 도면에서 볼 수 있는 것과 같이, 상기 데이터는 시프팅의 과정에서 상기 내부 접점 (p1 및 p2), 상기 내부 접점 (p2 및 p3), 그리고 상기 내부 접점 (p3 및 p4)과 같은 순서로 2개의 F/F에 의하여 상시 유지되어 전송된다.
도 5에서 T2의 기간에 대하여, T1의 기간과는 다르게, 앞서 언급한 경우와 같은 유사한 방법에 의하여 상기 STA 신호로부터 입력된 하이 레벨에서의 데이터가 상기 내부 접점 (p7)에 전송된 후에, 상기 도 2에서 t1의 시점에서, 상기 데이터의 전송 방향은, REV 신호를 로우 레벨로부터 하이 레벨로 스위칭함으로써 순방향으로부터 역방향으로 변화되며, 추가적으로 t2의 시점에서, 상기 REV 신호는 하이 레벨로부터 로우 레벨로 스위치되어 데이터의 전송 방향을 역방향으로부터 순방향으로 복귀시킨다.
명확하게 말하자면, 상기 t1 시점의 전에, 시프트 레지스터의 내부에서 시프팅하는 하이 레벨에서의 데이터는 상기 스위칭 소자 (c5, b7 및 c7)가 폐쇄되고 상기 스위칭 소자 (b6, a6, c6 및 a7)가 개방되기 때문에, 상기 내부 접점 (p6)을 포함하는 상기 F/F에 의하여 데이터가 유지되고, 내부 접점 (p7)을 포함하는 상기 F/F 로 전송된다.
이어서, 상기 t1의 시점에서, 상기 REV 신호가 로우 레벨로부터 하이 레벨로 변화하고, 상기 CLK 신호가 로우 레벨로부터 하이 레벨로 또한 변화하면, 상기 스위칭 소자 (b5, c5 및 b6)는 개방되며, 그리하여 상기 내부 접점 (p6)에 유지된 데이터는 상기 내부 접점 (p5)로, 즉, 상기 REV 신호가 로우 레벨인 경우와 반대로, 상기 전단의 F/F로 전송된다. 이 시점에서, 상기 스위칭 소자 (a6)가 또한 개방되고, 상기 내부 접점 (b6)에서 하이 레벨에서의 데이터는 상기 내부 접점 (p6)을 포함하는 상기 F/F에 의하여 유지된다. 또한, 상기 스위칭 소자 (c6 및 c7)가 폐쇄되고 상기 스위칭 소자 (b7, c7 및 b8)가 개방됨에 따라, 상기 내부 접점 (p8)에 의하여 유지된 로우 레벨의 데이터는 상기 내부 접점 (p7)에 전송된다.
또한, 상기 CLK 신호가 하이 레벨로부터 로우 레벨로 변화할 경우, 상기 스위칭 소자 (b4, c4, b5, a6, b6, c6, b7, a7)는 개방되고 상기 스위칭 소자 (c3, a4, c5, a6, c7)가 폐쇄됨에 따라, 하이 레벨에서의 데이터는 상기 내부 접점 (p5)에서 유지되고 동시에 상기 내부 접점 (p4)에 전송되고 상기 내부 접점 (p7)에서의 로우 레벨의 데이터는 상기 내부 접점 (p7)에서 유지되고 동시에 상기 내부 접점 (p6)에 전송된다.
그 후, 상기 REV 신호의 하이 레벨 기간동안 상기 CLK 신호 (1A)가 로우 레벨에 고정되고, 상기 CLK 신호 (1B)가 하이 레벨에 고정됨에 따라, 상기 스위칭 소자 (b1, b2, b3, b4, b5, b7, b1, b9)는 상시 개방되며, 상기 CLK 신호 (1C) 및 상기 CLK 신호 (1D)는 상기 CLK 신호의 클로킹에 따라서 클로킹을 시작하고 상기 스위칭 소자 (a1, a2, a3, a4, a5, a6, a7, a1, a9)의 개폐 제어를 시작하여, 상기 시프트 레지스터의 내부의 데이터는 상기 역방향으로 시프트한다.
이와는 반대로, 상기 t2 시점에서와 같이, 상기 REV 신호가 하이 레벨로부터 로우 레벨로 다시 변화하면, 이때 상기 REV 신호의 로우 레벨 기간중에 상기 CLK 신호 (1C)는 로우 레벨에 고정되며, CLK 신호 (1D)는 하이 레벨에 고정됨에 따라, 상기 스위칭 소자 (a1 내지 a9)는 상시 개방되며, 상기 CLK 신호 (1A) 및 상기 CLK 신호 (1B)는 상기 CLK 신호의 클로킹에 따라서 클로킹을 시작하며, 상기 스위칭 소자 (b1 내지 b9)의 개폐 제어를 시작하여, 상기 시프트 레지스터 내부의 데이터는 순방향으로 다시 시프트한다.
도 5에서 T3 기간의 동작에 관하여, 상기 T1의 기간과는 다르게, 상기 REV 신호는 상시 하이 레벨에 있고, 결과적으로, 상기 스위칭 소자 (d1)는 상시 폐쇄되고, 대신에, 상기 스위칭 소자 (e1)는 상시 개방되며, 앞서 언급한 T2 기간에서 하이 레벨 기간동안의 상기 REV 신호와 유사한 방법으로, 상기 CLK 신호 (1A)는 로우 레벨에 고정되고, 상기 CLK 신호 (1B)는 하이 레벨에 고정되기 때문에, 상기 스위칭 소자 (b1, b2, b3, b4, b5, b6, b7, b1, b9)는 상시 개방되며, 상기 CLK 신호 (1C) 및 상기 CLK 신호 (1D)는 상기 CLK의 클로킹에 따라서 클로킹을 시작하며, 상기 스위칭 소자 (a1, a2, a3, a4, a5, a6, a7, a8, a9)의 개폐 제어를 시작한다.
상기 상태에서, 상기 모든 내부 접점 (p1 내지 p9)이 로우 레벨 상태인 상태에서 로우 레벨로부터 하이 레벨로 상기 STA 신호가 변화하면, 상기 CLK 신호가 하이 레벨인 경우, 상기 스위칭 소자 (e2)는 개방되고, 상기 스위칭 소자 (a9)가 폐쇄된 기간에 상기 STA 신호의 하이 레벨에서의 데이터는 상기 내부 접점 (p9)에 전송된다. 이 시점에서, 상기 스위칭 소자 (C8)는 폐쇄되고, 하이 레벨에서의 데이터는 상기 전단의 F/F에 전송되지 않도록 유지된다.
상기 CLK 신호가 하이 레벨로부터 로우 레벨로 변화할 경우, 상기 스위칭 소자 (e2)는 폐쇄되고 상기 스위칭 소자 (a9)는 개방되어, 상기 STA 신호로부터 상기 내부 접점 (p9)으로 전송되는 하이 레벨에서의 데이터는 상기 스위칭 소자 (a9 및 b9)를 포함하는 상기 F/F에 의하여 유지된다.
더욱이, 이 시점에서 상기 스위칭 소자 (c8)가 개방되고 상기 스위칭 소자 (a8 및 c7)가 동시에 폐쇄됨에 따라서, 상기 내부 접점 (p9)에 유지된 하이 레벨에서의 데이터는 전단의 스위칭 소자 (a8 및 b8)를 포함하는 상기 F/F에 전송되고, 상기 내부 접점 (p8)은 로우 레벨로부터 하이 레벨로 변화한다.
상기 T2 기간에서의 상기 REV 신호가 하이 레벨일때와 유사한 동작에 의하여 상기 STA 신호로부터 입력된 하이 레벨에서의 데이터는 상기 내부 접점 (p9, p8, p7,…, p1)으로 역방향으로 순차적으로 시프트된다.
앞서 언급한 양방향 시프트 레지스터에서, 상기 모든 스위칭 소자는 도 4에서 원으로 표시된 PMOS 트랜지스터와 도 4에서 원으로 표시되지 않은 NMOS 트랜지스터의 조합으로 구성된 구조로 된다. 하지만, 그 대신에 상기 시프트 레지스터가 NMOS 트랜지스터로 구성될 수 있으며, 또한 각각의 F/F를 구성하는 상기 인버터들은 스위칭 기능을 가진 클록된 인버터로 대체되어도 동등한 기능을 얻는다. 또한, 여기에서의 CLK 신호 (1A), CLK 신호 (1B), CLK 신호 (1C) 및 CLK 신호 (1D)를 발생시키기 위한 제어신호 발생부 (인버터에 전단으로서 접속된 논리회로인 부정 논리곱 (NAND) 회로 또는 부정 논리합 (NOR) 회로의 구조)가 하나의 예이며, 상기 유사한 파형이 얻어질 수 있는 회로이면 다른 구조들도 사용될 수 있다.
도 6을 참조하면, 상기 양방향 시프트 레지스터가 번지 선택 회로로서 적용된 경우 추가되는 회로로서, 예를 들면, 도 6에 점선으로 둘러싸인 인버터 및 부정 논리합 회로에 직렬로 접속된 출력 회로 (41)를 들 수 있다. 상기 번지 선택 회로의 주요 부분은 양방향 시프트 레지스터에서의 입력 신호 (REV 신호, CLK 신호, STA 신호), 내부 접점 (p1 내지 p9) 및 스위칭 소자 동작점 스위칭 위치 (스위칭 소자 (a1, a3, a5, a7) 및 스위칭 소자 (b2, b4, b6, b8)의 반대편에 있는 NMOS 트랜지스터를 도시함)가 상기 부정논리곱 회로의 입력측과 접속되어 상기 인버터의 출력측으로부터 출력 라인 (YSW1 내지 YSW8)을 통하여 출력 신호 (번지 선택 신호)를 얻도록 배열되고, 도 7의 타이밍도에 도시된 바와 같이 신호처리동작이 실시된다.
도 7로부터, 상기 번지 선택 회로의 주요부분의 경우에, 일기간중에 상기 출력 라인 (YSW1 내지 YSW8)의 신호중 임의의 하나에만 하이 레벨에서의 데이터가 출력되도록 출력 회로를 추가하여 연구하고 있음을 알 수 있다.
도 8에서, 도 6에 도시된 상기 번지 선택 회로의 주요 부분이 설명된다. 상기 양방향 시프트 레지스터 (10)는 제어신호 발생부 (42) 및 상기 플립-플롭 (12 내지 20)을 포함한다. 상기 플립-플롭 (12 내지 19)은 상기 스위칭 소자 (21 내지 28)에 각각 접속된다. 도 8에서와 같이, 이것은, 상기 스위칭 소자와 접속된 동수의 센스 증폭기 및 상기 데이터 버스 라인 (DB)과 접속된 출력 라인 (YSW1 내지 YSW8)에 대응하는 개수의 스위칭 소자를 통하여 상기 출력 라인 (YSW1 내지 YSW8)에 대응하는 개수의 디지트 라인 (D1 내지 D8)과 2개의 병렬 워드 라인 (W1 및 W2) 사이에 배열된 DRAM의 메모리 셀 (MS) (Vcc/2의 소스 전압이 인가된다)과 접속됨으로써 번지 선택 회로가 구성되는 경우 (도 8에서 점선에 의하여 둘러싸인 부분은 도 6에서 상기 번지 선택 회로의 주요 부분을 블록으로 도시한다), 예를 들어, 상기 출력 라인 (YSW8) 및 상기 출력 라인 (YSW1)이 동시에 하이 레벨이 되면, 상기 디지트 라인 (D1)과 접속된 상기 메모리 셀 (MS)로부터의 판독 정보 및 상기 디지트 라인 (D2)과 접속된 상기 메모리 셀 (MS)로부터의 판독 정보는 상기 데이터 버스 라인 (DB) 상에서 서로를 파괴시킬 경우 데이터 버스 라인 상에서 2개의 소스로부터의 정보를 서로 파괴하는 것을 방지하기 위한 연구이다.
도 4에 도시된 구조의 상기 양방향 시프트 레지스터는, 도 5에 도시된 상기 타이밍도로부터 명백히 알 수 있는 바와 같이, 도 6의 상기 출력 라인 (YSW8)의 원래 데이터인 상기 내부 접점 (p1) 및 상기 출력 라인 (YSW1)의 원래 데이터인 상기 내부 접점 (p2)의 양자가 하이 레벨인 경우, 기간이 존재하기 때문에, 번지 선택 회로로서 적절하지 않지만, 도 6에 도시된 상기 번지 선택 회로의 주요 부분의 경우, 순방향 또는 역방향으로 번지 선택 신호를 추출하는 F/F를 변화시킴으로써 동일 개수의 F/F를 가지는 시프트 레지스터가 2배의 번지를 선택하는 것이 가능하다.
도 9는 번지를 순차적으로 선택하는 FIFO (first-in, first-out, 선입, 선출) 기능 및 번지를 역순으로 순차적으로 선택하는 LIFO (last-in, first-out, 후입, 선출) 기능을 가지는, 앞서 언급한 도 5의 번지 선택 회로의 변형 회로를 사용한 FIFO/LIFO의 기본 구조를 도시하는 회로도이다.
상기 FIFO/LIFO 회로에서, 도 8의 상기 번지 선택 회로의 출력 회로는, 상기 REV 신호가 선택적인 제어신호로서 입력되며, 2 그룹의 출력 라인은 상기 출력 라인 (YSW1 내지 YSW8)의 2개 라인의 1조를 입력함으로써 형성되며, 상기 선택적인 제어신호에 따라서 2 그룹의 출력 라인중의 1개를 선택적으로 동시에 출력하기 위한 특정 개수 (예를 들면, 4개)의 선택 회로 (51 내지 54)를 포함하는 출력 선택 회로가 형성되도록 변형된다. 상기 4개의 선택 회로에서, 상기 출력 라인 (YSW8 및 YSW1), 상기 출력 라인 (YSW7 및 YSW2), 상기 출력 라인 (YSW6 및 YSW3) 및 상기 출력 라인 (YSW5 및 YSW4)은 2개 라인의 1조로서 각각 입력된다.
상기 출력 선택 회로에서, 상기 선택적인 제어신호의 2개의 그룹에서의 로우 레벨에서 데이터가 순방향으로 시프트되며 상기 2 그룹의 출력 라인중의 임의의 1개가 선택적으로 동시에 출력되어 FIFO 기능을 형성하고, 선택적인 제어신호의 하이 레벨에서 데이터가 역방향으로 시프트되며 상기 2 그룹의 출력 라인중의 나머지 1개가 선택적으로 동시에 출력되어 LIFO 기능을 형성한다.
구체적으로 말하자면, 출력 선택 회로에서 번지가 순차적으로 선택될 경우, 상기 REV 신호는 로우 레벨로 되어 시프트 레지스터에서 순방향으로 데이터를 시프트하며, 출력 라인 (YSW1, YSW2, YSW3, 및 YSW4)의 데이터는 상기 REV 신호에 의하여 제어되는 선택 회로에 의하여 유효하게 된다. 상기 번지가 상기 출력 선택 회로에서 역순으로 순차적으로 선택된 경우, 상기 REV 신호는 하이 레벨이 되어 상기 시프트 레지스터에서 역방향으로 상기 데이터를 시프트하고, 출력 라인 (YSW5, YSW6, YSW7, 및 YSW8)의 데이터는 상기 REV 신호에 의하여 제어되는 상기 선택 회로에 의하여 유효하게 된다.
본 발명의 양방향 시프트 레지스터에 따르면, 시프트 레지스터를 구성하는 F/F내에 순로 제어신호에 의하여 개폐 제어되는 스위칭 소자 및 역로 제어신호에 의하여 개폐 제어되는 스위칭 소자가 제공되므로, 종래에 비하여 적은 개수의 소자로 양방향 시프트 기능이 구현되며, 결과적으로, 반도체 집적회로로서의 집적도는 향상된다.
구체적으로, 언급되어야 할 점은, 양방향 시프트 레지스터를 구성하는 소자의 개수를 최소화하여 반도체 집적회로로서의 집적도를 향상시킨다는 것이다. 그 이유는, 일반적인 단방향 시프트 레지스터 (더욱이, 여기서의 단방향 시프트 레지스터는, 예컨데 도 1의 스위칭 소자 (a1 내지 a9)를 제거하여 F/F로 구성한 시프트 레지스터를 나타냄)에 비교하여, 상기 양방향 전송은 상기 시프트 레지스터를 구성하는 F/F내에 단지 1개의 스위치를 추가함으로써 가능하기 때문이다.
추가적으로 언급되어야 할 점은, 소비 전력의 증가를 최소로 억제하여 상기 양방향 데이터 전송 기능을 가능케 한다는 것이다. 그 이유는, 구성 소자의 개수를 최소화함과 동시에, 순로와 역로와의 데이터 경로를 공유함으로써 상기 시프트 레지스터 내부의 트랜지스터에 의한 소비 전력의 증가를 억제하고, 이에 더하여, 제어하는 트랜지스터의 수를 최소화하여 상기 시프트 레지스터의 제어계에 의한 소비 전력를 억제하기 때문이다.
또한 언급되어야 할 점은, 시프트 레지스터내에서의 상기 F/F의 데이터 전송 속도가 순로와 역로로 균일하기 때문에, 상기 시프트 레지스터로부터의 판독 데이터를 활용하는 주변회로의 설계에 있어서 순로와 역로와의 지연차를 고려할 필요를 제거할 수 있다는 것이다. 그 이유는, 데이터 경로를 순로와 역로에 의해 공용하기 때문이다.
이상, 본 발명을 바람직한 실시예와 관련하여 설명하였지만, 본 발명은 다른 여러 가지 방식으로 실시될 수 있다.
Claims (4)
- 데이터 버스 라인에 소정의 순번을 구성하도록 접속된 소정수의 스위칭 소자 및 이 소정수의 스위칭 소자에 접속된 소정수의 센스 증폭기를 통해 2개의 평행하는 워드라인과 이 소정수의 스위칭 소자에 대응한 소정수의 디지트 라인사이에 배치됨과 동시에, 전원전압이 인가되는 메모리 셀과 접속되는 양방향 시프트 레지스터를 구비한 번지 선택회로에 있어서, 상기 양방향 시프트 레지스터는 레지스터내부로 데이터를 입력시키기 위한 초기값을 부여하는 스타트 신호인 STA 신호에 따라 이 데이터의 시프트방향을 제어하기 위한 REV 신호의 입력시의 LOW 레벨 기간중에 상시 온되는 상기 소정수보다도 많은 특정수의 제 1 스위칭 소자, 및 이 REV 신호의 입력시의 HIGH 레벨기간중에 상시 온되는 특정수의 제 2 스위칭 소자에 의한 2계통의 스위칭 소자로 이루어진 특정수의 플립-플롭과, 상기 특정수의 플립-플롭에 순차 개재 접속됨으로써 다단구조를 구성함과 동시에, 주기적으로 LOW 레벨로부터 HIGH 레벨, 또는 HIGH 레벨로부터 LOW 레벨로 클로킹시켜 상기 데이터를 시프트시키기 위한 기본 제어 신호인 CLK 신호에 의해 온/오프가 제어되는 소정수의 제 3 스위칭 소자를 포함하고, 또한 상기 특정수의 제 1 스위칭 소자를 상기 REV 신호의 LOW 레벨 기간중에 상시 온하고, 또한 상기 특정수의 제 2 스위칭 소자를 상기 CLK 신호의 클로킹에 응하여 온/오프시켜서 상기 데이터를 순방향으로 시프트시킴과 동시에, 이 특정수의 제 2 스위칭 소자를 이 REV 신호의 HIGH 기간중에 상시 온하고, 또한 이 특정수의 제 1 스위칭 소자를 이 CLK 신호의 클로킹에 응하여 온/오프시켜서 이 데이터를 역방향으로 시프트시킬때, 이 REV 신호 및 CLK 신호에 기초하여 다른 제 1 CLK 신호, 제 2 CLK 신호, 제 3 CLK 신호, 및 제 4 CLK 신호를 생성 출력함과 동시에, 이 데이터를 순방향으로 시프트시키는 경우에는 이 제 3 CLK 신호를 LOW 레벨, 이 제 4 CLK 신호를 HIGH 레벨로 고정하여 이 특정수의 제 1 스위칭 소자를 온함으로써 상기 특정수의 플립-플롭을 통해 상기 소정수의 디지트 라인중 우수번째의 것으로부터 오름차순으로 출력되도록 선택 제어하고, 이 데이터를 역방향으로 시프트시키는 경우에는 이 제 1 CLK 신호를 LOW 레벨, 이 제 2 CLK 신호를 HIGH 레벨로 고정하여 이 제 2 스위칭 소자를 온함으로써 이 특정수의 플립-플롭을 통해 이 소정수의 디지트 라인중의 기수번째것으로부터 내림차순으로 출력되도록 선택 제어하는 제어 신호 발생부를 구비하는 것을 특징으로 하는 번지 선택 회로.
- 제 7 항에 기재된 번지 선택 회로를 구비하는 FIFO/LIFO 회로로서, 상기 FIFO/LIFO 회로는 번지를 순차적으로 선택하는 FIFO 기능 및 번지를 역으로 순차적으로 선택하는 LIFO 기능을 가지며,상기 번지 선택 회로는, 상기 양방향 시프트 레지스터에 접속되고 출력 단자중의 하나가 하이 레벨로 되어 번지 선택 신호로서의 출력 신호를 출력하는 복수의 출력 단자를 가지는 출력 수단을 구비하고,출력 수단은, REV 신호를 선택 제어신호로서 입력함과 동시에 양방향 시프트 레지스터의 2조의 라인을 접속하여 2 그룹의 출력 단자를 형성하며,상기 출력 수단은, 상기 선택 제어신호에 따라서 상기 2 그룹의 출력 단자중의 어느 1개를 동시에 선택적으로 출력하는 출력 선택 회로를 구비하는 것을 특징으로 하는 FIFO/LIFO 회로.
- 제 8 항에 있어서,상기 출력 선택 회로는, 상기 선택 제어신호의 로우 레벨에서 데이터를 순방향으로 시프트하여 상기 2 그룹의 출력 단자중의 어느 1개를 선택적으로 출력함으로써 FIFO 기능을 이루고,상기 출력 선택 회로는, 상기 선택 제어신호의 하이 레벨에서 데이터를 역방향으로 시프트하여 상기 2 그룹의 출력 단자중의 다른 어느 1개를 선택적으로 출력함으로써 LIFO 기능을 이루는 것을 특징으로 하는 FIFO/LIFO 회로.
- 제 7 항에 있어서, 상기 제어 신호 발생부는 상기 REV 신호, 상기 CLK 신호, 및 상기 STA 신호를 입력함과 동시에, 번지 선택 신호를 얻기 위한 상기 특정수의 플립-플롭의 내부 접점을 포함하는 동작점 전환 개소를 입력측에 접속한 복수의 논리 회로의 조합으로 이루어지고, 상기 양방향 시프트 레지스터는 상기 특정수의 플립-플롭으로부터의 출력을 입력하여 소정수의 출력선의 하나만으로 HIGH 레벨에서의 데이터를 출력하는 복수의 논리회로를 조합시켜 이루어진 출력 회로를 구비하는 것을 특징으로 하는 번지 선택 회로.
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