JP3037252B2 - アドレス選択回路 - Google Patents
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- JP3037252B2 JP3037252B2 JP10015689A JP1568998A JP3037252B2 JP 3037252 B2 JP3037252 B2 JP 3037252B2 JP 10015689 A JP10015689 A JP 10015689A JP 1568998 A JP1568998 A JP 1568998A JP 3037252 B2 JP3037252 B2 JP 3037252B2
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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Description
【０００１】
【発明の属する技術分野】本発明は、主としてデータを
順方向又は逆方向にシフトさせる双方向シフトレジスタ
を備えたアドレス選択回路に関する。
順方向又は逆方向にシフトさせる双方向シフトレジスタ
を備えたアドレス選択回路に関する。
【０００２】
【従来の技術】従来、この種のアドレス選択回路として
は、例えば図７に示すような構成のものが挙げられる。
このアドレス選択回路は、点線で示される双方向シフト
レジスタをデータ・バス線ＤＢに接続された８個のトラ
ンスファゲート及びこれらのトランスファゲートに接続
された同数（８個）の感度アンプを介して２本の平行す
るワード線Ｗ１，Ｗ２及び各トランスファゲートに対応
した数（８本）のデジット線Ｄ１〜Ｄ８の間に配置され
たＤＲＡＭのメモリ・セルＭＳ（電源電圧Ｖcc／２が印
加される）と接続して構成されている。
は、例えば図７に示すような構成のものが挙げられる。
このアドレス選択回路は、点線で示される双方向シフト
レジスタをデータ・バス線ＤＢに接続された８個のトラ
ンスファゲート及びこれらのトランスファゲートに接続
された同数（８個）の感度アンプを介して２本の平行す
るワード線Ｗ１，Ｗ２及び各トランスファゲートに対応
した数（８本）のデジット線Ｄ１〜Ｄ８の間に配置され
たＤＲＡＭのメモリ・セルＭＳ（電源電圧Ｖcc／２が印
加される）と接続して構成されている。
【０００３】ここでの双方向シフトレジスタは、入力信
号（ＲＥＶ信号，ＣＬＫ信号，ＳＴＡ信号）を制御信号
発生部で入力し、ここで所定数（ここでは９個）のフリ
ップ・フロップ（以下、Ｆ／Ｆとする）の動作を制御す
るために異なる制御信号を生成し、これらの制御信号に
従って各Ｆ／Ｆのうちの特定のものにおける同時にＨｉ
ｇｈレベルとならない内部接点ｐ２，ｐ４，ｐ５，ｐ８
から出力信号（アドレス選択信号）が得られるようにな
っている。
号（ＲＥＶ信号，ＣＬＫ信号，ＳＴＡ信号）を制御信号
発生部で入力し、ここで所定数（ここでは９個）のフリ
ップ・フロップ（以下、Ｆ／Ｆとする）の動作を制御す
るために異なる制御信号を生成し、これらの制御信号に
従って各Ｆ／Ｆのうちの特定のものにおける同時にＨｉ
ｇｈレベルとならない内部接点ｐ２，ｐ４，ｐ５，ｐ８
から出力信号（アドレス選択信号）が得られるようにな
っている。
【０００４】ところで、ここでの双方向シフトレジスタ
の場合、アドレス選択回路として使用するために、同時
にＨｉｇｈレベルとならない内部接点ｐ２，ｐ４，ｐ
６，ｐ８からデータを抽出してアドレス選択信号として
いるため、シフトレジスタを構成するＦ／Ｆの２台毎に
一つのアドレス選択信号しか抽出できず、半導体集積回
路としての集積度の面で問題がある。
の場合、アドレス選択回路として使用するために、同時
にＨｉｇｈレベルとならない内部接点ｐ２，ｐ４，ｐ
６，ｐ８からデータを抽出してアドレス選択信号として
いるため、シフトレジスタを構成するＦ／Ｆの２台毎に
一つのアドレス選択信号しか抽出できず、半導体集積回
路としての集積度の面で問題がある。
【０００５】そこで、特開平７−１３５１３号公報に開
示された双方向信号伝送回路網及び双方向信号転送シフ
トレジスタには、図８に示されるように双方向シフトレ
ジスタにおいて二つのデータパスを設けて集積度を改善
した機能を具現している。尚、ここでの双方向シフトレ
ジスタでは、トランスファゲートの全てを図中で○囲み
していないＮＭＯＳトランジスタと、図中で○囲みした
ＰＭＯＳトランジスタとの組み合わせによる構成として
いる。
示された双方向信号伝送回路網及び双方向信号転送シフ
トレジスタには、図８に示されるように双方向シフトレ
ジスタにおいて二つのデータパスを設けて集積度を改善
した機能を具現している。尚、ここでの双方向シフトレ
ジスタでは、トランスファゲートの全てを図中で○囲み
していないＮＭＯＳトランジスタと、図中で○囲みした
ＰＭＯＳトランジスタとの組み合わせによる構成として
いる。
【０００６】尚、その他の双方向シフトレジスタ並びに
その基本機能に関連した周知技術としては、例えば実公
昭６１−３１４３７号公報に開示された可逆シフトレジ
スタ，特開平１−２８７９００号公報に開示された双方
向シフトレジスタ，特開平２−３１２０９９号公報や特
開平３−５９９８号公報に開示されたシフトレジスタ等
が挙げられる。
その基本機能に関連した周知技術としては、例えば実公
昭６１−３１４３７号公報に開示された可逆シフトレジ
スタ，特開平１−２８７９００号公報に開示された双方
向シフトレジスタ，特開平２−３１２０９９号公報や特
開平３−５９９８号公報に開示されたシフトレジスタ等
が挙げられる。
【０００７】
【発明が解決しようとする課題】上述した特開平７−１
３５１３公報に開示された双方向シフトレジスタの場
合、二つのデータパスを設けて集積度を改善している
が、実際には図８に示されるようにシフトレジスタを構
成するトランスファゲート数（以下、単に素子数とす
る）が多いためにさほど集積度が改善されていない上、
異なるデータ・パスを通る構成であるためにデータ伝達
速度の相違によって特性が劣化され易いという問題があ
る。
３５１３公報に開示された双方向シフトレジスタの場
合、二つのデータパスを設けて集積度を改善している
が、実際には図８に示されるようにシフトレジスタを構
成するトランスファゲート数（以下、単に素子数とす
る）が多いためにさほど集積度が改善されていない上、
異なるデータ・パスを通る構成であるためにデータ伝達
速度の相違によって特性が劣化され易いという問題があ
る。
【０００８】図８は、この双方向シフトレジスタにおけ
るシフトデータの流れを説明したもので、同図（ａ）は
順方向シフト時に関するもの，同図（ｂ）は逆方向シフ
ト時に関するものである。即ち、ここで示されるよう
に、順路や逆路で異なるデータ・パスを通る場合、順路
と逆路とでのデータ伝達速度の相違が生じ、これによっ
て特性が悪化されることがある。
るシフトデータの流れを説明したもので、同図（ａ）は
順方向シフト時に関するもの，同図（ｂ）は逆方向シフ
ト時に関するものである。即ち、ここで示されるよう
に、順路や逆路で異なるデータ・パスを通る場合、順路
と逆路とでのデータ伝達速度の相違が生じ、これによっ
て特性が悪化されることがある。
【０００９】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、少ない素子数でデ
ータが劣化されずに双方向シフト機能を具現できると共
に、半導体集積回路としての集積度が向上される双方向
シフトレジスタを備えたアドレス選択回路を提供するこ
とにある。
なされたもので、その技術的課題は、少ない素子数でデ
ータが劣化されずに双方向シフト機能を具現できると共
に、半導体集積回路としての集積度が向上される双方向
シフトレジスタを備えたアドレス選択回路を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明によれば、データ
・バス線に所定の順番を成すように接続された所定数の
トランスファゲート及び該所定数のトランスファゲート
に接続された所定数の感度アンプを介して２本の平行す
るワード線と該所定数のトランスファゲートに対応した
所定数のデジット線との間に配置されると共に、電源電
圧が印加されるメモリ・セルと接続される双方向シフト
レジスタを備えたアドレス選択回路において、双方向シ
フトレジスタは、レジスタ内部へデータを入力させるた
めの初期値を与えるスタート信号であるＳＴＡ信号に従
って該データのシフト方向を制御するためのＲＥＶ信号
の入力時のＬｏｗレベル期間中に常時オンされる所定数
よりも多い特定数の第１のトランスファゲート，並びに
該ＲＥＶ信号の入力時のＨｉｇｈレベル期間中に常時オ
ンされる特定数の第２のトランスファゲートによる２系
統のトランスファゲートから成る特定数のＦ／Ｆと、特
定数のＦ／Ｆに順次介在接続されることで多段構造を成
すと共に、周期的にＬｏｗレベルからＨｉｇｈレベル，
或いはＨｉｇｈレベルからＬｏｗレベルへとクロッキン
グさせてデータをシフトさせるための基本制御信号であ
るＣＬＫ信号によりオン／オフが制御される所定数の第
３のトランスファゲートとを含み、更に、特定数の第２
のトランスファゲートをＲＥＶ信号のＬｏｗレベル期間
中に常時オンし、且つ特定数の第１のトランスファゲー
トをＣＬＫ信号のクロッキングに応じてオン／オフさせ
てデータを順方向にシフトさせると共に、該特定数の第
１のトランスファゲートを該ＲＥＶ信号のＨｉｇｈレベ
ル期間中に常時オンし、且つ該特定数の第２のトランス
ファゲートを該ＣＬＫ信号のクロッキングに応じてオン
／オフさせて該データを逆方向にシフトさせる際、該Ｒ
ＥＶ信号及び該ＣＬＫ信号に基づいて異なる第１のＣＬ
Ｋ信号，第２のＣＬＫ信号，第３のＣＬＫ信号，及び第
４のＣＬＫ信号を生成出力すると共に、該データを順方
向にシフトさせる場合には該第３のＣＬＫ信号をＬｏｗ
レベル，該第４のＣＬＫ信号をＨｉｇｈレベルに固定し
て該特定数の第１のトランスファゲートをオンすること
で特定数のＦ／Ｆを通して所定数のデジット線のうちの
偶数番目のものから昇べき順に出力されるように選択制
御し、該データを逆方向にシフトさせる場合には該第１
のＣＬＫ信号をＬｏｗレベル，該第２のＣＬＫ信号をＨ
ｉｇｈレベルに固定して該第２のトランスファゲートを
オンすることで該特定数のＦ／Ｆを通して該所定数のデ
ジット線のうちの奇数番目のものから降べき順で出力さ
れるように選択制御する制御信号発生部を備えたアドレ
ス選択回路が得られる。
・バス線に所定の順番を成すように接続された所定数の
トランスファゲート及び該所定数のトランスファゲート
に接続された所定数の感度アンプを介して２本の平行す
るワード線と該所定数のトランスファゲートに対応した
所定数のデジット線との間に配置されると共に、電源電
圧が印加されるメモリ・セルと接続される双方向シフト
レジスタを備えたアドレス選択回路において、双方向シ
フトレジスタは、レジスタ内部へデータを入力させるた
めの初期値を与えるスタート信号であるＳＴＡ信号に従
って該データのシフト方向を制御するためのＲＥＶ信号
の入力時のＬｏｗレベル期間中に常時オンされる所定数
よりも多い特定数の第１のトランスファゲート，並びに
該ＲＥＶ信号の入力時のＨｉｇｈレベル期間中に常時オ
ンされる特定数の第２のトランスファゲートによる２系
統のトランスファゲートから成る特定数のＦ／Ｆと、特
定数のＦ／Ｆに順次介在接続されることで多段構造を成
すと共に、周期的にＬｏｗレベルからＨｉｇｈレベル，
或いはＨｉｇｈレベルからＬｏｗレベルへとクロッキン
グさせてデータをシフトさせるための基本制御信号であ
るＣＬＫ信号によりオン／オフが制御される所定数の第
３のトランスファゲートとを含み、更に、特定数の第２
のトランスファゲートをＲＥＶ信号のＬｏｗレベル期間
中に常時オンし、且つ特定数の第１のトランスファゲー
トをＣＬＫ信号のクロッキングに応じてオン／オフさせ
てデータを順方向にシフトさせると共に、該特定数の第
１のトランスファゲートを該ＲＥＶ信号のＨｉｇｈレベ
ル期間中に常時オンし、且つ該特定数の第２のトランス
ファゲートを該ＣＬＫ信号のクロッキングに応じてオン
／オフさせて該データを逆方向にシフトさせる際、該Ｒ
ＥＶ信号及び該ＣＬＫ信号に基づいて異なる第１のＣＬ
Ｋ信号，第２のＣＬＫ信号，第３のＣＬＫ信号，及び第
４のＣＬＫ信号を生成出力すると共に、該データを順方
向にシフトさせる場合には該第３のＣＬＫ信号をＬｏｗ
レベル，該第４のＣＬＫ信号をＨｉｇｈレベルに固定し
て該特定数の第１のトランスファゲートをオンすること
で特定数のＦ／Ｆを通して所定数のデジット線のうちの
偶数番目のものから昇べき順に出力されるように選択制
御し、該データを逆方向にシフトさせる場合には該第１
のＣＬＫ信号をＬｏｗレベル，該第２のＣＬＫ信号をＨ
ｉｇｈレベルに固定して該第２のトランスファゲートを
オンすることで該特定数のＦ／Ｆを通して該所定数のデ
ジット線のうちの奇数番目のものから降べき順で出力さ
れるように選択制御する制御信号発生部を備えたアドレ
ス選択回路が得られる。
【００１１】又、本発明によれば、上記アドレス選択回
路において、制御信号発生部は、ＲＥＶ信号，ＣＬＫ信
号，及びＳＴＡ信号を入力すると共に、アドレス選択信
号を得るための特定数のＦ／Ｆの内部接点を含む動作点
切換箇所を入力側に接続した複数の論理回路の組み合わ
せから成り、双方向シフトレジスタは、特定数のＦ／Ｆ
からの出力を入力して所定数の出力線の一つのみでＨｉ
ｇｈレベルでのデータを出力する複数の論理回路の組み
合わせから成る出力回路を備えたアドレス選択回路が得
られる。
路において、制御信号発生部は、ＲＥＶ信号，ＣＬＫ信
号，及びＳＴＡ信号を入力すると共に、アドレス選択信
号を得るための特定数のＦ／Ｆの内部接点を含む動作点
切換箇所を入力側に接続した複数の論理回路の組み合わ
せから成り、双方向シフトレジスタは、特定数のＦ／Ｆ
からの出力を入力して所定数の出力線の一つのみでＨｉ
ｇｈレベルでのデータを出力する複数の論理回路の組み
合わせから成る出力回路を備えたアドレス選択回路が得
られる。
【００１２】
【発明の実施の形態】以下に実施例を挙げ、本発明のア
ドレス選択回路について、図面を参照して詳細に説明す
る。
ドレス選択回路について、図面を参照して詳細に説明す
る。
【００１３】図１は、本発明のアドレス選択回路に適用
される双方向シフトレジスタの基本構成を示した回路図
である。この双方向シフトレジスタは、データのシフト
方向を制御するためのＲＥＶ信号の入力時のＬｏｗレベ
ル期間中に常時オンされる第１のトランスファゲートａ
１〜ａ９，並びにＲＥＶ信号の入力時のＨｉｇｈレベル
期間中に常時オンされる第２のトランスファゲートｂ１
〜ｂ９による２系統のトランスファゲートが接続された
インバータから成る特定数（ここでは９個）のＦ／Ｆ
と、これらの各Ｆ／Ｆに順次介在接続されることで多段
構造を成すと共に、周期的にＬｏｗレベルからＨｉｇｈ
レベル，或いはＨｉｇｈレベルからＬｏｗレベルへとク
ロッキングさせてデータをシフトさせるための基本制御
信号であるＣＬＫ信号によりオン／オフが制御される所
定の第３のトランスファゲートｃ１〜ｃ８とを備えてい
る。
される双方向シフトレジスタの基本構成を示した回路図
である。この双方向シフトレジスタは、データのシフト
方向を制御するためのＲＥＶ信号の入力時のＬｏｗレベ
ル期間中に常時オンされる第１のトランスファゲートａ
１〜ａ９，並びにＲＥＶ信号の入力時のＨｉｇｈレベル
期間中に常時オンされる第２のトランスファゲートｂ１
〜ｂ９による２系統のトランスファゲートが接続された
インバータから成る特定数（ここでは９個）のＦ／Ｆ
と、これらの各Ｆ／Ｆに順次介在接続されることで多段
構造を成すと共に、周期的にＬｏｗレベルからＨｉｇｈ
レベル，或いはＨｉｇｈレベルからＬｏｗレベルへとク
ロッキングさせてデータをシフトさせるための基本制御
信号であるＣＬＫ信号によりオン／オフが制御される所
定の第３のトランスファゲートｃ１〜ｃ８とを備えてい
る。
【００１４】この双方向シフトレジスタの場合、ＲＥＶ
信号のＬｏｗレベル期間中はデータを順方向に，Ｈｉｇ
ｈレベル期間中は逆方向にデータをシフトすることがで
き、又初期値を与えるスタート信号であるＳＴＡ信号に
よってシフトレジスタ内部へデータを入力させることが
できるが、このときにＲＥＶ信号により制御されるトラ
ンスファゲートｄ１，ｅ１及びＣＬＫ信号により制御さ
れるトランスファゲートｄ２，ｅ２を介してシフトレジ
スタ内部へとデータを供給するようになっている。
信号のＬｏｗレベル期間中はデータを順方向に，Ｈｉｇ
ｈレベル期間中は逆方向にデータをシフトすることがで
き、又初期値を与えるスタート信号であるＳＴＡ信号に
よってシフトレジスタ内部へデータを入力させることが
できるが、このときにＲＥＶ信号により制御されるトラ
ンスファゲートｄ１，ｅ１及びＣＬＫ信号により制御さ
れるトランスファゲートｄ２，ｅ２を介してシフトレジ
スタ内部へとデータを供給するようになっている。
【００１５】又、この双方向シフトレジスタの場合、ト
ランスファゲートａ１〜ａ９をＲＥＶ信号のＬｏｗレベ
ル期間中常時オンし、且つトランスファゲートｂ１〜ｂ
９をＣＬＫ信号のクロッキングに応じてオン／オフさせ
てデータを順方向にシフトさせると共に、トランスファ
ゲートｂ１〜ｂ９をＲＥＶ信号のＨｉｇｈレベル期間中
常時オンし、且つトランスファゲートａ１〜ａ９をＣＬ
Ｋ信号のクロッキングに応じてオン／オフさせてデータ
を逆方向にシフトさせるようになっている。
ランスファゲートａ１〜ａ９をＲＥＶ信号のＬｏｗレベ
ル期間中常時オンし、且つトランスファゲートｂ１〜ｂ
９をＣＬＫ信号のクロッキングに応じてオン／オフさせ
てデータを順方向にシフトさせると共に、トランスファ
ゲートｂ１〜ｂ９をＲＥＶ信号のＨｉｇｈレベル期間中
常時オンし、且つトランスファゲートａ１〜ａ９をＣＬ
Ｋ信号のクロッキングに応じてオン／オフさせてデータ
を逆方向にシフトさせるようになっている。
【００１６】このため、この双方向シフトレジスタは、
ＣＬＫ信号及びＲＥＶ信号に基づいて異なる第１のＣＬ
Ｋ信号１Ａ，第２のＣＬＫ信号１Ｂ，第３のＣＬＫ信号
１Ｃ，及び第４のＣＬＫ信号１Ｄを生成出力する制御信
号発生部を含んでおり、これによってデータを順方向に
シフトさせる場合には第３のＣＬＫ信号１ＣをＬｏｗレ
ベル，第４のＣＬＫ信号１ＤをＨｉｇｈレベルに固定し
てトランスファゲートａ１〜ａ９をオンし、データを逆
方向にシフトさせる場合には第１のＣＬＫ信号１ＡをＬ
ｏｗレベル，第２のＣＬＫ信号１ＢをＨｉｇｈレベルに
固定してトランスファゲートｂ１〜ｂ９をオンする。
ＣＬＫ信号及びＲＥＶ信号に基づいて異なる第１のＣＬ
Ｋ信号１Ａ，第２のＣＬＫ信号１Ｂ，第３のＣＬＫ信号
１Ｃ，及び第４のＣＬＫ信号１Ｄを生成出力する制御信
号発生部を含んでおり、これによってデータを順方向に
シフトさせる場合には第３のＣＬＫ信号１ＣをＬｏｗレ
ベル，第４のＣＬＫ信号１ＤをＨｉｇｈレベルに固定し
てトランスファゲートａ１〜ａ９をオンし、データを逆
方向にシフトさせる場合には第１のＣＬＫ信号１ＡをＬ
ｏｗレベル，第２のＣＬＫ信号１ＢをＨｉｇｈレベルに
固定してトランスファゲートｂ１〜ｂ９をオンする。
【００１７】図２は、この双方向シフトレジスタの要部
における信号処理動作を例示したタイミングチャートで
ある。但し、ここでは各Ｆ／Ｆにおける各トランスファ
ゲートａ１〜ａ９と各トランスファゲートｂ１〜ｂ９と
にそれぞれ接続されたインバータとの間におけるジグザ
グ状の組み合わせに位置されるアドレス選択信号を得る
ための内部接点ｐ１〜ｐ９の信号処理動作を含んでい
る。即ち、内部接点ｐ１はトランスファゲートｂ１及び
インバータの間，内部接点ｐ２はトランスファゲートａ
２及びインバータの間，内部接点ｐ３はトランスファゲ
ートｂ３及びインバータの間，内部接点ｐ４はトランス
ファゲートａ４及びインバータの間，内部接点ｐ５はト
ランスファゲートｂ５及びインバータの間，内部接点ｐ
６はトランスファゲートａ６及びインバータの間，内部
接点ｐ７はトランスファゲートｂ７及びインバータの
間，内部接点ｐ８はトランスファゲートａ８及びインバ
ータの間，内部接点ｐ９はトランスファゲートｂ９及び
インバータの間にそれぞれ位置される。
における信号処理動作を例示したタイミングチャートで
ある。但し、ここでは各Ｆ／Ｆにおける各トランスファ
ゲートａ１〜ａ９と各トランスファゲートｂ１〜ｂ９と
にそれぞれ接続されたインバータとの間におけるジグザ
グ状の組み合わせに位置されるアドレス選択信号を得る
ための内部接点ｐ１〜ｐ９の信号処理動作を含んでい
る。即ち、内部接点ｐ１はトランスファゲートｂ１及び
インバータの間，内部接点ｐ２はトランスファゲートａ
２及びインバータの間，内部接点ｐ３はトランスファゲ
ートｂ３及びインバータの間，内部接点ｐ４はトランス
ファゲートａ４及びインバータの間，内部接点ｐ５はト
ランスファゲートｂ５及びインバータの間，内部接点ｐ
６はトランスファゲートａ６及びインバータの間，内部
接点ｐ７はトランスファゲートｂ７及びインバータの
間，内部接点ｐ８はトランスファゲートａ８及びインバ
ータの間，内部接点ｐ９はトランスファゲートｂ９及び
インバータの間にそれぞれ位置される。
【００１８】ここでは、先ず初期状態であるＴ０期間の
動作について説明する。但し、初期状態では、内部接点
ｐ１〜ｐ９は不定（ＬｏｗレベルであるかＨｉｇｈレベ
ルであるかが不明の状態であるため、図中では中間レベ
ルとしている）である。そこで、図２中のＴ０の期間で
は不定である内部接点ｐ１〜ｐ９のそれぞれをＬｏｗレ
ベルに初期化する場合について示している。
動作について説明する。但し、初期状態では、内部接点
ｐ１〜ｐ９は不定（ＬｏｗレベルであるかＨｉｇｈレベ
ルであるかが不明の状態であるため、図中では中間レベ
ルとしている）である。そこで、図２中のＴ０の期間で
は不定である内部接点ｐ１〜ｐ９のそれぞれをＬｏｗレ
ベルに初期化する場合について示している。
【００１９】具体的に云えば、Ｔ０の期間ではＲＥＶ信
号をＬｏｗレベルにし、トランスファゲートａ１〜ａ
９，ｄ１をオンすると共に、ＳＴＡ信号をＬｏｗレベル
にしてＣＬＫ信号をクロッキングさせると、ＣＬＫ信号
のＬｏｗレベル期間にトランスファゲートｂ１，ｃ１が
オフした状態でトランスファゲートｄ２がオンし、ＳＴ
Ａ信号のＬｏｗレベルがＬｏｗレベルでのデータとして
内部接点ｐ１に伝達される。
号をＬｏｗレベルにし、トランスファゲートａ１〜ａ
９，ｄ１をオンすると共に、ＳＴＡ信号をＬｏｗレベル
にしてＣＬＫ信号をクロッキングさせると、ＣＬＫ信号
のＬｏｗレベル期間にトランスファゲートｂ１，ｃ１が
オフした状態でトランスファゲートｄ２がオンし、ＳＴ
Ａ信号のＬｏｗレベルがＬｏｗレベルでのデータとして
内部接点ｐ１に伝達される。
【００２０】更に、ＣＬＫ信号がＬｏｗレベルからＨｉ
ｇｈレベルへと変化すると、トランスファゲートｄ２，
ｂ２，ｃ２がオフし、且つトランスファゲートｂ１，ｃ
１がオンすることにより、内部接点ｐ１のデータがトラ
ンスファゲートａ１，ｂ１を含むＦ／Ｆ内で保持される
と共に、後段のトランスファゲートａ２，ｂ２含むＦ／
Ｆへ伝達され、内部接点ｐ２もＬｏｗレベルとなる。
ｇｈレベルへと変化すると、トランスファゲートｄ２，
ｂ２，ｃ２がオフし、且つトランスファゲートｂ１，ｃ
１がオンすることにより、内部接点ｐ１のデータがトラ
ンスファゲートａ１，ｂ１を含むＦ／Ｆ内で保持される
と共に、後段のトランスファゲートａ２，ｂ２含むＦ／
Ｆへ伝達され、内部接点ｐ２もＬｏｗレベルとなる。
【００２１】この後、ＣＬＫ信号がＨｉｇｈレベルから
Ｌｏｗレベルへと変化すると、トランスファゲートｃ
１，ｂ３，ｃ３がオフし、且つトランスファゲートｂ
２，ｃ２がオンしていることにより、内部接点ｐ２のデ
ータがトランスファゲートａ２，ｂ２を含むＦ／Ｆ内で
保持されると共に、後段のトランスファゲートａ３，ｂ
３含むＦ／Ｆへ伝達され、内部接点ｐ３もＬｏｗレベル
となる。以下、同様の動作を繰り返すことにより、ＳＴ
Ａ信号から内部接点ｐ１へと伝達されたデータが順次内
部接点ｐ２〜ｐ９へと伝達され、やがてはシフトレジス
タ全体の初期化が行われる。
Ｌｏｗレベルへと変化すると、トランスファゲートｃ
１，ｂ３，ｃ３がオフし、且つトランスファゲートｂ
２，ｃ２がオンしていることにより、内部接点ｐ２のデ
ータがトランスファゲートａ２，ｂ２を含むＦ／Ｆ内で
保持されると共に、後段のトランスファゲートａ３，ｂ
３含むＦ／Ｆへ伝達され、内部接点ｐ３もＬｏｗレベル
となる。以下、同様の動作を繰り返すことにより、ＳＴ
Ａ信号から内部接点ｐ１へと伝達されたデータが順次内
部接点ｐ２〜ｐ９へと伝達され、やがてはシフトレジス
タ全体の初期化が行われる。
【００２２】図２中のＴ１の期間では、上述した初期化
動作により内部接点ｐ１〜ｐ９の全部がＬｏｗレベルで
のデータを保持している状態からＳＴＡ信号をＣＬＫ信
号の１サイクル期間だけＨｉｇｈレベルにすることによ
り、Ｈｉｇｈレベルでのデータを内部接点ｐ１から内部
接点ｐ９へ順方向にシフトする場合を示している。又、
Ｔ１期間中ＲＥＶ信号はＬｏｗレベル固定であり、トラ
ンスファゲートａ１〜ａ９はオンされたままとなってい
る。
動作により内部接点ｐ１〜ｐ９の全部がＬｏｗレベルで
のデータを保持している状態からＳＴＡ信号をＣＬＫ信
号の１サイクル期間だけＨｉｇｈレベルにすることによ
り、Ｈｉｇｈレベルでのデータを内部接点ｐ１から内部
接点ｐ９へ順方向にシフトする場合を示している。又、
Ｔ１期間中ＲＥＶ信号はＬｏｗレベル固定であり、トラ
ンスファゲートａ１〜ａ９はオンされたままとなってい
る。
【００２３】具体的に云えば、内部接点ｐ１〜ｐ９の全
部がＬｏｗレベル状態でＳＴＡ信号をＬｏｗレベルから
Ｈｉｇｈレベルに変えると、ＣＬＫ信号がＨｉｇｈレベ
ルでトランスファゲートｄ２がオンし、トランスファゲ
ートｂ１がオフしている期間にＳＴＡ信号のＨｉｇｈレ
ベルでのデータが内部接点ｐ１へと伝達される。このと
き、トランスファゲートｃ１はオフしており、後段のＦ
／ＦにはＨｉｇｈレベルでのデータは伝達されない。
部がＬｏｗレベル状態でＳＴＡ信号をＬｏｗレベルから
Ｈｉｇｈレベルに変えると、ＣＬＫ信号がＨｉｇｈレベ
ルでトランスファゲートｄ２がオンし、トランスファゲ
ートｂ１がオフしている期間にＳＴＡ信号のＨｉｇｈレ
ベルでのデータが内部接点ｐ１へと伝達される。このと
き、トランスファゲートｃ１はオフしており、後段のＦ
／ＦにはＨｉｇｈレベルでのデータは伝達されない。
【００２４】更に、ＣＬＫ信号がＨｉｇｈレベルからＬ
ｏｗレベルへと変化すると、トランスファゲートｄ２が
オフし、且つトランスファゲートｂ１がオンしているこ
とにより、ＳＴＡ信号から内部接点ｐ１へと伝達された
Ｈｉｇｈレベルでのデータはトランスファゲートａ１，
ｂ１を含むＦ／Ｆにより保持される。又、このとき同時
にトランスファゲートｃ１がオンしている共に、トラン
スファゲートｂ３，ｃ３がオフしているので、内部接点
ｐ１で保持されたＨｉｇｈレベルでのデータは後段のト
ランスファゲートａ２，ｂ２を含むＦ／Ｆに伝達され、
内部接点ｐ２がＬｏｗレベルからＨｉｇｈレベルへと変
化する。
ｏｗレベルへと変化すると、トランスファゲートｄ２が
オフし、且つトランスファゲートｂ１がオンしているこ
とにより、ＳＴＡ信号から内部接点ｐ１へと伝達された
Ｈｉｇｈレベルでのデータはトランスファゲートａ１，
ｂ１を含むＦ／Ｆにより保持される。又、このとき同時
にトランスファゲートｃ１がオンしている共に、トラン
スファゲートｂ３，ｃ３がオフしているので、内部接点
ｐ１で保持されたＨｉｇｈレベルでのデータは後段のト
ランスファゲートａ２，ｂ２を含むＦ／Ｆに伝達され、
内部接点ｐ２がＬｏｗレベルからＨｉｇｈレベルへと変
化する。
【００２５】この後、ＳＴＡ信号をＨｉｇｈレベルから
Ｌｏｗレベルへと変化させると共に、ＣＬＫ信号がＬｏ
ｗレベルからＨｉｇｈレベルへと変化すると、トランス
ファゲートｄ２がオンし、且つトランスファゲートｂ
１，ｃ１がオフしていることにより、ＳＴＡ信号のＬｏ
ｗレベルでのデータがＳＴＡ信号から内部接点ｐ１へと
伝達される。このとき、次段のトランスファゲートａ
２，ｂ２を含むＦ／Ｆは、トランスファゲートｂ２がオ
ンしてトランスファゲートｃ１がオフしているために内
部接点ｐ２に送られたＨｉｇｈレベルでのデータを保持
すると共に、トランスファゲートｃ２がオンしてトラン
スファゲートｂ３がオフしているために次々段のトラン
スファゲートａ３，ｂ３を含むＦ／ＦへとＨｉｇｈレベ
ルでのデータを伝達する。尚、トランスファゲートｄ２
がオフした時点でＳＴＡ信号はＨｉｇｈレベルからＬｏ
ｗレベルへと変化させても、内部接点ｐ１の保持データ
は破壊されないが、図２では説明を簡単にするためにＣ
ＬＫ信号がＨｉｇｈレベルからＬｏｗレベルへ変化する
のと同時にＳＴＡ信号も変化させている。
Ｌｏｗレベルへと変化させると共に、ＣＬＫ信号がＬｏ
ｗレベルからＨｉｇｈレベルへと変化すると、トランス
ファゲートｄ２がオンし、且つトランスファゲートｂ
１，ｃ１がオフしていることにより、ＳＴＡ信号のＬｏ
ｗレベルでのデータがＳＴＡ信号から内部接点ｐ１へと
伝達される。このとき、次段のトランスファゲートａ
２，ｂ２を含むＦ／Ｆは、トランスファゲートｂ２がオ
ンしてトランスファゲートｃ１がオフしているために内
部接点ｐ２に送られたＨｉｇｈレベルでのデータを保持
すると共に、トランスファゲートｃ２がオンしてトラン
スファゲートｂ３がオフしているために次々段のトラン
スファゲートａ３，ｂ３を含むＦ／ＦへとＨｉｇｈレベ
ルでのデータを伝達する。尚、トランスファゲートｄ２
がオフした時点でＳＴＡ信号はＨｉｇｈレベルからＬｏ
ｗレベルへと変化させても、内部接点ｐ１の保持データ
は破壊されないが、図２では説明を簡単にするためにＣ
ＬＫ信号がＨｉｇｈレベルからＬｏｗレベルへ変化する
のと同時にＳＴＡ信号も変化させている。
【００２６】以下、同様の動作を繰り返すことにより、
ＳＴＡ信号から入力されたＨｉｇｈレベルでのデータが
図示されるようにＣＬＫ信号のクロッキングの半周期毎
に順次内部接点ｐ１〜ｐ９へとシフトする。このとき、
図示の様子から判るようにデータはシフトする過程で内
部接点ｐ１及びｐ２，内部接点ｐ２及びｐ３，内部接点
ｐ３及びｐ４という具合に常時２つのＦ／Ｆで保持され
ながら伝達される。
ＳＴＡ信号から入力されたＨｉｇｈレベルでのデータが
図示されるようにＣＬＫ信号のクロッキングの半周期毎
に順次内部接点ｐ１〜ｐ９へとシフトする。このとき、
図示の様子から判るようにデータはシフトする過程で内
部接点ｐ１及びｐ２，内部接点ｐ２及びｐ３，内部接点
ｐ３及びｐ４という具合に常時２つのＦ／Ｆで保持され
ながら伝達される。
【００２７】図２中のＴ２の期間に関しては、Ｔ１の期
間との相違として、上述した場合と同様な動作によりＳ
ＴＡ信号から入力されたＨｉｇｈレベルでのデータを内
部接点ｐ７まで伝達した後、図２中のｔ１時点でＲＥＶ
信号をＬｏｗレベルからＨｉｇｈレベルへと切り変える
ことでデータの伝達方向を順方向から逆方向に変え、更
にｔ２時点でＲＥＶ信号をＨｉｇｈレベルからＬｏｗレ
ベルへと切り変えることでデータの伝達方向を逆方向か
ら順方向に戻している点が挙げられる。
間との相違として、上述した場合と同様な動作によりＳ
ＴＡ信号から入力されたＨｉｇｈレベルでのデータを内
部接点ｐ７まで伝達した後、図２中のｔ１時点でＲＥＶ
信号をＬｏｗレベルからＨｉｇｈレベルへと切り変える
ことでデータの伝達方向を順方向から逆方向に変え、更
にｔ２時点でＲＥＶ信号をＨｉｇｈレベルからＬｏｗレ
ベルへと切り変えることでデータの伝達方向を逆方向か
ら順方向に戻している点が挙げられる。
【００２８】具体的に云えば、ｔ１時点の直前ではシフ
トレジスタ内をシフトしているＨｉｇｈレベルでのデー
タは、トランスファゲートｂ６，ａ６，ｃ６，ａ７がオ
ンし、トランスファゲートｃ５，ｂ７，ｃ７がオフした
状態となるため、内部接点ｐ６を含むＦ／Ｆでデータが
保持されると共に、内部接点ｐ７を含むＦ／Ｆへと伝達
されている。
トレジスタ内をシフトしているＨｉｇｈレベルでのデー
タは、トランスファゲートｂ６，ａ６，ｃ６，ａ７がオ
ンし、トランスファゲートｃ５，ｂ７，ｃ７がオフした
状態となるため、内部接点ｐ６を含むＦ／Ｆでデータが
保持されると共に、内部接点ｐ７を含むＦ／Ｆへと伝達
されている。
【００２９】次に、ｔ１時点でＲＥＶ信号をＬｏｗレベ
ルからＨｉｇｈレベルへと変化させ、更にＣＬＫ信号が
ＬｏｗレベルからＨｉｇｈレベルへと変化すると、トラ
ンスファゲートｂ５，ｃ５，ｂ６がオンしていることに
より、内部接点ｐ６が保持していたデータは内部接点ｐ
５へ、即ち、ＲＥＶ信号がＬｏｗレベル時とは逆に前段
のＦ／Ｆへと伝達される。又、このとき、トランスファ
ゲートａ６もオンしているため、内部接点ｐ６のＨｉｇ
ｈレベルでのデータは内部接点ｐ６を含むＦ／Ｆにより
保持されることになる。しかもトランスファゲートｃ
６，ａ７がオフしており、トランスファゲートｂ７，ｃ
７，ｂ８がオンしているため、内部接点ｐ７には内部接
点ｐ８が保持していたＬｏｗレベルでのデータが伝達さ
れる。
ルからＨｉｇｈレベルへと変化させ、更にＣＬＫ信号が
ＬｏｗレベルからＨｉｇｈレベルへと変化すると、トラ
ンスファゲートｂ５，ｃ５，ｂ６がオンしていることに
より、内部接点ｐ６が保持していたデータは内部接点ｐ
５へ、即ち、ＲＥＶ信号がＬｏｗレベル時とは逆に前段
のＦ／Ｆへと伝達される。又、このとき、トランスファ
ゲートａ６もオンしているため、内部接点ｐ６のＨｉｇ
ｈレベルでのデータは内部接点ｐ６を含むＦ／Ｆにより
保持されることになる。しかもトランスファゲートｃ
６，ａ７がオフしており、トランスファゲートｂ７，ｃ
７，ｂ８がオンしているため、内部接点ｐ７には内部接
点ｐ８が保持していたＬｏｗレベルでのデータが伝達さ
れる。
【００３０】更に、ＣＬＫ信号がＨｉｇｈレベルからＬ
ｏｗレベルへと変化すると、トランスファゲートｂ４，
ｃ４，ｂ５，ａ５，ｂ６，ｃ６，ｂ７，ａ７がオンして
いると共に、トランスファゲートｃ３，ａ４，ｃ５，ａ
６，ｃ７がオフしているため、Ｈｉｇｈレベルでのデー
タは内部接点ｐ５で保持されると同時に内部接点ｐ４へ
と伝達され、内部接点ｐ７のＬｏｗレベルでのデータは
内部接点ｐ７で保持されると同時に内部接点ｐ６へと伝
達される。
ｏｗレベルへと変化すると、トランスファゲートｂ４，
ｃ４，ｂ５，ａ５，ｂ６，ｃ６，ｂ７，ａ７がオンして
いると共に、トランスファゲートｃ３，ａ４，ｃ５，ａ
６，ｃ７がオフしているため、Ｈｉｇｈレベルでのデー
タは内部接点ｐ５で保持されると同時に内部接点ｐ４へ
と伝達され、内部接点ｐ７のＬｏｗレベルでのデータは
内部接点ｐ７で保持されると同時に内部接点ｐ６へと伝
達される。
【００３１】この後、ＲＥＶ信号がＨｉｇｈレベル期間
中はＣＬＫ信号１ＡがＬｏｗレベル固定で、且つＣＬＫ
信号１ＢがＨｉｇｈレベル固定となるため、トランスフ
ァゲートｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，
ｂ１，ｂ９は常時オンしており、又ＣＬＫ信号１Ｃ及び
ＣＬＫ信号１ＤがＣＬＫ信号のクロッキングに応じてク
ロッキングを始め、トランスファゲートａ１，ａ２，ａ
３，ａ４，ａ５，ａ６，ａ７，ａ１，ａ９のオン／オフ
を制御し始めるため、シフトレジスタ内のデータは逆方
向にシフトする。
中はＣＬＫ信号１ＡがＬｏｗレベル固定で、且つＣＬＫ
信号１ＢがＨｉｇｈレベル固定となるため、トランスフ
ァゲートｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，
ｂ１，ｂ９は常時オンしており、又ＣＬＫ信号１Ｃ及び
ＣＬＫ信号１ＤがＣＬＫ信号のクロッキングに応じてク
ロッキングを始め、トランスファゲートａ１，ａ２，ａ
３，ａ４，ａ５，ａ６，ａ７，ａ１，ａ９のオン／オフ
を制御し始めるため、シフトレジスタ内のデータは逆方
向にシフトする。
【００３２】これとは逆に、ｔ２時点のようにＲＥＶ信
号を再びＨｉｇｈレベルからＬｏｗレベルへと変化させ
ると、今度はＲＥＶ信号がＬｏｗレベル期間中はＣＬＫ
信号１ＣがＬｏｗ固定で、且つＣＬＫ信号１ＤがＨｉｇ
ｈレベル固定となるため、トランスファゲートａ１〜ａ
９は常時オンし、又ＣＬＫ信号１Ａ及びＣＬＫ信号１Ｂ
がＣＬＫ信号のクロッキングに応じてクロッキングを始
め、トランスファゲートｂ１〜ｂ９のオン／オフを制御
し始めるため、シフトレジスタ内のデータは再び順方向
にシフトする。
号を再びＨｉｇｈレベルからＬｏｗレベルへと変化させ
ると、今度はＲＥＶ信号がＬｏｗレベル期間中はＣＬＫ
信号１ＣがＬｏｗ固定で、且つＣＬＫ信号１ＤがＨｉｇ
ｈレベル固定となるため、トランスファゲートａ１〜ａ
９は常時オンし、又ＣＬＫ信号１Ａ及びＣＬＫ信号１Ｂ
がＣＬＫ信号のクロッキングに応じてクロッキングを始
め、トランスファゲートｂ１〜ｂ９のオン／オフを制御
し始めるため、シフトレジスタ内のデータは再び順方向
にシフトする。
【００３３】図２中のＴ３の期間の動作に関しては、Ｔ
１の期間との相違として、ＲＥＶ信号が常時Ｈｉｇｈレ
ベルである点と、これによりトランスファゲートｄ１は
常時オフし、その代わりにトランスファゲートｅ１が常
時オンしている点と、上述したＴ２期間中のＲＥＶ信号
がＨｉｇｈレベル期間と同様にＣＬＫ信号１ＡがＬｏｗ
レベル固定で、且つＣＬＫ信号１ＢがＨｉｇｈレベル固
定となるため、トランスファゲートｂ１，ｂ２，ｂ３，
ｂ４，ｂ５，ｂ６，ｂ７，ｂ１，ｂ９が常時オンし、Ｃ
ＬＫ信号１Ｃ及びＣＬＫ信号１ＤがＣＬＫのクロッキン
グに応じてクロッキングを始め、トランスファゲートａ
１，ａ２，ａ３，ａ４，ａ５，ａ６，ａ７，ａ８，ａ９
のオン／オフを制御し始める点とが挙げられる。
１の期間との相違として、ＲＥＶ信号が常時Ｈｉｇｈレ
ベルである点と、これによりトランスファゲートｄ１は
常時オフし、その代わりにトランスファゲートｅ１が常
時オンしている点と、上述したＴ２期間中のＲＥＶ信号
がＨｉｇｈレベル期間と同様にＣＬＫ信号１ＡがＬｏｗ
レベル固定で、且つＣＬＫ信号１ＢがＨｉｇｈレベル固
定となるため、トランスファゲートｂ１，ｂ２，ｂ３，
ｂ４，ｂ５，ｂ６，ｂ７，ｂ１，ｂ９が常時オンし、Ｃ
ＬＫ信号１Ｃ及びＣＬＫ信号１ＤがＣＬＫのクロッキン
グに応じてクロッキングを始め、トランスファゲートａ
１，ａ２，ａ３，ａ４，ａ５，ａ６，ａ７，ａ８，ａ９
のオン／オフを制御し始める点とが挙げられる。
【００３４】この状態で内部接点ｐ１〜ｐ９の全部がＬ
ｏｗレベル状態でＳＴＡ信号をＬｏｗレベルからＨｉｇ
ｈレベルに変えると、ＣＬＫ信号がＨｉｇｈレベルでト
ランスファゲートｅ２がオンし、トランスファゲートａ
９がオフしている期間にＳＴＡ信号のＨｉｇｈレベルで
のデータが内部接点ｐ９へと伝達される。このとき、ト
ランスファゲートｃ８はオフしており、前段のＦ／Ｆに
はＨｉｇｈレベルでのデータは伝達されない。
ｏｗレベル状態でＳＴＡ信号をＬｏｗレベルからＨｉｇ
ｈレベルに変えると、ＣＬＫ信号がＨｉｇｈレベルでト
ランスファゲートｅ２がオンし、トランスファゲートａ
９がオフしている期間にＳＴＡ信号のＨｉｇｈレベルで
のデータが内部接点ｐ９へと伝達される。このとき、ト
ランスファゲートｃ８はオフしており、前段のＦ／Ｆに
はＨｉｇｈレベルでのデータは伝達されない。
【００３５】更に、ＣＬＫ信号がＨｉｇｈレベルからＬ
ｏｗレベルへと変化すると、トランスファゲートｅ２が
オフし、且つトランスファゲートａ９がオンしているこ
とにより、ＳＴＡ信号から内部接点ｐ９へと伝達された
Ｈｉｇｈレベルでのデータはトランスファゲートａ９，
ｂ９を含むＦ／Ｆにより保持される。又、このとき同時
にトランスファゲートｃ８がオンしている共に、トラン
スファゲートａ８，ｃ７がオフしているので、内部接点
ｐ９で保持されたＨｉｇｈレベルでのデータは前段のト
ランスファゲートａ８，ｂ８を含むＦ／Ｆに伝達され、
内部接点ｐ８がＬｏｗレベルからＨｉｇｈレベルへと変
化する。
ｏｗレベルへと変化すると、トランスファゲートｅ２が
オフし、且つトランスファゲートａ９がオンしているこ
とにより、ＳＴＡ信号から内部接点ｐ９へと伝達された
Ｈｉｇｈレベルでのデータはトランスファゲートａ９，
ｂ９を含むＦ／Ｆにより保持される。又、このとき同時
にトランスファゲートｃ８がオンしている共に、トラン
スファゲートａ８，ｃ７がオフしているので、内部接点
ｐ９で保持されたＨｉｇｈレベルでのデータは前段のト
ランスファゲートａ８，ｂ８を含むＦ／Ｆに伝達され、
内部接点ｐ８がＬｏｗレベルからＨｉｇｈレベルへと変
化する。
【００３６】以下、Ｔ２の期間中のＲＥＶ信号がＨｉｇ
ｈレベルであった時と同様の動作により、ＳＴＡ信号か
ら入力されたＨｉｇｈレベルでのデータは内部接点ｐ
９，ｐ８，ｐ７，…，ｐ１へと逆方向に順次シフトす
る。
ｈレベルであった時と同様の動作により、ＳＴＡ信号か
ら入力されたＨｉｇｈレベルでのデータは内部接点ｐ
９，ｐ８，ｐ７，…，ｐ１へと逆方向に順次シフトす
る。
【００３７】尚、上述した双方向シフトレジスタでは、
トランスファゲートの全てを図１中で○囲みしていない
ＮＭＯＳトランジスタと、図１中で○囲みしたＰＭＯＳ
トランジスタとの組み合わせによる構成としたが、これ
に代えてＮＭＯＳトランジスタだけで構成することも可
能であるし、更に各Ｆ／Ｆを構成するインバータをクロ
ックド・インバータに代えても同等の機能を得ることが
できる。又、ここでのＣＬＫ信号１Ａ，ＣＬＫ信号１
Ｂ，ＣＬＫ信号１Ｃ，及びＣＬＫ信号１Ｄを生成する制
御信号発生部（インバータに前段として接続される論理
回路であるＮＡＮＤ回路やＮＯＲ回路の構成）は一例で
あり、同様な波形を得られる回路であれば他の構成であ
っても良い。
トランスファゲートの全てを図１中で○囲みしていない
ＮＭＯＳトランジスタと、図１中で○囲みしたＰＭＯＳ
トランジスタとの組み合わせによる構成としたが、これ
に代えてＮＭＯＳトランジスタだけで構成することも可
能であるし、更に各Ｆ／Ｆを構成するインバータをクロ
ックド・インバータに代えても同等の機能を得ることが
できる。又、ここでのＣＬＫ信号１Ａ，ＣＬＫ信号１
Ｂ，ＣＬＫ信号１Ｃ，及びＣＬＫ信号１Ｄを生成する制
御信号発生部（インバータに前段として接続される論理
回路であるＮＡＮＤ回路やＮＯＲ回路の構成）は一例で
あり、同様な波形を得られる回路であれば他の構成であ
っても良い。
【００３８】図３は、この双方向シフトレジスタを用い
た本発明の一実施例に係るＤＲＡＭのアドレス選択回路
の要部を示した回路図である。上述した双方向シフトレ
ジスタをアドレス選択回路として応用する場合に付加さ
れる回路としては、例えば図３中の点線で囲ったインバ
ータ及びＮＡＮＤ回路を直列接続した出力回路が挙げら
れる。このアドレス選択回路の要部では、双方向シフト
レジスタにおける入力信号（ＲＥＶ信号，ＣＬＫ信号，
ＳＴＡ信号），内部接点ｐ１〜ｐ９，及びトランスファ
ゲートの動作点切換箇所（トランスファゲートａ１，ａ
３，ａ５，ａ７の対向側のＮＭＯＳトランジスタとトラ
ンスファゲートｂ２，ｂ４，ｂ６，ｂ８とを示す）をＮ
ＡＮＤ回路の入力側に接続してインバータの出力側から
出力線ＹＳＷ１〜ＹＳＷ８により出力信号（アドレス選
択信号）を得るようになっており、図４のタイミングチ
ャートに示されるような信号処理動作が行われる。
た本発明の一実施例に係るＤＲＡＭのアドレス選択回路
の要部を示した回路図である。上述した双方向シフトレ
ジスタをアドレス選択回路として応用する場合に付加さ
れる回路としては、例えば図３中の点線で囲ったインバ
ータ及びＮＡＮＤ回路を直列接続した出力回路が挙げら
れる。このアドレス選択回路の要部では、双方向シフト
レジスタにおける入力信号（ＲＥＶ信号，ＣＬＫ信号，
ＳＴＡ信号），内部接点ｐ１〜ｐ９，及びトランスファ
ゲートの動作点切換箇所（トランスファゲートａ１，ａ
３，ａ５，ａ７の対向側のＮＭＯＳトランジスタとトラ
ンスファゲートｂ２，ｂ４，ｂ６，ｂ８とを示す）をＮ
ＡＮＤ回路の入力側に接続してインバータの出力側から
出力線ＹＳＷ１〜ＹＳＷ８により出力信号（アドレス選
択信号）を得るようになっており、図４のタイミングチ
ャートに示されるような信号処理動作が行われる。
【００３９】図４からは、このアドレス選択回路の要部
の場合、一時期に出力線ＹＳＷ１〜ＹＳＷ８の信号の何
れか一つにしかＨｉｇｈレベルでのデータを出力しない
ように出力回路を付加して工夫していることが判る。こ
れは図３に示したアドレス選択回路の要部を図５に示さ
れるように、データ・バス線ＤＢに接続された出力線Ｙ
ＳＷ１〜ＹＳＷ８に対応した数のトランスファゲート及
びこれらのトランスファゲートに接続された同数の感度
アンプを介して２本の平行するワード線Ｗ１，Ｗ２及び
出力線ＹＳＷ１〜ＹＳＷ８に対応した数のデジット線Ｄ
１〜Ｄ８の間に配置されたＤＲＡＭのメモリ・セルＭＳ
（電源電圧Ｖcc／２が印加される）と接続してアドレス
選択回路として構成した場合（図５中点線で囲った部分
は図３のアドレス選択回路の要部をブロック化して示し
ている）、例えば出力線ＹＳＷ８及び出力線ＹＳＷ１が
同時にＨｉｇｈレベルとなると、デジット線Ｄ１に繋が
るメモリ・セルＭＳからの読み出し情報と、デジット線
Ｄ２に繋がるメモリ・セルＭＳからの読み出し情報とが
データ・バス線ＤＢ上で互いに破壊し合うことを防止す
るための工夫である。
の場合、一時期に出力線ＹＳＷ１〜ＹＳＷ８の信号の何
れか一つにしかＨｉｇｈレベルでのデータを出力しない
ように出力回路を付加して工夫していることが判る。こ
れは図３に示したアドレス選択回路の要部を図５に示さ
れるように、データ・バス線ＤＢに接続された出力線Ｙ
ＳＷ１〜ＹＳＷ８に対応した数のトランスファゲート及
びこれらのトランスファゲートに接続された同数の感度
アンプを介して２本の平行するワード線Ｗ１，Ｗ２及び
出力線ＹＳＷ１〜ＹＳＷ８に対応した数のデジット線Ｄ
１〜Ｄ８の間に配置されたＤＲＡＭのメモリ・セルＭＳ
（電源電圧Ｖcc／２が印加される）と接続してアドレス
選択回路として構成した場合（図５中点線で囲った部分
は図３のアドレス選択回路の要部をブロック化して示し
ている）、例えば出力線ＹＳＷ８及び出力線ＹＳＷ１が
同時にＨｉｇｈレベルとなると、デジット線Ｄ１に繋が
るメモリ・セルＭＳからの読み出し情報と、デジット線
Ｄ２に繋がるメモリ・セルＭＳからの読み出し情報とが
データ・バス線ＤＢ上で互いに破壊し合うことを防止す
るための工夫である。
【００４０】即ち、図１に示す構成の双方向シフトレジ
スタのままでは、図２に示したタイミングチャートから
明らかであるように、図３中の出力線ＹＳＷ８の元デー
タである内部接点ｐ１とＹＳＷ１の元データである内部
接点ｐ２とが共にＨｉｇｈレベルとなっている期間が存
在しているため、アドレス選択回路として不適切である
ことが判るが、図３に示すアドレス選択回路の要部の場
合、順路と逆路とでアドレス選択信号を抽出するＦ／Ｆ
を変えることにより、同一Ｆ／Ｆ数を有するシフトレジ
スタで２倍のアドレスを選択することが可能となる。
スタのままでは、図２に示したタイミングチャートから
明らかであるように、図３中の出力線ＹＳＷ８の元デー
タである内部接点ｐ１とＹＳＷ１の元データである内部
接点ｐ２とが共にＨｉｇｈレベルとなっている期間が存
在しているため、アドレス選択回路として不適切である
ことが判るが、図３に示すアドレス選択回路の要部の場
合、順路と逆路とでアドレス選択信号を抽出するＦ／Ｆ
を変えることにより、同一Ｆ／Ｆ数を有するシフトレジ
スタで２倍のアドレスを選択することが可能となる。
【００４１】要するに、この場合の双方向シフトレジス
タにおいて、図５に示される制御信号発生部は、図１並
びに図３との対比から明らかであるように、ＲＥＶ信
号，ＣＬＫ信号，及びＳＴＡ信号を入力すると共に、各
Ｆ／Ｆの内部接点ｐ１〜ｐ９を含む動作点切換箇所を入
力側に接続した複数の論理回路の組み合わせから成り、
出力回路は、図３に示されるように各Ｆ／Ｆからの出力
を入力して所定数の出力線の一つのみでＨｉｇｈレベル
でのデータを出力する複数の論理回路の組み合わせから
成る。そこで、図５に示されるアドレス選択回路におけ
る双方向シフトレジスタでは、制御信号発生部によって
データを順方向にシフトさせる場合には第３のＣＬＫ信
号１ＣをＬｏｗレベル，第４のＣＬＫ信号１ＤをＨｉｇ
ｈレベルに固定して各第１のトランスファゲートａ１〜
ａ９をオンすることで各Ｆ／Ｆを通してデジット線Ｄ１
〜Ｄ８のうちの偶数番目のものから昇べき順にデジット
線Ｄ２，Ｄ４，Ｄ６，Ｄ８という具合いに出力されるよ
うに選択制御し、データを逆方向にシフトさせる場合に
は第１のＣＬＫ信号１ＡをＬｏｗレベル，第２のＣＬＫ
信号１ＢをＨｉｇｈレベルに固定して第２のトランスフ
ァゲートｂ１〜ｂ９をオンすることで各Ｆ／Ｆを通して
デジット線Ｄ１〜Ｄ８のうちの奇数番目のものから降べ
き順でデジット線Ｄ７，Ｄ５，Ｄ３，Ｄ１という具合い
に出力されるように選択制御する。
タにおいて、図５に示される制御信号発生部は、図１並
びに図３との対比から明らかであるように、ＲＥＶ信
号，ＣＬＫ信号，及びＳＴＡ信号を入力すると共に、各
Ｆ／Ｆの内部接点ｐ１〜ｐ９を含む動作点切換箇所を入
力側に接続した複数の論理回路の組み合わせから成り、
出力回路は、図３に示されるように各Ｆ／Ｆからの出力
を入力して所定数の出力線の一つのみでＨｉｇｈレベル
でのデータを出力する複数の論理回路の組み合わせから
成る。そこで、図５に示されるアドレス選択回路におけ
る双方向シフトレジスタでは、制御信号発生部によって
データを順方向にシフトさせる場合には第３のＣＬＫ信
号１ＣをＬｏｗレベル，第４のＣＬＫ信号１ＤをＨｉｇ
ｈレベルに固定して各第１のトランスファゲートａ１〜
ａ９をオンすることで各Ｆ／Ｆを通してデジット線Ｄ１
〜Ｄ８のうちの偶数番目のものから昇べき順にデジット
線Ｄ２，Ｄ４，Ｄ６，Ｄ８という具合いに出力されるよ
うに選択制御し、データを逆方向にシフトさせる場合に
は第１のＣＬＫ信号１ＡをＬｏｗレベル，第２のＣＬＫ
信号１ＢをＨｉｇｈレベルに固定して第２のトランスフ
ァゲートｂ１〜ｂ９をオンすることで各Ｆ／Ｆを通して
デジット線Ｄ１〜Ｄ８のうちの奇数番目のものから降べ
き順でデジット線Ｄ７，Ｄ５，Ｄ３，Ｄ１という具合い
に出力されるように選択制御する。
【００４２】図６は、上述した図５のアドレス選択回路
を変形して用いると共に、アドレスを順次選択するＦＩ
ＦＯ（ファースト・イン・ファースト・アウト）機能並
びにアドレスを逆から順次選択するＬＩＦＯ（ラスト・
イン・ファースト・アウト）機能を有するＦＩＦＯ／Ｌ
ＩＦＯ回路の基本構成を示した回路図である。
を変形して用いると共に、アドレスを順次選択するＦＩ
ＦＯ（ファースト・イン・ファースト・アウト）機能並
びにアドレスを逆から順次選択するＬＩＦＯ（ラスト・
イン・ファースト・アウト）機能を有するＦＩＦＯ／Ｌ
ＩＦＯ回路の基本構成を示した回路図である。
【００４３】このＦＩＦＯ／ＬＩＦＯ回路では、図５の
アドレス選択回路の出力回路を変形し、双方向シフトレ
ジスタにおいて出力回路に接続されて出力線ＹＳＷ１〜
ＹＳＷ８を２本の組として２系統の出力線群と成すと共
に、ＲＥＶ信号を選択制御信号として入力したものに従
って２系統の出力線群の何れか一方を選択して一斉に出
力する所定数よりも少ない複数（ここでは４つ）の出力
選択回路（ｓｅｌｅｃｔｏｒ）を備えている。４つの出
力選択回路においては、出力線ＹＳＷ８及びＹＳＷ１，
出力線ＹＳＷ７及びＹＳＷ２，出力線ＹＳＷ６及びＹＳ
Ｗ３，出力線ＹＳＷ５及びＹＳＷ４が２本の組としてそ
れぞれ入力されている。
アドレス選択回路の出力回路を変形し、双方向シフトレ
ジスタにおいて出力回路に接続されて出力線ＹＳＷ１〜
ＹＳＷ８を２本の組として２系統の出力線群と成すと共
に、ＲＥＶ信号を選択制御信号として入力したものに従
って２系統の出力線群の何れか一方を選択して一斉に出
力する所定数よりも少ない複数（ここでは４つ）の出力
選択回路（ｓｅｌｅｃｔｏｒ）を備えている。４つの出
力選択回路においては、出力線ＹＳＷ８及びＹＳＷ１，
出力線ＹＳＷ７及びＹＳＷ２，出力線ＹＳＷ６及びＹＳ
Ｗ３，出力線ＹＳＷ５及びＹＳＷ４が２本の組としてそ
れぞれ入力されている。
【００４４】出力回路においてアドレスを順次選択する
場合、ＲＥＶ信号をＬｏｗレベルとしてシフトレジスタ
内をデータを順方向にシフトさせると共に、ＲＥＶ信号
により制御される各出力選択回路により出力線ＹＳＷ
１，ＹＳＷ２，ＹＳＷ３，及びＹＳＷ４のデータを有効
とする。又、出力選択回路においてアドレスを逆から順
次選択する場合、ＲＥＶ信号をＨｉｇｈレベルとしてシ
フトレジスタ内をデータを逆方向にシフトさせると共
に、ＲＥＶ信号により制御される選択回路により出力線
ＹＳＷ５，ＹＳＷ６，ＹＳＷ７，及びＹＳＷ８のデータ
を有効とする。
場合、ＲＥＶ信号をＬｏｗレベルとしてシフトレジスタ
内をデータを順方向にシフトさせると共に、ＲＥＶ信号
により制御される各出力選択回路により出力線ＹＳＷ
１，ＹＳＷ２，ＹＳＷ３，及びＹＳＷ４のデータを有効
とする。又、出力選択回路においてアドレスを逆から順
次選択する場合、ＲＥＶ信号をＨｉｇｈレベルとしてシ
フトレジスタ内をデータを逆方向にシフトさせると共
に、ＲＥＶ信号により制御される選択回路により出力線
ＹＳＷ５，ＹＳＷ６，ＹＳＷ７，及びＹＳＷ８のデータ
を有効とする。
【００４５】具体的に云えば、各出力選択回路では、選
択制御信号のＬｏｗレベルで出力線ＹＳＷ１〜ＹＳＷ８
を２系統の出力線群の一方の１系統側である出力線ＹＳ
Ｗ１，２，３，４にして順方向でデジット線Ｄ１〜Ｄ８
の半数のものを対象にして昇べき順にデジット線Ｄ１，
Ｄ２，Ｄ３，Ｄ４という具合いにデータの書き込み並び
に読み出しを行わせることでＦＩＦＯ機能を成すと共
に、選択制御信号のＨｉｇｈレベルで出力線ＹＳＷ１〜
ＹＳＷ８を２系統の出力線群の他方の１系統側である出
力線ＹＳＷ５，６，７，８にして逆方向でデジット線Ｄ
１〜Ｄ８の残り半数のものを対象にして降べき順にデジ
ット線Ｄ４，Ｄ３，Ｄ２，Ｄ１という具合いにデータの
書き込み並びに読み出しを行わせることでＬＩＦＯ機能
を成す。
択制御信号のＬｏｗレベルで出力線ＹＳＷ１〜ＹＳＷ８
を２系統の出力線群の一方の１系統側である出力線ＹＳ
Ｗ１，２，３，４にして順方向でデジット線Ｄ１〜Ｄ８
の半数のものを対象にして昇べき順にデジット線Ｄ１，
Ｄ２，Ｄ３，Ｄ４という具合いにデータの書き込み並び
に読み出しを行わせることでＦＩＦＯ機能を成すと共
に、選択制御信号のＨｉｇｈレベルで出力線ＹＳＷ１〜
ＹＳＷ８を２系統の出力線群の他方の１系統側である出
力線ＹＳＷ５，６，７，８にして逆方向でデジット線Ｄ
１〜Ｄ８の残り半数のものを対象にして降べき順にデジ
ット線Ｄ４，Ｄ３，Ｄ２，Ｄ１という具合いにデータの
書き込み並びに読み出しを行わせることでＬＩＦＯ機能
を成す。
【００４６】
【発明の効果】以上に述べた通り、本発明のアドレス選
択回路によれば、回路内部に含まれる双方向シフトレジ
スタにおいてシフトレジスタを構成するＦ／Ｆ内に順路
制御信号によりオン／オフ制御されるトランスファゲー
トと逆路制御信号によりオン／オフ制御されるトランス
ファゲートとを設けているので、従来よりも少ない素子
数でデータの双方向シフト機能が具現され、結果として
半導体集積回路としての集積度が向上されるようにな
る。
択回路によれば、回路内部に含まれる双方向シフトレジ
スタにおいてシフトレジスタを構成するＦ／Ｆ内に順路
制御信号によりオン／オフ制御されるトランスファゲー
トと逆路制御信号によりオン／オフ制御されるトランス
ファゲートとを設けているので、従来よりも少ない素子
数でデータの双方向シフト機能が具現され、結果として
半導体集積回路としての集積度が向上されるようにな
る。
【００４７】具体的に云えば、第１の効果として、双方
向シフトレジスタの構成素子数を最少化し、半導体集積
回路としての集積度を高められる点が挙げられる。その
理由は、一般的な単方向シフトレジスタ（尚、ここでの
単方向シフトレジスタとは、例えば図１のトランスファ
ゲートａ１〜ａ９を取り除いたＦ／Ｆで構成されたシフ
トレジスタを例示することができる）に対し、シフトレ
ジスタを構成するＦ／Ｆ内にトランスファゲートを１種
追加するだけでデータの双方向転送を可能としているた
めである。
向シフトレジスタの構成素子数を最少化し、半導体集積
回路としての集積度を高められる点が挙げられる。その
理由は、一般的な単方向シフトレジスタ（尚、ここでの
単方向シフトレジスタとは、例えば図１のトランスファ
ゲートａ１〜ａ９を取り除いたＦ／Ｆで構成されたシフ
トレジスタを例示することができる）に対し、シフトレ
ジスタを構成するＦ／Ｆ内にトランスファゲートを１種
追加するだけでデータの双方向転送を可能としているた
めである。
【００４８】又、第２の効果として、消費電流の増加を
最小限に抑えながらデータの双方向転送機能を可能にし
ている点が挙げられる。その理由は、構成素子数を最少
化すると共に、順路と逆路とのデータ・パスを共有する
ことによりシフトレジスタ内部のトランジスタの消費電
流増加を抑制し、これに加えて制御するトランジスタ数
を最少化することによりシフトレジスタの制御系の消費
電流を抑制しているためである。
最小限に抑えながらデータの双方向転送機能を可能にし
ている点が挙げられる。その理由は、構成素子数を最少
化すると共に、順路と逆路とのデータ・パスを共有する
ことによりシフトレジスタ内部のトランジスタの消費電
流増加を抑制し、これに加えて制御するトランジスタ数
を最少化することによりシフトレジスタの制御系の消費
電流を抑制しているためである。
【００４９】更に、第３の効果として、シフトレジスタ
内のＦ／Ｆのデータ転送速度が順路と逆路とで均一であ
るため、シフトレジスタからの読み出しデータを活用す
る周辺回路の設計において順路と逆路との遅延差を考慮
する必要を無くすることができるという点が挙げられ
る。その理由は、順路と逆路とでデータがシフトするデ
ータ・パスを共用しているためである。
内のＦ／Ｆのデータ転送速度が順路と逆路とで均一であ
るため、シフトレジスタからの読み出しデータを活用す
る周辺回路の設計において順路と逆路との遅延差を考慮
する必要を無くすることができるという点が挙げられ
る。その理由は、順路と逆路とでデータがシフトするデ
ータ・パスを共用しているためである。
【図１】本発明のアドレス選択回路に適用される双方向
シフトレジスタの基本構成を示した回路図である。
シフトレジスタの基本構成を示した回路図である。
【図２】図１に示す双方向シフトレジスタの要部におけ
る信号処理動作を例示したタイミングチャートである。
る信号処理動作を例示したタイミングチャートである。
【図３】図１に示す双方向シフトレジスタを用いた本発
明の一実施例に係るＤＲＡＭのアドレス選択回路の要部
を示した回路図である。
明の一実施例に係るＤＲＡＭのアドレス選択回路の要部
を示した回路図である。
【図４】図３に示すアドレス選択回路の要部における信
号処理動作を例示したタイミング・チャートである。
号処理動作を例示したタイミング・チャートである。
【図５】図３に示すアドレス選択回路の要部を含むアド
レス選択回路の基本構成を示したブロック図である。
レス選択回路の基本構成を示したブロック図である。
【図６】図５に示すアドレス選択回路を用いたＦＩＦＯ
機能並びにＬＩＦＯ機能を有するＦＩＦＯ／ＬＩＦＯ回
路の基本構成を示した回路図である。
機能並びにＬＩＦＯ機能を有するＦＩＦＯ／ＬＩＦＯ回
路の基本構成を示した回路図である。
【図７】従来の双方向シフトレジスタを用いたアドレス
選択回路の基本構成を示したブロック図である。
選択回路の基本構成を示したブロック図である。
【図８】従来の他の双方向シフトレジスタの基本構成を
示した回路図である。
示した回路図である。
【図９】図８に示す双方向シフトレジスタにおけるシフ
トデータの流れを説明したもので、（ａ）は順方向シフ
ト時に関するもの，（ｂ）は逆方向シフト時に関するも
のである。
トデータの流れを説明したもので、（ａ）は順方向シフ
ト時に関するもの，（ｂ）は逆方向シフト時に関するも
のである。
ａ１〜ａ９，ｂ１〜ｂ９，ｃ１〜ｃ８，ｅ１，ｅ２，ｄ
１，ｄ２ トランスファゲート ｐ１〜ｐ９ 内部接点 Ｄ１〜Ｄ８ デジット線 ＤＢ データ・バス線 ＭＳ メモリ・セル Ｗ１，Ｗ２ ワード線 ＹＳＷ１〜ＹＳＷ８ 出力線
１，ｄ２ トランスファゲート ｐ１〜ｐ９ 内部接点 Ｄ１〜Ｄ８ デジット線 ＤＢ データ・バス線 ＭＳ メモリ・セル Ｗ１，Ｗ２ ワード線 ＹＳＷ１〜ＹＳＷ８ 出力線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−9597（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 19/00 G11C 19/28 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (2)
- 【請求項１】 データ・バス線に所定の順番を成すよう
に接続された所定数のトランスファゲート及び該所定数
のトランスファゲートに接続された所定数の感度アンプ
を介して２本の平行するワード線と該所定数のトランス
ファゲートに対応した所定数のデジット線との間に配置
されると共に、電源電圧が印加されるメモリ・セルと接
続される双方向シフトレジスタを備えたアドレス選択回
路において、前記双方向シフトレジスタは、レジスタ内
部へデータを入力させるための初期値を与えるスタート
信号であるＳＴＡ信号に従って該データのシフト方向を
制御するためのＲＥＶ信号の入力時のＬｏｗレベル期間
中に常時オンされる前記所定数よりも多い特定数の第１
のトランスファゲート，並びに該ＲＥＶ信号の入力時の
Ｈｉｇｈレベル期間中に常時オンされる特定数の第２の
トランスファゲートによる２系統のトランスファゲート
から成る特定数のフリップ・フロップと、前記特定数の
フリップ・フロップに順次介在接続されることで多段構
造を成すと共に、周期的にＬｏｗレベルからＨｉｇｈレ
ベル，或いはＨｉｇｈレベルからＬｏｗレベルへとクロ
ッキングさせて前記データをシフトさせるための基本制
御信号であるＣＬＫ信号によりオン／オフが制御される
所定数の第３のトランスファゲートとを含み、更に、前
記特定数の第２のトランスファゲートを前記ＲＥＶ信号
のＬｏｗレベル期間中に常時オンし、且つ前記特定数の
第１のトランスファゲートを前記ＣＬＫ信号のクロッキ
ングに応じてオン／オフさせて前記データを順方向にシ
フトさせると共に、該特定数の第１のトランスファゲー
トを該ＲＥＶ信号のＨｉｇｈレベル期間中に常時オン
し、且つ該特定数の第２のトランスファゲートを該ＣＬ
Ｋ信号のクロッキングに応じてオン／オフさせて該デー
タを逆方向にシフトさせる際、該ＲＥＶ信号及び該ＣＬ
Ｋ信号に基づいて異なる第１のＣＬＫ信号，第２のＣＬ
Ｋ信号，第３のＣＬＫ信号，及び第４のＣＬＫ信号を生
成出力すると共に、該データを順方向にシフトさせる場
合には該第３のＣＬＫ信号をＬｏｗレベル，該第４のＣ
ＬＫ信号をＨｉｇｈレベルに固定して該特定数の第１の
トランスファゲートをオンすることで前記特定数のフリ
ップ・フロップを通して前記所定数のデジット線のうち
の偶数番目のものから昇べき順に出力されるように選択
制御し、該データを逆方向にシフトさせる場合には該第
１のＣＬＫ信号をＬｏｗレベル，該第２のＣＬＫ信号を
Ｈｉｇｈレベルに固定して該第２のトランスファゲート
をオンすることで該特定数のフリップ・フロップを通し
て該所定数のデジット線のうちの奇数番目のものから降
べき順で出力されるように選択制御する制御信号発生部
を備えたことを特徴とするアドレス選択回路。 - 【請求項２】 請求項１記載のアドレス選択回路におい
て、前記制御信号発生部は、前記ＲＥＶ信号，前記ＣＬ
Ｋ信号，及び前記ＳＴＡ信号を入力すると共に、アドレ
ス選択信号を得るための前記特定数のフリップ・フロッ
プの内部接点を含む動作点切換箇所を入力側に接続した
複数の論理回路の組み合わせから成り、前記双方向シフ
トレジスタは、前記特定数のフリップ・フロップからの
出力を入力して所定数の出力線の一つのみでＨｉｇｈレ
ベルでのデータを出力する複数の論理回路の組み合わせ
から成る出力回路を備えたことを特徴とするアドレス選
択回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015689A JP3037252B2 (ja) | 1998-01-28 | 1998-01-28 | アドレス選択回路 |
| US09/239,111 US6418182B1 (en) | 1998-01-28 | 1999-01-28 | Bi-directional shift register having bi-directional shift function without deteriorating data with a reduced number of elements |
| TW088101354A TW490672B (en) | 1998-01-28 | 1999-01-28 | Bi-directional shift register having bi-directional shift function without deteriorating data with a reduced number of elements |
| CN99100287A CN1122282C (zh) | 1998-01-28 | 1999-01-28 | 既不破坏数据又能减少元件数量的双向移位寄存器 |
| KR1019990002718A KR100307056B1 (ko) | 1998-01-28 | 1999-01-28 | 양방향 시프트 레지스터, 상기 양방향 시프트 레지스터를 구비하는 어드레스 선택 회로 및 상기 어드레스 선택 회로를 구비하는 ｆｉｆｏ/ｌｉｆｏ 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015689A JP3037252B2 (ja) | 1998-01-28 | 1998-01-28 | アドレス選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11213686A JPH11213686A (ja) | 1999-08-06 |
| JP3037252B2 true JP3037252B2 (ja) | 2000-04-24 |
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ID=11895739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10015689A Expired - Fee Related JP3037252B2 (ja) | 1998-01-28 | 1998-01-28 | アドレス選択回路 |
Country Status (5)
| Country | Link |
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| JP (1) | JP3037252B2 (ja) |
| KR (1) | KR100307056B1 (ja) |
| CN (1) | CN1122282C (ja) |
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| KR100765133B1 (ko) * | 2001-08-30 | 2007-10-11 | 삼성전자주식회사 | 게이트 구동회로 및 이를 적용한 액정표시장치 |
| JP4190921B2 (ja) * | 2002-04-10 | 2008-12-03 | シャープ株式会社 | 駆動回路及びそれを備えた表示装置 |
| JP4460822B2 (ja) * | 2002-11-29 | 2010-05-12 | 東芝モバイルディスプレイ株式会社 | 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置 |
| JP4044020B2 (ja) * | 2003-06-10 | 2008-02-06 | シャープ株式会社 | 双方向シフトレジスタ、および、それを備えた表示装置 |
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| US7514964B2 (en) * | 2005-03-18 | 2009-04-07 | California Institute Of Technology | Universal programmable logic gate and routing method |
| CN1983371B (zh) * | 2005-12-12 | 2010-05-12 | 统宝光电股份有限公司 | 平面显示器以及扫描驱动装置 |
| KR100800383B1 (ko) * | 2006-08-18 | 2008-02-01 | 삼성전자주식회사 | 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를적용하는 방법 |
| TWI337006B (en) * | 2007-04-14 | 2011-02-01 | Raydium Semiconductor Corp | Flip-flop and shift register |
| TWI376658B (en) * | 2007-10-29 | 2012-11-11 | Novatek Microelectronics Corp | Shift register circuit |
| TWI330372B (en) * | 2008-02-14 | 2010-09-11 | Au Optronics Corp | Bidirectional controlling device for increasing resistance of elements on voltage stress |
| US8102962B2 (en) * | 2010-01-11 | 2012-01-24 | Au Optronics Corporation | Bidrectional shifter register and method of driving same |
| TW201133440A (en) * | 2010-03-19 | 2011-10-01 | Au Optronics Corp | Shift register circuit and gate driving circuit |
| TWI433459B (zh) | 2010-07-08 | 2014-04-01 | Au Optronics Corp | 雙向移位暫存器 |
| WO2013062562A1 (en) | 2011-10-27 | 2013-05-02 | Hewlett-Packard Development Company, L.P. | Shiftable memory supporting in-memory data structures |
| US20140247673A1 (en) * | 2011-10-28 | 2014-09-04 | Naveen Muralimanohar | Row shifting shiftable memory |
| TWI498877B (zh) * | 2013-04-26 | 2015-09-01 | Chunghwa Picture Tubes Ltd | 顯示面板 |
| WO2022014051A1 (ja) | 2020-07-17 | 2022-01-20 | シャープ株式会社 | 表示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495628A (en) * | 1982-06-17 | 1985-01-22 | Storage Technology Partners | CMOS LSI and VLSI chips having internal delay testing capability |
| US4679213A (en) * | 1985-01-08 | 1987-07-07 | Sutherland Ivan E | Asynchronous queue system |
| JPS629597A (ja) * | 1985-07-05 | 1987-01-17 | Citizen Watch Co Ltd | 双方向シフトレジスタ− |
| US4899307A (en) * | 1987-04-10 | 1990-02-06 | Tandem Computers Incorporated | Stack with unary encoded stack pointer |
| US4873665A (en) * | 1988-06-07 | 1989-10-10 | Dallas Semiconductor Corporation | Dual storage cell memory including data transfer circuits |
| US5138641A (en) * | 1989-04-27 | 1992-08-11 | Advanced Micro Devices, Inc. | Bit residue correction in a dlc receiver |
| US5390199A (en) * | 1991-07-19 | 1995-02-14 | Anritsu Corporation | Advanced code error detection apparatus and system using maximal-length pseudorandom binary sequence |
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- 1998-01-28 JP JP10015689A patent/JP3037252B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-28 TW TW088101354A patent/TW490672B/zh not_active IP Right Cessation
- 1999-01-28 US US09/239,111 patent/US6418182B1/en not_active Expired - Lifetime
- 1999-01-28 CN CN99100287A patent/CN1122282C/zh not_active Expired - Fee Related
- 1999-01-28 KR KR1019990002718A patent/KR100307056B1/ko not_active IP Right Cessation
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| CN1225493A (zh) | 1999-08-11 |
| KR19990068183A (ko) | 1999-08-25 |
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