JP2002230979A - 半導体メモリおよびその制御回路 - Google Patents

Abstract

(57)【要約】 【課題】アクセス時間が短く、かつ実効的なアクセス時
間となるスループットを好適に向上させた、高速なアク
セス動作を可能とする半導体メモリおよびその制御回路
を提供する。 【解決手段】１サイクル前において有効なアドレスおよ
びアクセス要求信号を一時保持するレジスタ等を備え
る。また、１クロック内において同時に発生した読み書
きの動作タイミングが、読み書きそれぞれ各別にかつ好
適に調整された読み出しパルス信号および書き込みパル
ス信号等の発生により決定される制御回路を備える。こ
れら発生された前記パルス信号に基づいて前記レジスタ
に一時保持されたアドレスおよびアクセス要求信号によ
るメモリセルアレイへのアクセス動作がなされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルアレイ
に対するワード線およびビット線の選択的な活性化に基
づいて選択されるメモリセルとの間でデータの読み出し
動作および書き込み動作が行われる半導体メモリおよび
その制御回路に関する。

【０００２】

【従来の技術】近年、情報化時代が進むにつれて、マイ
クロプロセッサ（以下、「ＭＰＵ」と記す）を利用した
情報の処理が従来にも増して大量に、そして高速に行わ
れるようになってきている。このような大量の情報を高
速に処理するために、ＭＰＵおよびその周辺回路の動作
速度は高速化の一途をたどっている。とりわけ、データ
処理速度にきわめて大きな影響を与えるＭＰＵなどによ
る半導体メモリ（以下、単に「メモリ」と記す）へのア
クセス時間の短縮は、最も重要な課題の１つとなってい
る。ここで、アクセスとは、ＭＰＵなどによるメモリか
らのデータの読み出し動作、またはメモリへのデータの
書き込み動作を指している。また、アクセス時間とは、
データを読み書きする信号が発せられた時点からデータ
の受渡しが可能になる時点までの期間を指している。

【０００３】一般に、メモリは、クロックに同期してア
クセス動作がなされる同期式メモリと、同期信号を必要
とせずアドレス変化の検出によりアクセス動作がなされ
る非同期式メモリとがある。同期式メモリは、高速にメ
モリをアクセスするためのタイミング設計が容易なこと
から、現在広く使用されている。

【０００４】図９は、同期式メモリの一例として、従来
から使用されているスタティック型ランダムアクセスメ
モリ（以下、「ＳＲＡＭ」と記す）の例をブロック図に
て示したものである。

【０００５】図９に示されるように、この同期式ＳＲＡ
Ｍは、メモリセルアレイ１０、アドレスバッファ部２
０、ラッチ制御部３０、パルス生成部４０、Ｉ／Ｏ（イ
ンプット／アウトプット）回路５０、アドレスデコーダ
部６０、ワード線ドライバ部７０、ビット線選択ドライ
バ部８０、ビット線選択回路９０、および書き込みドラ
イバ制御部９５などから構成されている。

【０００６】ちなみに、これらの各構成要素はそれぞれ
次のような機能をもっている。すなわち、メモリセルア
レイ１０はデータが記憶されるメモリセルがマトリクス
状に配列されたものであり、アドレスバッファ部２０は
このメモリセルアレイ１０にアクセスするためのアドレ
スをラッチする部分である。また、ラッチ制御部３０は
クロック信号ＣＬＫに基づいて各種ラッチ制御信号を発
生する部分である。また、パルス生成部４０はアクセス
要求信号、すなわち書き込み要求信号ＷＥまたは読み出
し要求信号ＲＥに基づいてメモリセルアレイ１０へのア
クセスパルス信号＿ＰＵＬを生成する部分である。ま
た、Ｉ／Ｏ回路５０はラッチ制御部３０から出力される
データラッチ制御信号＿ＩＮＬＡＴ等に基づいてメモリ
セルアレイ１０とデータバスとの間のデータの受渡しを
制御する部分である。また、アドレスデコーダ部６０は
上記アドレスバッファ部２０にラッチされたアドレスを
デコードして、ワード線ドライバ部７０およびビット線
選択ドライバ部８０へと出力する部分である。また、ワ
ード線ドライバ部７０およびビット線選択ドライバ部８
０はこれらの入力を受けてアクセスドライバ活性化信号
ＤＥＣＣＫがイネーブルにされるとメモリセルアレイ１
０のワード線およびビット線選択回路９０を活性化させ
る部分である。また、ビット線選択回路９０はビット線
選択ドライバ８０からのビット線選択信号によりメモリ
セルアレイ１０のビット線を選択的に活性化させる部分
である。そして、書き込みドライバ制御部９５は書き込
みドライバ制御信号ＩＮＣＫをＩ／Ｏ回路５０へと出力
する部分である。

【０００７】なおここで、本明細書およびこれに添付す
る図面においては、信号名が「＿」で始まる信号はワン
ショットのパルスであること、すなわちある期間をおい
て元の状態に戻るように制御される信号であることを示
している。また、ＩＮＴ＿ＡＤＤとＩＮＴ＿ＡＤＤＢの
ように、信号名の末尾に「Ｂ」を付した信号は基本的に
前者の信号の反転信号となっている。これらの信号名を
付するルールは、他の信号についても同様である。さら
に、制御信号は特別に記述されない限り正論理で機能す
る。つまり、その制御信号が論理「Ｈ」レベルのときに
意味をもち、その制御信号に基づいた動作が行われる。

【０００８】図１０は、同ＳＲＡＭの上記メモリセルア
レイ１０を構成する各メモリセルおよびその周辺回路の
例を示した回路図である。図１０に示されるように、各
メモリセル１１は４個のＭＯＳ（Metal Oxide Semicond
uctor）トランジスタＱ１〜Ｑ４により構成されてお
り、データを記憶するフリップフロップ（Ｆ／Ｆ）とし
て機能する。このメモリセル１１は、トランジスタＱ５
およびＱ６を介して１対のビット線ＢＬおよびＢＬＢに
それぞれ接続されており、その接続制御は１本のワード
線ＷＬにより行われる。ビット線ＢＬおよびＢＬＢは、
データを記憶するメモリセル１１と上記データバスとの
間に設けられる配線である。このうち、ビット線ＢＬは
アクセス時にデータの論理値を認識する電位に充電さ
れ、ビット線ＢＬＢはデータの論理値の反転値を認識す
る電位に充電される。

【０００９】図１１は、上記メモリセル１１によりメモ
リセルアレイ１０を構成した場合の模式構造を示した回
路図である。図１１に示されるように、メモリセルアレ
イ１０は上述のように、メモリセル１１がマトリクス状
に配列された構造をなし、隣接するメモリセル１１のワ
ード線と１対のビット線とが互いに接続されている。図
１１において、添字とともに「ＭＣ」と表記している部
分がメモリセル１１を表している。そして、上記アドレ
スデコーダ部６０から出力されるデコード信号ＲＤは、
ワード線ドライバ部７０を介してメモリセルアレイ１０
へと出力され、アクセスドライバ活性化信号ＤＥＣＣＫ
がイネーブルにされると複数のワード線ＷＬのうちの１
つを選択的に活性化させる。これにより、行方向にメモ
リセルが選択される。また、同様にアドレスデコーダ部
６０から出力されるデコード信号ＣＤは、ビット線選択
ドライバ部８０を介してビット線選択回路９０へと出力
され、メモリセルアレイ１０に設けられた複数のビット
線のうちの１対を選択するＩ／Ｏ回路５０への制御信号
を選択的に活性化させる。これにより、列方向にメモリ
セルが選択される。このようして、アクセス対象のメモ
リセル１１が選択される。

【００１０】このメモリセル１１が選択された状態にお
いて、上記パルス生成部４０から出力されるアクセスパ
ルス信号＿ＰＵＬに基づいて生成されるアクセス制御信
号、すなわち書き込みドライバ制御信号ＩＮＣＫまたは
読み出しアンプ制御信号ＡＭＰがＩ／Ｏ回路５０へと出
力される（図１１では便宜上、読み出し制御側のみを図
示）。これにより、データバスＤＯＵＴまたはＤＩＮが
メモリセルアレイ１０内部のビット線ＢＬあるいはＢＬ
Ｂに接続されて、選択されたメモリセル１１との間でデ
ータの受け渡しが行われる。

【００１１】このとき、この例に示すような同期式メモ
リにおいては、データの受渡しを正しく行うために、メ
モリセルアレイ１０のビット線ＢＬおよびＢＬＢはアク
セスされる前にあらかじめ論理「Ｈ」レベルにチャージ
される必要がある。このプリチャージ動作はプリチャー
ジ信号ＰＲＥをイネーブルにさせることによって行われ
る。そして、アクセス時にアクセスパルス信号がイネー
ブルにされると、プリチャージ信号ＰＲＥがディセーブ
ルにされるとともにアクセスドライバ活性化信号ＤＥＣ
ＣＫがイネーブルにされてアクセスが許可される。

【００１２】図１２は、上記アドレスバッファ部２０の
構成例を論理回路にて示したものである。図１２に示さ
れるように、アドレスバッファ部２０はアクセス対象の
アドレスをラッチするアドレスレジスタ１５を１つ備え
ている。

【００１３】このアドレスレジスタは、図１３に示され
るレジスタをアドレスバスのビット数分だけ備えて構成
される。各レジスタは、入力データ端子Ｄ、出力データ
端子ＱおよびＱＢ、クロック端子ＣＫ、およびリセット
端子ＲＳＴの各端子が利用可能であり、用途に応じて必
要な端子が使用される。レジスタの端子Ｄに入力される
信号は、クロック端子ＣＫが論理「Ｈ」レベルのとき出
力端子Ｑにそのまま伝達され、反転出力端子ＱＢには反
転して伝達される。これらの出力端子ＱおよびＱＢは、
クロック端子ＣＫが論理「Ｌ」レベルに立ち下がるタイ
ミングにてそのときに伝達されている信号を保持（ラッ
チ）する。ただし、これらの動作が機能するのはリセッ
ト端子ＲＳＴが論理「Ｈ」レベルにあるときであり、リ
セット端子ＲＳＴが論理「Ｌ」レベルにあるときは出力
端子Ｑは常に論理「Ｌ」レベルに、また反転出力端子Ｑ
Ｂは常に論理「Ｈ」レベルにされている。なお、レジス
タは回路上のシンボルとして、矩形の図形の内部に「Ｒ
ｇ」と表記して表される。

【００１４】また、アドレスをラッチして保持するアド
レスレジスタは、上記のレジスタをアドレスバスのビッ
ト数分だけ備えているが、図面への表記上は、複数のレ
ジスタおよびその信号線を１チャネル分の簡略表記をし
ている。アドレスレジスタは回路上のシンボルとして、
レジスタ「Ｒｇ」に代えて「ＡＲｇ」と表記して表され
る。

【００１５】そして、図１２に示されるアドレスバッフ
ァ部２０においては、アドレスラッチ制御信号＿ＡＤＤ
ＬＡＴによりアドレスレジスタ１５にラッチされたノー
ドＮ１のアドレスＡＤＤが、上記パルス生成部４０から
出力されるアクセスパルス信号＿ＰＵＬがイネーブルに
されることで、それぞれアドレスＩＮＴ＿ＡＤＤおよび
ＩＮＴ＿ＡＤＤＢとしてアドレスデコーダ部６０へ出力
される。

【００１６】このように、アクセス対象のアドレスをラ
ッチするアドレスレジスタを１つ備えた構成のメモリに
おいては、ＭＰＵなどから出力されるアドレスＡＤＤと
書き込み要求信号ＷＥあるいは読み出し要求信号ＲＥと
に基づいて時系列順にアクセス処理が行われる。

【００１７】

【発明が解決しようとする課題】ところで、同期式メモ
リのアクセスにおいては、アドレスおよびデータのバス
ラインの使用効率（スループット）を上げるために書き
込みサイクルにレイトライト方式を採用する場合があ
る。レイトライト方式では、メモリへデータを書き込む
際にＭＰＵなどからアドレスバスに出力されるアドレス
に遅れて、それに対応する書き込みデータがＭＰＵなど
からデータバスに出力される。レイトライト方式を採用
する理由の１つは、同期式メモリの読み出し動作ではＭ
ＰＵなどからアドレスがアドレスバスに出力されるサイ
クルと、そのアドレスに応じてメモリから出力されたデ
ータをＭＰＵなどが読み出すためのサイクルと、の少な
くとも２クロックを要することが挙げられる。つまり、
レイトライト方式を採用しない場合、ＭＰＵなどがデー
タバスからデータを読み出すための後半の１サイクルは
データ読み出しのためのダミーサイクルとなってしま
い、バスラインのスループット低下の原因となる。

【００１８】ここで、１サイクルはクロック信号ＣＬＫ
の立ち上がりから次のＣＬＫの立ち上がりまでの期間を
指す。そして、書き込みサイクルあるいは読み出しサイ
クルと呼んだ場合、アクセス要求信号ＷＥまたはＲＥと
ともに出力されるアドレスＡＤＤがＣＬＫ信号の立ち上
がりに同期してラッチされるサイクルを指す。このとき
のアクセス要求信号が書き込み要求信号ＷＥであれば書
き込みサイクルに、読み出し要求信号ＲＥであれば読み
出しサイクルとなる。なお、アクセス要求信号が出され
なければダミーサイクルとなり、そのサイクルを起点と
するアクセスパルス信号は生成されない。

【００１９】図１４は、このようなレイトライト方式を
採用した同期式メモリへのアクセス動作のタイミング例
を示したものである。図１４に示されるように、このメ
モリでは、書き込みサイクルＣ２のクロック信号ＣＬＫ
の立ち上がりＥＲ２により生成されるアドレスラッチ信
号＿ＡＤＤＬＡＴにてラッチされるアドレスＡ２から１
サイクル遅れて、対応する書き込みデータＤＩ２がＭＰ
ＵなどからデータバスＤＩＮに出力される（図１４
（ａ）〜（ｃ））。そして、この書き込みデータＤＩ２
はアドレスＡ２が確定される次のサイクルＣ３のＣＬＫ
の立ち上がりＥＲ３により生成されるデータラッチ信号
＿ＩＮＬＡＴにてラッチされ、アクセスパルス信号＿Ｐ
ＵＬによって動作が制御されて、メモリセル１１へと書
き込まれる（図１４（ｄ）、（ｅ）、（ｇ）〜
（ｉ））。この書き込み動作を行うために、ワード線お
よびビット線選択回路９０もＣ３のクロックの立ち上が
りＥＲ３以降まで活性化させておく必要がある（図１４
（ｄ）の４０１部分）。

【００２０】すでに説明したように、メモリセル１１に
アクセスするためのアドレスレジスタを１つ備え、また
書き込みおよび読み出しを行うためにアクセスパルス信
号＿ＰＵＬを使用している従来の構成のメモリにおいて
は、アクセス動作はアクセス要求信号ＷＥまたはＲＥに
基づいて時系列順に１つづつ処理される。したがって、
書き込みサイクルＣ２に続く読み出しサイクルＣ３で
は、確定されたアドレスのデータＤＯ３の読み出し動作
は、サイクルＣ３が開始された段階で行われているサイ
クルＣ２の書き込み動作の完了を待って行われる。逆に
いえば、前のサイクルＣ２が書き込みサイクルでなけれ
ば、サイクルＣ３の読み出し動作はサイクルＣ３のクロ
ックの立ち上がりＥＲ３直後にワード線およびビット線
選択回路９０を活性化させてただちに行うことができ
る。しかし、この場合、書き込みの完了を待つ時間とそ
れ続いて行う読み出し動作のためのビット線のプリチャ
ージを行う時間とを加算した期間は、読み出しのために
は本来不要な遅延時間となり、メモリの読み出しアクセ
ス時間を長くする要因となっている。

【００２１】このように、書き込み動作を行う時間を確
保するために読み出し動作のアクセス時間を犠牲にしな
ければならない従来のメモリでは、読み出し動作を頻繁
に行うキャッシュメモリなどの用途を想定した場合、そ
の性能が大きく制限されることになる。また、ワード線
およびビット線選択回路９０を時間的に冗長に活性化す
ることは、プリチャージされた電荷を必要以上に放電し
てしまうことにもなり、電力消費量が増加してしまうと
いう点でも問題となる。

【００２２】そこで、書き込み動作時には書き込みアド
レスを確定した直後のサイクルに、そのデータをメモリ
セル１０に書き込むためのダミーサイクルを設けて、読
み出し時のアクセス時間に影響がないようにした設計も
なされている。この場合、読み出しのアクセス時間を高
速化することが可能となる。しかし、たとえばデータの
読み出しと書き込みの切替を頻繁に繰り返すような動作
をさせると、ダミーサイクルが数多く存在することにな
るために、実効的なアクセス時間となるスループットは
低下してしまう。

【００２３】以上のように、同期式メモリにおいては、
アクセスのスループットを決定する要因として、アクセ
ス時間と読み書きの動作パターンによって決まるダミー
サイクルの存在とが重要になる。

【００２４】なお従来、このような同期式メモリへのア
クセスのスループットを向上させるためのさまざまな技
術的提案もなされてはいる。たとえば、特開平９−１２
８９７７号公報には、アクセス対象のアドレスが格納さ
れるアドレスレジスタに加えて、書き込みサイクル時に
は書き込みアドレスを格納するアドレスレジスタを、通
常のアクセスのためのアドレスレジスタとは別に専用に
設けた同期式ＳＲＡＭが記載されている。このＳＲＡＭ
によれば、読み出し動作時のワード線活性化タイミング
の遅れを改善し、書き込み動作時の書き込みに必要な総
時間を短縮して書き込みサイクル内でのタイミングマー
ジンを増加させることができる。これにより、読み出し
のアクセス時間を短縮するとともに、書き込み動作直後
の読み出しの遅れも改善することができるようになる。

【００２５】このように、メモリへのアクセス時間を短
縮する方法はあるものの、同公報に記載されている同期
式ＳＲＡＭにおいては、次のような課題が依然として存
在している。すなわち、読み出しサイクルから書き込み
サイクルに切り替わる際には、該書き込みサイクル直前
の読み出しデータの読み出しを完了させるためのダミー
サイクルが必要となる。つまり、該読み出しサイクルに
は２クロックを要することになる。また、書き込みサイ
クルから読み出しサイクルに切り替わる際には、該読み
出しサイクル直前の書き込みデータは実際には次の書き
込みサイクルまでメモリセルに書き込まれない。そのた
め、該書き込みデータを書き込み直後に読み出すために
は、該読み出しサイクル直前にダミーライト操作、すな
わちデータの読み書きに直接意味をもたない書き込み動
作が必要になる。ここでもやはり、アクセスのために必
要となる実効的なクロック数が増加することになる。

【００２６】結局、このような同期式ＳＲＡＭによって
も、読み出しと書き込みの切替を頻繁に繰り返す用途な
どでは、実効的なアクセス時間となるスループットは低
下するばかりでなく、取扱上もダミーライト操作の失念
による設計バグにつながる可能性も存在する。

【００２７】また従来、これらの問題を解決するため
に、アクセスするメモリセルのアドレスを選択するため
のルートを２つ設けて、デュアルポート化する技術も知
られている。

【００２８】図１５は、先の図１０に例示したものと同
じメモリセル１１をもつＳＲＡＭをデュアルポート化し
たときの回路構成例を示したものである。図１５に示さ
れるように、メモリセル１１へのアクセスに必要なワー
ド線およびビット線は、デュアルポートメモリにおいて
は図１０に示されるシングルポートメモリのそれと比較
してそれぞれ２倍必要となる。すなわち、デュアルポー
トメモリにおいては２本のワード線と２対のビット線と
が必要となる。また、２本のワード線から選択的に活性
化信号を得られるようにするために、デュアルポートメ
モリにおいてはメモリセル１１をビット線に接続するＭ
ＯＳトランジスタがシングルポートメモリのそれと比較
してさらに２個必要となる。結局、このデュアルポート
メモリの場合、これら信号線およびＭＯＳトランジスタ
をメモリセル単位で増加させる必要があるため、メモリ
の占有するチップ面積の大幅な増加が不可避となる。

【００２９】本発明は、こうした実情に鑑みてなされた
ものであり、その目的は、たとえシングルポート構造の
メモリセルを対象とする場合であっても、アクセス時間
が短かく、かつ実効的なアクセス時間となるスループッ
トを好適に向上させて、高速なアクセス動作を可能とす
る半導体メモリおよびその制御回路を提供することにあ
る。

【００３０】

【課題を解決するための手段】以下、上記目的を達成す
るための手段およびその作用効果について記載する。請
求項１記載の発明は、メモリセルアレイに対するワード
線およびビット線の選択的な活性化に基づき選択される
メモリセルとの間でランダムなデータの読み出し動作お
よび書き込み動作を行う半導体メモリにおいて、前記読
み出し動作を能動とする信号に基づいて読み出し動作の
ための読み出しパルスを生成する読み出しパルス生成部
と、前記書き込み動作を能動とする信号に基づいて書き
込み動作のための書き込みパルスを生成する書き込みパ
ルス生成部とを各別に備え、それら生成される読み出し
パルスおよび書き込みパルスに基づいて前記ワード線お
よびビット線が活性化されることをその要旨とする。

【００３１】上記半導体メモリによれば、読み出しおよ
び書き込みを行うタイミングを各別に設定することがで
きるため、半導体メモリを使用するシステム設計者のタ
イミング設計に関する幅広い要求に自由度高く好適に対
応することができる。

【００３２】請求項２記載の発明は、請求項１記載の半
導体メモリにおいて、前記選択すべきメモリセルを指定
するアドレスを複数の異なるタイミングにて一時保持し
つつ、前記各別に生成される読み出しパルスおよび書き
込みパルスの一方に基づいてそれら一時保持したアドレ
スをそのデコーダに対して出力するアドレスバッファ部
を備えることをその要旨とする。

【００３３】上記半導体メモリによれば、読み出しおよ
び書き込み動作を行うタイミングに応じてアドレスバッ
ファ部に一時保持したアドレスを適宜利用することがで
きるようになり、使用に際してより設計自由度の高い半
導体メモリとすることができる。

【００３４】請求項３記載の発明は、請求項１または２
記載の半導体メモリにおいて、前記読み出しパルスの生
成および前記書き込みパルスの生成がそれぞれクロック
信号のエッジに同期して行われることをその要旨とす
る。

【００３５】上記半導体メモリによれば、請求項１また
は２記載の半導体メモリを、クロック信号に同期して読
み出し動作および書き込み動作を行う同期式半導体メモ
リとして提供することができる。

【００３６】請求項４記載の発明は、請求項３記載の半
導体メモリにおいて、前記書き込みパルス生成部は、前
記メモリセルアレイに対する書き込みアドレスを確定さ
せる書き込みサイクルの次のサイクルで前記書き込みパ
ルスの生成を行うものであることをその要旨とする。

【００３７】上記半導体メモリによれば、請求項３記載
の発明をレイトライト方式を採用する半導体メモリに適
用して実現することができる。請求項５記載の発明は、
請求項４記載の半導体メモリにおいて、前記メモリセル
アレイに対する書き込みアドレスを確定させる書き込み
サイクルの次のサイクルが同メモリセルアレイに対する
読み出しアドレスを確定させる読み出しサイクルである
とき、前記読み出しパルス生成部による前記読み出しパ
ルスの生成後に前記書き込みパルス生成部による前記書
き込みパルスの生成が行われるようにタイミング調整す
るタイミング調整部を備えることをその要旨とする。

【００３８】上記半導体メモリによれば、書き込みサイ
クルのタイミングに影響を受けることなく読み出しサイ
クルのアクセス時間を決定できるため、常時高速読み出
しが可能な半導体メモリを提供することができる。

【００３９】請求項６記載の発明は、請求項５記載の半
導体メモリにおいて、前記タイミング調整部が、前記読
み出し動作を能動とする信号に基づいて前記書き込み動
作を能動とする信号の前記書き込みパルス生成部への伝
達を所定期間だけ遅延するものであることをその要旨と
する。

【００４０】上記半導体メモリによれば、書き込み動作
に優先して読み出し動作を好適に行って、請求項５記載
の常時高速読み出しが可能な半導体メモリを提供するこ
とができる。

【００４１】請求項７記載の発明は、請求項４〜６のい
ずれかに記載の半導体メモリにおいて、前記メモリセル
アレイに対する書き込みアドレスを確定させる書き込み
サイクルの次のサイクルが同メモリセルアレイに対する
読み出しアドレスを確定させる読み出しサイクルであっ
てかつ、同サイクルでの前記メモリセルアレイに対する
読み出しアドレスと書き込みアドレスとが一致している
とき、該当するワード線およびビット線の一度の活性化
に基づき前記読み出し動作および書き込み動作を同時実
行せしめる同時実行制御部を備えることをその要旨とす
る。

【００４２】上記半導体メモリによれば、書き込みサイ
クル後の読み出しサイクルにおいて、それら両サイクル
のアドレスが一致したときに書き込み動作および読み出
し動作を効率よく行うことのできる半導体メモリを提供
することができる。

【００４３】請求項８記載の発明は、請求項７記載の半
導体メモリにおいて、前記同時実行制御部が、前記読み
出しアドレスと書き込みアドレスとを比較してその一致
不一致を検出するアドレス比較部と、該アドレス比較部
においてアドレス一致が検出されるとき、前記書き込み
パルスを無効にするとともに前記読み出しパルスに基づ
いて前記ワード線およびビット線を活性化する活性化調
停部と、該ワード線およびビット線の活性化期間に同期
して前記メモリセルアレイの当該アドレスに対応して選
択されているメモリセルからのデータの読み出しを指令
する読み出しアンプ部と、同じく前記ワード線およびビ
ット線の活性化期間に同期して前記メモリセルアレイの
当該アドレスに対応して選択されているメモリセルへの
データの書き込みを指令する書き込みドライバ制御部と
を備えて構成されることをその要旨とする。

【００４４】上記半導体メモリによれば、請求項７記載
の半導体メモリを好適に実現することができる。請求項
９記載の発明は、請求項１〜８のいずれかに記載の半導
体メモリにおいて、前記読み出しパルスまたは書き込み
パルスの能動期間には前記ビット線のプリチャージを不
活性状態とし、前記ワード線およびビット線の活性化を
制御する信号が非能動となるタイミングで同ビット線の
プリチャージを活性状態とするプリチャージ制御部をさ
らに備えることをその要旨とする。

【００４５】上記半導体メモリによれば、消費電力が少
なくかつ動作の安定した半導体メモリを提供することが
できる。請求項１０記載の発明は、請求項１〜９のいず
れかに記載の半導体メモリにおいて、前記読み出し動作
を能動とする信号の前記読み出しパルス生成部への伝達
時期と前記書き込み動作を能動とする信号の前記書き込
みパルス生成部への伝達時期とに優先順位を付与する回
路をさらに備えることをその要旨とする。

【００４６】上記半導体メモリによれば、書き込み動作
と読み出し動作とを同時に行うサイクルであっても、安
定した書き込みおよび読み出し動作を行うことができる
半導体メモリを提供することができる。

【００４７】

【発明の実施の形態】以下、本発明にかかる半導体メモ
リおよびその制御回路を同期式ＳＲＡＭに適用した一実
施の形態を図面を使って説明する。

【００４８】図１は、本実施の形態によるＳＲＡＭのシ
ステム構成をブロック図として示したものである。図１
に示されるように、本ＳＲＡＭはメモリセルアレイ１
０、Ｉ／Ｏ（インプット／アウトプット）回路５０、ア
ドレスデコーダ部６０、ワード線ドライバ部７０、ビッ
ト線選択ドライバ部８０、ビット線選択回路９０、アド
レスバッファ部１２０、ラッチ制御部１３０、パルス生
成部１４０、書き込みドライバ制御部１９５、アドレス
比較部２１０、アクセス要求制御部２２０、およびアク
セスドライバ制御部２３０などから構成されている。図
９に示される従来のＳＲＡＭと比較すると、メモリセル
アレイ１０にアクセスするパルスを生成するためのパル
ス生成部１４０として、書き込みパルス生成部１４１お
よび読み出しパルス生成部１４２を各別に設け、アドレ
スを比較する機能をもつアドレス比較部２１０と、アク
セス要求制御部２２０とをさらに有する構成となってい
る。このうち、アクセス要求制御部２２０は読み出しお
よび書き込みのためのパルス生成をタイミング調整する
タイミング調整部として、アクセスドライバ制御部２３
０はワード線およびビット線を活性化する際の活性化調
停部としても機能する。

【００４９】これら各構成要素は、それぞれ次の機能を
もっている。なお、図１において矩形の図形の内部に
「Ｒｇ」と表記して示されているレジスタを含めて、本
実施の形態において使用されるレジスタは、すべて先の
図１３に示される構成をしており、各端子に入力される
信号に応じて前述した動作を実行する。

【００５０】また、以下の説明においては、図１〜図４
に示される各構成要素のブロック図・回路図に加えて、
図５〜図７に示される各部の詳細なタイミングチャート
を適宜参照しながら説明する。これらの図のうち図５お
よび図６は、書き込みサイクルＣ１２ののちに読み出し
サイクルＣ１３が続く場合であって、かつサイクルＣ１
２でラッチされるアドレスＡ２とサイクルＣ１３でラッ
チされるアドレスＡ３とが一致しない場合の、各種信号
のタイミング例を示したものである。また、図７は、同
様に書き込みサイクルＣ１２ののちに読み出しサイクル
Ｃ１３が続く場合であって、かつ上記アドレスＡ２と上
記アドレスＡ３とが一致する場合の各種信号のタイミン
グ例を示したものである。なお、図５〜図７において、
信号名の前に付した符号がアルファベットの大文字で表
記されている信号は外部からメモリに入力される信号を
表しており、メモリ側によって制御されるものではな
い。また、同小文字で表記されている信号はメモリ内部
にて生成される信号を表している。

【００５１】メモリセルアレイ１０、Ｉ／Ｏ回路５０、
アドレスデコーダ部６０、ワード線ドライバ部７０、ビ
ット線選択ドライバ部８０、およびビット線選択回路９
０は、図９に示される従来のＳＲＡＭと同じ構成・機能
をもち、前述の説明と同じ動作をする。すなわち、図１
０に示されるメモリセルを記憶単位として、図１１に示
されるメモリセルアレイ１０に対して、ワード線ＷＬお
よびビット線選択回路９０を活性化させてメモリセル１
１との間でデータの受渡しを行う。

【００５２】ラッチ制御部１３０は、アドレスラッチ制
御部１３２と、データラッチ制御部１３４と、アクセス
要求ラッチ制御部１３６とから構成される。これらは、
それぞれクロック信号ＣＬＫの立ち上がりに同期したワ
ンショットパルスを生成させる機能をもっている（図５
（Ａ）、（ｂ））。すなわち、アドレスラッチ制御部１
３２は、同サイクルでＭＰＵなどからアドレスバスに出
力されているアドレスをラッチするアドレスラッチ制御
信号＿ＡＤＤＬＡＴを生成させる部分である。たとえば
書き込みサイクルＣ１２においては、クロック信号の立
ち上がりＥＲ１２（時刻ｔ１２ａ）に同期して＿ＡＤＤ
ＬＡＴが時刻ｔ１２ｂ〜ｔ１２ｃの期間に論理「Ｈ」レ
ベルとなる。また、データラッチ制御部１３４は、同サ
イクルでラッチされた前記アドレスに対応する書き込み
データＤＩＮをラッチするデータラッチ制御信号＿ＩＮ
ＬＡＴを生成させる部分である。そして、アクセス要求
ラッチ制御部１３６は、同サイクルでのアクセス要求信
号ＷＥまたはＲＥのラッチなどを行うアクセス要求ラッ
チ制御信号＿ＳＩＧＬＡＴを生成させる部分である。図
５に示されるタイミング例では、これら３種のラッチ制
御信号は同じタイミングで動作する。

【００５３】アドレスバッファ部１２０は、アドレスを
一時格納する機能をもち、書き込み動作または読み出し
動作に応じて、対応するアドレスをアドレスデコーダ部
６０へと出力する機能をもっている。また、当該サイク
ルのアドレスをその１つ前のサイクルのアドレスととも
にアドレス比較部２１０へと出力する機能ももってい
る。

【００５４】図２は、アドレスバッファ部１２０の構成
例を論理回路にて示したものである。アドレスバッファ
部１２０は、アドレスレジスタ１０５〜１０７を備えて
おり、ＭＰＵなどからアドレスバスに出力されるアドレ
スＡＤＤを各アドレスレジスタ１０５〜１０７のＣＫ端
子に接続されたクロック信号にしたがって前段の出力を
ラッチする。ここで使用するアドレスレジスタは、図１
２において説明したアドレスレジスタ１５と同じもので
ある。たとえば図５において、サイクルＣ１１に出力さ
れたアドレスＡ２は、サイクルＣ１２のクロック信号Ｃ
ＬＫの立ち上がりＥＲ１２に同期して生成されたアドレ
スラッチ制御信号＿ＡＤＤＬＡＴの立ち上がりにてアド
レスレジスタ１０５の入力端子から出力端子に伝達され
（時刻ｔ１２ｂ）、＿ＡＤＤＬＡＴ信号の立ち下がりＥ
Ｄ１２１にてアドレスレジスタ１０５の出力端子はその
とき伝達されているアドレスＡ２にラッチされる（図５
（Ａ）、（Ｅ）、（ｄ））。そのアドレスレジスタ１０
５の出力端子からノードＮ１へと出力されたアドレスＡ
２は、クロック信号ＣＬＫの反転信号ＣＬＫＢの立ち下
がりＥＤ１３（時刻ｔ１３ａ）にてアドレスレジスタ１
０６にラッチされ（図５（Ｂ）、（Ｅ）、（ｅ））、さ
らにそのアドレスレジスタ１０６の出力端子からノード
Ｎ２へと出力されたアドレスＡ２は＿ＡＤＤＬＡＴ信号
の次の立ち下がりＥＤ１３１（時刻ｔ１３ｃ）にてアド
レスレジスタ１０７にラッチされる（図５（ｂ）、
（ｆ））。すなわち、ノードＮ１にはクロック信号の立
ち上がり時にアドレスバスに出力されているアドレスＡ
ＤＤが出力され、ノードＮ２にはアドレスレジスタ１０
５にラッチされたアドレスがほぼ半サイクル遅れて出力
され、ノードＮ３にはアドレスレジスタ１０６にラッチ
されたアドレスがさらにほぼ半サイクル遅れて出力され
る（図５（ｄ）、（ｅ）、（ｆ））。

【００５５】一方、これらアドレスレジスタ１０５およ
び１０７にラッチされたアドレスは、パルス生成部１４
０から生成されるアクセスパルス信号＿ＰＵＬ＿ＷＲお
よび＿ＰＵＬ＿ＲＤにより出力制御される。すなわち、
アドレスバッファ部１２０の出力ＩＮＴ＿ＡＤＤおよび
ＩＮＴ＿ＡＤＤＢには、書き込みパルス部１４１が生成
した書き込みパルス信号＿ＰＵＬ＿ＷＲがイネーブルの
ときにはアドレスレジスタ１０７にラッチされているア
ドレスが、また読み出しパルス生成部１４２が生成する
読み出しパルス信号＿ＰＵＬ＿ＲＤがイネーブルのとき
にはアドレスレジスタ１０５にラッチされているアドレ
スが出力される（図５（ｄ）、（ｆ）、（ｇ）、
（ｏ）、（ｑ））。さらに、アドレスバッファ部１２０
は、アドレスレジスタ１０５にラッチされているアドレ
スをＩＮＴＲＡおよびＩＮＴＲＡＢとして、またアドレ
スレジスタ１０７にラッチされているアドレスをＩＮＴ
ＷＡおよびＩＮＴＷＡＢとして、それぞれアドレス比較
部２１０へと出力する。

【００５６】このアドレス比較部２１０は、アドレスバ
ッファ部１２０から出力されるアドレスＩＮＴＲＡとア
ドレスＩＮＴＷＡとを比較して、一致すればイネーブル
信号を、一致しなければディセーブル信号を、アドレス
一致信号ＨＩＴとして、書き込みドライバ制御部１９５
およびアクセスドライバ制御部２３０へと出力する機能
をもっている（図５（ｄ）、（ｆ）、および図６
（ａ）、および図７（ａ））。

【００５７】アクセス要求制御部２２０は、クロック信
号ＣＬＫに同期してメモリに入力されるアクセス要求信
号、すなわち書き込み要求信号ＷＥおよび読み出し要求
信号ＲＥを受けて、メモリセルアレイ１０をアクセスす
るためのアクセスパルス生成信号、すなわち書き込みパ
ルス生成信号ＩＮＴＷＥおよび読み出しパルス生成信号
ＩＮＴＲＥを生成し、それぞれ書き込みパルス生成部１
４１および読み出しパルス生成部１４２へと出力する。
この書き込み要求信号ＷＥはＭＰＵなどからメモリへと
出力される書き込み動作を能動とする信号であり、同様
に読み出し要求信号ＲＥは読み出し動作を能動とする信
号である。

【００５８】図３は、アクセス要求制御部２２０の構成
例を論理回路にて示したものである。図３に示されるよ
うに、アクセス要求制御部２２０は書き込みパルス生成
信号ＩＮＴＷＥを生成するためのレジスタ１０１〜１０
３と、読み出しパルス生成信号ＩＮＴＲＥを生成するた
めのレジスタ１０４とを備えている。ＩＮＴＲＥ信号生
成のためのレジスタ１０４へは、ＩＮＴＷＥ信号とＩＮ
ＴＲＥ信号とが同時に生成されないように、書き込み要
求信号ＷＥとのＮＯＲ信号を入力している。

【００５９】読み出し動作時には、読み出し要求信号Ｒ
Ｅはアクセス要求ラッチ制御信号＿ＳＩＧＬＡＴの立ち
下がりＥＤ１３１にてラッチされて読み出しパルス生成
信号ＩＮＴＲＥとして出力される（図５（ｂ）、
（ｍ））。＿ＳＩＧＬＡＴ信号は、クロック信号ＣＬＫ
の立ち上がりに同期して生成されるワンショットパルス
信号であり、前述のようにほぼアドレスラッチ制御信号
＿ＡＤＤＬＡＴと同じタイミングで変化する。このＩＮ
ＴＲＥ信号は、読み出しパルス生成部１４２から出力さ
れる読み出し動作リセット信号＿ＲＤＯＦＦによりリセ
ットされる（図５（ｍ）、（ｑ）、および図６（ｍ）、
および図７（ｍ）、（ｒ）、（ｖ））。読み出し動作リ
セット信号＿ＲＤＯＦＦは、読み出しパルス信号＿ＰＵ
Ｌ＿ＲＤがディセーブルにされるタイミングに同期して
生成される負論理のワンショットパルス信号である。

【００６０】書き込み動作時には、書き込み要求信号Ｗ
Ｅはまず、＿ＳＩＧＬＡＴ信号の立ち下がりＥＤ１２１
にてレジスタ１０１にラッチされ（時刻ｔ１２ｃ）、そ
のレジスタ１０１の出力ＩＮＴＷＥ０信号はクロック信
号ＣＬＫの反転信号ＣＬＫＢの立ち下がりＥＤ１３にて
レジスタ１０２にラッチされ（時刻ｔ１３ａ）、さらに
そのレジスタ１０２の出力ＩＮＴＷＥ１信号は＿ＳＩＧ
ＬＡＴ信号の立ち下がりＥＤ１２１にてレジスタ１０３
にラッチされる。すなわち、ＩＮＴＷＥ０信号にはその
アクセス要求信号をラッチした＿ＳＩＧＬＡＴ信号と同
じサイクルのＷＥ信号の状態が出力され、ＩＮＴＷＥ１
信号にはレジスタ１０１の出力がほぼ半サイクル遅れて
出力され、ＩＮＴＷＥ２信号にはレジスタ１０２の出力
がさらにほぼ半サイクルずつ遅れて出力される（図５
（Ｂ）、（ｂ）、（ｈ）、（ｉ）、（ｊ））。そして、
このＩＮＴＷＥ２信号の出力は遅延回路３０１を経由し
てＩＮＴＷＥ３信号として伝達され、さらにＩＮＴＷＥ
３信号はＩＮＴＲＥＢ信号とのＮＡＮＤ信号を生成して
ＮＯＴゲートを介して書き込みパルス生成信号ＩＮＴＷ
Ｅとして出力される。ＩＮＴＷＥ２信号は書き込みパル
ス生成部１４１が出力するリセット信号＿ＷＲＯＦＦに
よりリセットされる（図５（ｊ）、（ｋ）、（ｌ）、
（ｏ））。書き込み動作リセット信号＿ＷＲＯＦＦは、
書き込みパルス信号＿ＰＵＬ＿ＷＲがディセーブルにさ
れるタイミングに同期して生成される負論理のワンショ
ットパルス信号である。これらの信号の詳細なタイミン
グについては後に詳述する。

【００６１】次にパルス生成部１４０について説明す
る。パルス生成部１４０は、書き込みパルス生成部１４
１および読み出しパルス生成部１４２から構成され、メ
モリセルアレイ１０への書き込み動作および読み出し動
作を指令するパルス信号を生成する機能をもっている。
このうち、書き込みパルス生成部１４１は、書き込みパ
ルス生成信号ＩＮＴＷＥを受けて書き込み動作を行うた
めの書き込みパルス信号＿ＰＵＬ＿ＷＲを生成する（図
５（ｌ）、（ｏ））。また、読み出しパルス生成部１４
２は、読み出しパルス生成信号ＩＮＴＲＥを受けて読み
出し動作を行うための読み出しパルス信号＿ＰＵＬ＿Ｒ
Ｄを生成する（図５（ｍ）、（ｑ））。これら＿ＰＵＬ
＿ＷＲ信号および＿ＰＵＬ＿ＲＤ信号が、アクセスドラ
イバ制御部２３０を経由してアクセスドライバ活性化信
号ＤＥＣＣＫとして出力され、メモリセルアレイ１０に
アクセスするためのワード線ＷＬおよびビット線選択回
路９０を活性化させる。

【００６２】次に、書き込みドライバ制御部１９５につ
いて説明する。図４は、書き込みドライバ制御部１９５
の構成例を論理回路にて示したものである。

【００６３】図４に示されるように、書き込みドライバ
制御部１９５は、書き込みデータＤＩＮとメモリセルア
レイ１０との接続を制御する書き込みドライバ制御信号
ＩＮＣＫを生成する機能をもっている。図４においてＩ
ＮＣＫ信号に付された添字は、メモリセルアレイ１０に
おいて１バイトごとに区分されている書き込みブロック
のうちのどのブロックに対する書き込みかを指定する番
号である。書き込みバイト選択信号ＢＷ０〜３は、書き
込み動作時にいずれか１つがイネーブルにされ、＿ＳＩ
ＧＬＡＴ信号の立ち下がりＥＤ１３１にてそれぞれレジ
スタ１０９〜１１２にラッチされる（図５（Ｇ）、
（ｂ）、および図６（ｆ）、および図７（ｆ））。この
レジスタ１０９〜１１２にラッチされた信号ＩＮＴＢＷ
０〜３は、書き込みタイミング制御信号ＩＮＰＵＬがイ
ネーブルにされると書き込みドライバ制御信号ＩＮＣＫ
０〜３としてそれぞれ出力される（図６（ｅ）、
（ｆ）、（ｇ）、および図７（ｅ）、（ｆ）、
（ｇ））。そして、ラッチされた書き込みバイト選択信
号ＩＮＴＢＷ０〜３は書き込みパルス生成部１４１で生
成されるリセット信号＿ＷＲＯＦＦによりリセットされ
る（図６（ｇ）、（ｎ）、および図７（ｇ）、
（ｔ））。

【００６４】この書き込みタイミング制御信号ＩＮＰＵ
Ｌは、書き込みサイクルの次のサイクル、すなわち書き
込み動作を行うサイクルにイネーブルにされる。レジス
タ１０８は、＿ＡＤＤＬＡＴＢ信号と＿ＰＵＬ＿ＲＤ信
号とのＮＡＮＤ出力信号がＮＯＴゲートを経由して生成
されたＨＩＴＬＡＴ信号の立ち下がりにてアドレス一致
信号ＨＩＴをラッチする。＿ＰＵＬ＿ＲＤ信号と＿ＡＤ
ＤＬＡＴＢ信号とのＡＮＤ信号（またはＮＡＮＤ出力信
号のＮＯＴ信号）をレジスタ１０８への入力信号として
いるのは、＿ＡＤＤＬＡＴＢ信号がＢＷ信号をラッチす
る＿ＳＩＧＬＡＴ信号とほぼ同じタイミングで変化する
アドレスラッチ制御信号＿ＡＤＤＬＡＴの反転信号であ
り、＿ＳＩＧＬＡＴ信号によってＢＷ信号がラッチされ
るまでＩＮＰＵＬ信号がイネーブルにされないように制
御している。

【００６５】アドレス一致信号ＨＩＴがイネーブルのと
き、すなわち現サイクルのＣＬＫ信号の立ち上がりに同
期した＿ＡＤＤＬＡＴ信号によりラッチされたアドレス
Ａ３とその１つ前のサイクルにラッチされたアドレスＡ
２とが一致した場合、レジスタ１０８にはイネーブル状
態がＨＩＴＳＴＯ信号としてラッチされる。そして、そ
の反転信号が論理「Ｌ」レベルとなって書き込みパルス
信号＿ＰＵＬ＿ＷＲによりＩＮＰＵＬ信号がイネーブル
にされる経路２は無効となる一方、読み出しパルス信号
＿ＰＵＬ＿ＲＤによりＩＮＰＵＬ信号がイネーブルにさ
れる経路１が有効となる（図７（ａ）〜（ｅ）、
（ｔ）、（ｖ））。このとき、ＩＮＰＵＬ信号には＿Ｐ
ＵＬ＿ＲＤ信号が出力される。ＩＮＴＷＥ２信号を、経
路１を有効にするＡＮＤ条件としているのは、同じアド
レスへの読み出し要求が連続したときにＨＩＴ信号がイ
ネーブルにされることによって、経路１により不必要に
ＩＮＰＵＬ信号をイネーブルにさせないためである。

【００６６】一方、ＨＩＴ信号がディセーブルのとき、
すなわち現サイクルのＣＬＫ信号の立ち上がりに同期し
た＿ＡＤＤＬＡＴ信号によりラッチされたアドレスＡ３
とその１つ前のサイクルにラッチされたアドレスＡ２と
が一致しない場合、レジスタ１０８にはディセーブル信
号がラッチされ、経路２が有効になり書き込みパルス信
号＿ＰＵＬ＿ＷＲがＩＮＰＵＬ信号をイネーブルにする
（図５（ｏ）、および図６（ａ）〜（ｅ））。

【００６７】次に、アクセスドライバ制御部２３０の出
力であるＤＥＣＣＫ信号について説明する。アクセスド
ライバ活性化信号ＤＥＣＣＫは、アドレスデコーダ部６
０からワード線ドライバ部７０およびビット線選択回路
９０へと出力され、ワード線ＷＬおよびビット線選択回
路９０を選択的に活性化させるデコード信号ＲＤおよび
ＣＤ信号を有効にする機能をもっている。

【００６８】読み出しサイクルにおいては、読み出しパ
ルス生成部１４２にて生成される読み出しパルス信号＿
ＰＵＬ＿ＲＤがイネーブルの期間ＤＥＣＣＫ信号がイネ
ーブルにされる（図７（ｉ）、（ｖ））。図１に示され
るレジスタ１１３は、読み出しパルス信号＿ＰＵＬ＿Ｒ
Ｄのイネーブル状態からの立ち下がりでアドレス一致信
号ＨＩＴをラッチする。そして、前述のようにＨＩＴ信
号をラッチしたＨＩＴ１１３信号がイネーブルのとき書
き込みパルス信号＿ＰＵＬ＿ＷＲは無効にされ、＿ＰＵ
Ｌ＿ＲＤ信号がイネーブルの期間のみＤＥＣＣＫ信号が
イネーブルにされる（図７（ａ）、（ｂ）、（ｉ）、
（ｔ）、（ｖ））。ＨＩＴ信号がディセーブルのときに
は、＿ＰＵＬ＿ＷＲ信号は有効になり、読み出しサイク
ル後の書き込みサイクルにおいて＿ＰＵＬ＿ＲＤ信号が
イネーブルの期間および＿ＰＵＬ＿ＷＲ信号がイネーブ
ルの期間、ともにＤＥＣＣＫ信号がイネーブルにされる
（図５（ｏ）、（ｑ）、および図６（ａ）、（ｂ）、
（ｉ））。読み出しサイクルの１つ前のサイクルが書き
込みサイクルでない場合には、＿ＰＵＬ＿ＷＲ信号はイ
ネーブルにされないため、＿ＰＵＬ＿ＲＤ信号がイネー
ブルの期間のみＤＥＣＣＫ信号がイネーブルにされる。
このＨＩＴ信号がラッチされたレジスタ１１３の出力Ｈ
ＩＴ１１３信号は、＿ＡＤＤＬＡＴＢ信号がＬレベルの
期間にリセットされる（図５（ｃ）、および図６
（ｂ）、および図７（ｂ））。

【００６９】次に、ビット線ＢＬおよびＢＬＢをプリチ
ャージする機能をもっているのプリチャージ信号ＰＲＥ
について説明する。ビット線は、ワード線ＷＬが活性で
ない期間にプリチャージされ、ワード線が活性化されて
いる期間にはプリチャージされない状態にする必要があ
る。プリチャージ信号ＰＲＥがイネーブルの期間にビッ
ト線はプリチャージされ、ＰＲＥがディセーブルの期間
にビット線はプリチャージされていない状態になること
から、論理的にはアクセスドライバ活性化信号ＤＥＣＣ
Ｋの反転信号とすればよい。しかし、ビット線プリチャ
ージのオン・オフが切り替わる際にプリチャージする電
源とアクセスされるメモリセルとの間で貫通電流が流れ
て電力を消費する。

【００７０】そのため、図１に示されるように読み出し
パルス信号＿ＰＵＬ＿ＲＤ、書き込みパルス信号＿ＰＵ
Ｌ＿ＷＲ、およびＤＥＣＣＫ信号などを組み合わせてプ
リチャージ制御部を構成する。このプリチャージ制御部
の出力としてのプリチャージ信号ＰＲＥは以下のように
生成される。

【００７１】まず、書き込みも読み出しもなされていな
いスタンバイ状態では、書き込みパルス信号＿ＰＵＬ＿
ＷＲおよび読み出しパルス信号＿ＰＵＬ＿ＲＤはともに
ディセーブル状態にあるため、プリチャージ信号ＰＲＥ
はイネーブルの状態にある。すなわち、ビット線のプリ
チャージはなされている状態にある。この状態で＿ＰＵ
Ｌ＿ＷＲ信号または＿ＰＵＬ＿ＲＤ信号が入力される
と、ＰＲＥ信号はディセーブルにされメモリセルアレイ
１０のプリチャージ電源は遮断される。アクセスドライ
バ活性化信号ＤＥＣＣＫもほぼ同じタイミングでイネー
ブルにされるが、ワード線が実際に活性化されるのはさ
らに遅れるため貫通電流は流れない。書き込みまたは読
み出し動作が終了するときは、ＤＥＣＣＫ信号がディセ
ーブルにされ、その信号が遅延回路３０３を経由する信
号ＤＥＣＣＫＤＬＹＢによって遅れてＰＲＥ信号をイネ
ーブルにさせるため、プリチャージ開始時においても貫
通電流は流れない（図６（ｉ）〜（ｌ）、および図７
（ｉ）〜（ｌ））。

【００７２】図８は、上記に述べたタイミングによって
書き込みおよび読み出し動作が行われるときのタイミン
グ例を示したものである。図８に示されるように、書き
込みサイクルＣ１２においてはアドレスＡ２と書き込み
要求信号ＷＥとがそれぞれアドレスレジスタ１０５およ
びレジスタ１０１にラッチされるだけで、実際の書き込
み動作はサイクルＣ１２の次のサイクルＣ１３に行われ
る。

【００７３】まず、書き込みサイクルＣ１２の後に読み
出しサイクルでないサイクルＣ１３が続く場合の書き込
み動作について説明する。この場合の動作は図示されて
いないが、同様の動作がなされるタイミングが示されて
いる部分を適宜参照する。

【００７４】すでに図３にてアクセス要求制御部２２０
の動作を説明したとおり、レジスタ１０３の出力ＩＮＴ
ＷＥ２信号には、サイクルＣ１３のクロック信号の立ち
上がりＥＲ１３にて生成されるアクセス要求ラッチ制御
信号＿ＳＩＧＬＡＴによりサイクルＣ１２のクロック信
号ＣＬＫの立ち上がりＥＲ１２における書き込み要求信
号ＷＥのイネーブル状態がラッチされ、遅延回路３０１
を経由してＩＮＴＷＥ３信号に伝達される。このとき、
サイクルＣ１３は読み出しサイクルではないため、読み
出しパルス生成信号ＩＮＴＲＥを反転した信号であるＩ
ＮＴＲＥＢ信号は論理「Ｈ」レベルとなり、ＩＮＴＷＥ
３信号はそのままＩＮＴＷＥ信号として出力される（図
５（ｊ）〜（ｌ）、（ｎ）のサイクルＣ１３のＩＮＴ＿
ＲＥＢ信号の立ち上がりＥＲ１３１以降）。そのＩＮＴ
ＷＥ信号の立ち上がりを受けて書き込みパルス生成部１
４１は書き込みパルス信号＿ＰＵＬ＿ＷＲを生成する
（図５（ｌ）、（ｏ））。

【００７５】図１に示されるように、この＿ＰＵＬ＿Ｗ
Ｒ信号はアドレスバッファ部１２０および書き込みドラ
イバ制御部１９５へと出力され、その反転信号である＿
ＰＵＬ＿ＷＲＢ信号はアクセスドライバ制御部２３０へ
と出力される。また、＿ＰＵＬ＿ＷＲＢ信号とＨＩＴ信
号をラッチしたレジスタ１１３の出力信号ＨＩＴ１１３
とはＮＯＲゲート３１１を経由してＴＲＵＥ＿ＰＵＬ＿
ＷＲ信号を生成する。このＴＲＵＥ＿ＰＵＬ＿ＷＲ信号
はＨＩＴ信号がディセーブルのときの書き込みパルス信
号であるとして、＿ＰＵＬ＿ＲＤ信号がディセーブルの
ときとともにＮＯＲゲート３１２を経由してＰＵＬ＿Ｒ
ＤＷＲＢ信号を論理「Ｈ」レベルにしてＰＲＥ信号をイ
ネーブルにさせる。すなわち、書き込みパルス信号＿Ｐ
ＵＬ＿ＷＲの立ち上がり、すなわち＿ＰＵＬ＿ＷＲＢ信
号の立ち下がりを受けて、プリチャージ信号ＰＲＥはデ
ィセーブルにされプリチャージ電源は遮断される（図５
（ｐ）、および図６（ｂ）、（ｈ）、（ｋ）、（ｌ）の
サイクルＣ１３後半）。

【００７６】また、＿ＰＵＬ＿ＷＲ信号がイネーブルに
されるとサイクルＣ１３においてアドレスバッファ部１
２０のレジスタ１０７にラッチされている書き込みアド
レスＡ２が有効になりＩＮＴ＿ＡＤＤ信号としてアドレ
スデコーダ部６０へと出力される（図５（ｆ）、
（ｇ））。さらに、書き込みドライバ制御部１９５へと
出力された＿ＰＵＬ＿ＷＲ信号は、書き込みバイト選択
信号ＢＷをすでにラッチしたレジスタ１０９〜１１２の
出力ＩＮＴＢＷ信号の制御信号ＩＮＰＵＬをイネーブル
にする（図５（Ｇ）、（ｏ）、および図６（ｅ）、
（ｆ））。こうして、選択されたバイトブロックへの書
き込みドライバ制御信号ＩＮＣＫをイネーブルにして、
データ入力ＤＩＮをビット線へと接続する。その後、ア
クセスドライバ制御部２３０から出力されるアクセスド
ライバ活性化信号ＤＥＣＣＫがイネーブルにされ、ワー
ド線およびビット線選択回路９０が活性化されることに
よって選択されたバイトの選択されたメモリセルに対し
てデータの書き込みが行われる。

【００７７】書き込み動作は、書き込みパルス信号＿Ｐ
ＵＬ＿ＷＲがディセーブルになることにより終了され
る。＿ＰＵＬ＿ＷＲ信号がディセーブルになると、書き
込みドライバ制御部１９５の書き込みドライバ制御信号
ＩＮＣＫがディセーブルになり、またアドレスバッファ
部１２０からのアドレス出力も無効になってアドレスデ
コーダ部６０へのアドレス出力が終了される（図５
（ｇ）、（ｏ）、および図６（ｇ））。また、反転信号
＿ＰＵＬ＿ＷＲＢが論理「Ｈ」レベルになることによ
り、ＤＥＣＣＫ信号がディセーブルにされてワード線Ｗ
Ｌおよびビット線選択回路９０が非活性化され、プリチ
ャージ信号ＰＲＥがイネーブルになってビット線ＢＬお
よびＢＬＢへのプリチャージが開始される（図５
（ｐ）、および図６（ｉ）、（ｊ）、（ｌ））。さら
に、書き込みパルス生成部１４１により負論理のワンシ
ョットパルス信号である＿ＷＲＯＦＦ信号が生成され、
アクセス要求制御部２２０のレジスタ１０３および書き
込みドライバ制御部１９５のレジスタ１０９〜１１２を
リセットして書き込み動作を完了する（図５（ｊ）〜
（ｌ）、および図６（ｆ）、（ｎ））。

【００７８】このようにして、サイクルＣ１２に発せら
れた書き込み要求は次サイクルＣ１３にて書き込み動作
がなされる。これらの動作タイミングは図示されていな
いが、図８の４０４とほぼ同じタイミングで行われる。

【００７９】次に、書き込みサイクルＣ１２の後に読み
出しサイクルＣ１３が続く場合の書き込み動作について
説明する。この場合の各信号のタイミングは、図５〜図
７に示されるとおりである。

【００８０】サイクルＣ１２での動作は、上述の読み出
しサイクル以外のサイクルが続く場合と同様であり、レ
ジスタ１０３の出力ＩＮＴＷＥ２信号はサイクルＣ１３
のクロック信号の立ち上がりＥＲ１３に同期して生成さ
れるアクセス要求ラッチ制御信号＿ＳＩＧＬＡＴにより
イネーブル状態にラッチされる（図５（ｊ））。一方、
サイクルＣ１３は読み出しサイクルであるため、レジス
タ１０４へと入力される信号はイネーブルにされてそれ
が読み出しパルス生成信号ＩＮＴＲＥとして読み出しパ
ルス生成部１４２へと出力される。ＩＮＴＲＥ信号がイ
ネーブルにされるとＮＯＲゲート３１３を経由してその
反転信号ＩＮＴＲＥＢが論理「Ｌ」レベルとなり、その
時点でＩＮＴＷＥ信号はディセーブルに固定される（図
５（ｍ）〜（ｏ））。その後、遅延回路３０１を経由し
たイネーブル状態のＩＮＴＷＥ２信号がＩＮＴＷＥ３信
号として伝達されるが、すでにＩＮＴＲＥＢ信号により
ディセーブルに固定されているＩＮＴＷＥ信号は、ＩＮ
ＴＲＥＢ信号が論理「Ｈ」レベルになるまでイネーブル
にはされず、書き込みパルス生成部１４１への出力はデ
ィセーブルのままとなる（図５（ｊ）〜（ｌ）、
（ｎ））。

【００８１】これらのアクセスパルス生成信号、すなわ
ち読み出しパルス生成信号ＩＮＴＲＥおよび書き込みパ
ルス生成信号ＩＮＴＷＥからの入力を受けてパルス生成
部１４０は、アクセスパルス信号を生成する。書き込み
サイクルＣ１２に続く読み出しサイクルＣ１３では、ま
ずＩＮＴＲＥ信号がイネーブルにされると読み出しパル
ス生成部１４２により読み出しパルス信号＿ＰＵＬ＿Ｒ
Ｄが生成される（図５（ｍ）、（ｑ））。＿ＰＵＬ＿Ｒ
Ｄ信号がイネーブルにされると、その信号は遅延回路３
０３を経由してプリチャージ信号ＰＲＥをディセーブル
にし、ビット線はプリチャージ電源から遮断される（図
５（ｑ）、および図６（ｉ）、（ｊ）、（ｌ））。ま
た、アドレスバッファ部１２０においては、＿ＰＵＬ＿
ＲＤ信号がイネーブルにされるとレジスタ１０５にすで
にラッチされているアドレスＡ３が有効となり、アドレ
スデコーダ部６０へと出力される。また、同時にアドレ
ス比較部２１０へはサイクルＣ１３にてレジスタ１０５
にラッチされたアドレスＡ３とともに、その前のサイク
ルＣ１２にてレジスタ１０７にラッチされたアドレスＡ
２が出力される。すでに説明したように、これらのアド
レスＡ２とＡ３とが一致すればＨＩＴ信号はイネーブル
となり、一致しなければＨＩＴ信号はディセーブルのま
まである。そして、このＨＩＴ信号の状態に基づいて以
降の動作が決定される。

【００８２】ＨＩＴ信号がイネーブルの場合には、図４
に示されるように＿ＰＵＬ＿ＲＤ信号により、すなわち
経路１により書き込みタイミング制御信号ＩＮＰＵＬが
イネーブルにされ、書き込みドライバ制御信号ＩＮＣＫ
がイネーブルとなって指定されたバイトブロックへの書
き込みが可能になる。この場合、＿ＰＵＬ＿ＲＤ信号に
より読み出しアンプ制御信号ＡＭＰも同時にイネーブル
にされる。このようにＨＩＴ信号がイネーブルのときに
は、読み出しと同時に書き込み動作が行われることにな
る（図８の４０４部分）。なおこの場合、ＨＩＴ信号の
状態がレジスタ１０８にＨＩＴＳＴＯ信号としてラッチ
されるため、図４に示される経路２すなわち＿ＰＵＬ＿
ＷＲ信号によってＩＮＰＵＬ信号はイネーブルにはされ
ず、したがってこのタイミングでの書き込みドライバ制
御信号ＩＮＣＫは無効のままとなって書き込み動作が２
回行われることはない。すなわち、ＨＩＴ信号がイネー
ブル状態のサイクルＣ１３においては＿ＰＵＬ＿ＷＲ信
号は無視される（図７（ａ）、（ｂ）、（ｅ）、
（ｇ）、（ｔ））。

【００８３】そして、＿ＰＵＬ＿ＲＤ信号がディセーブ
ルになると、アクセスドライバ活性化信号ＤＥＣＣＫが
ディセーブルにされるとともに（図７（ｉ）、
（ｖ））、アドレスバッファ部１２０からアドレスデコ
ーダ部６０へ出力されているアドレスの出力も無効とさ
れる（図５（ｇ）、（ｑ））。さらに、ＤＥＣＣＫ信号
がディセーブルにされると、その信号は遅延回路３０３
を経由してＤＥＣＣＫＤＬＹＢ信号を論理「Ｈ」レベル
にさせる（図７（ｉ）、（ｊ）、（ｌ））。そして、プ
リチャージ信号ＰＲＥをイネーブルにさせ、ビット線へ
のプリチャージが行われる（図７（ｊ）、（ｌ））。ま
た、読み出しパルス生成部１４１により負論理のワンシ
ョットパルス信号である＿ＲＤＯＦＦ信号が生成され、
アクセス要求制御部２２０のレジスタ１０４にラッチさ
れているＩＮＴＲＥ信号のイネーブル状態をリセットす
る（図５（ｍ）、（ｑ）、および図７（ｍ）、
（ｖ））。

【００８４】ＨＩＴ信号がイネーブルのときは、以上に
よりサイクルＣ１３における読み出し動作および書き込
み動作が行われる。ＨＩＴ信号がディセーブルのとき
は、ＩＮＴＲＥ信号がディセーブルにされるのを受け
て、遅延回路３０２を経由した信号がディセーブルとな
りしだいＩＮＴＲＥＢ信号が論理「Ｈ」レベルにされ、
ＩＮＴＷＥ３信号のイネーブル状態が有効にされて書き
込みパルス生成信号ＩＮＴＷＥがイネーブルにされる
（図５（ｌ）、（ｍ）、（ｍ’）、（ｎ）、（ｏ）、
（ｑ））。これ以降はサイクルＣ１３が読み出しサイク
ルでない場合に説明した同じ手順により、書き込みが行
われる（図８の４０３部分）。

【００８５】以上説明したように、本実施の形態にかか
る半導体メモリおよびその制御回路によれば、以下のよ
うな多くの優れた効果が得られるようになる。 （１）書き込みサイクル後の読み出し動作を、該書き込
み動作に先立って行うため、読み出し動作のアクセス時
間を短縮することができる。特に、レイトライト方式の
採用によって書き込み動作の影響を受けている同期式Ｓ
ＲＡＭの読み出し動作については、アクセス時間を顕著
に短縮することができる。

【００８６】（２）書き込みサイクル後の読み出しサイ
クルにおいて、読み出しサイクル開始後ただちに読み出
し動作を開始しても、その前の書き込みサイクルによる
書き込み動作と衝突することがないため、書き込みのた
めのダミーサイクルを設けることなく正常に書き込みを
行うことができる。

【００８７】（３）しかも、この書き込み動作は次のサ
イクルの状態によらず次のサイクルにて必ず行われるた
め、書き込みサイクルの直後にダミーライト操作をする
ことなく同アドレスに書き込まれたデータを読み出すこ
とができる。したがって、使用にあたっての取扱いがき
わめて容易となり、本メモリを適用するシステムを構築
する際に、メモリの取扱いに起因する設計ミスを排除す
ることができる。

【００８８】（４）書き込みサイクルと読み出しサイク
ルとが切り替わる場合において、ダミーサイクルを設け
る必要がなく、またダミーライト操作をする必要もな
く、書き込み動作および読み出し動作が正しく行われ
る。そのため、書き込みと読み出しの切替を頻繁に繰り
返す用途などにおいても、実効的なアクセス時間となる
スループットを低下させることなく、高速なメモリアク
セスを行うことができる。

【００８９】（５）ワード線およびビット線を活性化さ
せる時間が短縮されるため、その間に消費される電力を
抑制することができる。したがって、消費電力の少ない
メモリとすることができる。

【００９０】（６）また、ビット線のプリチャージのオ
ン・オフを切り替える際にも、遅延回路を好適に利用し
てプリチャージするタイミングをワード線活性化のタイ
ミングと排他的に生成させることができる。そのため貫
通電流が流れるのを防止し、いっそう消費電力の少ない
メモリとすることができる。

【００９１】（７）本メモリを適用するシステムを構築
する際には、書き込みと読み出しの切替時に余分なサイ
クルが存在しないため、メモリアクセスのスループット
に制限されることのない自由度の高い設計を行うことが
できる。

【００９２】（８）書き込み要求に応じて書き込みパル
スを、読み出し要求に応じて読み出しパルスを、それぞ
れ各別に生成させることができるため、またアドレスお
よびアクセス要求をそれぞれ格納するレジスタを備えて
いるため、書き込み動作および読み出し動作のタイミン
グ設計を自由度高く行うことができる。したがって、メ
モリを使用するユーザのさまざまな要求仕様にも柔軟に
対応することができる。

【００９３】なお、上記実施の形態は以下のように変更
して実施してもよい。 ・上記実施の形態では、アクセス要求信号として書き込
み要求信号ＷＥおよび読み出し要求信号ＲＥは独立した
入力信号としているが、必ずしもその必要はない。ＷＥ
信号およびＲＥ信号が互いに反転信号をなしている１つ
の信号であってもよい。

【００９４】・上記実施の形態では、ラッチ制御部１３
０から出力するアドレスラッチ制御信号＿ＡＤＤＬＡ
Ｔ、データラッチ制御信号＿ＩＮＬＡＴ、およびアクセ
ス要求ラッチ制御信号＿ＳＩＧＬＡＴを、それぞれアド
レスラッチ制御部１３２、データラッチ制御部１３４、
およびアクセス要求ラッチ制御部１３６にて生成する構
成を例示したが、必ずしもこの構成とする必要はない。
必要なタイミングに応じて３種それぞれのラッチ制御信
号を生成すればよく、たとえばラッチ制御信号として必
要なタイミングが１つであれば１つのラッチ制御信号を
生成すればよい。

【００９５】・上記実施の形態では、書き込みドライバ
制御信号ＩＮＣＫは書き込みバイト選択信号ＢＷに基づ
いて４バイトのうちの１バイトを選択する４者択一の信
号として説明しているが、必ずしもその必要はない。メ
モリセルのブロックは１バイト単位でなくてもよいし、
ＢＷ信号は４者択一信号でなくてもよい。すなわち、ア
ドレスデコード信号とＩＮＣＫ信号とにより書き込み対
象のメモリセルがただ１つ選択される構成でありさえす
ればよい。

【００９６】・上記実施の形態では、１サイクル前のア
ドレスおよびアクセス要求信号をそれぞれ３段のレジス
タを使用して格納しているが、必ずしもこの構成にする
必要はない。すなわち、１サイクル前のアドレスおよび
アクセス要求信号をそれぞれに格納して適宜取り出すこ
とのできる構成でありさえすればよい。

【００９７】・上記実施の形態では、１サイクル前、す
なわち連続する２サイクルのアドレスおよびアクセス要
求信号を格納して適宜のタイミングによりアクセス動作
を実現しているが、必ずしもこのタイミングとする必要
はない。さらに、メモリ内に備えるレジスタの数を増加
させて連続する２サイクル以上のアドレスおよびアクセ
ス要求信号を格納し、それらを適宜のタイミングにより
アクセス動作させることにより、いっそうきめこまかい
書き込み動作および読み出し動作をさせることができる
ようになる。

【００９８】・上記実施の形態では、レイトライト方式
のメモリについて説明したが、必ずしもレイトライト方
式でなくても適用することができる。すなわち、書き込
み要求に応じて書き込みパルスを、読み出し要求に応じ
て読み出しパルスを、それぞれ各別に生成させることが
できるため、メモリが組み込まれるシステムのＭＰＵや
バスラインの設計から要求されるアクセス動作のタイミ
ングに対して柔軟に対応することができる。

【００９９】・上記実施の形態では、シングルポート構
造をもつメモリのアクセス動作について説明したが、必
ずしもその必要はない。すなわち、たとえばデュアルポ
ート構造をもつメモリについて、書き込み要求に応じて
書き込みパルスを、読み出し要求に応じて読み出しパル
スを、それぞれ各別に生成させる構成としてもよい。こ
れにより、さらに自由度の高い効率的なアクセス動作が
可能なメモリを提供することができる。

【０１００】・上記実施の形態では、従来からのＳＲＡ
Ｍの制御回路に対して、発明を実施するための制御回路
をメモリ内部に付加する例について説明したが、必ずし
も前記制御回路を前記メモリ内部に備える必要はない。
付加すべき制御回路をメモリ外部において構成し、メモ
リ内部はその制御回路において生成される信号の入力に
基づいて動作するような構成にしてもよい。このような
構成にすることで、メモリへのアクセス動作のタイミン
グ設計がメモリの外部回路により自在に変更することが
できるようになる。

【０１０１】・上記実施の形態では、メモリとして同期
式のＳＲＡＭに適用した場合について例示したが、必ず
しもこの場合に限らない。ＳＲＡＭに代えてＤＲＡＭで
もよいし、書き込みおよび読み出しが可能なその他のメ
モリでもよい。

【０１０２】・また、同期式メモリでなくてもよい。書
き込み要求に応じて書き込みパルスを、読み出し要求に
応じて読み出しパルスを、それぞれ各別に生成させて、
非同期式のメモリの書き込み動作および読み出し動作の
タイミングをおのおの最適に設計することができるよう
になる。

【０１０３】・上記実施の形態では、メモリを構成する
トランジスタとしてＭＯＳトランジスタを例にとって説
明したが、必ずしもその必要はない。トランジスタとし
て、ＭＯＳ以外の電界効果型トランジスタによって構成
してもよいし、あるいはたとえばバイポーラトランジス
タにて構成してもよい。

【０１０４】このほか、上記実施の形態およびその変形
例から把握することのできる技術思想としては以下のも
のがある。 （１）メモリセルアレイに対するワード線およびビット
線の選択的な活性化に基づき選択されるメモリセルとの
間でランダムなデータの読み出し動作および書き込み動
作を行う半導体メモリの制御回路において、前記読み出
し動作を能動とする信号に基づいて読み出し動作のため
の読み出しパルスを生成する読み出しパルス生成部と、
前記書き込み動作を能動とする信号に基づいて書き込み
動作のための書き込みパルスを生成する書き込みパルス
生成部とを各別に備えることを特徴とする半導体メモリ
の制御回路。

【０１０５】上記半導体メモリの制御回路によれば、読
み出しおよび書き込みを行うタイミングを各別に設定す
ることができるため、半導体メモリを使用するシステム
設計者のタイミング設計に関する幅広い要求に自由度高
く好適に対応することができる。

【０１０６】（２）前記選択すべきメモリセルを指定す
るアドレスを複数の異なるタイミングにて一時保持しつ
つ、前記各別に生成される読み出しパルスおよび書き込
みパルスの一方に基づいてそれら一時保持したアドレス
をそのデコーダに対して出力するアドレスバッファ部を
備える（１）記載の半導体メモリの制御回路。

【０１０７】上記半導体メモリの制御回路によれば、読
み出しおよび書き込み動作を行うタイミングに応じてア
ドレスバッファ部に一時保持したアドレスを適宜利用す
ることができるようになり、使用に際してより設計自由
度の高い半導体メモリとすることができる。

【０１０８】（３）前記読み出しパルスの生成および前
記書き込みパルスの生成がそれぞれクロック信号のエッ
ジに同期して行われる（１）または（２）記載の半導体
メモリの制御回路。

【０１０９】上記半導体メモリの制御回路によれば、請
求項１または２記載の半導体メモリを、クロック信号に
同期して読み出し動作および書き込み動作を行う同期式
半導体メモリとして提供することができる。

【０１１０】（４）前記書き込みパルス生成部は、前記
メモリセルアレイに対する書き込みアドレスを確定させ
る書き込みサイクルの次のサイクルで前記書き込みパル
スの生成を行うものである（３）記載の半導体メモリの
制御回路。

【０１１１】上記半導体メモリの制御回路によれば、請
求項３記載の発明をレイトライト方式を採用する半導体
メモリに適用して実現することができる。 （５）（４）記載の半導体メモリの制御回路において、
前記メモリセルアレイに対する書き込みアドレスを確定
させる書き込みサイクルの次のサイクルが同メモリセル
アレイに対する読み出しアドレスを確定させる読み出し
サイクルであるとき、前記読み出しパルス生成部による
前記読み出しパルスの生成後に前記書き込みパルス生成
部による前記書き込みパルスの生成が行われるようにタ
イミング調整するタイミング調整部を備えることを特徴
とする半導体メモリの制御回路。

【０１１２】上記半導体メモリの制御回路によれば、書
き込みサイクルのタイミングに影響を受けることなく読
み出しサイクルのアクセス時間を決定できるため、常時
高速読み出しが可能な半導体メモリを提供することがで
きる。

【０１１３】（６）前記タイミング調整部が、前記読み
出し動作を能動とする信号に基づいて前記書き込み動作
を能動とする信号の前記書き込みパルス生成部への伝達
を所定期間だけ遅延するものである（５）記載の半導体
メモリの制御回路。

【０１１４】上記半導体メモリの制御回路によれば、書
き込み動作に優先して読み出し動作を好適に行って、請
求項５記載の常時高速読み出しが可能な半導体メモリを
提供することができる。

【０１１５】（７）（４）〜（６）のいずれかに記載の
半導体メモリの制御回路において、前記メモリセルアレ
イに対する書き込みアドレスを確定させる書き込みサイ
クルの次のサイクルが同メモリセルアレイに対する読み
出しアドレスを確定させる読み出しサイクルであってか
つ、同サイクルでの前記メモリセルアレイに対する読み
出しアドレスと書き込みアドレスとが一致していると
き、該当するワード線およびビット線の一度の活性化に
基づき前記読み出し動作および書き込み動作を同時実行
せしめる同時実行制御部を備えることを特徴とする半導
体メモリの制御回路。

【０１１６】上記半導体メモリの制御回路によれば、書
き込みサイクル後の読み出しサイクルにおいて、それら
両サイクルのアドレスが一致したときに書き込み動作お
よび読み出し動作を効率よく行うことのできる半導体メ
モリを提供することができる。

【０１１７】（８）前記同時実行制御部が、前記読み出
しアドレスと書き込みアドレスとを比較してその一致不
一致を検出するアドレス比較部と、該アドレス比較部に
おいてアドレス一致が検出されるとき、前記書き込みパ
ルスを無効にするとともに前記読み出しパルスに基づい
て前記ワード線およびビット線を活性化する活性化調停
部と、該ワード線およびビット線の活性化期間に同期し
て前記メモリセルアレイの当該アドレスに対応して選択
されているメモリセルからのデータの読み出しを指令す
る読み出しアンプ部と、同じく前記ワード線およびビッ
ト線の活性化期間に同期して前記メモリセルアレイの当
該アドレスに対応して選択されているメモリセルへのデ
ータの書き込みを指令する書き込みドライバ制御部とを
備えて構成される（７）記載の半導体メモリの制御回
路。

【０１１８】上記半導体メモリの制御回路によれば、請
求項７記載の半導体メモリを好適に実現することができ
る。 （９）（１）〜（８）のいずれかに記載の半導体メモリ
の制御回路において、前記読み出しパルスまたは書き込
みパルスの能動期間には前記ビット線のプリチャージを
不活性状態とし、前記ワード線およびビット線の活性化
を制御する信号が非能動となるタイミングで同ビット線
のプリチャージを活性状態とするプリチャージ制御部を
さらに備えることを特徴とする半導体メモリの制御回
路。

【０１１９】上記半導体メモリの制御回路によれば、消
費電力が少なくかつ動作の安定した半導体メモリを提供
することができる。 （１０）（１）〜（９）のいずれかに記載の半導体メモ
リの制御回路において、前記読み出し動作を能動とする
信号の前記読み出しパルス生成部への伝達時期と前記書
き込み動作を能動とする信号の前記書き込みパルス生成
部への伝達時期とに優先順位を付与する回路をさらに備
えることを特徴とする半導体メモリの制御回路。

【０１２０】上記半導体メモリの制御回路によれば、書
き込み動作と読み出し動作とを同時に行うサイクルであ
っても、安定した書き込みおよび読み出し動作を行うこ
とができる半導体メモリを提供することができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体メモリおよびその制御回
路の一実施の形態についてそのシステム構成を示すブロ
ック図。

【図２】同実施の形態によるアドレスバッファ部の構成
例を論理回路にて示した図。

【図３】同実施の形態によるアクセス要求制御部の構成
例を論理回路にて示した図。

【図４】同実施の形態による書き込みドライバ制御部の
構成例を論理回路にて示した図。

【図５】同実施の形態により構成した回路の動作例を示
すタイミングチャート。

【図６】同実施の形態により構成した回路の動作例を示
すタイミングチャート。

【図７】同実施の形態により構成した回路の動作例を示
すタイミングチャート。

【図８】同実施の形態により構成した回路の動作例を示
すタイミングチャート。

【図９】従来の半導体メモリおよびその制御回路につい
てそのシステム構成を示すブロック図。

【図１０】シングルポート構造をもつＳＲＡＭのメモリ
セルおよびその周辺回路についてその構成を示す回路
図。

【図１１】シングルポート構造をもつＳＲＡＭのメモリ
セルアレイおよびその周辺回路についてその構成を示す
回路図。

【図１２】従来の半導体メモリのアドレスバッファ部の
構成例を論理回路にて示した図。

【図１３】半導体メモリの各制御回路にて使用するレジ
スタの構成例を示す図。

【図１４】従来のＳＲＡＭの動作例を示すタイミングチ
ャート。

【図１５】デュアルポート構造をもつＳＲＡＭのメモリ
セルおよびその周辺回路についてその構成を示す回路
図。

【符号の説明】

１０…メモリセルアレイ、１１…メモリセル、２０…ア
ドレスバッファ部、３０…ラッチ制御部、４０…パルス
生成部、５０…Ｉ／Ｏ回路、６０…アドレスデコーダ
部、７０…ワード線ドライバ部、８０…ビット線選択ド
ライバ部、９０…ビット線選択回路、９５…書き込みド
ライバ制御部、１２０…アドレスバッファ部、１３０…
ラッチ制御部、１３２…アドレスラッチ制御部、１３４
…データラッチ制御部、１３６…アクセス要求ラッチ制
御部、１４０…パルス生成部、１４１…書き込みパルス
生成部、１４２…読み出しパルス生成部、１９５…書き
込みドライバ制御部、２１０…アドレス比較部、２２０
…アクセス要求制御部、２３０…アクセスドライバ制御
部。

Claims (10)

【特許請求の範囲】
1. 【請求項１】メモリセルアレイに対するワード線および
   ビット線の選択的な活性化に基づき選択されるメモリセ
   ルとの間でランダムなデータの読み出し動作および書き
   込み動作を行う半導体メモリにおいて、 前記読み出し動作を能動とする信号に基づいて読み出し
   動作のための読み出しパルスを生成する読み出しパルス
   生成部と、前記書き込み動作を能動とする信号に基づい
   て書き込み動作のための書き込みパルスを生成する書き
   込みパルス生成部とを各別に備え、それら生成される読
   み出しパルスおよび書き込みパルスに基づいて前記ワー
   ド線およびビット線が活性化されることを特徴とする半
   導体メモリ。
2. 【請求項２】前記選択すべきメモリセルを指定するアド
   レスを複数の異なるタイミングにて一時保持しつつ、前
   記各別に生成される読み出しパルスおよび書き込みパル
   スの一方に基づいてそれら一時保持したアドレスをその
   デコーダに対して出力するアドレスバッファ部を備える
   請求項１記載の半導体メモリ。
3. 【請求項３】前記読み出しパルスの生成および前記書き
   込みパルスの生成がそれぞれクロック信号のエッジに同
   期して行われる請求項１または２記載の半導体メモリ。
4. 【請求項４】前記書き込みパルス生成部は、前記メモリ
   セルアレイに対する書き込みアドレスを確定させる書き
   込みサイクルの次のサイクルで前記書き込みパルスの生
   成を行うものである請求項３記載の半導体メモリ。
5. 【請求項５】請求項４記載の半導体メモリにおいて、 前記メモリセルアレイに対する書き込みアドレスを確定
   させる書き込みサイクルの次のサイクルが同メモリセル
   アレイに対する読み出しアドレスを確定させる読み出し
   サイクルであるとき、前記読み出しパルス生成部による
   前記読み出しパルスの生成後に前記書き込みパルス生成
   部による前記書き込みパルスの生成が行われるようにタ
   イミング調整するタイミング調整部を備えることを特徴
   とする半導体メモリ。
6. 【請求項６】前記タイミング調整部が、前記読み出し動
   作を能動とする信号に基づいて前記書き込み動作を能動
   とする信号の前記書き込みパルス生成部への伝達を所定
   期間だけ遅延するものである請求項５記載の半導体メモ
   リ。
7. 【請求項７】請求項４〜６のいずれかに記載の半導体メ
   モリにおいて、 前記メモリセルアレイに対する書き込みアドレスを確定
   させる書き込みサイクルの次のサイクルが同メモリセル
   アレイに対する読み出しアドレスを確定させる読み出し
   サイクルであってかつ、同サイクルでの前記メモリセル
   アレイに対する読み出しアドレスと書き込みアドレスと
   が一致しているとき、該当するワード線およびビット線
   の一度の活性化に基づき前記読み出し動作および書き込
   み動作を同時実行せしめる同時実行制御部を備えること
   を特徴とする半導体メモリ。
8. 【請求項８】前記同時実行制御部が、前記読み出しアド
   レスと書き込みアドレスとを比較してその一致不一致を
   検出するアドレス比較部と、該アドレス比較部において
   アドレス一致が検出されるとき、前記書き込みパルスを
   無効にするとともに前記読み出しパルスに基づいて前記
   ワード線およびビット線を活性化する活性化調停部と、
   該ワード線およびビット線の活性化期間に同期して前記
   メモリセルアレイの当該アドレスに対応して選択されて
   いるメモリセルからのデータの読み出しを指令する読み
   出しアンプ部と、同じく前記ワード線およびビット線の
   活性化期間に同期して前記メモリセルアレイの当該アド
   レスに対応して選択されているメモリセルへのデータの
   書き込みを指令する書き込みドライバ制御部とを備えて
   構成される請求項７記載の半導体メモリ。
9. 【請求項９】請求項１〜８のいずれかに記載の半導体メ
   モリにおいて、 前記読み出しパルスまたは書き込みパルスの能動期間に
   は前記ビット線のプリチャージを不活性状態とし、前記
   ワード線およびビット線の活性化を制御する信号が非能
   動となるタイミングで同ビット線のプリチャージを活性
   状態とするプリチャージ制御部をさらに備えることを特
   徴とする半導体メモリ。
10. 【請求項１０】請求項１〜９のいずれかに記載の半導体
    メモリにおいて、 前記読み出し動作を能動とする信号の前記読み出しパル
    ス生成部への伝達時期と前記書き込み動作を能動とする
    信号の前記書き込みパルス生成部への伝達時期とに優先
    順位を付与する回路をさらに備えることを特徴とする半
    導体メモリ。