JPH0887879A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0887879A JPH0887879A JP6219318A JP21931894A JPH0887879A JP H0887879 A JPH0887879 A JP H0887879A JP 6219318 A JP6219318 A JP 6219318A JP 21931894 A JP21931894 A JP 21931894A JP H0887879 A JPH0887879 A JP H0887879A
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Abstract
(57)【要約】
【目的】 特にブロックライト機能を有する画像データ
記憶用の半導体記憶装置において、ブロックライト時に
ビット線を切り離し、ライトバッファ、センスアンプの
負荷を低減して高速化を図ることができる半導体記憶装
置を提供する。 【構成】 画像データ記憶用のＳＤＲＡＭであって、主
にワード線ＷＬおよびビット線ＢＬの交点に配列される
複数のメモリセルＭＣからなるメモリアレイＭ−ＡＲＹ
と、このメモリアレイＭ−ＡＲＹの書き込みを制御する
ライトバッファＷＢと、データ入出力線Ｃ−Ｉ／Ｏ、ビ
ット線ＢＬを選択する複数の選択スイッチＹＳと、信号
量を増幅する複数のセンスアンプＳＡと、ビット線ＢＬ
を切り離す複数のカットＭＯＳトランジスタＣ−ＭＯＳ
などから構成され、このカットＭＯＳトランジスタＣ−
ＭＯＳは、ブロックライト時にビット線ＢＬを切り離す
ためにメモリアレイＭ−ＡＲＹとセンスアンプＳＡとの
間に接続されている。
記憶用の半導体記憶装置において、ブロックライト時に
ビット線を切り離し、ライトバッファ、センスアンプの
負荷を低減して高速化を図ることができる半導体記憶装
置を提供する。 【構成】 画像データ記憶用のＳＤＲＡＭであって、主
にワード線ＷＬおよびビット線ＢＬの交点に配列される
複数のメモリセルＭＣからなるメモリアレイＭ−ＡＲＹ
と、このメモリアレイＭ−ＡＲＹの書き込みを制御する
ライトバッファＷＢと、データ入出力線Ｃ−Ｉ／Ｏ、ビ
ット線ＢＬを選択する複数の選択スイッチＹＳと、信号
量を増幅する複数のセンスアンプＳＡと、ビット線ＢＬ
を切り離す複数のカットＭＯＳトランジスタＣ−ＭＯＳ
などから構成され、このカットＭＯＳトランジスタＣ−
ＭＯＳは、ブロックライト時にビット線ＢＬを切り離す
ためにメモリアレイＭ−ＡＲＹとセンスアンプＳＡとの
間に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にブロックライト機能を有する画像データ記憶用
のＳＤＲＡＭ（Synchronous ＤＲＡＭ）またはＶＲＡＭ
（Video ＲＡＭ）において、ブロックライト時にビット
線の切り離しによる高速化が可能とされる半導体記憶装
置に適用して有効な技術に関する。
し、特にブロックライト機能を有する画像データ記憶用
のＳＤＲＡＭ（Synchronous ＤＲＡＭ）またはＶＲＡＭ
（Video ＲＡＭ）において、ブロックライト時にビット
線の切り離しによる高速化が可能とされる半導体記憶装
置に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、ブロックライト機能を有する
ＳＤＲＡＭにおいては、多数ビットを同時に書き込むた
めに、図６に示すように少なくともライトバッファＷ
Ｂ、選択スイッチＹＳ、センスアンプＳＡおよびメモリ
アレイＭ−ＡＲＹなどから構成され、ライトバッファＷ
Ｂのデータ入出力線Ｃ−Ｉ／Ｏが切り換えられ、このラ
イトバッファＷＢが複数のビット線ＢＬに対応する選択
スイッチＹＳおよびセンスアンプＳＡを介してメモリア
レイＭ−ＡＲＹに接続されている。
ＳＤＲＡＭにおいては、多数ビットを同時に書き込むた
めに、図６に示すように少なくともライトバッファＷ
Ｂ、選択スイッチＹＳ、センスアンプＳＡおよびメモリ
アレイＭ−ＡＲＹなどから構成され、ライトバッファＷ
Ｂのデータ入出力線Ｃ−Ｉ／Ｏが切り換えられ、このラ
イトバッファＷＢが複数のビット線ＢＬに対応する選択
スイッチＹＳおよびセンスアンプＳＡを介してメモリア
レイＭ−ＡＲＹに接続されている。
【０００３】そして、多数ビットを同時に書き込むブロ
ックライト時においては、図７に示すように、ライトパ
ルス信号のＯＮに同期させて複数の選択スイッチＹＳを
開き、複数のビット線ＢＬを選択してセンスアンプＳＡ
にデータを書き込み、データが確定した後にライトパル
ス信号のＯＦＦに同期させて複数の選択スイッチＹＳを
閉じて、センスアンプＳＡからメモリアレイＭ−ＡＲＹ
にデータを書き込むことができる。
ックライト時においては、図７に示すように、ライトパ
ルス信号のＯＮに同期させて複数の選択スイッチＹＳを
開き、複数のビット線ＢＬを選択してセンスアンプＳＡ
にデータを書き込み、データが確定した後にライトパル
ス信号のＯＦＦに同期させて複数の選択スイッチＹＳを
閉じて、センスアンプＳＡからメモリアレイＭ−ＡＲＹ
にデータを書き込むことができる。
【０００４】なお、このような半導体記憶装置に関する
技術としては、たとえば社団法人電子通信学会編、昭和
５９年１１月３０日発行の「ＬＳＩハンドブック」Ｐ４
８５〜Ｐ５３３などに記載されている。
技術としては、たとえば社団法人電子通信学会編、昭和
５９年１１月３０日発行の「ＬＳＩハンドブック」Ｐ４
８５〜Ｐ５３３などに記載されている。
【０００５】
【発明が解決しようとする課題】ところが、前記のよう
な半導体記憶装置において、ブロックライト時には同時
に多数ビットを書き込むが、この際に複数の選択スイッ
チを開くことになるために、ライトバッファに複数のビ
ット線が接続され、ライトバッファの負荷が大きくなっ
て書き込みが遅れるという問題が生じる。
な半導体記憶装置において、ブロックライト時には同時
に多数ビットを書き込むが、この際に複数の選択スイッ
チを開くことになるために、ライトバッファに複数のビ
ット線が接続され、ライトバッファの負荷が大きくなっ
て書き込みが遅れるという問題が生じる。
【０００６】そこで、本発明の目的は、特にブロックラ
イト機能を有する画像データ記憶用の半導体記憶装置に
おいて、ブロックライト時にビット線を切り離し、ライ
トバッファ、センスアンプの負荷を低減して高速化を図
ることができる半導体記憶装置を提供することにある。
イト機能を有する画像データ記憶用の半導体記憶装置に
おいて、ブロックライト時にビット線を切り離し、ライ
トバッファ、センスアンプの負荷を低減して高速化を図
ることができる半導体記憶装置を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００９】すなわち、本発明の半導体記憶装置は、所
定数のビットを同時に書き込むブロックライト機能を有
する半導体記憶装置に適用されるものであり、ビット線
のメモリアレイとセンスアンプとの間に、データの書き
込み時にビット線を切り離すＭＯＳトランジスタを接続
するものである。
定数のビットを同時に書き込むブロックライト機能を有
する半導体記憶装置に適用されるものであり、ビット線
のメモリアレイとセンスアンプとの間に、データの書き
込み時にビット線を切り離すＭＯＳトランジスタを接続
するものである。
【００１０】この場合に、ＭＯＳトランジスタのコント
ロール信号を、ライトバッファを制御するライトパルス
信号から生成し、特にこの半導体記憶装置を画像データ
記憶用のＳＤＲＡＭまたはＶＲＡＭに適用するようにし
たものである。
ロール信号を、ライトバッファを制御するライトパルス
信号から生成し、特にこの半導体記憶装置を画像データ
記憶用のＳＤＲＡＭまたはＶＲＡＭに適用するようにし
たものである。
【００１１】
【作用】前記した半導体記憶装置によれば、ビット線上
において、ビット線遮断用のＭＯＳトランジスタがメモ
リアレイとセンスアンプとの間に接続されることによ
り、メモリアレイへのブロックライト時に、ＭＯＳトラ
ンジスタをＯＦＦにしてビット線とセンスアンプとを切
り離して、センスアンプのみを選択スイッチを介してラ
イトバッファに接続することができる。
において、ビット線遮断用のＭＯＳトランジスタがメモ
リアレイとセンスアンプとの間に接続されることによ
り、メモリアレイへのブロックライト時に、ＭＯＳトラ
ンジスタをＯＦＦにしてビット線とセンスアンプとを切
り離して、センスアンプのみを選択スイッチを介してラ
イトバッファに接続することができる。
【００１２】そして、センスアンプにデータが確定した
後に、ＭＯＳトランジスタをＯＮにしてセンスアンプと
メモリアレイとを接続し、センスアンプからメモリアレ
イにデータを書き込むことができる。
後に、ＭＯＳトランジスタをＯＮにしてセンスアンプと
メモリアレイとを接続し、センスアンプからメモリアレ
イにデータを書き込むことができる。
【００１３】これにより、ブロックライト時にビット線
を切り離すことができるので、従来のようにライトバッ
ファに複数のビット線が接続されることなく、ライトバ
ッファ、センスアンプの負荷を低減して所定数のビット
を同時に書き込む場合の高速化を図ることができる。
を切り離すことができるので、従来のようにライトバッ
ファに複数のビット線が接続されることなく、ライトバ
ッファ、センスアンプの負荷を低減して所定数のビット
を同時に書き込む場合の高速化を図ることができる。
【００１４】この場合に、ビット線遮断用のＭＯＳトラ
ンジスタのコントロール信号は、ライトバッファを制御
するライトパルス信号から生成されるので、半導体記憶
装置の内部において容易に信号生成を可能とすることが
できる。
ンジスタのコントロール信号は、ライトバッファを制御
するライトパルス信号から生成されるので、半導体記憶
装置の内部において容易に信号生成を可能とすることが
できる。
【００１５】特に、データ数が多い画像データ記憶用の
ＳＤＲＡＭまたはＶＲＡＭに適用した場合には、多くの
データ数に対応したブロックライトの高速化によって、
より一層書き込み時の高速化が実現できる。
ＳＤＲＡＭまたはＶＲＡＭに適用した場合には、多くの
データ数に対応したブロックライトの高速化によって、
より一層書き込み時の高速化が実現できる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１７】図１は本発明の一実施例である半導体記憶
装置の要部を示す機能ブロック図、図２は本実施例の半
導体記憶装置の一例としてのＳＤＲＡＭを示す全体ブロ
ック図、図３は本実施例の半導体記憶装置を用いた一例
としてのコンピュータシステムを示すブロック図、図４
は本実施例の半導体記憶装置の要部における波形図、図
５は本実施例のＭＯＳトランジスタのコントロール信号
を生成する場合の一例を示す論理回路図である。
装置の要部を示す機能ブロック図、図２は本実施例の半
導体記憶装置の一例としてのＳＤＲＡＭを示す全体ブロ
ック図、図３は本実施例の半導体記憶装置を用いた一例
としてのコンピュータシステムを示すブロック図、図４
は本実施例の半導体記憶装置の要部における波形図、図
５は本実施例のＭＯＳトランジスタのコントロール信号
を生成する場合の一例を示す論理回路図である。
【００１８】まず、図１により本実施例の半導体記憶装
置の要部構成を説明する。
置の要部構成を説明する。
【００１９】本実施例の半導体記憶装置は、たとえばブ
ロックライト機能を有するＳＤＲＡＭとされ、このブロ
ックライト機能として、主にワード線ＷＬおよびビット
線ＢＬの交点に配列される複数のメモリセルＭＣからな
るメモリアレイＭ−ＡＲＹと、このメモリアレイＭ−Ａ
ＲＹの書き込みを制御するライトバッファＷＢと、デー
タ入出力線Ｃ−Ｉ／Ｏと、ビット線ＢＬを選択する複数
の選択スイッチＹＳと、信号量を増幅する複数のセンス
アンプＳＡと、ビット線ＢＬを切り離す複数のカットＭ
ＯＳトランジスタＣ−ＭＯＳなどから構成されている。
ロックライト機能を有するＳＤＲＡＭとされ、このブロ
ックライト機能として、主にワード線ＷＬおよびビット
線ＢＬの交点に配列される複数のメモリセルＭＣからな
るメモリアレイＭ−ＡＲＹと、このメモリアレイＭ−Ａ
ＲＹの書き込みを制御するライトバッファＷＢと、デー
タ入出力線Ｃ−Ｉ／Ｏと、ビット線ＢＬを選択する複数
の選択スイッチＹＳと、信号量を増幅する複数のセンス
アンプＳＡと、ビット線ＢＬを切り離す複数のカットＭ
ＯＳトランジスタＣ−ＭＯＳなどから構成されている。
【００２０】この半導体記憶装置においては、ライトバ
ッファＷＢのデータ入出力線Ｃ−Ｉ／Ｏが切り換えら
れ、このライトバッファＷＢが複数のビット線ＢＬに対
応する複数の選択スイッチＹＳおよび複数のセンスアン
プＳＡを介してメモリアレイＭ−ＡＲＹに接続され、さ
らにビット線ＢＬのメモリアレイＭ−ＡＲＹとセンスア
ンプＳＡとの間に、ブロックライト時にビット線ＢＬを
切り離すカットＭＯＳトランジスタＣ−ＭＯＳが接続さ
れている。
ッファＷＢのデータ入出力線Ｃ−Ｉ／Ｏが切り換えら
れ、このライトバッファＷＢが複数のビット線ＢＬに対
応する複数の選択スイッチＹＳおよび複数のセンスアン
プＳＡを介してメモリアレイＭ−ＡＲＹに接続され、さ
らにビット線ＢＬのメモリアレイＭ−ＡＲＹとセンスア
ンプＳＡとの間に、ブロックライト時にビット線ＢＬを
切り離すカットＭＯＳトランジスタＣ−ＭＯＳが接続さ
れている。
【００２１】以上のような半導体記憶装置は、たとえば
図２に示すような２Ｂａｎｋの１６ＭビットＳＤＲＡＭ
として、Ｂａｎｋ０，１に対応するメモリアレイＭ−Ａ
ＲＹ、ロウデコーダＲ−ＤＣＲ、カラムデコーダＣ−Ｄ
ＣＲおよびセンスアンプＳＡの他に、ロウアドレスバッ
ファＲ−ＡＢ、リフレッシュカウンタＲＣ、カラムアド
レスバッファＣ−ＡＢ、カラムアドレスカウンタＣ−Ａ
Ｃ、入力バッファＩＢ、出力バッファＯＢ、制御回路／
タイミング発生回路ＣＯＮＴ／ＴＧなどから構成されて
いる。
図２に示すような２Ｂａｎｋの１６ＭビットＳＤＲＡＭ
として、Ｂａｎｋ０，１に対応するメモリアレイＭ−Ａ
ＲＹ、ロウデコーダＲ−ＤＣＲ、カラムデコーダＣ−Ｄ
ＣＲおよびセンスアンプＳＡの他に、ロウアドレスバッ
ファＲ−ＡＢ、リフレッシュカウンタＲＣ、カラムアド
レスバッファＣ−ＡＢ、カラムアドレスカウンタＣ−Ａ
Ｃ、入力バッファＩＢ、出力バッファＯＢ、制御回路／
タイミング発生回路ＣＯＮＴ／ＴＧなどから構成されて
いる。
【００２２】このＳＤＲＡＭの基本動作は、ＤＲＡＭと
同じ記憶制御方式であり、リードやライト動作を行うた
めにプリチャージやリフレッシュが必要となる。これら
の動作は、ＤＲＡＭがクロックタイミングを制御して行
っているのに対して、ＳＤＲＡＭはコマンド信号を使っ
て制御している点が特徴であり、このコマンド信号は、
ＤＲＡＭに準じて／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ
などの制御信号の組み合わせで決定される。なお、入力
信号、ＡｄｄｒｅｓｓおよびＤａｔａは基本クロック信
号ＣＬＫに同期して入出力される。
同じ記憶制御方式であり、リードやライト動作を行うた
めにプリチャージやリフレッシュが必要となる。これら
の動作は、ＤＲＡＭがクロックタイミングを制御して行
っているのに対して、ＳＤＲＡＭはコマンド信号を使っ
て制御している点が特徴であり、このコマンド信号は、
ＤＲＡＭに準じて／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ
などの制御信号の組み合わせで決定される。なお、入力
信号、ＡｄｄｒｅｓｓおよびＤａｔａは基本クロック信
号ＣＬＫに同期して入出力される。
【００２３】また、このＳＤＲＡＭは、たとえば図３に
示すようなコンピュータシステムに適用され、バス、中
央処理装置ＣＰＵ、周辺装置制御部、主記憶装置として
のＳＤＲＡＭおよびその制御部、バックアップ記憶装置
としてのＳＲＡＭおよびバックアップパリティとその制
御部、プログラムが格納されたＲＯＭ、表示系などによ
って構成されている。
示すようなコンピュータシステムに適用され、バス、中
央処理装置ＣＰＵ、周辺装置制御部、主記憶装置として
のＳＤＲＡＭおよびその制御部、バックアップ記憶装置
としてのＳＲＡＭおよびバックアップパリティとその制
御部、プログラムが格納されたＲＯＭ、表示系などによ
って構成されている。
【００２４】なお、周辺装置制御部は外部記憶装置およ
びキーボードＫＢなどに接続され、また主記憶装置およ
び表示系は本実施例のＳＤＲＡＭなどによって構成さ
れ、出力装置としてのディスプレイと接続されることに
よって記憶情報が表示され、さらにコンピュータシステ
ムの内部回路に電源を供給するための電源供給部が設け
られ、また中央処理装置ＣＰＵが形成する各記憶装置を
制御するための信号によって各記憶装置の動作タイミン
グが制御されるようになっている。
びキーボードＫＢなどに接続され、また主記憶装置およ
び表示系は本実施例のＳＤＲＡＭなどによって構成さ
れ、出力装置としてのディスプレイと接続されることに
よって記憶情報が表示され、さらにコンピュータシステ
ムの内部回路に電源を供給するための電源供給部が設け
られ、また中央処理装置ＣＰＵが形成する各記憶装置を
制御するための信号によって各記憶装置の動作タイミン
グが制御されるようになっている。
【００２５】このように、本実施例のＳＤＲＡＭは、主
記憶装置、表示用記憶装置、さらにキャッシュ記憶装置
などに使われ、特にデータ数が多い画像データ記憶用の
表示用記憶装置などに良好に適用されるものである。
記憶装置、表示用記憶装置、さらにキャッシュ記憶装置
などに使われ、特にデータ数が多い画像データ記憶用の
表示用記憶装置などに良好に適用されるものである。
【００２６】次に、本実施例の作用について、始めにＳ
ＤＲＡＭの基本動作を説明する。
ＤＲＡＭの基本動作を説明する。
【００２７】この基本動作は、／ＣＳ、／ＲＡＳ、／Ｃ
ＡＳ、／ＷＥなどの制御信号の組み合わせで定義される
４つのコマンド信号を使って行われ、以下に順にバンク
アクティブ信号、リード信号、ライト信号、バンクプリ
チャージ信号による動作を説明する。
ＡＳ、／ＷＥなどの制御信号の組み合わせで定義される
４つのコマンド信号を使って行われ、以下に順にバンク
アクティブ信号、リード信号、ライト信号、バンクプリ
チャージ信号による動作を説明する。
【００２８】まず、コマンド信号を取り込み、このコマ
ンド信号を解読してその後の動作を開始し、また必要な
制御、ここではバンクアクティブ動作を行うものとす
る。
ンド信号を解読してその後の動作を開始し、また必要な
制御、ここではバンクアクティブ動作を行うものとす
る。
【００２９】(1).バンクアクティブ動作 このバンクアクティブ動作においては、ロウアドレス信
号およびバンクアドレス信号を取り込み、これらの信号
によって活性化されるバンクとロウアドレス信号に対応
したワード線ＷＬをセレクトする。
号およびバンクアドレス信号を取り込み、これらの信号
によって活性化されるバンクとロウアドレス信号に対応
したワード線ＷＬをセレクトする。
【００３０】この選択されたワード線ＷＬに接続される
全てのメモリセルＭＣの情報はセンスアンプＳＡにより
増幅され、かつラッチされる。この状態になって始め
て、メモリアレイＭ−ＡＲＹに対してリード／ライト動
作が可能となる。
全てのメモリセルＭＣの情報はセンスアンプＳＡにより
増幅され、かつラッチされる。この状態になって始め
て、メモリアレイＭ−ＡＲＹに対してリード／ライト動
作が可能となる。
【００３１】(2).リード動作／(3).ライト動作 このリード／ライト動作においては、リードまたはライ
トのコマンド信号を受け、同時にカラムアドレス信号を
取り込んで必要な動作を行う。このリード／ライト動作
では、バーストレングスとレイテンシーの２つの概念が
ある。
トのコマンド信号を受け、同時にカラムアドレス信号を
取り込んで必要な動作を行う。このリード／ライト動作
では、バーストレングスとレイテンシーの２つの概念が
ある。
【００３２】たとえば、バーストレングスとは、リード
／ライトコマンド信号によって、その後の動作を繰り返
す回数を示し、一方レイテンシーとは、リード時におい
てコマンド信号から何サイクル目に正しいデータが出て
くるかを示す。
／ライトコマンド信号によって、その後の動作を繰り返
す回数を示し、一方レイテンシーとは、リード時におい
てコマンド信号から何サイクル目に正しいデータが出て
くるかを示す。
【００３３】ライト時は、Ｉ／Ｏは入力状態になり、ラ
イトコマンド信号と同じタイミングから入力データ信号
を取り込む。一方、リード時は、Ｉ／Ｏは出力状態にな
り、たとえばレイテンシーを“１”に設定した場合、次
のサイクルから正しいデータが出てくる。
イトコマンド信号と同じタイミングから入力データ信号
を取り込む。一方、リード時は、Ｉ／Ｏは出力状態にな
り、たとえばレイテンシーを“１”に設定した場合、次
のサイクルから正しいデータが出てくる。
【００３４】また、バーストレングスが“２”である場
合、２番目のデータを出すために次のサイクルにはＮＯ
Ｐサイクルが入り、このＮＯＰサイクルは、コマンド信
号として特に意味はなく、リード／ライトなどの動作を
継続するためにのみ用いる。
合、２番目のデータを出すために次のサイクルにはＮＯ
Ｐサイクルが入り、このＮＯＰサイクルは、コマンド信
号として特に意味はなく、リード／ライトなどの動作を
継続するためにのみ用いる。
【００３５】(4).バンクプリチャージ動作 このバンクプリチャージ動作においては、前と別のバン
クからのデータや別のワード線ＷＬのデータをアクセス
したい場合、新たにバンクアクティブコマンド信号を入
れる前に、このバンクプリチャージコマンド信号が必要
となる。
クからのデータや別のワード線ＷＬのデータをアクセス
したい場合、新たにバンクアクティブコマンド信号を入
れる前に、このバンクプリチャージコマンド信号が必要
となる。
【００３６】以上のようにして、ＳＤＲＡＭの基本動作
は、(1).バンクアクティブ信号、(2).リード信号、(3).
ライト信号、(4).バンクプリチャージ信号の４つのコマ
ンド信号を使って行われる。
は、(1).バンクアクティブ信号、(2).リード信号、(3).
ライト信号、(4).バンクプリチャージ信号の４つのコマ
ンド信号を使って行われる。
【００３７】次に、実際にブロックライトを行う場合の
動作を図４に基づいて説明する。
動作を図４に基づいて説明する。
【００３８】始めに、カットＭＯＳトランジスタＣ−Ｍ
ＯＳのコントロール信号は、たとえばＳＤＲＡＭ内の制
御回路／タイミング発生回路ＣＯＮＴ／ＴＧにおいて、
入力される制御信号から生成されるライトバッファＷＢ
のライトパルス信号に基づいて生成されるようになって
いる。
ＯＳのコントロール信号は、たとえばＳＤＲＡＭ内の制
御回路／タイミング発生回路ＣＯＮＴ／ＴＧにおいて、
入力される制御信号から生成されるライトバッファＷＢ
のライトパルス信号に基づいて生成されるようになって
いる。
【００３９】たとえば、図５に示すようなディレイとＮ
ＯＲゲートの組み合わせによる論理回路において、ライ
トバッファＷＢのライトパルス信号、すなわちライトバ
ッファイネーブル信号を入力とし、この論理回路を通じ
てライトバッファイネーブル信号を遅延および反転し
た、図４に示すようなカットＭＯＳトランジスタＣ−Ｍ
ＯＳのコントロール信号を生成することができる。
ＯＲゲートの組み合わせによる論理回路において、ライ
トバッファＷＢのライトパルス信号、すなわちライトバ
ッファイネーブル信号を入力とし、この論理回路を通じ
てライトバッファイネーブル信号を遅延および反転し
た、図４に示すようなカットＭＯＳトランジスタＣ−Ｍ
ＯＳのコントロール信号を生成することができる。
【００４０】まず、ワード線ＷＬを選択し、メモリアレ
イＭ−ＡＲＹのデータが複数のビット線ＢＬに出力され
る。このデータを複数のセンスアンプＳＡにより増幅す
る。そして、ライトコマンド信号が入力され、複数のカ
ットＭＯＳトランジスタＣ−ＭＯＳのコントロール信号
をＯＦＦにし、同時書き込み対象の複数のビット線ＢＬ
を切り離す。
イＭ−ＡＲＹのデータが複数のビット線ＢＬに出力され
る。このデータを複数のセンスアンプＳＡにより増幅す
る。そして、ライトコマンド信号が入力され、複数のカ
ットＭＯＳトランジスタＣ−ＭＯＳのコントロール信号
をＯＦＦにし、同時書き込み対象の複数のビット線ＢＬ
を切り離す。
【００４１】これにより、複数のビット線ＢＬとこれに
対応する複数のセンスアンプＳＡとを切り離して、複数
のセンスアンプＳＡのみを選択スイッチＹＳを介してラ
イトバッファＷＢに接続することができる。
対応する複数のセンスアンプＳＡとを切り離して、複数
のセンスアンプＳＡのみを選択スイッチＹＳを介してラ
イトバッファＷＢに接続することができる。
【００４２】さらに、ライトパルス信号をＯＮにし、こ
れに同期させて複数の選択スイッチＹＳを開いて複数の
ビット線ＢＬを選択する。そして、データ入出力線Ｃ−
Ｉ／Ｏを反転して複数のセンスアンプＳＡにライトバッ
ファＷＢがデータを書き込む。
れに同期させて複数の選択スイッチＹＳを開いて複数の
ビット線ＢＬを選択する。そして、データ入出力線Ｃ−
Ｉ／Ｏを反転して複数のセンスアンプＳＡにライトバッ
ファＷＢがデータを書き込む。
【００４３】続いて、複数のセンスアンプＳＡが反転し
てデータが確定した後に、ライトパルス信号をＯＦＦに
し、これに同期させて複数の選択スイッチＹＳを閉じ
る。さらに、これに同期させて複数のカットＭＯＳトラ
ンジスタＣ−ＭＯＳをＯＮにし、複数のビット線ＢＬを
接続する。
てデータが確定した後に、ライトパルス信号をＯＦＦに
し、これに同期させて複数の選択スイッチＹＳを閉じ
る。さらに、これに同期させて複数のカットＭＯＳトラ
ンジスタＣ−ＭＯＳをＯＮにし、複数のビット線ＢＬを
接続する。
【００４４】そして、複数のビット線ＢＬを通じて、メ
モリアレイＭ−ＡＲＹの複数のメモリセルＭＣにデータ
を書き込むことにより、同時書き込み対象の複数のビッ
ト線ＢＬによるメモリアレイＭ−ＡＲＹの対応するメモ
リセルＭＣの多数ビットを同時に書き込むことができ
る。
モリアレイＭ−ＡＲＹの複数のメモリセルＭＣにデータ
を書き込むことにより、同時書き込み対象の複数のビッ
ト線ＢＬによるメモリアレイＭ−ＡＲＹの対応するメモ
リセルＭＣの多数ビットを同時に書き込むことができ
る。
【００４５】従って、本実施例の半導体記憶装置によれ
ば、ビット線ＢＬのメモリアレイＭ−ＡＲＹとセンスア
ンプＳＡとの間にカットＭＯＳトランジスタＣ−ＭＯＳ
が接続されていることにより、メモリアレイＭ−ＡＲＹ
へのブロックライト時に、カットＭＯＳトランジスタＣ
−ＭＯＳをＯＦＦにして書き込み対象のビット線ＢＬと
センスアンプＳＡとを切り離し、センスアンプＳＡのみ
を選択スイッチＹＳを介してライトバッファＷＢに接続
することができるので、ライトバッファＷＢ、センスア
ンプＳＡの負荷を低減して、センスアンプＳＡの反転を
高速にしてライトパルス信号を短くでき、特にデータ数
の多いＳＤＲＡＭなどに良好に適用して、多数のビット
を同時に書き込む場合の高速化を図ることができる。
ば、ビット線ＢＬのメモリアレイＭ−ＡＲＹとセンスア
ンプＳＡとの間にカットＭＯＳトランジスタＣ−ＭＯＳ
が接続されていることにより、メモリアレイＭ−ＡＲＹ
へのブロックライト時に、カットＭＯＳトランジスタＣ
−ＭＯＳをＯＦＦにして書き込み対象のビット線ＢＬと
センスアンプＳＡとを切り離し、センスアンプＳＡのみ
を選択スイッチＹＳを介してライトバッファＷＢに接続
することができるので、ライトバッファＷＢ、センスア
ンプＳＡの負荷を低減して、センスアンプＳＡの反転を
高速にしてライトパルス信号を短くでき、特にデータ数
の多いＳＤＲＡＭなどに良好に適用して、多数のビット
を同時に書き込む場合の高速化を図ることができる。
【００４６】また、カットＭＯＳトランジスタＣ−ＭＯ
Ｓのコントロール信号をライトパルス信号から生成する
ことができるので、ＳＤＲＡＭの内部において容易に生
成することが可能となる。
Ｓのコントロール信号をライトパルス信号から生成する
ことができるので、ＳＤＲＡＭの内部において容易に生
成することが可能となる。
【００４７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４８】たとえば、本実施例の半導体記憶装置につ
いては、ブロックライト機能を有するＳＤＲＡＭである
場合について説明したが、本発明は前記実施例に限定さ
れるものではなく、ＶＲＡＭなどの画像データ記憶用の
半導体記憶装置、さらにＤＲＡＭまたはＳＲＡＭなどの
ブロックライト機能を有する他の半導体記憶装置につい
ても広く適用可能である。
いては、ブロックライト機能を有するＳＤＲＡＭである
場合について説明したが、本発明は前記実施例に限定さ
れるものではなく、ＶＲＡＭなどの画像データ記憶用の
半導体記憶装置、さらにＤＲＡＭまたはＳＲＡＭなどの
ブロックライト機能を有する他の半導体記憶装置につい
ても広く適用可能である。
【００４９】さらに、ＶＲＡＭに適用した場合には、図
３のコンピュータシステムの表示系をＶＲＡＭにより構
成することによっても、ＳＤＲＡＭと同様の効果を得る
ことができ、また主記憶装置をＤＲＡＭにより構成する
ことも可能である。
３のコンピュータシステムの表示系をＶＲＡＭにより構
成することによっても、ＳＤＲＡＭと同様の効果を得る
ことができ、また主記憶装置をＤＲＡＭにより構成する
ことも可能である。
【００５０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５１】(1).ビット線のメモリアレイとセンスアン
プとの間に、データの書き込み時にビット線を切り離す
カットＭＯＳトランジスタが接続されることにより、メ
モリアレイへのブロックライト時に、カットＭＯＳトラ
ンジスタをＯＦＦにしてビット線とセンスアンプとを切
り離して、センスアンプのみを選択スイッチを介してラ
イトバッファに接続することができるので、ライトバッ
ファ、センスアンプの負荷を低減して所定数のビットを
同時に書き込むブロックライト時における高速化が可能
となる。
プとの間に、データの書き込み時にビット線を切り離す
カットＭＯＳトランジスタが接続されることにより、メ
モリアレイへのブロックライト時に、カットＭＯＳトラ
ンジスタをＯＦＦにしてビット線とセンスアンプとを切
り離して、センスアンプのみを選択スイッチを介してラ
イトバッファに接続することができるので、ライトバッ
ファ、センスアンプの負荷を低減して所定数のビットを
同時に書き込むブロックライト時における高速化が可能
となる。
【００５２】(2).前記(1) において、カットＭＯＳトラ
ンジスタをＯＮ／ＯＦＦするためのコントロール信号
を、ライトバッファを制御するライトパルス信号から生
成することができるので、半導体記憶装置の内部におい
て容易に信号生成が可能となる。
ンジスタをＯＮ／ＯＦＦするためのコントロール信号
を、ライトバッファを制御するライトパルス信号から生
成することができるので、半導体記憶装置の内部におい
て容易に信号生成が可能となる。
【００５３】(3).前記(1) において、半導体記憶装置を
画像データ記憶用のＳＤＲＡＭまたはＶＲＡＭとする場
合には、多くの画像データのデータ数に対応したブロッ
クライトを高速に行うことができるので、より一層書き
込み時の高速性を向上させることが可能となる。
画像データ記憶用のＳＤＲＡＭまたはＶＲＡＭとする場
合には、多くの画像データのデータ数に対応したブロッ
クライトを高速に行うことができるので、より一層書き
込み時の高速性を向上させることが可能となる。
【図１】本発明の一実施例である半導体記憶装置の要部
を示す機能ブロック図である。
を示す機能ブロック図である。
【図２】本実施例の半導体記憶装置の一例としてのＳＤ
ＲＡＭを示す全体ブロック図である。
ＲＡＭを示す全体ブロック図である。
【図３】本実施例の半導体記憶装置を用いた一例として
のコンピュータシステムを示すブロック図である。
のコンピュータシステムを示すブロック図である。
【図４】本実施例の半導体記憶装置の要部における波形
図である。
図である。
【図５】本実施例において、ＭＯＳトランジスタのコン
トロール信号を生成する場合の一例を示す論理回路図で
ある。
トロール信号を生成する場合の一例を示す論理回路図で
ある。
【図６】従来技術の一例である半導体記憶装置の要部を
示す機能ブロック図である。
示す機能ブロック図である。
【図７】従来技術の一例である半導体記憶装置の要部に
おける波形図である。
おける波形図である。
ＢＬ ビット線 Ｃ−ＡＢ カラムアドレスバッファ Ｃ−ＡＣ カラムアドレスカウンタ Ｃ−ＤＣＲ カラムデコーダ Ｃ−Ｉ／Ｏ データ入出力線 Ｃ−ＭＯＳ カットＭＯＳトランジスタ ＣＬＫ 基本クロック信号 ＣＯＮＴ／ＴＧ 制御回路／タイミング発生回路 ＣＰＵ 中央処理装置 ＩＢ 入力バッファ ＫＢ キーボード Ｍ−ＡＲＹ メモリアレイ ＭＣ メモリセル ＯＢ 出力バッファ Ｒ−ＡＢ ロウアドレスバッファ Ｒ−ＤＣＲ ロウデコーダ ＲＣ リフレッシュカウンタ ＳＡ センスアンプ ＷＢ ライトバッファ ＷＬ ワード線 ＹＳ 選択スイッチ ／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ 制御信号
Claims (3)
- 【請求項１】 ライトバッファのデータ入出力線が切り
換えられ、該ライトバッファが複数のビット線に対応す
る選択スイッチおよびセンスアンプを介してメモリアレ
イに接続され、所定数のビットを同時に書き込むブロッ
クライト機能を有する半導体記憶装置であって、前記ビ
ット線の前記メモリアレイと前記センスアンプとの間
に、データの書き込み時に前記ビット線を切り離すＭＯ
Ｓトランジスタが接続され、前記メモリアレイへのブロ
ックライト時に、前記ＭＯＳトランジスタをＯＦＦにし
て前記ビット線と前記センスアンプとを切り離して、該
センスアンプのみを前記選択スイッチを介してライトバ
ッファに接続し、該センスアンプにデータが確定した後
に前記ＭＯＳトランジスタをＯＮにすることを特徴とす
る半導体記憶装置。 - 【請求項２】 前記ＭＯＳトランジスタをＯＮ／ＯＦＦ
するためのコントロール信号を、前記ライトバッファを
制御するライトパルス信号から生成することを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記半導体記憶装置を画像データ記憶用
のＳＤＲＡＭまたはＶＲＡＭとすることを特徴とする請
求項１または２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219318A JPH0887879A (ja) | 1994-09-14 | 1994-09-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219318A JPH0887879A (ja) | 1994-09-14 | 1994-09-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887879A true JPH0887879A (ja) | 1996-04-02 |
Family
ID=16733607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6219318A Pending JPH0887879A (ja) | 1994-09-14 | 1994-09-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0887879A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118718A (en) * | 1998-11-13 | 2000-09-12 | Nec Corporation | Semiconductor memory device in which a BIT line pair having a high load is electrically separated from a sense amplifier |
| JP2001202781A (ja) * | 2000-01-18 | 2001-07-27 | Fujitsu Ltd | 半導体記憶装置及びその制御方法 |
| US6445632B2 (en) | 2000-02-15 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for fast access |
| JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
| US7359267B2 (en) | 2003-03-24 | 2008-04-15 | Oki Electric Industry Co., Ltd. | Method of transferring data |
-
1994
- 1994-09-14 JP JP6219318A patent/JPH0887879A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118718A (en) * | 1998-11-13 | 2000-09-12 | Nec Corporation | Semiconductor memory device in which a BIT line pair having a high load is electrically separated from a sense amplifier |
| JP2001202781A (ja) * | 2000-01-18 | 2001-07-27 | Fujitsu Ltd | 半導体記憶装置及びその制御方法 |
| JP4627103B2 (ja) * | 2000-01-18 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその制御方法 |
| US6445632B2 (en) | 2000-02-15 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for fast access |
| US7359267B2 (en) | 2003-03-24 | 2008-04-15 | Oki Electric Industry Co., Ltd. | Method of transferring data |
| JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
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