JP2001202781A - 半導体記憶装置及びその制御方法 - Google Patents

半導体記憶装置及びその制御方法

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JP2001202781A
JP2001202781A JP2000009249A JP2000009249A JP2001202781A JP 2001202781 A JP2001202781 A JP 2001202781A JP 2000009249 A JP2000009249 A JP 2000009249A JP 2000009249 A JP2000009249 A JP 2000009249A JP 2001202781 A JP2001202781 A JP 2001202781A
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Abstract

(57)【要約】 【課題】チップ面積を削減することのできる半導体記憶
装置を提供すること。 【解決手段】制御回路は、ライト動作時にコラムゲート
７１がオンされデータバス線ＤＢからデータがビット線
対ＢＬ，／ＢＬに接続されたセンスアンプ２５ａの一方
の入出力端子に印加された後、そのセンスアンプ２５ａ
を活性化するようにした。活性化したセンスアンプ２５
ａは、データが供給される入出力端子Ｔ１に接続された
ビット線ＢＬの電位をそのデータの電位まで増幅すると
ともに、反転ビット線／ＢＬの電位をデータの反転電位
まで増幅する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
その制御方法に係り、詳しくはＤＲＡＭ等の半導体記憶
装置のデータバス構造と記憶素子からの読み出し／書き
込み動作に関するものである。
【０００２】近年の半導体記憶装置においては、記憶容
量の高集積化が図られ、チップ面積が大きくなってきて
いる。しかし、チップ面積の増大は、半導体記憶装置の
コストアップを招くことから、そのチップ面積の削減が
要求されている。
【０００３】
【従来の技術】従来、記憶容量の大きな半導体記憶装置
には複数のバンクが設けられ、各バンクにはグローバル
データバス（ＧＤＢ）を介してライトデータが供給さ
れ、また各バンクのリードデータはグローバルデータバ
スを介して外部に出力される。各バンクには、それぞれ
ローカルデータバス（ＬＤＢ）が設けられている図１７
は、第一従来例を示す半導体記憶装置の一部回路図であ
り、ローカルデータバスとメモリセルの接続を説明する
ための回路図である。
【０００４】半導体記憶装置のセルアレイ１は、複数
（図では２本）のワード線ＷＬ１，ＷＬ２と複数対（図
では１対）のビット線対ＢＬ，／ＢＬを備え、それらの
交点にはメモリセル２が接続されている。尚、ビット線
／ＢＬの「／」は、そのビット線がビット線ＢＬを駆動
する信号に対して負論理の信号にて駆動されることを表
す。つまり、ビット線対ＢＬ，／ＢＬは相補信号により
駆動される。
【０００５】ワード線ＷＬ１，ＷＬ２は外部コマンドに
て動作するロウデコーダにてその電位がリード動作とラ
イト動作に応じて制御される。ビット線対ＢＬ，／ＢＬ
はトランスファゲート３，４を介してセンスアンプ５の
２つの入出力端子Ｔ１，Ｔ２にそれぞれ接続され、それ
ら入出力端子はコラムゲート６，７を介してローカルデ
ータバスを構成するデータバス線対ＤＢ，／ＤＢに接続
されている。
【０００６】この構成において、リード動作では、図１
８に示すように、外部からのリードコマンド(Commamd:r
ead)を受けてワード線ＷＬ１が立ち上がると、メモリセ
ル２は記憶していたデータをビット線ＢＬに転送する。
そのビット線ＢＬに転送されたデータは制御信号ＢＴに
よりオンしたトランスファゲート３を介してセンスアン
プ５に伝達される。次に、リードコマンドに基づいてア
クティブになったセンスアンプ５は、転送されたデータ
に基づいてビット線対ＢＬ，／ＢＬの電位を、所定の電
位まで相補に駆動する。そして、コラム選択信号ＣＬが
立ち上がるとコラムゲート６，７がオンし、データバス
線対ＤＢ，／ＤＢの電位がビット線対ＢＬ，／ＢＬの電
位に等しくなる。この様にして、メモリセル２のデータ
がデータバス線対ＤＢ，／ＤＢに転送される。
【０００７】また、ライト動作では、図１９に示すよう
に、外部からのライトコマンド(Command:Write) を受け
てワード線ＷＬ２が立ち上がり、メモリセル２のデータ
が読み出される。そして、センスアンプ５の活性化後、
コラム選択信号ＣＬに応答してオンしたコラムゲート
６，７を介してデータバス線対ＤＢ，／ＤＢからセンス
アンプ５にデータが転送され、そのセンスアンプ５は、
データに応じてビット線対ＢＬ，／ＢＬを駆動（図１９
では反転駆動）する。これにより、データバス線対Ｄ
Ｂ，／ＤＢから転送されたデータがメモリセル２に書き
込まれる。
【０００８】
【発明が解決しようとする課題】ところで、１ビットの
データを転送するために相補に駆動されるデータバス線
対ＤＢ，／ＤＢが必要であるため、チップ面積を大きく
するチップコストの増加を招いていた。この問題に対し
て、図２０に示すように、単相型データバス構造を採用
した半導体記憶装置が提案されている。この第二従来例
の半導体記憶装置は、ローカルデータバスとして単相の
データバスＤＢを有し、これをビット線ＢＬに直接接続
し、反転ビット線／ＢＬを反転ラッチ８を介して接続す
る。この反転ラッチ８にてデータバス線ＤＢにて転送さ
れるデータから反転データを作成することで、ビット線
対ＢＬ，／ＢＬを相補に駆動する。
【０００９】この第二従来例は、第一従来例に比べてロ
ーカルデータバスを構成するデータバス線の数が少ない
ため、ローカルデータバスの配線面積を第一従来例に比
べて小さくすることができる。しかし、この第二従来例
は、ビット線対ＢＬ，／ＢＬ毎に反転ラッチ８が必要で
あるため、チップ面積が大きくなってしまう。
【００１０】この反転ラッチ８を省略することも考えら
れるが、その場合、ライト動作においてデータバスＤＢ
に高電位側データを印加してもセンスアンプ５の能力と
コラムゲート６の能力の関係上、センスアンプ５内には
高電位側データが転送されなくなってしまう。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的はチップ面積を削減するこ
とのできる半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、記憶素子が接続されたビ
ット線対と、入出力端子が前記ビット線対に接続された
センスアンプと、前記センスアンプの一方の入出力端子
に接続されたコラム選択手段と、前記コラム選択手段に
接続されたデータバスと、次の動作がライト動作の時に
は前記センスアンプの活性化に先立って前記コラム選択
手段を動作させる制御部とを備えた。
【００１３】請求項２に記載の発明は、請求項１記載の
半導体記憶装置において、前記制御部は、デバイスの活
性化コマンド入力時に、その動作がライト動作またはリ
ード動作の何れであるかを検知する。
【００１４】請求項３に記載の発明は、請求項２記載の
半導体記憶装置において、前記制御部は、次の動作がリ
ード動作の時には前記コラム選択手段の動作に先立って
センスアンプを活性化させ、前記ビット線電位を前記セ
ンスアンプで増幅する。
【００１５】請求項４に記載の発明は、請求項１記載の
半導体記憶装置において、前記ビット線対はトランスフ
ァゲートを介して前記センスアンプの入出力端子に接続
され、前記制御部は、前記センスアンプ活性化時に前記
トランスファゲートをオフする。これにより、センスア
ンプの負荷が少なくなり、増幅時間が短い。
【００１６】請求項５に記載の発明は、請求項４記載の
半導体記憶装置において、前記制御部は、リード動作の
場合には、前記ビット線対に記憶素子からのデータが転
送され、前記センスアンプに前記ビット線対からデータ
が転送された後、前記トランスファゲートをオフさせて
前記センスアンプを活性化させ、ライト動作の場合に
は、前記ビット線対から前記センスアンプにデータが転
送される前に前記トランスファゲートをオフさせて前記
センスアンプを活性化させる。
【００１７】請求項６に記載の発明は、請求項２又は４
記載の半導体記憶装置において、データを読み出す又は
書き込む記憶素子が接続されたワード線を活性化するロ
ウデコーダと、前記コラム選択手段を制御する信号を生
成するコラムデコーダと、前記制御部は、前記ロウデコ
ーダの活性／非活性を制御する第１の制御信号と、前記
コラムデコーダを制御する第２の制御信号と、前記セン
スアンプを制御する第３の制御信号とを前記活性化コマ
ンドに応答して生成する。
【００１８】請求項７に記載の発明は、請求項６記載の
半導体記憶装置において、前記制御部は、更に前記トラ
ンスファゲートを制御する第４の制御信号を前記活性化
コマンドに応答して生成する。
【００１９】請求項８に記載の発明は、記憶素子がビッ
ト線対を介してセンスアンプに接続され、該センスアン
プの入出力端子の一方がコラム選択手段を介してデータ
バスに接続された半導体記憶装置の制御方法であって、
記憶素子へのライト動作を行う場合、コラム選択手段を
動作させてデータバスの電位をセンスアンプの入出力端
子に印加した後に該センスアンプを活性化する。
【００２０】請求項９に記載の発明は、請求項８記載の
半導体記憶装置の制御方法において、次の動作がリード
動作の時には前記コラム選択手段の動作に先立って前記
センスアンプを活性化させ、前記記憶素子のデータが読
み出されたビット線の電位をセンスアンプで増幅する。
【００２１】請求項１０に記載の発明は、請求項８記載
の半導体記憶装置の制御方法において、前記ビット線対
はトランスファゲートを介して前記センスアンプの入出
力端子に接続され、前記センスアンプ活性化時に前記ト
ランスファゲートをオフする。
【００２２】請求項１１に記載の発明は、請求項１０記
載の半導体記憶装置の制御方法において、リード動作の
場合には、前記ビット線対に記憶素子からのデータが転
送され、前記センスアンプに前記ビット線対からデータ
が転送された後、前記トランスファゲートをオフさせて
前記センスアンプを活性化させ、ライト動作の場合に
は、前記ビット線対から前記センスアンプにデータが転
送される前に前記トランスファゲートをオフさせて前記
センスアンプを活性化させる。
【００２３】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図８に従って説明す
る。
【００２４】図１は、ＦＣＲＡＭ(Fast Cycle RAM)の概
略を説明するためのブロック図である。ＦＣＲＡＭ１１
は、クロックバッファ回路部１２、コマンドデコーダ回
路部１３、アドレスバッファ回路部１４、データ入力回
路部１５、データ出力回路部１６、及び複数のバンクＢ
１，Ｂ２，Ｂ３，…，Ｂｎを有する。
【００２５】クロックバッファ回路部１２は、相補な外
部クロック信号ＣＬＫ，／ＣＬＫを外部装置から入力
し、それらに基づいて生成した内部クロック信号を各部
２〜５及び各バンクＢ１〜Ｂｎへ供給する。
【００２６】コマンドデコーダ回路部１３は、クロック
バッファ回路部１２からの内部クロック信号に応答し
て、外部装置から外部コマンドを入力する。外部コマン
ドは、本実施形態では、チップセレクト信号／ＣＳ、ラ
イトイネーブル信号／ＷＥと、コラムアドレスストロー
ブ信号、ロウアドレスストローブ信号等の信号レベルの
組み合わせにより指定される。
【００２７】コマンドデコーダ回路部１３は、内部クロ
ック信号に応答して、その時に外部コマンド、即ち、各
信号／ＣＳ，／ＷＥ等の状態（Ｈレベル又はＬレベル）
からライトコマンド、リードコマンド、リフレッシュコ
マンド等の各種のコマンドをデコードする。そして、コ
マンドデコーダ回路部１３はデコードした内部コマンド
を各バンクＢ１〜Ｂｎに出力する。
【００２８】アドレスバッファ回路部１４は、コマンド
デコーダ回路部１３からの内部コマンドに基づいて外部
装置からアドレス信号ＡＤとバンクアドレス信号ＢＡを
入力する。アドレスバッファ回路部１４は、入力したア
ドレス信号ＡＤをバッファして各バンクＢ１〜Ｂｎに出
力し、バンクアドレス信号ＢＡに応じてバンクＢ１〜Ｂ
ｎのうちの１つのバンク（例えばバンクＢ１）を活性化
する。活性化したバンクＢ１は、コマンドデコーダ回路
部１３からの内部コマンドに応答してリード動作やライ
ト動作等の各種動作を実行する。
【００２９】データ入力回路部１５及びデータ出力回路
部１６は、グローバルデータバス（ＧＤＢ）１７を介し
て各バンクＢ１〜Ｂｎに接続されている。データ入力回
路部１５は、外部装置からライトデータＤＱを入力し、
それをバッファしてグローバルデータバス１７を介して
各バンクＢ１〜Ｂｎに出力する。データ出力回路部１６
は、活性化したバンクＢ１〜Ｂｎのうちの１つからグロ
ーバルデータバス１７を介して入力するデータをバッフ
ァしたリードデータＤＱを外部装置に出力する。
【００３０】次に、各バンクＢ１〜Ｂｎの構成を説明す
る。尚、バンクＢ２〜Ｂｎの構成はバンクＢ１のそれと
同じであるため、図面及び説明を省略する。バンクＢ１
は、アドレスラッチ２１、コラムデコーダ２２、ロウデ
コーダ２３、セルアレイ２４、センスアンプ２５、デー
タラッチ２６、制御回路２７を有する。
【００３１】アドレスラッチ２１は、アドレスバッファ
回路部１４から入力するアドレス信号ＡＤをラッチし、
該ラッチ信号をコラムアドレス信号ＣＡとしてコラムデ
コーダ２２へ、またラッチ信号をロウアドレス信号ＲＡ
としてロウデコーダ２３へ出力する。
【００３２】コラムデコーダ２２は、コラムアドレス信
号ＣＡをデコードして生成したコラム選択信号ＣＬをセ
ンスアンプ２５に出力する。ロウデコーダ２３は、複数
のワード線ＷＬを介してセルアレイ２４に接続されてい
る。ロウデコーダ２３は、ロウアドレス信号ＲＡをデコ
ードして複数のワード線ＷＬのうちの１本を活性化す
る。
【００３３】セルアレイ２４は、複数のワード線ＷＬと
複数のビット線ＢＬにてマトリックス状に構成された複
数のメモリセルを有し、リード動作時には活性化したワ
ード線ＷＬに接続されたメモリセルからデータがそれに
接続されたビット線ＢＬに読み出される。そして、ライ
ト動作時にはビット線ＢＬから入力されたデータが活性
化したワード線ＷＬに接続されたメモリセルに記憶され
る。
【００３４】センスアンプ２５は、セルアレイ２４とビ
ット線ＢＬを介して接続され、データラッチとローカル
データバス（ＬＤＢ）２８を介して接続されている。セ
ンスアンプ２５は、リード動作時にはコラム選択信号Ｃ
Ｌに対応するビット線ＢＬにて転送されるデータを増幅
し、その増幅信号をローカルデータバス２８を介してデ
ータラッチ２６に出力し、ライト動作時には逆にローカ
ルデータバス２８を介して入力されるデータを増幅して
ビット線ＢＬに供給する。
【００３５】データラッチ２６は、リード動作時にはセ
ンスアンプ２５からのデータをラッチし、そのラッチ信
号をグローバルデータバス１７を介してデータ出力回路
部１６へ出力し、ライト動作時にはデータ入力回路部１
５からグローバルデータバス１７を介して入力される信
号をラッチしたデータをセンスアンプ２５にローカルデ
ータバス２８を介して出力する。
【００３６】制御回路２７は、コマンドデコーダ回路部
１３からの内部コマンドに基づいて、コラムデコーダ２
２、ロウデコーダ２３及びセンスアンプ２５を活性化す
るタイミングを制御する制御信号ＣＡＣＴ，ＲＡＣＴ，
ＳＡＣＴを生成する機能を持つ。
【００３７】図２は、制御回路２７の回路図である。制
御回路２７には、内部コマンドとしてプリチャージ信号
ＰＲＥ、アクティブ信号ＡＣＴ、ライト信号ＷＲＴが図
１のコマンドデコーダ回路部１３から入力され、それら
に基づいて各制御信号ＣＡＣＴ，ＲＡＣＴ，ＳＡＣＴを
生成する。
【００３８】制御回路２７は、各制御信号ＣＡＣＴ，Ｒ
ＡＣＴ，ＳＡＣＴを生成する信号生成回路３１，３２，
３３を有する。第１信号生成回路３１は、アクティブ信
号ＡＣＴに基づいてコラムデコーダ２２へ供給する第１
制御信号ＣＡＣＴを生成するコラム制御信号生成回路で
ある。第２信号生成回路３２は、アクティブ信号ＡＣＴ
に基づいてロウデコーダ２３へ供給する第２制御信号Ｒ
ＡＣＴを生成するロウ制御信号生成回路である。第３信
号生成回路３３は、プリチャージ信号ＰＲＥ、アクティ
ブ信号ＡＣＴ及びライト信号ＷＲＴに基づいてセンスア
ンプ２５へ供給する第３制御信号ＳＡＣＴを生成するセ
ンスアンプ制御信号生成回路である。
【００３９】第１信号生成回路３１は、偶数個（本例で
は６個）のインバータ回路３４〜３９、複数（本例では
４つ）の積分回路４０〜４３を有し、各積分回路４０〜
４３は抵抗Ｒと容量Ｃからなる。インバータ回路３４〜
３９は直列に接続され、第１〜第５インバータ回路３４
〜３８の間には積分回路４０〜４３が挿入接続されてい
る。第１インバータ回路３４にはアクティブ信号ＡＣＴ
が入力され、第６インバータ回路３９から第１制御信号
ＣＡＣＴが出力される。従って、第１信号生成回路３１
は、インバータ回路３４〜３９及び積分回路４０〜４３
により設定される遅延時間ｔ１だけアクティブ信号ＡＣ
Ｔを遅延させた第１制御信号ＣＡＣＴを出力する遅延回
路である。
【００４０】第２信号生成回路３２は、第１信号生成回
路３１より少ない数（本例では２個）のインバータ回路
４４，４５を有し、それらは直列に接続されている。第
１インバータ回路４４にはアクティブ信号ＡＣＴが入力
され、第２インバータ回路４５から第２制御信号ＲＡＣ
Ｔが出力される。従って、第２信号生成回路３２は、イ
ンバータ回路４４，４５により設定される遅延時間ｔ２
だけアクティブ信号ＡＣＴを遅延させた第２制御信号Ｒ
ＡＣＴを出力する遅延回路である。
【００４１】第３信号生成回路３３は、第１及び第２遅
延回路４６，４７、インバータ回路４８、４９，５０、
ノア回路５１及びナンド回路５２を有する。第１遅延回
路４６は、偶数個（本例では４個）のインバータ回路５
３〜５６と複数（本例では３個）の積分回路５７〜５９
を有し、各積分回路５７〜５９は抵抗Ｒと容量Ｃからな
る。インバータ回路５３〜５６は直列に接続され、各イ
ンバータ回路５３〜５６の間には積分回路５７〜５９が
挿入接続されている。第１インバータ回路５３にはアク
ティブ信号ＡＣＴが入力され、第４インバータ回路５６
の出力端子はナンド回路５２に接続されている。従っ
て、第１遅延回路４６は、インバータ回路５３〜５６及
び積分回路５７〜５９により設定される遅延時間ｔ３だ
けアクティブ信号ＡＣＴを遅延させた信号Ｓ１をナンド
回路５２に出力する。
【００４２】そして、この第１遅延回路４６が有する積
分回路の数は、第１信号生成回路３１が有する積分回路
の数よりも少なく、第２信号生成回路３２は積分回路を
有していない。従って、第１遅延回路４６に設定された
遅延時間ｔ３は、第１信号生成回路３１の遅延時間ｔ１
よりも短く、第２信号生成回路３２の遅延時間ｔ２より
も長い。即ち、第１及び第２制御信号ＣＡＣＴ，ＲＡＣ
Ｔ及び信号Ｓ１は、第２制御信号ＲＡＣＴ、信号Ｓ１、
第１制御信号ＣＡＣＴの順番で立ち上がる。
【００４３】第２遅延回路４７は、偶数個（本例では６
個）のインバータ回路６０〜６５と複数（本例では５
個）の積分回路６６〜７０を有し、各積分回路６６〜７
０は抵抗Ｒと容量Ｃからなる。インバータ回路６０〜６
５は直列に接続され、各インバータ回路６０〜６５の間
には積分回路６６〜７０が挿入接続されている。第１イ
ンバータ回路６０にはアクティブ信号ＡＣＴが入力さ
れ、第６インバータ回路６５の出力端子はノア回路５１
に接続されている。従って、第２遅延回路４７は、イン
バータ回路６０〜６５及び積分回路６６〜７０により設
定される遅延時間ｔ４だけアクティブ信号ＡＣＴを遅延
させた信号Ｓ２をノア回路５１に出力する。
【００４４】そして、この第２遅延回路４７が有する積
分回路の数は、第１信号生成回路３１が有する積分回路
の数よりも多い。従って、第２遅延回路４７に設定され
た遅延時間ｔ４は、第１信号生成回路３１の遅延時間ｔ
１よりも長い。即ち、信号Ｓ２は、第１制御信号ＣＡＣ
Ｔの後に立ち上がる。
【００４５】ノア回路５１には、インバータ回路４８に
よりライト信号ＷＲＴを反転した信号が入力される。従
って、ノア回路５１は、ライト信号ＷＲＴがＨレベルの
時には信号Ｓ２の反転信号を出力し、ライト信号ＷＲＴ
がＬレベルの時にはＬレベルの信号を出力する。
【００４６】ノア回路５１の出力端子はインバータ回路
４９を介してナンド回路５２の入力端子に接続されてい
る。従って、ナンド回路５２は、ノア回路５１の出力信
号を反転した信号Ｓ３が入力される。
【００４７】ナンド回路５２にはプリチャージ信号ＰＲ
Ｅが入力される。ナンド回路５２は、プリチャージ信号
ＰＲＥ、信号Ｓ１及びＳ３を否定論理積演算した信号を
インバータ回路５０に出力する。即ち、ナンド回路５２
は、プリチャージ信号ＰＲＥがＨレベルの時には、信号
Ｓ１，Ｓ３の否定論理積演算した結果のレベルを有する
信号を出力し、プリチャージ信号ＰＲＥがＬレベルの時
にはＨレベルの信号を出力する。そして、信号Ｓ３は、
ライト信号ＷＲＴに基づいて信号Ｓ２レベル又はＬレベ
ルを有する。
【００４８】従って、ナンド回路５２は、プリチャージ
信号ＰＲＥがＨレベル、且つライト信号ＷＲＴがＬレベ
ルの時には信号Ｓ１、プリチャージ信号ＰＲＥがＨレベ
ル、且つライト信号ＷＲＴがＨレベルの時には信号Ｓ３
（信号Ｓ２）の反転信号を出力する。この反転信号は、
インバータ回路５０により反転されて第３制御信号ＳＡ
ＣＴとなる。
【００４９】そして、ライト信号ＷＲＴはリード動作時
においてはＬレベル、ライト動作時にはＨレベルに変化
する信号である。従って、第３制御信号ＳＡＣＴは、リ
ード動作時においては信号Ｓ１と同様に変化する。これ
により、図３に示すように、第１〜第３制御信号ＣＡＣ
Ｔ，ＲＡＣＴ，ＳＡＣＴは、第２制御信号ＲＡＣＴ、第
３制御信号ＳＡＣＴ、第１制御信号ＣＡＣＴの順番で立
ち上がる。
【００５０】一方、ライト動作時には、第３制御信号Ｓ
ＡＣＴは信号Ｓ３と同様に変化する。これにより、図４
に示すように、第１〜第３制御信号ＣＡＣＴ，ＲＡＣ
Ｔ，ＳＡＣＴは、第２制御信号ＲＡＣＴ、第１制御信号
ＣＡＣＴ、第３制御信号ＳＡＣＴの順番で立ち上がる。
【００５１】第１〜第３制御信号ＲＡＣＴ，ＣＡＣＴ，
ＳＡＣＴは、各々図１のロウデコーダ２３、コラムデコ
ーダ２２、センスアンプ２５に供給される。従って、セ
ンスアンプ２５は、リード動作時にコラムデコーダ２２
が出力するコラム選択信号ＣＬよりも先に活性化し、ラ
イト動作時にはコラム選択信号ＣＬより後に活性化す
る。
【００５２】図５は、ローカルデータバス、センスアン
プ２５及びセルアレイ２４の接続を示す回路図である。
セルアレイ２４は、複数のワード線（本例ではワード線
ＷＬ１，ＷＬ２のみを表す）と複数のビット線対（本例
ではビット線対ＢＬ，／ＢＬのみを表す）と、それらの
交点にそれぞれ接続されたメモリセル２を有している。
【００５３】ローカルデータバス２８は１ビットのデー
タに対して１本のデータバス線ＤＢを備え、センスアン
プ２５は、ビット線対ＢＬ，／ＢＬに対応するセンスア
ンプ２５ａ、１本のデータバス線ＤＢに対応する１つの
コラムゲート７１、及びビット線対ＢＬ，／ＢＬに対応
する２つのトランスファゲート７２，７３を有してい
る。そして、データバス線ＤＢは、ビット線対ＢＬ，／
ＢＬの何れか一方（本例ではビット線ＢＬ）と、それに
対応するトランスファゲート７２及びコラムゲート７１
を介して接続されている。
【００５４】コラムゲート７１とトランスファゲート７
２の間にはセンスアンプ２５ａの一方の入出力端子Ｔ１
が接続され、センスアンプ２５ａの他方の入出力端子Ｔ
２はトランスファゲート７３に接続されている。コラム
ゲート７１はＮチャネルＭＯＳトランジスタよりなり、
そのゲート端子にはコラム選択信号ＣＬが供給される。
トランスファゲート７２，７３はＮチャネルＭＯＳトラ
ンジスタよりなり、そのゲート端子には制御信号ＢＴが
供給される。
【００５５】このセンスアンプ２５ａは、例えば図６に
示すラッチ型センスアンプであり、第３制御信号ＳＡＣ
Ｔ及びその反転信号／ＳＡＣＴ（又は第３制御信号ＳＡ
ＣＴに基づいて生成されたセンスアンプ駆動電源）によ
り活性化／非活性化する。本例では、センスアンプ２５
ａは、Ｈレベルの第３制御信号ＳＡＣＴ及びその反転信
号／ＳＡＣＴにより活性化する。
【００５６】次に、上記のように構成されたＦＣＲＡＭ
１１におけるリード動作及びライト動作を説明する。図
７は、リード動作時の波形図である。
【００５７】外部コマンドCommand としてリードコマン
ド(READ)が入力されると、それに基づいて第２制御信号
ＲＡＣＴによりワード線ＷＬ１が活性化され、それに接
続されたメモリセル２からデータがビット線ＢＬに転送
される。そのデータは制御信号ＢＴによりオンしたトラ
ンスファゲート７２，７３を介してセンスアンプ２５ａ
に転送される。
【００５８】次に、第３制御信号ＳＡＣＴに基づいてセ
ンスアンプ２５ａが活性化されデータの増幅が行われ
る。その増幅データは、第１制御信号ＣＡＣＴによりコ
ラム選択信号ＣＬが立ち上がると、それに応答してオン
したコラムゲート７１を介してデータバス線ＤＢに転送
される。
【００５９】図８は、ライト動作時の波形図である。先
ず、外部コマンドCommand としてライトコマンド(Writ
e) が入力されると、それに基づいて第２制御信号ＲＡ
ＣＴによりワード線ＷＬ１が活性化され、それに接続さ
れたメモリセル２からデータがビット線ＢＬに転送され
る。そのデータは制御信号ＢＴによりオンしたトランス
ファゲート７２，７３を介してセンスアンプ２５ａに転
送される。
【００６０】次に、データバス線ＤＢの電位が転送され
たライトデータに基づいて立ち上がり、第１制御信号Ｃ
ＡＣＴに基づいてコラム選択信号ＣＬが立ち上がる。こ
の時、センスアンプ２５ａの両入出力端子Ｔ１，Ｔ２の
電位は、ビット線対ＢＬ，／ＢＬのプリチャージレベル
に近く、データバス線ＤＢの電位である高電位側データ
に比べて低い。従って、Ｈレベルのコラム選択信号ＣＬ
に基づいてコラムゲート７１がオンし、ライトデータが
センスアンプ２５ａに転送される。
【００６１】次に、第３制御信号ＳＡＣＴに基づいてセ
ンスアンプ２５ａが活性化され、ライトデータの増幅が
行われ、ビット線対ＢＬ，／ＢＬの電位が所定の電位ま
で変化する。そして、活性化されたワード線ＷＬ１に接
続されたメモリセル２にビット線ＢＬの電位に応じたデ
ータが記憶される。
【００６２】このように、ライト動作において、センス
アンプ２５ａの活性化をコラムゲート７１の制御より遅
くすることで、図２０の第二従来例のように反転ラッチ
８を設けなくても、データバスＤＢからセンスアンプ２
５ａにライトデータが確実に転送される。
【００６３】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）制御回路２７は、ライト動作時にコラムゲート７
１がオンされデータバス線ＤＢからデータがビット線対
ＢＬ，／ＢＬに接続されたセンスアンプ２５ａの一方の
入出力端子に印加された後、そのセンスアンプ２５ａを
活性化するようにした。活性化したセンスアンプ２５ａ
は、データが供給される入出力端子Ｔ１に接続されたビ
ット線ＢＬの電位をそのデータの電位まで増幅するとと
もに、反転ビット線／ＢＬの電位をデータの反転電位ま
で増幅する。その結果、１ビットのデータを転送するデ
ータバス線ＤＢが１本で済むため、ローカルデータバス
２８の占有面積を小さくしてチップ面積を削減すること
ができる。
【００６４】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図９〜図１４に従って説明する。尚、
説明の便宜上、第一実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。
【００６５】図９は、本実施形態の制御回路８１の回路
図である。この制御回路８１は、図１に示す第一実施形
態の制御回路２７に換えて用いられる。即ち、ＦＣＲＡ
Ｍの各バンクは、制御回路８１を有する。
【００６６】図９は、制御回路８１の回路図である。制
御回路８１には、内部コマンドとしてプリチャージ信号
ＰＲＥ、アクティブ信号ＡＣＴ、ライト信号ＷＲＴが図
１のコマンドデコーダ回路部１３から入力され、それら
に基づいて各制御信号ＣＡＣＴ，ＲＡＣＴ，ＳＡＣＴ，
ＧＣを生成する。
【００６７】制御回路８１は、各制御信号ＣＡＣＴ，Ｒ
ＡＣＴ，ＳＡＣＴ，ＧＣを生成する信号生成回路３１，
３２，３３，８２を有する。第１〜第３信号生成回路３
１〜３３は、第一実施形態のそれと同じであるため、構
成部材の符号及び説明を省略する。
【００６８】第４信号生成回路８２は、アクティブ信号
ＡＣＴ、ライト信号ＷＲＴ、第３制御信号ＳＡＣＴに基
づいてトランスファゲートを制御する第４制御信号ＧＣ
を生成するゲート制御信号生成回路である。
【００６９】第４信号生成回路８２は、第１及び第２遅
延回路８３，８４、ノア回路８５、インバータ回路８
６、ナンド回路８７を有する。第１遅延回路８３は、奇
数個（本例では３つ）のインバータ回路８８〜９０と、
複数（本例では２つ）の積分回路９１，９２を有し、各
積分回路９１，９２は抵抗Ｒと容量Ｃからなる。インバ
ータ回路８８〜９０は直列に接続され、各インバータ回
路８８〜９０の間には積分回路９１，９２が挿入接続さ
れている。第１インバータ回路８８には第３制御信号Ｓ
ＡＣＴが入力され、第３インバータ回路９０の出力端子
はナンド回路８７に接続されている。従って、第１遅延
回路８３は、第３制御信号ＳＡＣＴを反転するととも
に、インバータ回路８８〜９０及び積分回路９１，９２
により設定される遅延時間ｔ５だけ遅延させた信号Ｓ４
をナンド回路８７に出力する。
【００７０】第２遅延回路８４は、偶数個（本例では２
個）のインバータ回路９３，９４と、それの間に挿入接
続された１つの積分回路９５を有し、積分回路９５は抵
抗Ｒと容量Ｃからなる。第１インバータ回路９３にはア
クティブ信号ＡＣＴが入力され、第２インバータ回路９
４の出力端子はノア回路８５に接続されている。従っ
て、第２遅延回路８４は、インバータ回路９３，９４及
び積分回路９５により設定された遅延時間ｔ６だけアク
ティブ信号ＡＣＴを遅延させた信号Ｓ５をノア回路８５
に出力する。
【００７１】そして、この第２遅延回路８４が有する積
分回路の数は、第３信号生成回路３３の第１遅延回路４
６が有するそれよりも少ない。従って、第２遅延回路８
４は、信号Ｓ５を第２制御信号ＲＡＣＴよりも遅く、且
つ信号Ｓ１よりも早く変化させる。
【００７２】ノア回路８５には、ライト信号ＷＲＴが入
力される。従って、ノア回路８５は、ライト信号ＷＲＴ
がＬレベルの時には信号Ｓ５の反転信号を出力し、ライ
ト信号ＷＲＴがＨレベルの時にはＬレベルの信号Ｓ５を
出力する。
【００７３】ノア回路８５の出力端子はインバータ回路
８６を介してナンド回路８７に入力される。従って、ナ
ンド回路８７には、ノア回路８５の出力信号を反転した
信号Ｓ６が入力される。ナンド回路８７は、信号Ｓ４，
Ｓ５を否定論理積演算して生成した第４制御信号ＧＣを
出力する。
【００７４】このように構成された第４信号生成回路８
２は、図１０に示すように、ライト信号ＷＲＴがＬレベ
ル、即ちリード動作の時にはアクティブ信号ＡＣＴの立
ち上がりから時間ｔ６だけ遅れて制御信号ＧＣを立ち下
げ、第３制御信号ＳＡＣＴの立ち上がりから遅延時間ｔ
５だけ遅れて制御信号ＧＣを立ち上げる。即ち、第４信
号生成回路８２は、ロウデコーダ２３が活性化した後、
センスアンプ２５ａ及びコラムデコーダ２２が活性化す
る間、制御信号ＧＣをＬレベルに保持する。
【００７５】また、第４信号生成回路８２は、図１１に
示すように、ライト信号ＷＲＴがＨレベル、即ちライト
動作の時には第３制御信号ＳＡＣＴを遅延時間ｔ５だけ
遅延した信号ＧＣを出力する。即ち第４信号生成回路８
２は、ライト信号ＷＲＴが立ち上がってからセンスアン
プ２５ａが活性化するまでの間、制御信号ＧＣをＬレベ
ルに保持する。
【００７６】この制御信号ＧＣは、図１２に示すよう
に、ビット線対ＢＬ，／ＢＬとセンスアンプ２５ａを接
離するトランスファゲート７２，７３のゲート端子に供
給される。トランスファゲート７２，７３は、Ｎチャネ
ルＭＯＳトランジスタからなり、Ｌレベルの制御信号Ｇ
Ｃに応答してオフし、Ｈレベルの制御信号ＧＣに応答し
てオンする。
【００７７】従って、この第４信号生成回路８２は、図
１３に示すように、リード動作においてはビット線対Ｂ
Ｌ，／ＢＬにメモリセル２からのデータが転送された
後、センスアンプ２５ａを活性化させる前にトランスフ
ァゲート７２，７３をオフにする。その後、第４信号生
成回路８２は、コラム選択信号ＣＬた立ち上がってデー
タがデータバス線ＤＢに転送された後にトランスファゲ
ート７２，７３をオンする。
【００７８】即ち、第４信号生成回路８２は、センスア
ンプ２５ａの活性化時にそのセンスアンプ２５ａからビ
ット線対ＢＬ，／ＢＬを切り離す、即ち、センスアンプ
２５ａの負荷を少なくする。これにより、センスアンプ
２５ａの出力端子における電位の変化が第一実施形態の
それに比べて早くなり、データ読み出しの高速化を図る
ことができる。
【００７９】一方、ライト動作において、第４信号生成
回路８２は、図１４に示すように、ワード線ＷＬ１の活
性化に先だってトランスファゲート７２，７３をオフに
する。これにより、ワード線ＷＬ１の活性化によりメモ
リセル２から読み出されたデータがセンスアンプ２５ａ
に伝達されるのを防ぐとともに、ビット線対ＢＬ，／Ｂ
Ｌをセンスアンプ２５ａから切り離す。これにより、セ
ンスアンプ２５ａは、プリチャージレベルから出力端子
Ｔ１，Ｔ２の電位を変化させれば良く、更にビット線対
ＢＬ，／ＢＬの負荷がないため、その変化が第一実施形
態のそれに比べて早くなる。このため、データバスＤＢ
からセンスアンプ２５ａへのデータ転送速度を向上させ
ることができ、データ書き込みの高速化を図ることがで
きる。
【００８０】以上記述したように、本実施の形態によれ
ば、第一実施形態の効果に加えて以下の効果を奏する。 （１）制御回路８１は、センスアンプ２５ａの活性化時
にトランスファゲート７２，７３をオフしてビット線対
ＢＬ，／ＢＬをセンスアンプ２５ａから切り離すように
した。その結果、センスアンプ２５ａの負荷が少なくな
るため、データの増幅時間が短くなり、データの読み出
し及び書き込みの高速化を図ることができる。
【００８１】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記各実施形態では、制御回路２７，８１を各バンク
Ｂ１〜Ｂｎにそれぞれ設けたが、半導体記憶装置に対し
て１つの制御回路を設け、その制御回路にて各バンクＢ
１〜Ｂｎのコラムデコーダ２２、ロウデコーダ２３及び
センスアンプ２５を制御する構成としても良い。
【００８２】○上記各実施形態における制御回路２７，
８１を、図１５に示すダイレクトセンス方式等の他の方
式による半導体記憶装置１０１に応用しても良い。ダイ
レクトセンス方式に応用した場合、ライトデータバス線
ＷＤＢの数を減らし、チップ面積を減少させることがで
きる。
【００８３】○上記各実施形態では、ホールデットビッ
トライン(holded bit line) 方式で説明したが、図１６
に示すオープンビットライン(open bit line) 方式の半
導体記憶装置１０２に応用しても良い。
【００８４】○上記各実施形態では、ラッチ型センスア
ンプ２５ａを用いて説明したが、その他の形式のセンス
アンプ、例えば基準電圧を用いたＣＭＯＳ差動増幅型方
式やカレントミラーセンスアンプ方式等の他の方式によ
る半導体記憶装置に応用しても良い。
【００８５】○上記各実施形態では、ＦＣＲＡＭを用い
て説明したが、ＳＬＤＲＡＭ，ＭＤＲＡＭ，ＲＤＲＡ
Ｍ，ＳＤＲＡＭ，ＦＰＤＲＡＭ等の他のＤＲＡＭに応用
しても良い。
【００８６】
【発明の効果】以上詳述したように、本発明によれば、
ライト動作時にコラム選択手段がオンされデータバスか
らデータがビット線対に接続されたセンスアンプの一方
の入出力端子に印加された後、そのセンスアンプを活性
化するようにした。活性化したセンスアンプは、データ
が供給される入出力端子に接続されたビット線の電位を
そのデータの電位まで増幅するとともに、反転ビット線
の電位をデータの反転電位まで増幅する。その結果、１
ビットのデータを転送するデータバスが１本で済むた
め、ローカルデータバスの占有面積を小さくしてチップ
面積を削減することができる。
【００８７】また、センスアンプの活性化時にそのセン
スアンプとビット線対の間に接続されたトランスファゲ
ートをオフしてビット線対をセンスアンプから切り離す
ようにした。その結果、センスアンプの負荷が少なくな
るため、データの増幅時間が短くなり、データの読み出
し及び書き込みの高速化を図ることができる。
【図面の簡単な説明】
【図１】 一実施形態の半導体記憶装置のブロック回路
図である。
【図２】 第一実施形態の制御回路の回路図である。
【図３】 リード時における制御回路の動作波形図であ
る。
【図４】 ライト時における制御回路の動作波形図であ
る。
【図５】 セルアレイ及びセンスアンプの一部回路図で
ある。
【図６】 センスアンプの回路図である。
【図７】 リード時の動作波形図である。
【図８】 ライト時の動作波形図である。
【図９】 第二実施形態の制御回路の回路図である。
【図１０】 リード時における制御回路の動作波形図で
ある。
【図１１】 ライト時における制御回路の動作波形図で
ある。
【図１２】 セルアレイ及びセンスアンプの一部回路図
である。
【図１３】 リード時の動作波形図である。
【図１４】 ライト時の動作波形図である。
【図１５】 別例を示す回路図である。
【図１６】 別例を示す回路図である。
【図１７】 第一従来例の回路図である。
【図１８】 リード時の動作波形図である。
【図１９】 ライト時の動作波形図である。
【図２０】 第二従来例の回路図である。
【図２１】 リード時の動作波形図である。
【図２２】 ライト時の動作波形図である。
【符号の説明】
２ 記憶素子（メモリセル） ＢＬ，／ＢＬ ビット線対 ２５ センスアンプ ７１ コラム選択手段（コラムゲート） ＤＢ データバス線 ２７，８１ 制御部（制御回路） ＷＬ１，ＷＬ２ ワード線 ７２，７３ トランスファゲート ２２ コラムデコーダ ２３ ロウデコーダ ＣＡＣＴ 第１の制御信号 ＲＡＣＴ 第２の制御信号 ＳＡＣＴ 第３の制御信号 ＧＣ 第４の制御信号

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 記憶素子が接続されたビット線対と、 入出力端子が前記ビット線対に接続されたセンスアンプ
    と、 前記センスアンプの一方の入出力端子に接続されたコラ
    ム選択手段と、 前記コラム選択手段に接続されたデータバスと、 次の動作がライト動作の時には前記センスアンプの活性
    化に先立って前記コラム選択手段を動作させる制御部
    と、を備えたことを特徴とする半導体記憶装置。
  2. 【請求項２】 前記制御部は、デバイスの活性化コマン
    ド入力時に、その動作がライト動作またはリード動作の
    何れであるかを検知することを特徴とする請求項１記載
    の半導体記憶装置。
  3. 【請求項３】 前記制御部は、次の動作がリード動作の
    時には前記コラム選択手段の動作に先立ってセンスアン
    プを活性化させ、前記ビット線電位を前記センスアンプ
    で増幅することを特徴とする請求項２記載の半導体記憶
    装置。
  4. 【請求項４】 前記ビット線対はトランスファゲートを
    介して前記センスアンプの入出力端子に接続され、 前記制御部は、前記センスアンプ活性化時に前記トラン
    スファゲートをオフすることを特徴とする請求項１記載
    の半導体記憶装置。
  5. 【請求項５】 前記制御部は、リード動作の場合には、
    前記ビット線対に記憶素子からのデータが転送され、前
    記センスアンプに前記ビット線対からデータが転送され
    た後、前記トランスファゲートをオフさせて前記センス
    アンプを活性化させ、ライト動作の場合には、前記ビッ
    ト線対から前記センスアンプにデータが転送される前に
    前記トランスファゲートをオフさせて前記センスアンプ
    を活性化させることを特徴とする請求項４記載の半導体
    記憶装置。
  6. 【請求項６】 データを読み出す又は書き込む記憶素子
    が接続されたワード線を活性化するロウデコーダと、 前記コラム選択手段を制御する信号を生成するコラムデ
    コーダと、 前記制御部は、前記ロウデコーダの活性／非活性を制御
    する第１の制御信号と、前記コラムデコーダを制御する
    第２の制御信号と、前記センスアンプを制御する第３の
    制御信号とを前記活性化コマンドに応答して生成するこ
    とを特徴とする請求項２又は４記載の半導体記憶装置。
  7. 【請求項７】 前記制御部は、更に前記トランスファゲ
    ートを制御する第４の制御信号を前記活性化コマンドに
    応答して生成することを特徴とする請求項６記載の半導
    体記憶装置。
  8. 【請求項８】 記憶素子がビット線対を介してセンスア
    ンプに接続され、該センスアンプの入出力端子の一方が
    コラム選択手段を介してデータバスに接続された半導体
    記憶装置の制御方法であって、 記憶素子へのライト動作を行う場合、コラム選択手段を
    動作させてデータバスの電位をセンスアンプの入出力端
    子に印加した後に該センスアンプを活性化することを特
    徴とする半導体記憶装置の制御方法。
  9. 【請求項９】 次の動作がリード動作の時には前記コラ
    ム選択手段の動作に先立って前記センスアンプを活性化
    させ、前記記憶素子のデータが読み出されたビット線の
    電位をセンスアンプで増幅することを特徴とする請求項
    ８記載の半導体記憶装置の制御方法。
  10. 【請求項１０】 前記ビット線対はトランスファゲート
    を介して前記センスアンプの入出力端子に接続され、 前記センスアンプ活性化時に前記トランスファゲートを
    オフすることを特徴とする請求項８記載の半導体記憶装
    置の制御方法。
  11. 【請求項１１】 リード動作の場合には、前記ビット線
    対に記憶素子からのデータが転送され、前記センスアン
    プに前記ビット線対からデータが転送された後、前記ト
    ランスファゲートをオフさせて前記センスアンプを活性
    化させ、ライト動作の場合には、前記ビット線対から前
    記センスアンプにデータが転送される前に前記トランス
    ファゲートをオフさせて前記センスアンプを活性化させ
    ることを特徴とする請求項１０記載の半導体記憶装置の
    制御方法。
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