JP2001202781A - 半導体記憶装置及びその制御方法 - Google Patents
半導体記憶装置及びその制御方法Info
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Abstract
装置を提供すること。 【解決手段】制御回路は、ライト動作時にコラムゲート
71がオンされデータバス線DBからデータがビット線
対BL,/BLに接続されたセンスアンプ25aの一方
の入出力端子に印加された後、そのセンスアンプ25a
を活性化するようにした。活性化したセンスアンプ25
aは、データが供給される入出力端子T1に接続された
ビット線BLの電位をそのデータの電位まで増幅すると
ともに、反転ビット線/BLの電位をデータの反転電位
まで増幅する。
Description
その制御方法に係り、詳しくはDRAM等の半導体記憶
装置のデータバス構造と記憶素子からの読み出し/書き
込み動作に関するものである。
量の高集積化が図られ、チップ面積が大きくなってきて
いる。しかし、チップ面積の増大は、半導体記憶装置の
コストアップを招くことから、そのチップ面積の削減が
要求されている。
には複数のバンクが設けられ、各バンクにはグローバル
データバス(GDB)を介してライトデータが供給さ
れ、また各バンクのリードデータはグローバルデータバ
スを介して外部に出力される。各バンクには、それぞれ
ローカルデータバス(LDB)が設けられている図17
は、第一従来例を示す半導体記憶装置の一部回路図であ
り、ローカルデータバスとメモリセルの接続を説明する
ための回路図である。
(図では2本)のワード線WL1,WL2と複数対(図
では1対)のビット線対BL,/BLを備え、それらの
交点にはメモリセル2が接続されている。尚、ビット線
/BLの「/」は、そのビット線がビット線BLを駆動
する信号に対して負論理の信号にて駆動されることを表
す。つまり、ビット線対BL,/BLは相補信号により
駆動される。
て動作するロウデコーダにてその電位がリード動作とラ
イト動作に応じて制御される。ビット線対BL,/BL
はトランスファゲート3,4を介してセンスアンプ5の
2つの入出力端子T1,T2にそれぞれ接続され、それ
ら入出力端子はコラムゲート6,7を介してローカルデ
ータバスを構成するデータバス線対DB,/DBに接続
されている。
8に示すように、外部からのリードコマンド(Commamd:r
ead)を受けてワード線WL1が立ち上がると、メモリセ
ル2は記憶していたデータをビット線BLに転送する。
そのビット線BLに転送されたデータは制御信号BTに
よりオンしたトランスファゲート3を介してセンスアン
プ5に伝達される。次に、リードコマンドに基づいてア
クティブになったセンスアンプ5は、転送されたデータ
に基づいてビット線対BL,/BLの電位を、所定の電
位まで相補に駆動する。そして、コラム選択信号CLが
立ち上がるとコラムゲート6,7がオンし、データバス
線対DB,/DBの電位がビット線対BL,/BLの電
位に等しくなる。この様にして、メモリセル2のデータ
がデータバス線対DB,/DBに転送される。
に、外部からのライトコマンド(Command:Write) を受け
てワード線WL2が立ち上がり、メモリセル2のデータ
が読み出される。そして、センスアンプ5の活性化後、
コラム選択信号CLに応答してオンしたコラムゲート
6,7を介してデータバス線対DB,/DBからセンス
アンプ5にデータが転送され、そのセンスアンプ5は、
データに応じてビット線対BL,/BLを駆動(図19
では反転駆動)する。これにより、データバス線対D
B,/DBから転送されたデータがメモリセル2に書き
込まれる。
データを転送するために相補に駆動されるデータバス線
対DB,/DBが必要であるため、チップ面積を大きく
するチップコストの増加を招いていた。この問題に対し
て、図20に示すように、単相型データバス構造を採用
した半導体記憶装置が提案されている。この第二従来例
の半導体記憶装置は、ローカルデータバスとして単相の
データバスDBを有し、これをビット線BLに直接接続
し、反転ビット線/BLを反転ラッチ8を介して接続す
る。この反転ラッチ8にてデータバス線DBにて転送さ
れるデータから反転データを作成することで、ビット線
対BL,/BLを相補に駆動する。
ーカルデータバスを構成するデータバス線の数が少ない
ため、ローカルデータバスの配線面積を第一従来例に比
べて小さくすることができる。しかし、この第二従来例
は、ビット線対BL,/BL毎に反転ラッチ8が必要で
あるため、チップ面積が大きくなってしまう。
れるが、その場合、ライト動作においてデータバスDB
に高電位側データを印加してもセンスアンプ5の能力と
コラムゲート6の能力の関係上、センスアンプ5内には
高電位側データが転送されなくなってしまう。
れたものであって、その目的はチップ面積を削減するこ
とのできる半導体記憶装置を提供することにある。
め、請求項1に記載の発明は、記憶素子が接続されたビ
ット線対と、入出力端子が前記ビット線対に接続された
センスアンプと、前記センスアンプの一方の入出力端子
に接続されたコラム選択手段と、前記コラム選択手段に
接続されたデータバスと、次の動作がライト動作の時に
は前記センスアンプの活性化に先立って前記コラム選択
手段を動作させる制御部とを備えた。
半導体記憶装置において、前記制御部は、デバイスの活
性化コマンド入力時に、その動作がライト動作またはリ
ード動作の何れであるかを検知する。
半導体記憶装置において、前記制御部は、次の動作がリ
ード動作の時には前記コラム選択手段の動作に先立って
センスアンプを活性化させ、前記ビット線電位を前記セ
ンスアンプで増幅する。
半導体記憶装置において、前記ビット線対はトランスフ
ァゲートを介して前記センスアンプの入出力端子に接続
され、前記制御部は、前記センスアンプ活性化時に前記
トランスファゲートをオフする。これにより、センスア
ンプの負荷が少なくなり、増幅時間が短い。
半導体記憶装置において、前記制御部は、リード動作の
場合には、前記ビット線対に記憶素子からのデータが転
送され、前記センスアンプに前記ビット線対からデータ
が転送された後、前記トランスファゲートをオフさせて
前記センスアンプを活性化させ、ライト動作の場合に
は、前記ビット線対から前記センスアンプにデータが転
送される前に前記トランスファゲートをオフさせて前記
センスアンプを活性化させる。
記載の半導体記憶装置において、データを読み出す又は
書き込む記憶素子が接続されたワード線を活性化するロ
ウデコーダと、前記コラム選択手段を制御する信号を生
成するコラムデコーダと、前記制御部は、前記ロウデコ
ーダの活性/非活性を制御する第1の制御信号と、前記
コラムデコーダを制御する第2の制御信号と、前記セン
スアンプを制御する第3の制御信号とを前記活性化コマ
ンドに応答して生成する。
半導体記憶装置において、前記制御部は、更に前記トラ
ンスファゲートを制御する第4の制御信号を前記活性化
コマンドに応答して生成する。
ト線対を介してセンスアンプに接続され、該センスアン
プの入出力端子の一方がコラム選択手段を介してデータ
バスに接続された半導体記憶装置の制御方法であって、
記憶素子へのライト動作を行う場合、コラム選択手段を
動作させてデータバスの電位をセンスアンプの入出力端
子に印加した後に該センスアンプを活性化する。
半導体記憶装置の制御方法において、次の動作がリード
動作の時には前記コラム選択手段の動作に先立って前記
センスアンプを活性化させ、前記記憶素子のデータが読
み出されたビット線の電位をセンスアンプで増幅する。
の半導体記憶装置の制御方法において、前記ビット線対
はトランスファゲートを介して前記センスアンプの入出
力端子に接続され、前記センスアンプ活性化時に前記ト
ランスファゲートをオフする。
載の半導体記憶装置の制御方法において、リード動作の
場合には、前記ビット線対に記憶素子からのデータが転
送され、前記センスアンプに前記ビット線対からデータ
が転送された後、前記トランスファゲートをオフさせて
前記センスアンプを活性化させ、ライト動作の場合に
は、前記ビット線対から前記センスアンプにデータが転
送される前に前記トランスファゲートをオフさせて前記
センスアンプを活性化させる。
具体化した第一実施形態を図1〜図8に従って説明す
る。
略を説明するためのブロック図である。FCRAM11
は、クロックバッファ回路部12、コマンドデコーダ回
路部13、アドレスバッファ回路部14、データ入力回
路部15、データ出力回路部16、及び複数のバンクB
1,B2,B3,…,Bnを有する。
部クロック信号CLK,/CLKを外部装置から入力
し、それらに基づいて生成した内部クロック信号を各部
2〜5及び各バンクB1〜Bnへ供給する。
バッファ回路部12からの内部クロック信号に応答し
て、外部装置から外部コマンドを入力する。外部コマン
ドは、本実施形態では、チップセレクト信号/CS、ラ
イトイネーブル信号/WEと、コラムアドレスストロー
ブ信号、ロウアドレスストローブ信号等の信号レベルの
組み合わせにより指定される。
ック信号に応答して、その時に外部コマンド、即ち、各
信号/CS,/WE等の状態(Hレベル又はLレベル)
からライトコマンド、リードコマンド、リフレッシュコ
マンド等の各種のコマンドをデコードする。そして、コ
マンドデコーダ回路部13はデコードした内部コマンド
を各バンクB1〜Bnに出力する。
デコーダ回路部13からの内部コマンドに基づいて外部
装置からアドレス信号ADとバンクアドレス信号BAを
入力する。アドレスバッファ回路部14は、入力したア
ドレス信号ADをバッファして各バンクB1〜Bnに出
力し、バンクアドレス信号BAに応じてバンクB1〜B
nのうちの1つのバンク(例えばバンクB1)を活性化
する。活性化したバンクB1は、コマンドデコーダ回路
部13からの内部コマンドに応答してリード動作やライ
ト動作等の各種動作を実行する。
部16は、グローバルデータバス(GDB)17を介し
て各バンクB1〜Bnに接続されている。データ入力回
路部15は、外部装置からライトデータDQを入力し、
それをバッファしてグローバルデータバス17を介して
各バンクB1〜Bnに出力する。データ出力回路部16
は、活性化したバンクB1〜Bnのうちの1つからグロ
ーバルデータバス17を介して入力するデータをバッフ
ァしたリードデータDQを外部装置に出力する。
る。尚、バンクB2〜Bnの構成はバンクB1のそれと
同じであるため、図面及び説明を省略する。バンクB1
は、アドレスラッチ21、コラムデコーダ22、ロウデ
コーダ23、セルアレイ24、センスアンプ25、デー
タラッチ26、制御回路27を有する。
回路部14から入力するアドレス信号ADをラッチし、
該ラッチ信号をコラムアドレス信号CAとしてコラムデ
コーダ22へ、またラッチ信号をロウアドレス信号RA
としてロウデコーダ23へ出力する。
号CAをデコードして生成したコラム選択信号CLをセ
ンスアンプ25に出力する。ロウデコーダ23は、複数
のワード線WLを介してセルアレイ24に接続されてい
る。ロウデコーダ23は、ロウアドレス信号RAをデコ
ードして複数のワード線WLのうちの1本を活性化す
る。
複数のビット線BLにてマトリックス状に構成された複
数のメモリセルを有し、リード動作時には活性化したワ
ード線WLに接続されたメモリセルからデータがそれに
接続されたビット線BLに読み出される。そして、ライ
ト動作時にはビット線BLから入力されたデータが活性
化したワード線WLに接続されたメモリセルに記憶され
る。
ット線BLを介して接続され、データラッチとローカル
データバス(LDB)28を介して接続されている。セ
ンスアンプ25は、リード動作時にはコラム選択信号C
Lに対応するビット線BLにて転送されるデータを増幅
し、その増幅信号をローカルデータバス28を介してデ
ータラッチ26に出力し、ライト動作時には逆にローカ
ルデータバス28を介して入力されるデータを増幅して
ビット線BLに供給する。
ンスアンプ25からのデータをラッチし、そのラッチ信
号をグローバルデータバス17を介してデータ出力回路
部16へ出力し、ライト動作時にはデータ入力回路部1
5からグローバルデータバス17を介して入力される信
号をラッチしたデータをセンスアンプ25にローカルデ
ータバス28を介して出力する。
13からの内部コマンドに基づいて、コラムデコーダ2
2、ロウデコーダ23及びセンスアンプ25を活性化す
るタイミングを制御する制御信号CACT,RACT,
SACTを生成する機能を持つ。
御回路27には、内部コマンドとしてプリチャージ信号
PRE、アクティブ信号ACT、ライト信号WRTが図
1のコマンドデコーダ回路部13から入力され、それら
に基づいて各制御信号CACT,RACT,SACTを
生成する。
ACT,SACTを生成する信号生成回路31,32,
33を有する。第1信号生成回路31は、アクティブ信
号ACTに基づいてコラムデコーダ22へ供給する第1
制御信号CACTを生成するコラム制御信号生成回路で
ある。第2信号生成回路32は、アクティブ信号ACT
に基づいてロウデコーダ23へ供給する第2制御信号R
ACTを生成するロウ制御信号生成回路である。第3信
号生成回路33は、プリチャージ信号PRE、アクティ
ブ信号ACT及びライト信号WRTに基づいてセンスア
ンプ25へ供給する第3制御信号SACTを生成するセ
ンスアンプ制御信号生成回路である。
は6個)のインバータ回路34〜39、複数(本例では
4つ)の積分回路40〜43を有し、各積分回路40〜
43は抵抗Rと容量Cからなる。インバータ回路34〜
39は直列に接続され、第1〜第5インバータ回路34
〜38の間には積分回路40〜43が挿入接続されてい
る。第1インバータ回路34にはアクティブ信号ACT
が入力され、第6インバータ回路39から第1制御信号
CACTが出力される。従って、第1信号生成回路31
は、インバータ回路34〜39及び積分回路40〜43
により設定される遅延時間t1だけアクティブ信号AC
Tを遅延させた第1制御信号CACTを出力する遅延回
路である。
路31より少ない数(本例では2個)のインバータ回路
44,45を有し、それらは直列に接続されている。第
1インバータ回路44にはアクティブ信号ACTが入力
され、第2インバータ回路45から第2制御信号RAC
Tが出力される。従って、第2信号生成回路32は、イ
ンバータ回路44,45により設定される遅延時間t2
だけアクティブ信号ACTを遅延させた第2制御信号R
ACTを出力する遅延回路である。
延回路46,47、インバータ回路48、49,50、
ノア回路51及びナンド回路52を有する。第1遅延回
路46は、偶数個(本例では4個)のインバータ回路5
3〜56と複数(本例では3個)の積分回路57〜59
を有し、各積分回路57〜59は抵抗Rと容量Cからな
る。インバータ回路53〜56は直列に接続され、各イ
ンバータ回路53〜56の間には積分回路57〜59が
挿入接続されている。第1インバータ回路53にはアク
ティブ信号ACTが入力され、第4インバータ回路56
の出力端子はナンド回路52に接続されている。従っ
て、第1遅延回路46は、インバータ回路53〜56及
び積分回路57〜59により設定される遅延時間t3だ
けアクティブ信号ACTを遅延させた信号S1をナンド
回路52に出力する。
分回路の数は、第1信号生成回路31が有する積分回路
の数よりも少なく、第2信号生成回路32は積分回路を
有していない。従って、第1遅延回路46に設定された
遅延時間t3は、第1信号生成回路31の遅延時間t1
よりも短く、第2信号生成回路32の遅延時間t2より
も長い。即ち、第1及び第2制御信号CACT,RAC
T及び信号S1は、第2制御信号RACT、信号S1、
第1制御信号CACTの順番で立ち上がる。
個)のインバータ回路60〜65と複数(本例では5
個)の積分回路66〜70を有し、各積分回路66〜7
0は抵抗Rと容量Cからなる。インバータ回路60〜6
5は直列に接続され、各インバータ回路60〜65の間
には積分回路66〜70が挿入接続されている。第1イ
ンバータ回路60にはアクティブ信号ACTが入力さ
れ、第6インバータ回路65の出力端子はノア回路51
に接続されている。従って、第2遅延回路47は、イン
バータ回路60〜65及び積分回路66〜70により設
定される遅延時間t4だけアクティブ信号ACTを遅延
させた信号S2をノア回路51に出力する。
分回路の数は、第1信号生成回路31が有する積分回路
の数よりも多い。従って、第2遅延回路47に設定され
た遅延時間t4は、第1信号生成回路31の遅延時間t
1よりも長い。即ち、信号S2は、第1制御信号CAC
Tの後に立ち上がる。
よりライト信号WRTを反転した信号が入力される。従
って、ノア回路51は、ライト信号WRTがHレベルの
時には信号S2の反転信号を出力し、ライト信号WRT
がLレベルの時にはLレベルの信号を出力する。
49を介してナンド回路52の入力端子に接続されてい
る。従って、ナンド回路52は、ノア回路51の出力信
号を反転した信号S3が入力される。
Eが入力される。ナンド回路52は、プリチャージ信号
PRE、信号S1及びS3を否定論理積演算した信号を
インバータ回路50に出力する。即ち、ナンド回路52
は、プリチャージ信号PREがHレベルの時には、信号
S1,S3の否定論理積演算した結果のレベルを有する
信号を出力し、プリチャージ信号PREがLレベルの時
にはHレベルの信号を出力する。そして、信号S3は、
ライト信号WRTに基づいて信号S2レベル又はLレベ
ルを有する。
信号PREがHレベル、且つライト信号WRTがLレベ
ルの時には信号S1、プリチャージ信号PREがHレベ
ル、且つライト信号WRTがHレベルの時には信号S3
(信号S2)の反転信号を出力する。この反転信号は、
インバータ回路50により反転されて第3制御信号SA
CTとなる。
においてはLレベル、ライト動作時にはHレベルに変化
する信号である。従って、第3制御信号SACTは、リ
ード動作時においては信号S1と同様に変化する。これ
により、図3に示すように、第1〜第3制御信号CAC
T,RACT,SACTは、第2制御信号RACT、第
3制御信号SACT、第1制御信号CACTの順番で立
ち上がる。
ACTは信号S3と同様に変化する。これにより、図4
に示すように、第1〜第3制御信号CACT,RAC
T,SACTは、第2制御信号RACT、第1制御信号
CACT、第3制御信号SACTの順番で立ち上がる。
SACTは、各々図1のロウデコーダ23、コラムデコ
ーダ22、センスアンプ25に供給される。従って、セ
ンスアンプ25は、リード動作時にコラムデコーダ22
が出力するコラム選択信号CLよりも先に活性化し、ラ
イト動作時にはコラム選択信号CLより後に活性化す
る。
プ25及びセルアレイ24の接続を示す回路図である。
セルアレイ24は、複数のワード線(本例ではワード線
WL1,WL2のみを表す)と複数のビット線対(本例
ではビット線対BL,/BLのみを表す)と、それらの
交点にそれぞれ接続されたメモリセル2を有している。
タに対して1本のデータバス線DBを備え、センスアン
プ25は、ビット線対BL,/BLに対応するセンスア
ンプ25a、1本のデータバス線DBに対応する1つの
コラムゲート71、及びビット線対BL,/BLに対応
する2つのトランスファゲート72,73を有してい
る。そして、データバス線DBは、ビット線対BL,/
BLの何れか一方(本例ではビット線BL)と、それに
対応するトランスファゲート72及びコラムゲート71
を介して接続されている。
2の間にはセンスアンプ25aの一方の入出力端子T1
が接続され、センスアンプ25aの他方の入出力端子T
2はトランスファゲート73に接続されている。コラム
ゲート71はNチャネルMOSトランジスタよりなり、
そのゲート端子にはコラム選択信号CLが供給される。
トランスファゲート72,73はNチャネルMOSトラ
ンジスタよりなり、そのゲート端子には制御信号BTが
供給される。
示すラッチ型センスアンプであり、第3制御信号SAC
T及びその反転信号/SACT(又は第3制御信号SA
CTに基づいて生成されたセンスアンプ駆動電源)によ
り活性化/非活性化する。本例では、センスアンプ25
aは、Hレベルの第3制御信号SACT及びその反転信
号/SACTにより活性化する。
11におけるリード動作及びライト動作を説明する。図
7は、リード動作時の波形図である。
ド(READ)が入力されると、それに基づいて第2制御信号
RACTによりワード線WL1が活性化され、それに接
続されたメモリセル2からデータがビット線BLに転送
される。そのデータは制御信号BTによりオンしたトラ
ンスファゲート72,73を介してセンスアンプ25a
に転送される。
ンスアンプ25aが活性化されデータの増幅が行われ
る。その増幅データは、第1制御信号CACTによりコ
ラム選択信号CLが立ち上がると、それに応答してオン
したコラムゲート71を介してデータバス線DBに転送
される。
ず、外部コマンドCommand としてライトコマンド(Writ
e) が入力されると、それに基づいて第2制御信号RA
CTによりワード線WL1が活性化され、それに接続さ
れたメモリセル2からデータがビット線BLに転送され
る。そのデータは制御信号BTによりオンしたトランス
ファゲート72,73を介してセンスアンプ25aに転
送される。
たライトデータに基づいて立ち上がり、第1制御信号C
ACTに基づいてコラム選択信号CLが立ち上がる。こ
の時、センスアンプ25aの両入出力端子T1,T2の
電位は、ビット線対BL,/BLのプリチャージレベル
に近く、データバス線DBの電位である高電位側データ
に比べて低い。従って、Hレベルのコラム選択信号CL
に基づいてコラムゲート71がオンし、ライトデータが
センスアンプ25aに転送される。
ンスアンプ25aが活性化され、ライトデータの増幅が
行われ、ビット線対BL,/BLの電位が所定の電位ま
で変化する。そして、活性化されたワード線WL1に接
続されたメモリセル2にビット線BLの電位に応じたデ
ータが記憶される。
アンプ25aの活性化をコラムゲート71の制御より遅
くすることで、図20の第二従来例のように反転ラッチ
8を設けなくても、データバスDBからセンスアンプ2
5aにライトデータが確実に転送される。
ば、以下の効果を奏する。 (1)制御回路27は、ライト動作時にコラムゲート7
1がオンされデータバス線DBからデータがビット線対
BL,/BLに接続されたセンスアンプ25aの一方の
入出力端子に印加された後、そのセンスアンプ25aを
活性化するようにした。活性化したセンスアンプ25a
は、データが供給される入出力端子T1に接続されたビ
ット線BLの電位をそのデータの電位まで増幅するとと
もに、反転ビット線/BLの電位をデータの反転電位ま
で増幅する。その結果、1ビットのデータを転送するデ
ータバス線DBが1本で済むため、ローカルデータバス
28の占有面積を小さくしてチップ面積を削減すること
ができる。
た第二実施形態を図9〜図14に従って説明する。尚、
説明の便宜上、第一実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。
図である。この制御回路81は、図1に示す第一実施形
態の制御回路27に換えて用いられる。即ち、FCRA
Mの各バンクは、制御回路81を有する。
御回路81には、内部コマンドとしてプリチャージ信号
PRE、アクティブ信号ACT、ライト信号WRTが図
1のコマンドデコーダ回路部13から入力され、それら
に基づいて各制御信号CACT,RACT,SACT,
GCを生成する。
ACT,SACT,GCを生成する信号生成回路31,
32,33,82を有する。第1〜第3信号生成回路3
1〜33は、第一実施形態のそれと同じであるため、構
成部材の符号及び説明を省略する。
ACT、ライト信号WRT、第3制御信号SACTに基
づいてトランスファゲートを制御する第4制御信号GC
を生成するゲート制御信号生成回路である。
延回路83,84、ノア回路85、インバータ回路8
6、ナンド回路87を有する。第1遅延回路83は、奇
数個(本例では3つ)のインバータ回路88〜90と、
複数(本例では2つ)の積分回路91,92を有し、各
積分回路91,92は抵抗Rと容量Cからなる。インバ
ータ回路88〜90は直列に接続され、各インバータ回
路88〜90の間には積分回路91,92が挿入接続さ
れている。第1インバータ回路88には第3制御信号S
ACTが入力され、第3インバータ回路90の出力端子
はナンド回路87に接続されている。従って、第1遅延
回路83は、第3制御信号SACTを反転するととも
に、インバータ回路88〜90及び積分回路91,92
により設定される遅延時間t5だけ遅延させた信号S4
をナンド回路87に出力する。
個)のインバータ回路93,94と、それの間に挿入接
続された1つの積分回路95を有し、積分回路95は抵
抗Rと容量Cからなる。第1インバータ回路93にはア
クティブ信号ACTが入力され、第2インバータ回路9
4の出力端子はノア回路85に接続されている。従っ
て、第2遅延回路84は、インバータ回路93,94及
び積分回路95により設定された遅延時間t6だけアク
ティブ信号ACTを遅延させた信号S5をノア回路85
に出力する。
分回路の数は、第3信号生成回路33の第1遅延回路4
6が有するそれよりも少ない。従って、第2遅延回路8
4は、信号S5を第2制御信号RACTよりも遅く、且
つ信号S1よりも早く変化させる。
力される。従って、ノア回路85は、ライト信号WRT
がLレベルの時には信号S5の反転信号を出力し、ライ
ト信号WRTがHレベルの時にはLレベルの信号S5を
出力する。
86を介してナンド回路87に入力される。従って、ナ
ンド回路87には、ノア回路85の出力信号を反転した
信号S6が入力される。ナンド回路87は、信号S4,
S5を否定論理積演算して生成した第4制御信号GCを
出力する。
2は、図10に示すように、ライト信号WRTがLレベ
ル、即ちリード動作の時にはアクティブ信号ACTの立
ち上がりから時間t6だけ遅れて制御信号GCを立ち下
げ、第3制御信号SACTの立ち上がりから遅延時間t
5だけ遅れて制御信号GCを立ち上げる。即ち、第4信
号生成回路82は、ロウデコーダ23が活性化した後、
センスアンプ25a及びコラムデコーダ22が活性化す
る間、制御信号GCをLレベルに保持する。
示すように、ライト信号WRTがHレベル、即ちライト
動作の時には第3制御信号SACTを遅延時間t5だけ
遅延した信号GCを出力する。即ち第4信号生成回路8
2は、ライト信号WRTが立ち上がってからセンスアン
プ25aが活性化するまでの間、制御信号GCをLレベ
ルに保持する。
に、ビット線対BL,/BLとセンスアンプ25aを接
離するトランスファゲート72,73のゲート端子に供
給される。トランスファゲート72,73は、Nチャネ
ルMOSトランジスタからなり、Lレベルの制御信号G
Cに応答してオフし、Hレベルの制御信号GCに応答し
てオンする。
13に示すように、リード動作においてはビット線対B
L,/BLにメモリセル2からのデータが転送された
後、センスアンプ25aを活性化させる前にトランスフ
ァゲート72,73をオフにする。その後、第4信号生
成回路82は、コラム選択信号CLた立ち上がってデー
タがデータバス線DBに転送された後にトランスファゲ
ート72,73をオンする。
ンプ25aの活性化時にそのセンスアンプ25aからビ
ット線対BL,/BLを切り離す、即ち、センスアンプ
25aの負荷を少なくする。これにより、センスアンプ
25aの出力端子における電位の変化が第一実施形態の
それに比べて早くなり、データ読み出しの高速化を図る
ことができる。
回路82は、図14に示すように、ワード線WL1の活
性化に先だってトランスファゲート72,73をオフに
する。これにより、ワード線WL1の活性化によりメモ
リセル2から読み出されたデータがセンスアンプ25a
に伝達されるのを防ぐとともに、ビット線対BL,/B
Lをセンスアンプ25aから切り離す。これにより、セ
ンスアンプ25aは、プリチャージレベルから出力端子
T1,T2の電位を変化させれば良く、更にビット線対
BL,/BLの負荷がないため、その変化が第一実施形
態のそれに比べて早くなる。このため、データバスDB
からセンスアンプ25aへのデータ転送速度を向上させ
ることができ、データ書き込みの高速化を図ることがで
きる。
ば、第一実施形態の効果に加えて以下の効果を奏する。 (1)制御回路81は、センスアンプ25aの活性化時
にトランスファゲート72,73をオフしてビット線対
BL,/BLをセンスアンプ25aから切り離すように
した。その結果、センスアンプ25aの負荷が少なくな
るため、データの増幅時間が短くなり、データの読み出
し及び書き込みの高速化を図ることができる。
てもよい。 ○上記各実施形態では、制御回路27,81を各バンク
B1〜Bnにそれぞれ設けたが、半導体記憶装置に対し
て1つの制御回路を設け、その制御回路にて各バンクB
1〜Bnのコラムデコーダ22、ロウデコーダ23及び
センスアンプ25を制御する構成としても良い。
81を、図15に示すダイレクトセンス方式等の他の方
式による半導体記憶装置101に応用しても良い。ダイ
レクトセンス方式に応用した場合、ライトデータバス線
WDBの数を減らし、チップ面積を減少させることがで
きる。
トライン(holded bit line) 方式で説明したが、図16
に示すオープンビットライン(open bit line) 方式の半
導体記憶装置102に応用しても良い。
ンプ25aを用いて説明したが、その他の形式のセンス
アンプ、例えば基準電圧を用いたCMOS差動増幅型方
式やカレントミラーセンスアンプ方式等の他の方式によ
る半導体記憶装置に応用しても良い。
て説明したが、SLDRAM,MDRAM,RDRA
M,SDRAM,FPDRAM等の他のDRAMに応用
しても良い。
ライト動作時にコラム選択手段がオンされデータバスか
らデータがビット線対に接続されたセンスアンプの一方
の入出力端子に印加された後、そのセンスアンプを活性
化するようにした。活性化したセンスアンプは、データ
が供給される入出力端子に接続されたビット線の電位を
そのデータの電位まで増幅するとともに、反転ビット線
の電位をデータの反転電位まで増幅する。その結果、1
ビットのデータを転送するデータバスが1本で済むた
め、ローカルデータバスの占有面積を小さくしてチップ
面積を削減することができる。
スアンプとビット線対の間に接続されたトランスファゲ
ートをオフしてビット線対をセンスアンプから切り離す
ようにした。その結果、センスアンプの負荷が少なくな
るため、データの増幅時間が短くなり、データの読み出
し及び書き込みの高速化を図ることができる。
図である。
る。
る。
ある。
ある。
ある。
である。
Claims (11)
- 【請求項1】 記憶素子が接続されたビット線対と、 入出力端子が前記ビット線対に接続されたセンスアンプ
と、 前記センスアンプの一方の入出力端子に接続されたコラ
ム選択手段と、 前記コラム選択手段に接続されたデータバスと、 次の動作がライト動作の時には前記センスアンプの活性
化に先立って前記コラム選択手段を動作させる制御部
と、を備えたことを特徴とする半導体記憶装置。 - 【請求項2】 前記制御部は、デバイスの活性化コマン
ド入力時に、その動作がライト動作またはリード動作の
何れであるかを検知することを特徴とする請求項1記載
の半導体記憶装置。 - 【請求項3】 前記制御部は、次の動作がリード動作の
時には前記コラム選択手段の動作に先立ってセンスアン
プを活性化させ、前記ビット線電位を前記センスアンプ
で増幅することを特徴とする請求項2記載の半導体記憶
装置。 - 【請求項4】 前記ビット線対はトランスファゲートを
介して前記センスアンプの入出力端子に接続され、 前記制御部は、前記センスアンプ活性化時に前記トラン
スファゲートをオフすることを特徴とする請求項1記載
の半導体記憶装置。 - 【請求項5】 前記制御部は、リード動作の場合には、
前記ビット線対に記憶素子からのデータが転送され、前
記センスアンプに前記ビット線対からデータが転送され
た後、前記トランスファゲートをオフさせて前記センス
アンプを活性化させ、ライト動作の場合には、前記ビッ
ト線対から前記センスアンプにデータが転送される前に
前記トランスファゲートをオフさせて前記センスアンプ
を活性化させることを特徴とする請求項4記載の半導体
記憶装置。 - 【請求項6】 データを読み出す又は書き込む記憶素子
が接続されたワード線を活性化するロウデコーダと、 前記コラム選択手段を制御する信号を生成するコラムデ
コーダと、 前記制御部は、前記ロウデコーダの活性/非活性を制御
する第1の制御信号と、前記コラムデコーダを制御する
第2の制御信号と、前記センスアンプを制御する第3の
制御信号とを前記活性化コマンドに応答して生成するこ
とを特徴とする請求項2又は4記載の半導体記憶装置。 - 【請求項7】 前記制御部は、更に前記トランスファゲ
ートを制御する第4の制御信号を前記活性化コマンドに
応答して生成することを特徴とする請求項6記載の半導
体記憶装置。 - 【請求項8】 記憶素子がビット線対を介してセンスア
ンプに接続され、該センスアンプの入出力端子の一方が
コラム選択手段を介してデータバスに接続された半導体
記憶装置の制御方法であって、 記憶素子へのライト動作を行う場合、コラム選択手段を
動作させてデータバスの電位をセンスアンプの入出力端
子に印加した後に該センスアンプを活性化することを特
徴とする半導体記憶装置の制御方法。 - 【請求項9】 次の動作がリード動作の時には前記コラ
ム選択手段の動作に先立って前記センスアンプを活性化
させ、前記記憶素子のデータが読み出されたビット線の
電位をセンスアンプで増幅することを特徴とする請求項
8記載の半導体記憶装置の制御方法。 - 【請求項10】 前記ビット線対はトランスファゲート
を介して前記センスアンプの入出力端子に接続され、 前記センスアンプ活性化時に前記トランスファゲートを
オフすることを特徴とする請求項8記載の半導体記憶装
置の制御方法。 - 【請求項11】 リード動作の場合には、前記ビット線
対に記憶素子からのデータが転送され、前記センスアン
プに前記ビット線対からデータが転送された後、前記ト
ランスファゲートをオフさせて前記センスアンプを活性
化させ、ライト動作の場合には、前記ビット線対から前
記センスアンプにデータが転送される前に前記トランス
ファゲートをオフさせて前記センスアンプを活性化させ
ることを特徴とする請求項10記載の半導体記憶装置の
制御方法。
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US9158667B2 (en) | 2013-03-04 | 2015-10-13 | Micron Technology, Inc. | Apparatuses and methods for performing logical operations using sensing circuitry |
US8915521B2 (en) * | 2013-03-15 | 2014-12-23 | Steering Solutions Ip Holding Corporation | Steering column telescoping bushing with roller springs |
US8964496B2 (en) | 2013-07-26 | 2015-02-24 | Micron Technology, Inc. | Apparatuses and methods for performing compare operations using sensing circuitry |
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US9153305B2 (en) | 2013-08-30 | 2015-10-06 | Micron Technology, Inc. | Independently addressable memory array address spaces |
US9019785B2 (en) | 2013-09-19 | 2015-04-28 | Micron Technology, Inc. | Data shifting via a number of isolation devices |
US9449675B2 (en) | 2013-10-31 | 2016-09-20 | Micron Technology, Inc. | Apparatuses and methods for identifying an extremum value stored in an array of memory cells |
US9430191B2 (en) | 2013-11-08 | 2016-08-30 | Micron Technology, Inc. | Division operations for memory |
US9934856B2 (en) | 2014-03-31 | 2018-04-03 | Micron Technology, Inc. | Apparatuses and methods for comparing data patterns in memory |
US9449674B2 (en) | 2014-06-05 | 2016-09-20 | Micron Technology, Inc. | Performing logical operations using sensing circuitry |
US10074407B2 (en) | 2014-06-05 | 2018-09-11 | Micron Technology, Inc. | Apparatuses and methods for performing invert operations using sensing circuitry |
US9711206B2 (en) | 2014-06-05 | 2017-07-18 | Micron Technology, Inc. | Performing logical operations using sensing circuitry |
US9910787B2 (en) | 2014-06-05 | 2018-03-06 | Micron Technology, Inc. | Virtual address table |
US9455020B2 (en) | 2014-06-05 | 2016-09-27 | Micron Technology, Inc. | Apparatuses and methods for performing an exclusive or operation using sensing circuitry |
US9496023B2 (en) | 2014-06-05 | 2016-11-15 | Micron Technology, Inc. | Comparison operations on logical representations of values in memory |
US9779019B2 (en) | 2014-06-05 | 2017-10-03 | Micron Technology, Inc. | Data storage layout |
US9830999B2 (en) | 2014-06-05 | 2017-11-28 | Micron Technology, Inc. | Comparison operations in memory |
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US9711207B2 (en) | 2014-06-05 | 2017-07-18 | Micron Technology, Inc. | Performing logical operations using sensing circuitry |
US9740607B2 (en) | 2014-09-03 | 2017-08-22 | Micron Technology, Inc. | Swap operations in memory |
US9847110B2 (en) | 2014-09-03 | 2017-12-19 | Micron Technology, Inc. | Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector |
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US9940026B2 (en) | 2014-10-03 | 2018-04-10 | Micron Technology, Inc. | Multidimensional contiguous memory allocation |
US9836218B2 (en) | 2014-10-03 | 2017-12-05 | Micron Technology, Inc. | Computing reduction and prefix sum operations in memory |
US10163467B2 (en) | 2014-10-16 | 2018-12-25 | Micron Technology, Inc. | Multiple endianness compatibility |
US10147480B2 (en) | 2014-10-24 | 2018-12-04 | Micron Technology, Inc. | Sort operation in memory |
US9779784B2 (en) | 2014-10-29 | 2017-10-03 | Micron Technology, Inc. | Apparatuses and methods for performing logical operations using sensing circuitry |
US9747960B2 (en) | 2014-12-01 | 2017-08-29 | Micron Technology, Inc. | Apparatuses and methods for converting a mask to an index |
US10073635B2 (en) | 2014-12-01 | 2018-09-11 | Micron Technology, Inc. | Multiple endianness compatibility |
US10032493B2 (en) | 2015-01-07 | 2018-07-24 | Micron Technology, Inc. | Longest element length determination in memory |
US10061590B2 (en) | 2015-01-07 | 2018-08-28 | Micron Technology, Inc. | Generating and executing a control flow |
US9583163B2 (en) | 2015-02-03 | 2017-02-28 | Micron Technology, Inc. | Loop structure for operations in memory |
CN107408405B (zh) | 2015-02-06 | 2021-03-05 | 美光科技公司 | 用于并行写入到多个存储器装置位置的设备及方法 |
WO2016126472A1 (en) | 2015-02-06 | 2016-08-11 | Micron Technology, Inc. | Apparatuses and methods for scatter and gather |
CN107408404B (zh) | 2015-02-06 | 2021-02-12 | 美光科技公司 | 用于存储器装置的设备及方法以作为程序指令的存储 |
US10522212B2 (en) | 2015-03-10 | 2019-12-31 | Micron Technology, Inc. | Apparatuses and methods for shift decisions |
US9898253B2 (en) | 2015-03-11 | 2018-02-20 | Micron Technology, Inc. | Division operations on variable length elements in memory |
US9741399B2 (en) | 2015-03-11 | 2017-08-22 | Micron Technology, Inc. | Data shift by elements of a vector in memory |
WO2016144726A1 (en) | 2015-03-12 | 2016-09-15 | Micron Technology, Inc. | Apparatuses and methods for data movement |
US10146537B2 (en) | 2015-03-13 | 2018-12-04 | Micron Technology, Inc. | Vector population count determination in memory |
US10049054B2 (en) | 2015-04-01 | 2018-08-14 | Micron Technology, Inc. | Virtual register file |
US10140104B2 (en) | 2015-04-14 | 2018-11-27 | Micron Technology, Inc. | Target architecture determination |
US9959923B2 (en) | 2015-04-16 | 2018-05-01 | Micron Technology, Inc. | Apparatuses and methods to reverse data stored in memory |
US10073786B2 (en) | 2015-05-28 | 2018-09-11 | Micron Technology, Inc. | Apparatuses and methods for compute enabled cache |
US9704541B2 (en) | 2015-06-12 | 2017-07-11 | Micron Technology, Inc. | Simulating access lines |
US9921777B2 (en) | 2015-06-22 | 2018-03-20 | Micron Technology, Inc. | Apparatuses and methods for data transfer from sensing circuitry to a controller |
US9996479B2 (en) | 2015-08-17 | 2018-06-12 | Micron Technology, Inc. | Encryption of executables in computational memory |
US9905276B2 (en) | 2015-12-21 | 2018-02-27 | Micron Technology, Inc. | Control of sensing components in association with performing operations |
US9952925B2 (en) | 2016-01-06 | 2018-04-24 | Micron Technology, Inc. | Error code calculation on sensing circuitry |
US10048888B2 (en) | 2016-02-10 | 2018-08-14 | Micron Technology, Inc. | Apparatuses and methods for partitioned parallel data movement |
US9892767B2 (en) | 2016-02-12 | 2018-02-13 | Micron Technology, Inc. | Data gathering in memory |
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US9899070B2 (en) | 2016-02-19 | 2018-02-20 | Micron Technology, Inc. | Modified decode for corner turn |
US10956439B2 (en) | 2016-02-19 | 2021-03-23 | Micron Technology, Inc. | Data transfer with a bit vector operation device |
US9697876B1 (en) | 2016-03-01 | 2017-07-04 | Micron Technology, Inc. | Vertical bit vector shift in memory |
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US10388393B2 (en) | 2016-03-22 | 2019-08-20 | Micron Technology, Inc. | Apparatus and methods for debugging on a host and memory device |
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US10977033B2 (en) | 2016-03-25 | 2021-04-13 | Micron Technology, Inc. | Mask patterns generated in memory from seed vectors |
US10474581B2 (en) | 2016-03-25 | 2019-11-12 | Micron Technology, Inc. | Apparatuses and methods for cache operations |
US10430244B2 (en) | 2016-03-28 | 2019-10-01 | Micron Technology, Inc. | Apparatuses and methods to determine timing of operations |
US10074416B2 (en) | 2016-03-28 | 2018-09-11 | Micron Technology, Inc. | Apparatuses and methods for data movement |
US10453502B2 (en) | 2016-04-04 | 2019-10-22 | Micron Technology, Inc. | Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions |
US10607665B2 (en) | 2016-04-07 | 2020-03-31 | Micron Technology, Inc. | Span mask generation |
US9818459B2 (en) | 2016-04-19 | 2017-11-14 | Micron Technology, Inc. | Invert operations using sensing circuitry |
US9659605B1 (en) | 2016-04-20 | 2017-05-23 | Micron Technology, Inc. | Apparatuses and methods for performing corner turn operations using sensing circuitry |
US10153008B2 (en) | 2016-04-20 | 2018-12-11 | Micron Technology, Inc. | Apparatuses and methods for performing corner turn operations using sensing circuitry |
US10042608B2 (en) | 2016-05-11 | 2018-08-07 | Micron Technology, Inc. | Signed division in memory |
US9659610B1 (en) | 2016-05-18 | 2017-05-23 | Micron Technology, Inc. | Apparatuses and methods for shifting data |
US10049707B2 (en) | 2016-06-03 | 2018-08-14 | Micron Technology, Inc. | Shifting data |
US10387046B2 (en) | 2016-06-22 | 2019-08-20 | Micron Technology, Inc. | Bank to bank data transfer |
US10037785B2 (en) | 2016-07-08 | 2018-07-31 | Micron Technology, Inc. | Scan chain operation in sensing circuitry |
US10388360B2 (en) | 2016-07-19 | 2019-08-20 | Micron Technology, Inc. | Utilization of data stored in an edge section of an array |
US10387299B2 (en) | 2016-07-20 | 2019-08-20 | Micron Technology, Inc. | Apparatuses and methods for transferring data |
US10733089B2 (en) | 2016-07-20 | 2020-08-04 | Micron Technology, Inc. | Apparatuses and methods for write address tracking |
US9972367B2 (en) | 2016-07-21 | 2018-05-15 | Micron Technology, Inc. | Shifting data in sensing circuitry |
US9767864B1 (en) | 2016-07-21 | 2017-09-19 | Micron Technology, Inc. | Apparatuses and methods for storing a data value in a sensing circuitry element |
US10303632B2 (en) | 2016-07-26 | 2019-05-28 | Micron Technology, Inc. | Accessing status information |
US10468087B2 (en) | 2016-07-28 | 2019-11-05 | Micron Technology, Inc. | Apparatuses and methods for operations in a self-refresh state |
US9990181B2 (en) | 2016-08-03 | 2018-06-05 | Micron Technology, Inc. | Apparatuses and methods for random number generation |
US11029951B2 (en) | 2016-08-15 | 2021-06-08 | Micron Technology, Inc. | Smallest or largest value element determination |
US10606587B2 (en) | 2016-08-24 | 2020-03-31 | Micron Technology, Inc. | Apparatus and methods related to microcode instructions indicating instruction types |
US10466928B2 (en) | 2016-09-15 | 2019-11-05 | Micron Technology, Inc. | Updating a register in memory |
US10387058B2 (en) | 2016-09-29 | 2019-08-20 | Micron Technology, Inc. | Apparatuses and methods to change data category values |
US10014034B2 (en) | 2016-10-06 | 2018-07-03 | Micron Technology, Inc. | Shifting data in sensing circuitry |
US10529409B2 (en) | 2016-10-13 | 2020-01-07 | Micron Technology, Inc. | Apparatuses and methods to perform logical operations using sensing circuitry |
US9805772B1 (en) | 2016-10-20 | 2017-10-31 | Micron Technology, Inc. | Apparatuses and methods to selectively perform logical operations |
US10373666B2 (en) | 2016-11-08 | 2019-08-06 | Micron Technology, Inc. | Apparatuses and methods for compute components formed over an array of memory cells |
US10423353B2 (en) | 2016-11-11 | 2019-09-24 | Micron Technology, Inc. | Apparatuses and methods for memory alignment |
US9761300B1 (en) | 2016-11-22 | 2017-09-12 | Micron Technology, Inc. | Data shift apparatuses and methods |
US10402340B2 (en) | 2017-02-21 | 2019-09-03 | Micron Technology, Inc. | Memory array page table walk |
US10268389B2 (en) | 2017-02-22 | 2019-04-23 | Micron Technology, Inc. | Apparatuses and methods for in-memory operations |
US10403352B2 (en) | 2017-02-22 | 2019-09-03 | Micron Technology, Inc. | Apparatuses and methods for compute in data path |
US10838899B2 (en) | 2017-03-21 | 2020-11-17 | Micron Technology, Inc. | Apparatuses and methods for in-memory data switching networks |
US10185674B2 (en) | 2017-03-22 | 2019-01-22 | Micron Technology, Inc. | Apparatus and methods for in data path compute operations |
US11222260B2 (en) | 2017-03-22 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for operating neural networks |
US10049721B1 (en) | 2017-03-27 | 2018-08-14 | Micron Technology, Inc. | Apparatuses and methods for in-memory operations |
US10147467B2 (en) | 2017-04-17 | 2018-12-04 | Micron Technology, Inc. | Element value comparison in memory |
US10043570B1 (en) | 2017-04-17 | 2018-08-07 | Micron Technology, Inc. | Signed element compare in memory |
US9997212B1 (en) | 2017-04-24 | 2018-06-12 | Micron Technology, Inc. | Accessing data in memory |
US10942843B2 (en) | 2017-04-25 | 2021-03-09 | Micron Technology, Inc. | Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes |
US10236038B2 (en) | 2017-05-15 | 2019-03-19 | Micron Technology, Inc. | Bank to bank data transfer |
US10068664B1 (en) | 2017-05-19 | 2018-09-04 | Micron Technology, Inc. | Column repair in memory |
US10013197B1 (en) | 2017-06-01 | 2018-07-03 | Micron Technology, Inc. | Shift skip |
US10152271B1 (en) | 2017-06-07 | 2018-12-11 | Micron Technology, Inc. | Data replication |
US10262701B2 (en) | 2017-06-07 | 2019-04-16 | Micron Technology, Inc. | Data transfer between subarrays in memory |
US10318168B2 (en) | 2017-06-19 | 2019-06-11 | Micron Technology, Inc. | Apparatuses and methods for simultaneous in data path compute operations |
US10162005B1 (en) | 2017-08-09 | 2018-12-25 | Micron Technology, Inc. | Scan chain operations |
US10534553B2 (en) | 2017-08-30 | 2020-01-14 | Micron Technology, Inc. | Memory array accessibility |
US10346092B2 (en) | 2017-08-31 | 2019-07-09 | Micron Technology, Inc. | Apparatuses and methods for in-memory operations using timing circuitry |
US10416927B2 (en) | 2017-08-31 | 2019-09-17 | Micron Technology, Inc. | Processing in memory |
US10741239B2 (en) | 2017-08-31 | 2020-08-11 | Micron Technology, Inc. | Processing in memory device including a row address strobe manager |
US10409739B2 (en) | 2017-10-24 | 2019-09-10 | Micron Technology, Inc. | Command selection policy |
US10522210B2 (en) | 2017-12-14 | 2019-12-31 | Micron Technology, Inc. | Apparatuses and methods for subarray addressing |
US10332586B1 (en) | 2017-12-19 | 2019-06-25 | Micron Technology, Inc. | Apparatuses and methods for subrow addressing |
US10614875B2 (en) | 2018-01-30 | 2020-04-07 | Micron Technology, Inc. | Logical operations using memory cells |
US10437557B2 (en) | 2018-01-31 | 2019-10-08 | Micron Technology, Inc. | Determination of a match between data values stored by several arrays |
US11194477B2 (en) | 2018-01-31 | 2021-12-07 | Micron Technology, Inc. | Determination of a match between data values stored by three or more arrays |
US10725696B2 (en) | 2018-04-12 | 2020-07-28 | Micron Technology, Inc. | Command selection policy with read priority |
US10440341B1 (en) | 2018-06-07 | 2019-10-08 | Micron Technology, Inc. | Image processor formed in an array of memory cells |
US11175915B2 (en) | 2018-10-10 | 2021-11-16 | Micron Technology, Inc. | Vector registers implemented in memory |
US10769071B2 (en) | 2018-10-10 | 2020-09-08 | Micron Technology, Inc. | Coherent memory access |
US10483978B1 (en) | 2018-10-16 | 2019-11-19 | Micron Technology, Inc. | Memory device processing |
US11184446B2 (en) | 2018-12-05 | 2021-11-23 | Micron Technology, Inc. | Methods and apparatus for incentivizing participation in fog networks |
US10867655B1 (en) | 2019-07-08 | 2020-12-15 | Micron Technology, Inc. | Methods and apparatus for dynamically adjusting performance of partitioned memory |
US11360768B2 (en) | 2019-08-14 | 2022-06-14 | Micron Technolgy, Inc. | Bit string operations in memory |
US11449577B2 (en) | 2019-11-20 | 2022-09-20 | Micron Technology, Inc. | Methods and apparatus for performing video processing matrix operations within a memory array |
US11853385B2 (en) | 2019-12-05 | 2023-12-26 | Micron Technology, Inc. | Methods and apparatus for performing diversity matrix operations within a memory array |
US11227641B1 (en) | 2020-07-21 | 2022-01-18 | Micron Technology, Inc. | Arithmetic operations in memory |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04132073A (ja) * | 1990-09-20 | 1992-05-06 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
JPH06162765A (ja) * | 1992-11-25 | 1994-06-10 | Hitachi Ltd | 半導体記憶装置 |
JPH0887879A (ja) * | 1994-09-14 | 1996-04-02 | Hitachi Ltd | 半導体記憶装置 |
JPH10125067A (ja) * | 1996-10-21 | 1998-05-15 | Hitachi Ltd | ダイナミック型ramと情報処理システム |
WO1998056004A1 (fr) * | 1997-06-03 | 1998-12-10 | Fujitsu Limited | Memoire a semi-conducteurs |
JP2001101863A (ja) * | 1999-09-27 | 2001-04-13 | Fujitsu Ltd | 半導体集積回路およびその制御方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02226581A (ja) | 1989-02-25 | 1990-09-10 | Sony Corp | ダイナミックメモリ |
JP3305449B2 (ja) * | 1993-09-17 | 2002-07-22 | 富士通株式会社 | 半導体記憶装置 |
JPH07244986A (ja) | 1994-02-28 | 1995-09-19 | Sony Corp | 半導体記憶装置 |
KR0164359B1 (ko) | 1995-09-06 | 1999-02-18 | 김광호 | 싸이클시간을 감소시키기 위한 반도체 메모리 장치 |
JP3893167B2 (ja) * | 1996-04-26 | 2007-03-14 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
KR100245276B1 (ko) * | 1997-03-15 | 2000-02-15 | 윤종용 | 버스트 모드 성능을 갖는 랜덤 억세스 메모리 장치 및 그의 동작 방법 |
KR100294450B1 (ko) * | 1998-09-24 | 2001-09-17 | 윤종용 | 반도체메모리장치의어레이내부전원전압발생회로 |
-
2000
- 2000-01-18 JP JP2000009249A patent/JP4627103B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-17 US US09/760,709 patent/US6542417B2/en not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04132073A (ja) * | 1990-09-20 | 1992-05-06 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
JPH06162765A (ja) * | 1992-11-25 | 1994-06-10 | Hitachi Ltd | 半導体記憶装置 |
JPH0887879A (ja) * | 1994-09-14 | 1996-04-02 | Hitachi Ltd | 半導体記憶装置 |
JPH10125067A (ja) * | 1996-10-21 | 1998-05-15 | Hitachi Ltd | ダイナミック型ramと情報処理システム |
WO1998056004A1 (fr) * | 1997-06-03 | 1998-12-10 | Fujitsu Limited | Memoire a semi-conducteurs |
JP2001101863A (ja) * | 1999-09-27 | 2001-04-13 | Fujitsu Ltd | 半導体集積回路およびその制御方法 |
Also Published As
Publication number | Publication date |
---|---|
US6542417B2 (en) | 2003-04-01 |
US20010008492A1 (en) | 2001-07-19 |
JP4627103B2 (ja) | 2011-02-09 |
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