JPH11317074A - ワード線制御回路 - Google Patents
ワード線制御回路Info
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- JPH11317074A JPH11317074A JP10120525A JP12052598A JPH11317074A JP H11317074 A JPH11317074 A JP H11317074A JP 10120525 A JP10120525 A JP 10120525A JP 12052598 A JP12052598 A JP 12052598A JP H11317074 A JPH11317074 A JP H11317074A
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- JP
- Japan
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- word
- sub
- bank
- latch circuit
- circuit
- Prior art date
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- Pending
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- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47C—CHAIRS; SOFAS; BEDS
- A47C7/00—Parts, details, or accessories of chairs or stools
- A47C7/36—Support for the head or the back
- A47C7/40—Support for the head or the back for the back
- A47C7/44—Support for the head or the back for the back with elastically-mounted back-rest or backrest-seat unit in the base frame
- A47C7/443—Support for the head or the back for the back with elastically-mounted back-rest or backrest-seat unit in the base frame with coil springs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47C—CHAIRS; SOFAS; BEDS
- A47C7/00—Parts, details, or accessories of chairs or stools
- A47C7/36—Support for the head or the back
- A47C7/40—Support for the head or the back for the back
- A47C7/44—Support for the head or the back for the back with elastically-mounted back-rest or backrest-seat unit in the base frame
- A47C7/448—Support for the head or the back for the back with elastically-mounted back-rest or backrest-seat unit in the base frame with resilient blocks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Abstract
(57)【要約】
【課題】 サブワード方式の回路構成において、サブワ
ード部にラッチを設け、メインワードはバンク間で共用
する回路構成を提案することを課題とする。 【解決手段】 サブワード方式のワード線制御回路にお
いて、前記サブワードはサブアレープレート単位でバン
クとなっており、メインワードをラッチするラッチ回路
をサブワードドライバ部に設け、選択されたバンクをラ
ッチ回路でラッチして、前記メインワードのデータを取
り込むことを特徴とする。また、サブワード方式のワー
ド線制御回路において、前記サブワードはサブアレープ
レート単位でバンクとなっており、バンク選択信号の立
上りと共にメインワード線の立ち上げに従うドライバＭ
ＯＳのゲートキャパシタをダイナミックラッチ回路の保
持手段としたラッチ回路をサブワードドライバ部に設
け、選択されたバンクを前記ラッチ回路でラッチして、
前記メインワードのデータを取り込むことを特徴とす
る。
ード部にラッチを設け、メインワードはバンク間で共用
する回路構成を提案することを課題とする。 【解決手段】 サブワード方式のワード線制御回路にお
いて、前記サブワードはサブアレープレート単位でバン
クとなっており、メインワードをラッチするラッチ回路
をサブワードドライバ部に設け、選択されたバンクをラ
ッチ回路でラッチして、前記メインワードのデータを取
り込むことを特徴とする。また、サブワード方式のワー
ド線制御回路において、前記サブワードはサブアレープ
レート単位でバンクとなっており、バンク選択信号の立
上りと共にメインワード線の立ち上げに従うドライバＭ
ＯＳのゲートキャパシタをダイナミックラッチ回路の保
持手段としたラッチ回路をサブワードドライバ部に設
け、選択されたバンクを前記ラッチ回路でラッチして、
前記メインワードのデータを取り込むことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ワード線制御回路
に関し、ＤＲＡＭやＳＤＲＡＭ等のマルチバンクＤＲＡ
Ｍにおけるワード線制御回路に関する。
に関し、ＤＲＡＭやＳＤＲＡＭ等のマルチバンクＤＲＡ
Ｍにおけるワード線制御回路に関する。
【０００２】
【従来の技術】近年、バンク構成をもつメモリが開発さ
れている。バンク数を増やした場合の問題点として各バ
ンクで独立してワードを制御できるように、従来はＲｏ
ｗデコーダ部を分離してきた。
れている。バンク数を増やした場合の問題点として各バ
ンクで独立してワードを制御できるように、従来はＲｏ
ｗデコーダ部を分離してきた。
【０００３】図５に、特開平９−２３１７５５号公報に
記載の２つのバンクを用いて各バンクでワードを制御す
るシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭと称す
る）の概略ブロック図を示す。図５に示されたＳＤＲＡ
Ｍは、特に制限されていないが、公知の半導体集積回路
の製造技術によって単結晶シリコンのような１つの半導
体基板上に形成されている。
記載の２つのバンクを用いて各バンクでワードを制御す
るシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭと称す
る）の概略ブロック図を示す。図５に示されたＳＤＲＡ
Ｍは、特に制限されていないが、公知の半導体集積回路
の製造技術によって単結晶シリコンのような１つの半導
体基板上に形成されている。
【０００４】このＳＤＲＡＭは、メモリバンク０（Bank
0）を構成するメモリアレイ２００Ａと、メモリバンク
１（Bank 1）を構成するメモリアレイ２００Ｂを備え
る。各メモリアレイ２００Ａ，２００Ｂは、マトリクス
配置されたダイナミック型メモリセルを備え、同一列無
に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセ
ルのデータ入出力端子は相補データ線（図示せず）に結
合される。
0）を構成するメモリアレイ２００Ａと、メモリバンク
１（Bank 1）を構成するメモリアレイ２００Ｂを備え
る。各メモリアレイ２００Ａ，２００Ｂは、マトリクス
配置されたダイナミック型メモリセルを備え、同一列無
に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセ
ルのデータ入出力端子は相補データ線（図示せず）に結
合される。
【０００５】メモリアレイ２００Ａの図示しないワード
線は、ロウデコーダ（Row Decorder）及びマット制御回
路（Mat Control）２０１Ａによるロウアドレス信号の
デコード結果、及びロウ系タイミング信号に従って１本
が選択レベルに駆動される。メモリアレイ２００Ａの図
示しない相補データ線はセンスアンプ及びカラム選択回
路（Sence Amplifier & I/O Bus）２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
てそれぞれの相補データ線に現れる微小電位差を検出し
て増幅する増幅回路である。それにおけるカラムスイッ
チ回路は、相補データ線を各別に選択して相補共通デー
タ線（I/O Bus）に導通させるためのスイッチ回路であ
る。カラムスイッチ回路はカラムデコーダ（Column Dec
order）２０３Ａによるカラムアドレス信号のデコード
結果に従って選択動作する。
線は、ロウデコーダ（Row Decorder）及びマット制御回
路（Mat Control）２０１Ａによるロウアドレス信号の
デコード結果、及びロウ系タイミング信号に従って１本
が選択レベルに駆動される。メモリアレイ２００Ａの図
示しない相補データ線はセンスアンプ及びカラム選択回
路（Sence Amplifier & I/O Bus）２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
てそれぞれの相補データ線に現れる微小電位差を検出し
て増幅する増幅回路である。それにおけるカラムスイッ
チ回路は、相補データ線を各別に選択して相補共通デー
タ線（I/O Bus）に導通させるためのスイッチ回路であ
る。カラムスイッチ回路はカラムデコーダ（Column Dec
order）２０３Ａによるカラムアドレス信号のデコード
結果に従って選択動作する。
【０００６】メモリアレイ２００Ｂ側においても上記メ
モリアレイ２００Ａ側と同様にロウデコーダ（Row Deco
rder）及びマット制御回路（Mat Control）２０１Ｂ，
センスアンプ及びカラム選択回路２０２Ｂ及びカラムデ
コーダ２０３Ｂが設けられる。上記メモリバンク２００
Ａと２００Ｂの相補共通データ線２０４は、入力バッフ
ァ（Input Buffer）２１０の出力端子及び出力バッファ
２１１の入力端子に接続される。入力バッファ２１０の
入力端子及び出力バッファ２１１の出力端子は８ビット
のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続される。
モリアレイ２００Ａ側と同様にロウデコーダ（Row Deco
rder）及びマット制御回路（Mat Control）２０１Ｂ，
センスアンプ及びカラム選択回路２０２Ｂ及びカラムデ
コーダ２０３Ｂが設けられる。上記メモリバンク２００
Ａと２００Ｂの相補共通データ線２０４は、入力バッフ
ァ（Input Buffer）２１０の出力端子及び出力バッファ
２１１の入力端子に接続される。入力バッファ２１０の
入力端子及び出力バッファ２１１の出力端子は８ビット
のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続される。
【０００７】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ２０５とロウアドレスバッファ２０６に
アドレスマルチプレクス形式で取り込まれる。供給され
たアドレス信号はそれぞれのバッファ２０５と２０６が
保持する。ただし、ロウアドレスバッファ２０６は、従
来のように１つのメモリサイクル期間ラッチするものと
は異なり、クロック信号ＣＬＫの１周期だけ保持する。
これに対してカラムアドレスバッファ２０５は、従来の
ように１つのメモリサイクル期間だけ取り込まれたロウ
アドレス信号を保持する。
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ２０５とロウアドレスバッファ２０６に
アドレスマルチプレクス形式で取り込まれる。供給され
たアドレス信号はそれぞれのバッファ２０５と２０６が
保持する。ただし、ロウアドレスバッファ２０６は、従
来のように１つのメモリサイクル期間ラッチするものと
は異なり、クロック信号ＣＬＫの１周期だけ保持する。
これに対してカラムアドレスバッファ２０５は、従来の
ように１つのメモリサイクル期間だけ取り込まれたロウ
アドレス信号を保持する。
【０００８】上記ロウアドレスバッファ２０６はリフレ
ッシュ動作モードにおいては、リフレッシュカウンタ２
０８から出力されるリフレッシュアドレス信号をロウア
ドレス信号として取り込む。カラムアドレスバッファ２
０５の出力はカラムアドレスカウンタ２０７のプリセッ
トデータとして供給され、カラムアドレスカウンタ２０
７はカラムアドレスデコーダ２０３Ａ，２０３Ｂに向け
て出力する。コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号／Ｃ
Ｓ，カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ，
ライトイネーブル信号／ＷＥ，データ入出力マスクコン
トロール信号ＤＱＭなどの外部制御信号と、アドレス入
力端子Ａ１１からの制御データとが供給され、それらの
信号のレベルの変化やタイミングなどに基づいてＳＤＲ
ＡＭの動作モード及び上記回路ブロックの動作を制御す
るための例示的に示されている内部タイミング信号ＸＤ
ＧＬ０，１，ＸＤＰ０，１等を形成するので、そのため
のコントロールロジックとモードレジスタを備える。ク
ロック信号ＣＬＫは、ＳＤＲＡＭのマスタクロックとさ
れ、その他の外部入力信号は当該内部クロック信号の立
ち上がりエッジに同期して有意とされ、チップセレクト
信号／ＣＳはそのローレベルによってコマンド入力サイ
クルの開始を指示する。
ッシュ動作モードにおいては、リフレッシュカウンタ２
０８から出力されるリフレッシュアドレス信号をロウア
ドレス信号として取り込む。カラムアドレスバッファ２
０５の出力はカラムアドレスカウンタ２０７のプリセッ
トデータとして供給され、カラムアドレスカウンタ２０
７はカラムアドレスデコーダ２０３Ａ，２０３Ｂに向け
て出力する。コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号／Ｃ
Ｓ，カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ，
ライトイネーブル信号／ＷＥ，データ入出力マスクコン
トロール信号ＤＱＭなどの外部制御信号と、アドレス入
力端子Ａ１１からの制御データとが供給され、それらの
信号のレベルの変化やタイミングなどに基づいてＳＤＲ
ＡＭの動作モード及び上記回路ブロックの動作を制御す
るための例示的に示されている内部タイミング信号ＸＤ
ＧＬ０，１，ＸＤＰ０，１等を形成するので、そのため
のコントロールロジックとモードレジスタを備える。ク
ロック信号ＣＬＫは、ＳＤＲＡＭのマスタクロックとさ
れ、その他の外部入力信号は当該内部クロック信号の立
ち上がりエッジに同期して有意とされ、チップセレクト
信号／ＣＳはそのローレベルによってコマンド入力サイ
クルの開始を指示する。
【０００９】このように、上記従来例では、バンク毎に
ロウデコーダ及びカラムデコーダを備えて、個別にリー
ド、ライト、消去を行っていた。
ロウデコーダ及びカラムデコーダを備えて、個別にリー
ド、ライト、消去を行っていた。
【００１０】また、図６に従来例のサブアレープレート
を有するマルチバンク構成のＤＲＡＭについて説明す
る。メモリセルに接続されたメインワード線ＭＷＬは、
行方向に複数のサブワード線ＳＷＬ００，ＳＷＬ１
０，．．に分割され、例えば８行のワード線が１組の相
補のメインワード線ＭＷＬによって制御される階層構成
となっている。従って、８行に対して行デコーダとメイ
ンワードドライバの１組が配置される。また、行方向に
分割されたサブワード線対応に共通ワード線ＲＸ００〜
ＲＸ０３等のドライバが配置され、その出力である４本
の共通ワード線のいずれかが、アドレス信号によって、
選択的に駆動される。メインワード線対と共通ワード線
の両方が選択されて、その交点のサブワードドライバを
通してサブワード線にワード電圧が印加される。
を有するマルチバンク構成のＤＲＡＭについて説明す
る。メモリセルに接続されたメインワード線ＭＷＬは、
行方向に複数のサブワード線ＳＷＬ００，ＳＷＬ１
０，．．に分割され、例えば８行のワード線が１組の相
補のメインワード線ＭＷＬによって制御される階層構成
となっている。従って、８行に対して行デコーダとメイ
ンワードドライバの１組が配置される。また、行方向に
分割されたサブワード線対応に共通ワード線ＲＸ００〜
ＲＸ０３等のドライバが配置され、その出力である４本
の共通ワード線のいずれかが、アドレス信号によって、
選択的に駆動される。メインワード線対と共通ワード線
の両方が選択されて、その交点のサブワードドライバを
通してサブワード線にワード電圧が印加される。
【００１１】図７のタイムチャートを基に説明する。各
タイムチャートのＶＤＨはＧＮＤに対する電源電圧であ
る。電源電圧ＶＤＨがサブドライバーＳＤ００に供給さ
れてサブアレープレートを活性化する。まず、メインワ
ードＭＷＬが立ち上がり、次にＲＸ００が上がると、サ
ブアレーＳＷＬ００が選択されて、ＶＤＨまで上がる。
メインワードＭＷＬが落ちる前にＲＸ００を立ち下げ
る。ＳＷＬ００も立ち下げて、サブアレープレートＳＷ
Ｌ００は選択状態を保持できない。つぎに、サブアレー
プレート１側（バンク１側）でも、メインワードＭＷＬ
が立ち上がり、ＲＸ１０が立ち上がり、さらにサブアレ
ーＳＷＬ１０も立ち上がる。こうして同様なタイミング
で、ＳＷＬ１０が選択状態となり、不図示のメインメモ
リの書き込み、読み出し、消去がなされる。ＳＷＬ１０
が選択されている間、ＳＷＬ００は、ＲＸ００がＬｏｗ
レベルのため、前の状態は保持されない。次に、他のメ
インワードＭＷＬが選択され、そのメインワードＭＷＬ
で選択されるサブワードが、選択時のＳＷＬ００と同様
にメインワードと同期して制御されている。
タイムチャートのＶＤＨはＧＮＤに対する電源電圧であ
る。電源電圧ＶＤＨがサブドライバーＳＤ００に供給さ
れてサブアレープレートを活性化する。まず、メインワ
ードＭＷＬが立ち上がり、次にＲＸ００が上がると、サ
ブアレーＳＷＬ００が選択されて、ＶＤＨまで上がる。
メインワードＭＷＬが落ちる前にＲＸ００を立ち下げ
る。ＳＷＬ００も立ち下げて、サブアレープレートＳＷ
Ｌ００は選択状態を保持できない。つぎに、サブアレー
プレート１側（バンク１側）でも、メインワードＭＷＬ
が立ち上がり、ＲＸ１０が立ち上がり、さらにサブアレ
ーＳＷＬ１０も立ち上がる。こうして同様なタイミング
で、ＳＷＬ１０が選択状態となり、不図示のメインメモ
リの書き込み、読み出し、消去がなされる。ＳＷＬ１０
が選択されている間、ＳＷＬ００は、ＲＸ００がＬｏｗ
レベルのため、前の状態は保持されない。次に、他のメ
インワードＭＷＬが選択され、そのメインワードＭＷＬ
で選択されるサブワードが、選択時のＳＷＬ００と同様
にメインワードと同期して制御されている。
【００１２】このように、バンク毎にサブアレープレー
トを選択するために、個別にＳＤ００を制御する回路が
必要であり、バンク毎にそのデコーダが必要である。な
お、サブワード構成については、倍風館発行，アドバン
ストエレクトロニクスＩ−９「超ＬＳＩメモリ」ページ
１６０に、従来例として同様な回路が示してある。
トを選択するために、個別にＳＤ００を制御する回路が
必要であり、バンク毎にそのデコーダが必要である。な
お、サブワード構成については、倍風館発行，アドバン
ストエレクトロニクスＩ−９「超ＬＳＩメモリ」ページ
１６０に、従来例として同様な回路が示してある。
【００１３】
【発明が解決しようとする課題】しかしながら、バンク
毎にＲｏｗデコーダを独立して持つことは、回路的量と
回路面積を増やしてしまう。
毎にＲｏｗデコーダを独立して持つことは、回路的量と
回路面積を増やしてしまう。
【００１４】また、図６によれば、メインワードＭＷ
Ｌ、ＭＷＬＢ（ＭＷＬの反転符号を意味する。）がサブ
プレートで共通なため、個々のサブアレープレートのサ
ブワードを独立して制御はできない。つまり、独立での
動作を要求するバンクをサブアレープレート単位で構成
する場合、メインワードもサブアレープレート（バン
ク）毎に独立して持つ必要があるという問題点を有して
いる。
Ｌ、ＭＷＬＢ（ＭＷＬの反転符号を意味する。）がサブ
プレートで共通なため、個々のサブアレープレートのサ
ブワードを独立して制御はできない。つまり、独立での
動作を要求するバンクをサブアレープレート単位で構成
する場合、メインワードもサブアレープレート（バン
ク）毎に独立して持つ必要があるという問題点を有して
いる。
【００１５】本発明では、サブワード方式の回路構成に
おいて、サブワード部にラッチを設け、メインワードは
バンク間で共用する回路構成を提案することを目的とす
る。
おいて、サブワード部にラッチを設け、メインワードは
バンク間で共用する回路構成を提案することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明は、上記目的を達
成するもので、サブワード方式のワード線制御回路にお
いて、前記サブワードはサブアレープレート単位でバン
クとなっており、メインワードをラッチするラッチ回路
をサブワードドライバ部に設け、選択されたバンクをラ
ッチ回路でラッチして、前記メインワードのデータを取
り込むことを特徴とする。
成するもので、サブワード方式のワード線制御回路にお
いて、前記サブワードはサブアレープレート単位でバン
クとなっており、メインワードをラッチするラッチ回路
をサブワードドライバ部に設け、選択されたバンクをラ
ッチ回路でラッチして、前記メインワードのデータを取
り込むことを特徴とする。
【００１７】また、本発明は、サブワード方式のワード
線制御回路において、前記サブワードはサブアレープレ
ート単位でバンクとなっており、バンク選択信号の立上
りと共にメインワード線を立ち上げに従うドライバＭＯ
Ｓのゲートキャパシタをダイナミックラッチ回路の保持
手段としたラッチ回路でサブワードドライバ部に設け、
選択されたバンクを前記ラッチ回路でラッチして、前記
メインワードのデータを取り込むことを特徴とする。
線制御回路において、前記サブワードはサブアレープレ
ート単位でバンクとなっており、バンク選択信号の立上
りと共にメインワード線を立ち上げに従うドライバＭＯ
Ｓのゲートキャパシタをダイナミックラッチ回路の保持
手段としたラッチ回路でサブワードドライバ部に設け、
選択されたバンクを前記ラッチ回路でラッチして、前記
メインワードのデータを取り込むことを特徴とする。
【００１８】
【発明の実施の形態】本発明の実施形態について、図面
を参照しつつ詳細に説明する。
を参照しつつ詳細に説明する。
【００１９】［第１の実施形態］図１に本実施形態のサ
ブアレーを有するＤＲＡＭの階層型ワード線ドライブ回
路を示す。
ブアレーを有するＤＲＡＭの階層型ワード線ドライブ回
路を示す。
【００２０】まず、ひとつのサブアレープレートで説明
する。メインワードＭＷＬ、ＭＷＬＢ（このＭＷＬＢは
ＭＷＬの反転バーを示す）によって、４つのサブワード
ＳＷＬ００〜０３が選択され、ＲＸ００〜ＲＸ０３でそ
のうちのひとつが選択される。この選択構成自体は、通
常、サブワード構成といわれる構成である。図６に示す
従来例では、メインワードＭＷＬ、ＭＷＬＢ（ＭＷＬの
反転（バー）を意味する）が、直接４つのサブワードド
ライバＳＤ００〜０３に入力しているが、図１に示す本
実施形態では、メインワードＭＷＬの状態をラッチする
回路を設け、その出力を４つのサブワードドライバ：Ｓ
Ｄ００〜０３で共用している。ラッチ回路はダイナミッ
クラッチ回路ＤＬ１とスタチックラッチ回路ＳＬ１のい
ずれでもよく、以後ダイナミックラッチ回路ＤＬ１につ
いて説明する。
する。メインワードＭＷＬ、ＭＷＬＢ（このＭＷＬＢは
ＭＷＬの反転バーを示す）によって、４つのサブワード
ＳＷＬ００〜０３が選択され、ＲＸ００〜ＲＸ０３でそ
のうちのひとつが選択される。この選択構成自体は、通
常、サブワード構成といわれる構成である。図６に示す
従来例では、メインワードＭＷＬ、ＭＷＬＢ（ＭＷＬの
反転（バー）を意味する）が、直接４つのサブワードド
ライバＳＤ００〜０３に入力しているが、図１に示す本
実施形態では、メインワードＭＷＬの状態をラッチする
回路を設け、その出力を４つのサブワードドライバ：Ｓ
Ｄ００〜０３で共用している。ラッチ回路はダイナミッ
クラッチ回路ＤＬ１とスタチックラッチ回路ＳＬ１のい
ずれでもよく、以後ダイナミックラッチ回路ＤＬ１につ
いて説明する。
【００２１】本実施形態では、サブアレープレート０，
１単位でバンクを構成しており、どのバンクのサブワー
ドを選択するかは、バンク信号：ＢＸ０，１で選択され
る。ラッチのイネーブル信号にその信号が入力される。
１単位でバンクを構成しており、どのバンクのサブワー
ドを選択するかは、バンク信号：ＢＸ０，１で選択され
る。ラッチのイネーブル信号にその信号が入力される。
【００２２】図１の本実施形態ではとくに、ラッチ回路
に容量Ｃ１とトランジスタＱ１のみのダイナミックタイ
プのラッチを使用した例を示している。もちろん、図１
に示したようなラッチ回路として普通のスタチックタイ
プのラッチも利用できる。このスタチックタイプのラッ
チ回路は、スイッチ回路ＳＷ１と帰還インバータＩＮ
１，ＩＮ２と、スイッチ回路ＳＷ１へのパルス供給用Ｉ
Ｎ３とから構成されている。
に容量Ｃ１とトランジスタＱ１のみのダイナミックタイ
プのラッチを使用した例を示している。もちろん、図１
に示したようなラッチ回路として普通のスタチックタイ
プのラッチも利用できる。このスタチックタイプのラッ
チ回路は、スイッチ回路ＳＷ１と帰還インバータＩＮ
１，ＩＮ２と、スイッチ回路ＳＷ１へのパルス供給用Ｉ
Ｎ３とから構成されている。
【００２３】［本実施形態の動作］図２の本実施形態の
タイムチャートを基に、動作について説明する。
タイムチャートを基に、動作について説明する。
【００２４】バンク選択信号ＢＸ０がＶＤＨ（内部昇圧
レベル）まで上がる。バンク選択信号ＢＸ０が上がる
と、ダイナミックラッチのトランジスタＱ１がＯｎし
て、メインワードＭＷの状態が、サブワードドライバＳ
Ｄ００〜０３まで伝わる。ラッチ回路が開いた時点で
は、メインワードは選択状態ではない。次に、ＭＷＬが
立ち上がり、次にＲＸ００が上がると、ＳＷＬ００が選
択されてＶＤＨまで上がる。メインワードＭＷＬが落ち
る前に、バンク選択信号ＢＸ０を立ち下げることで、メ
インワード状態はラッチ回路に保持され、メインワード
ＭＷＬが落ちたあともＳＷＬ００は選択状態を保持でき
る。
レベル）まで上がる。バンク選択信号ＢＸ０が上がる
と、ダイナミックラッチのトランジスタＱ１がＯｎし
て、メインワードＭＷの状態が、サブワードドライバＳ
Ｄ００〜０３まで伝わる。ラッチ回路が開いた時点で
は、メインワードは選択状態ではない。次に、ＭＷＬが
立ち上がり、次にＲＸ００が上がると、ＳＷＬ００が選
択されてＶＤＨまで上がる。メインワードＭＷＬが落ち
る前に、バンク選択信号ＢＸ０を立ち下げることで、メ
インワード状態はラッチ回路に保持され、メインワード
ＭＷＬが落ちたあともＳＷＬ００は選択状態を保持でき
る。
【００２５】つぎに、サブアレープレート１側（バンク
１側）でも同様なタイミングでＳＷＬ０１が選択状態と
なり、その状態が保持される。ＳＷＬ０１が選択されて
いる間、ＳＷＬ００は、バンク選択信号ＢＸ０がＬｏｗ
レベルのため、メインワードの影響は受けずに、前の状
態をそのまま保持している。
１側）でも同様なタイミングでＳＷＬ０１が選択状態と
なり、その状態が保持される。ＳＷＬ０１が選択されて
いる間、ＳＷＬ００は、バンク選択信号ＢＸ０がＬｏｗ
レベルのため、メインワードの影響は受けずに、前の状
態をそのまま保持している。
【００２６】次に、サブアレープレート０側（バンク０
側）側で異なるメインワードが選択される場合、バンク
選択信号ＢＸ０がまず立ち上がり、ほぼ同時に、ＲＸ０
０を立ち下げることで、ＳＷＬ００も立ち下がる。次
に、他のメインワードが選択され、そのメインワードで
選択されるサブワードが、選択時のＳＷＬ００と同様に
ＶＤＨまで上がることになる。
側）側で異なるメインワードが選択される場合、バンク
選択信号ＢＸ０がまず立ち上がり、ほぼ同時に、ＲＸ０
０を立ち下げることで、ＳＷＬ００も立ち下がる。次
に、他のメインワードが選択され、そのメインワードで
選択されるサブワードが、選択時のＳＷＬ００と同様に
ＶＤＨまで上がることになる。
【００２７】［第２の実施形態］本発明の第２の実施形
態について、図３を参照して詳細に説明する。図１の実
施形態は、複数のサブワードドライバでラッチを共有す
る構成となっているが、図３のように、従来のセルフブ
ート用にゲートがＶＤＨのレベルとなっていたトランジ
スタを、ダイナミックラッチ回路ＤＬ１のトランジスタ
の代わりに利用する方法もある。この場合、接点Ａの容
量が、図１のダイナミックラッチの容量の代わりとな
り、ダイナミックラッチＤＬ２が形成される。
態について、図３を参照して詳細に説明する。図１の実
施形態は、複数のサブワードドライバでラッチを共有す
る構成となっているが、図３のように、従来のセルフブ
ート用にゲートがＶＤＨのレベルとなっていたトランジ
スタを、ダイナミックラッチ回路ＤＬ１のトランジスタ
の代わりに利用する方法もある。この場合、接点Ａの容
量が、図１のダイナミックラッチの容量の代わりとな
り、ダイナミックラッチＤＬ２が形成される。
【００２８】また、図３の実施形態では、ＷＭＬＢがな
くなっているが、従来よりＷＭＬのみのサブワード方式
もあり、ＷＭＬＢがなくなったこと自体は、本実施形態
の動作を変えるものではなく、メインワードの選択には
ＭＷＬだけで十分であり、配線の縮小という効果があ
る。
くなっているが、従来よりＷＭＬのみのサブワード方式
もあり、ＷＭＬＢがなくなったこと自体は、本実施形態
の動作を変えるものではなく、メインワードの選択には
ＭＷＬだけで十分であり、配線の縮小という効果があ
る。
【００２９】図４の本実施形態のタイムチャートを基
に、動作について説明する。
に、動作について説明する。
【００３０】バンク選択信号ＢＸ０がＶＤＨ（内部昇圧
レベル）まで上がる。バンク選択信号ＢＸ０が上がる
と、ダイナミックラッチ代用回路ＤＬ２に、メインワー
ドＭＷＬの状態が、サブワードドライバとなるダイナミ
ックラッチＤＬ２まで伝わる。次に、ＭＷＬが立ち上が
り、次にＲＸ００が上がると、ＳＷＬ００が選択されて
ＶＤＨまで上がる。メインワードＭＷＬが落ちる前に、
バンク選択信号ＢＸ０を立ち下げることで、メインワー
ド状態はラッチ回路ＤＬ２に保持され、メインワードＭ
ＷＬが落ちたあともＳＷＬ００は選択状態を保持でき
る。
レベル）まで上がる。バンク選択信号ＢＸ０が上がる
と、ダイナミックラッチ代用回路ＤＬ２に、メインワー
ドＭＷＬの状態が、サブワードドライバとなるダイナミ
ックラッチＤＬ２まで伝わる。次に、ＭＷＬが立ち上が
り、次にＲＸ００が上がると、ＳＷＬ００が選択されて
ＶＤＨまで上がる。メインワードＭＷＬが落ちる前に、
バンク選択信号ＢＸ０を立ち下げることで、メインワー
ド状態はラッチ回路ＤＬ２に保持され、メインワードＭ
ＷＬが落ちたあともＳＷＬ００は選択状態を保持でき
る。
【００３１】つぎに、サブアレープレート１側（バンク
１側）でも同様なタイミングでＳＷＬ０１が選択状態と
なり、その状態が保持される。ＳＷＬ０１が選択されて
いる間、ＳＷＬ００は、バンク選択信号ＢＸ０がＬｏｗ
レベルのため、メインワードの影響は受けずに、前の状
態をそのまま保持している。
１側）でも同様なタイミングでＳＷＬ０１が選択状態と
なり、その状態が保持される。ＳＷＬ０１が選択されて
いる間、ＳＷＬ００は、バンク選択信号ＢＸ０がＬｏｗ
レベルのため、メインワードの影響は受けずに、前の状
態をそのまま保持している。
【００３２】次に、サブアレープレート０側（バンク０
側）側で異なるメインワードが選択される場合、バンク
選択信号ＢＸ０がまず立ち上がり、ほぼ同時に、ＲＸ０
０を立ち下げることで、ＳＷＬ００も立ち下がる。次
に、他のメインワードが選択され、そのメインワードで
選択されるサブワードが、選択時のＳＷＬ００と同様に
ＶＤＨまで上がることになる。
側）側で異なるメインワードが選択される場合、バンク
選択信号ＢＸ０がまず立ち上がり、ほぼ同時に、ＲＸ０
０を立ち下げることで、ＳＷＬ００も立ち下がる。次
に、他のメインワードが選択され、そのメインワードで
選択されるサブワードが、選択時のＳＷＬ００と同様に
ＶＤＨまで上がることになる。
【００３３】
【発明の効果】本発明によれば、ＤＲＡＭ等の半導体記
憶装置に用いるサブアレー構造の場合に、メインワード
線からの立ち上げパルスにラッチ回路を設けて一時格納
しているので、サブアレープレートのサブワードを独立
して制御することができる。図６に示す従来例では、メ
インワードＭＷＬ、ＭＷＬＢがサブプレートで共通なた
め、個々のサブアレープレートのサブワードを独立して
制御はできない。つまり、独立での動作を要求するバン
クをサブアレープレート単位で構成する場合、メインワ
ードもサブアレープレート（バンク）毎独立して持つ必
要がある。
憶装置に用いるサブアレー構造の場合に、メインワード
線からの立ち上げパルスにラッチ回路を設けて一時格納
しているので、サブアレープレートのサブワードを独立
して制御することができる。図６に示す従来例では、メ
インワードＭＷＬ、ＭＷＬＢがサブプレートで共通なた
め、個々のサブアレープレートのサブワードを独立して
制御はできない。つまり、独立での動作を要求するバン
クをサブアレープレート単位で構成する場合、メインワ
ードもサブアレープレート（バンク）毎独立して持つ必
要がある。
【００３４】それに対して、本発明によれば、サブワー
ドドライバ部にラッチを設けることで、メインワードを
共用して、各サブアレープレートのサブワードを独立し
て制御することが可能となっている。
ドドライバ部にラッチを設けることで、メインワードを
共用して、各サブアレープレートのサブワードを独立し
て制御することが可能となっている。
【図１】本発明の実施形態によるメインワード周辺の回
路図である。
路図である。
【図２】本発明の実施形態によるメインワード周辺のタ
イムチャージである。
イムチャージである。
【図３】本発明の実施形態によるメインワード周辺の回
路図である。
路図である。
【図４】本発明の実施形態によるメインワード周辺のタ
イムチャージである。
イムチャージである。
【図５】従来例によるマルチバンクの回路ブロック図で
ある。
ある。
【図６】従来例によるメインワード周辺の回路図であ
る。
る。
【図７】従来例によるメインワード周辺のタイムチャー
ジである。
ジである。
ＭＷＬ メインワード ＶＢＨ 電源電圧 ＳＷＬ サブアレーワード ＲＸ ロウアドレスライン ＢＸ バンク選択信号
Claims (7)
- 【請求項１】 サブワード方式のワード線制御回路にお
いて、前記サブワードはサブアレープレート単位でバン
クとなっており、メインワードをラッチするラッチ回路
をサブワードドライバ部に設け、選択されたバンクをラ
ッチ回路でラッチして、前記メインワードのデータを取
り込むことを特徴とするワード線制御回路。 - 【請求項２】 前記サブワードドライバ部はバンク信号
の立ち上げと、前記メインワードの立ち上げと、共通ワ
ード線の立ち上げとに従ってサブアレープレートを立ち
上げることを特徴とする請求項１に記載のワード線制御
回路。 - 【請求項３】 前記ラッチ回路のラッチ出力を複数のサ
ブワードドライバで共用することを特徴とする請求項１
又は２に記載のワード線制御回路。 - 【請求項４】 前記ラッチ回路は、スイッチトランジス
タと該トランジスタのコレクタ出力に接続した容量から
なることを特徴とする請求項１又は２に記載のワード線
制御回路。 - 【請求項５】 前記ラッチ回路は、スイッチ回路と該ス
イッチ回路の出力に接続した帰還インバータ回路とから
なることを特徴とする請求項１又は２に記載のワード線
制御回路。 - 【請求項６】 サブワード方式のワード線制御回路にお
いて、前記サブワードはサブアレープレート単位でバン
クとなっており、バンク選択信号の立上りと共にメイン
ワード線の立ち上げに従うドライバＭＯＳのゲートキャ
パシタをダイナミックラッチ回路の保持手段としたラッ
チ回路をサブワードドライバ部に設け、選択されたバン
クを前記ラッチ回路でラッチして、前記メインワードの
データを取り込むことを特徴とするワード線制御回路。 - 【請求項７】 前記サブワードドライバ部はバンク信号
の立ち上げと、前記メインワードの立ち上げと、共通ワ
ード線の立ち上げとに従ってサブアレープレートを立ち
上げることを特徴とする請求項６に記載のワード線制御
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120525A JPH11317074A (ja) | 1998-04-30 | 1998-04-30 | ワード線制御回路 |
| US09/301,861 US6125076A (en) | 1998-04-30 | 1999-04-29 | Word line control circuit |
| KR1019990015476A KR100341381B1 (ko) | 1998-04-30 | 1999-04-29 | 워드 라인 제어 회로 |
| TW088106996A TW440840B (en) | 1998-04-30 | 1999-04-29 | Word line control circuit |
| CNB991060792A CN1145171C (zh) | 1998-04-30 | 1999-04-30 | 字线控制电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120525A JPH11317074A (ja) | 1998-04-30 | 1998-04-30 | ワード線制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317074A true JPH11317074A (ja) | 1999-11-16 |
Family
ID=14788427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10120525A Pending JPH11317074A (ja) | 1998-04-30 | 1998-04-30 | ワード線制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6125076A (ja) |
| JP (1) | JPH11317074A (ja) |
| KR (1) | KR100341381B1 (ja) |
| CN (1) | CN1145171C (ja) |
| TW (1) | TW440840B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313787B1 (ko) * | 1999-12-30 | 2001-11-26 | 박종섭 | 반도체 메모리 장치의 워드라인 구동 회로 |
| JP2007323808A (ja) * | 2001-04-30 | 2007-12-13 | Fujitsu Ltd | 半導体記憶装置用ｘデコーダ |
| KR100887333B1 (ko) * | 2000-03-29 | 2009-03-06 | 엘피다 메모리, 아이엔씨. | 반도체기억장치 |
| JP2013196717A (ja) * | 2012-03-16 | 2013-09-30 | Toshiba Corp | 半導体記憶装置およびその駆動方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333866B1 (en) * | 1998-09-28 | 2001-12-25 | Texas Instruments Incorporated | Semiconductor device array having dense memory cell array and heirarchical bit line scheme |
| KR100326939B1 (ko) * | 1999-09-02 | 2002-03-13 | 윤덕용 | 고속 열 사이클이 가능한 메모리의 파이프라인 구조 |
| KR100344819B1 (ko) * | 1999-09-20 | 2002-07-19 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 구동회로 |
| US6452858B1 (en) * | 1999-11-05 | 2002-09-17 | Hitachi, Ltd. | Semiconductor device |
| US7095653B2 (en) | 2003-10-08 | 2006-08-22 | Micron Technology, Inc. | Common wordline flash array architecture |
| US7050351B2 (en) * | 2003-12-30 | 2006-05-23 | Intel Corporation | Method and apparatus for multiple row caches per bank |
| KR100546100B1 (ko) * | 2004-05-04 | 2006-01-24 | 주식회사 하이닉스반도체 | 계층 전달 센싱구조를 갖는 불휘발성 강유전체 셀 어레이회로 |
| US7349266B2 (en) * | 2004-06-10 | 2008-03-25 | Freescale Semiconductor, Inc. | Memory device with a data hold latch |
| US7813170B2 (en) | 2005-11-11 | 2010-10-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of memorizing multivalued data |
| US7693002B2 (en) * | 2006-10-10 | 2010-04-06 | Qualcomm Incorporated | Dynamic word line drivers and decoders for memory arrays |
| US8189396B2 (en) | 2006-12-14 | 2012-05-29 | Mosaid Technologies Incorporated | Word line driver in a hierarchical NOR flash memory |
| KR100897276B1 (ko) * | 2007-08-10 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US10079053B2 (en) * | 2011-04-22 | 2018-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and memory device |
| TWI533324B (zh) * | 2014-05-19 | 2016-05-11 | 補丁科技股份有限公司 | 記憶體架構 |
| US9997224B2 (en) * | 2016-09-06 | 2018-06-12 | Piecemakers Technology, Inc. | Memory architecture with multi-bank memory cell array accessed by local drive circuit within memory bank |
| CN109390006B (zh) * | 2017-08-10 | 2021-06-29 | 旺宏电子股份有限公司 | 列译码器及应用其的存储器系统 |
| TWI676986B (zh) * | 2019-03-15 | 2019-11-11 | 華邦電子股份有限公司 | 記憶晶片及其控制方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5848006A (en) * | 1995-12-06 | 1998-12-08 | Nec Corporation | Redundant semiconductor memory device using a single now address decoder for driving both sub-wordlines and redundant sub-wordlines |
| JPH09231755A (ja) * | 1996-02-23 | 1997-09-05 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JP4059951B2 (ja) * | 1997-04-11 | 2008-03-12 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3828249B2 (ja) * | 1997-07-29 | 2006-10-04 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
-
1998
- 1998-04-30 JP JP10120525A patent/JPH11317074A/ja active Pending
-
1999
- 1999-04-29 US US09/301,861 patent/US6125076A/en not_active Expired - Lifetime
- 1999-04-29 KR KR1019990015476A patent/KR100341381B1/ko not_active IP Right Cessation
- 1999-04-29 TW TW088106996A patent/TW440840B/zh active
- 1999-04-30 CN CNB991060792A patent/CN1145171C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313787B1 (ko) * | 1999-12-30 | 2001-11-26 | 박종섭 | 반도체 메모리 장치의 워드라인 구동 회로 |
| KR100887333B1 (ko) * | 2000-03-29 | 2009-03-06 | 엘피다 메모리, 아이엔씨. | 반도체기억장치 |
| JP2007323808A (ja) * | 2001-04-30 | 2007-12-13 | Fujitsu Ltd | 半導体記憶装置用ｘデコーダ |
| JP2013196717A (ja) * | 2012-03-16 | 2013-09-30 | Toshiba Corp | 半導体記憶装置およびその駆動方法 |
| US8848457B2 (en) | 2012-03-16 | 2014-09-30 | Kabushiki Kaisha Toshiba | Semiconductor storage device and driving method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1145171C (zh) | 2004-04-07 |
| KR100341381B1 (ko) | 2002-06-21 |
| TW440840B (en) | 2001-06-16 |
| US6125076A (en) | 2000-09-26 |
| CN1233837A (zh) | 1999-11-03 |
| KR19990083615A (ko) | 1999-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040216 |
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| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040514 |