JPH05205472A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05205472A JPH05205472A JP4010924A JP1092492A JPH05205472A JP H05205472 A JPH05205472 A JP H05205472A JP 4010924 A JP4010924 A JP 4010924A JP 1092492 A JP1092492 A JP 1092492A JP H05205472 A JPH05205472 A JP H05205472A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
(57)【要約】
【構成】 ボンディングオプションの方法を用いること
により、同時に活性化されるべきセンスアンプの数を選
択できる改善されたＤＲＡＭが開示される。ボンディン
グオプション回路１１からの出力信号／φA がカラムイ
ンターロック解除回路７に与えられる。同時に活性化さ
れるべきセンスアンプの数が多い動作モードが選択され
る場合では、カラムインターロック解除信号／φが遅延
され、列デコーダ３の能動化が遅延される。 【効果】 同時に活性化されるべきセンスアンプの数が
多い動作モードにおいて、列デコーダ３の能動化が遅延
され、ＩＯゲート回路１６の導通タイミングが遅延され
る。これにより、センスアンプ１５がビット線間の電位
差を十分に増幅できるので、データ読出における誤りが
防がれる。
により、同時に活性化されるべきセンスアンプの数を選
択できる改善されたＤＲＡＭが開示される。ボンディン
グオプション回路１１からの出力信号／φA がカラムイ
ンターロック解除回路７に与えられる。同時に活性化さ
れるべきセンスアンプの数が多い動作モードが選択され
る場合では、カラムインターロック解除信号／φが遅延
され、列デコーダ３の能動化が遅延される。 【効果】 同時に活性化されるべきセンスアンプの数が
多い動作モードにおいて、列デコーダ３の能動化が遅延
され、ＩＯゲート回路１６の導通タイミングが遅延され
る。これにより、センスアンプ１５がビット線間の電位
差を十分に増幅できるので、データ読出における誤りが
防がれる。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、同時に活性化されるべきセンスアン
プの数を選択できる半導体メモリ装置に関する。
装置に関し、特に、同時に活性化されるべきセンスアン
プの数を選択できる半導体メモリ装置に関する。
【０００２】
【背景の技術】近年、ダイナミックランダムアクセスメ
モリ（以下「ＤＲＡＭ」という）およびスタティックラ
ンダムアクセスメモリ（以下「ＳＲＡＭ」という）のよ
うな半導体メモリは、様々な電子機器において用いられ
ており、製造技術の進歩に伴い高集積化がますます進ん
でいる。半導体メモリの高集積化は、電子機器の小型化
および高機能化のために様々な利点をもたらしているの
であるが、しかしながら、高集積化された半導体メモリ
において、データ読出における誤りが生じやすくなって
きている。
モリ（以下「ＤＲＡＭ」という）およびスタティックラ
ンダムアクセスメモリ（以下「ＳＲＡＭ」という）のよ
うな半導体メモリは、様々な電子機器において用いられ
ており、製造技術の進歩に伴い高集積化がますます進ん
でいる。半導体メモリの高集積化は、電子機器の小型化
および高機能化のために様々な利点をもたらしているの
であるが、しかしながら、高集積化された半導体メモリ
において、データ読出における誤りが生じやすくなって
きている。
【０００３】図１は、この発明の背景を示す（後に記載
するようにこの発明の一実施例をも示している）ＤＲＡ
Ｍのブロック図である。図１を参照して、このＤＲＡＭ
は、メモリセルアレイ１と、行アドレス信号ＲＡ０ない
しＲＡｉをデコードする行デコーダ２と、列アドレス信
号ＣＡ０ないしＣＡｉをデコードする列デコーダ３と、
センスアンプ１５と、ＩＯゲート１６とを含む。行アド
レスバッファ１３は、外部から与えられるアドレス信号
Ａ０ないしＡｉの中の行アドレス信号ＲＡ０ないしＲＡ
ｉを受け、それを行デコーダ２に与える。列アドレスバ
ッファ１４は、アドレス信号Ａ０ないしＡｉの中の列ア
ドレス信号ＣＡ０ないしＣＡｉを受け、それを列デコー
ダ３およびアドレス遷移検出（以下「ＡＴＤ」という）
回路９に与える。ライン１００は、半導体基板を示して
いる。
するようにこの発明の一実施例をも示している）ＤＲＡ
Ｍのブロック図である。図１を参照して、このＤＲＡＭ
は、メモリセルアレイ１と、行アドレス信号ＲＡ０ない
しＲＡｉをデコードする行デコーダ２と、列アドレス信
号ＣＡ０ないしＣＡｉをデコードする列デコーダ３と、
センスアンプ１５と、ＩＯゲート１６とを含む。行アド
レスバッファ１３は、外部から与えられるアドレス信号
Ａ０ないしＡｉの中の行アドレス信号ＲＡ０ないしＲＡ
ｉを受け、それを行デコーダ２に与える。列アドレスバ
ッファ１４は、アドレス信号Ａ０ないしＡｉの中の列ア
ドレス信号ＣＡ０ないしＣＡｉを受け、それを列デコー
ダ３およびアドレス遷移検出（以下「ＡＴＤ」という）
回路９に与える。ライン１００は、半導体基板を示して
いる。
【０００４】このＤＲＡＭは、さらに、ロウアドレスス
トローブ信号／ＲＡＳおよびカラムアドレスストローブ
信号／ＣＡＳに応答して、様々な内部のタイミング信号
を発生するタイミング信号発生器１７を備える。すなわ
ち、タイミング信号発生器１７は、状態制御信号／ＲＡ
Ｓおよび／ＣＡＳに応答して、図１に示したＤＲＡＭを
制御するのに必要なタイミング信号を発生する。ＷＥバ
ッファ２２は、外部から与えられる書込イネーブル信号
／ＷＥを受ける。ＯＥバッファ２３は、外部から与えら
れる出力イネーブル信号／ＯＥを受ける。
トローブ信号／ＲＡＳおよびカラムアドレスストローブ
信号／ＣＡＳに応答して、様々な内部のタイミング信号
を発生するタイミング信号発生器１７を備える。すなわ
ち、タイミング信号発生器１７は、状態制御信号／ＲＡ
Ｓおよび／ＣＡＳに応答して、図１に示したＤＲＡＭを
制御するのに必要なタイミング信号を発生する。ＷＥバ
ッファ２２は、外部から与えられる書込イネーブル信号
／ＷＥを受ける。ＯＥバッファ２３は、外部から与えら
れる出力イネーブル信号／ＯＥを受ける。
【０００５】書込まれるべき入力データＤＩは、入力バ
ッファ１９を介して書込バッファ１８に与えられる。書
込バッファ１８は、ＩＯ線２４およびＩＯゲート１６を
介して入力データ信号をメモリセルアレイ１に与える。
したがって、メモリセルアレイ１において、行デコーダ
２および列デコーダ３によって選択されたメモリセル
（図示せず）に、入力データ信号が書込まれる。一方、
読出動作において、行デコーダ２および列デコーダ３に
よって指定されたメモリセルから読出されたデータ信号
は、ＩＯゲート１６およびＩＯ線２４を介してプリアン
プ２０に与えられる。プリアンプ２０によって増幅され
た読出データ信号は、メインアンプ２１によりさらに増
幅された後、出力データＤＯとして外部に出力される。
ッファ１９を介して書込バッファ１８に与えられる。書
込バッファ１８は、ＩＯ線２４およびＩＯゲート１６を
介して入力データ信号をメモリセルアレイ１に与える。
したがって、メモリセルアレイ１において、行デコーダ
２および列デコーダ３によって選択されたメモリセル
（図示せず）に、入力データ信号が書込まれる。一方、
読出動作において、行デコーダ２および列デコーダ３に
よって指定されたメモリセルから読出されたデータ信号
は、ＩＯゲート１６およびＩＯ線２４を介してプリアン
プ２０に与えられる。プリアンプ２０によって増幅され
た読出データ信号は、メインアンプ２１によりさらに増
幅された後、出力データＤＯとして外部に出力される。
【０００６】図１に示したＤＲＡＭは、さらに、行プリ
デコーダ５と、センスアンプ活性化回路６と、カラムイ
ンターロック解除回路７と、センスアンプ能動化回路８
と、ＡＴＤ回路９と、カラムデコーダ能動化回路１０
と、ボンディングオプション回路１１と、モード制御回
路１２とを含む。これらの回路の詳細について以下に説
明する。
デコーダ５と、センスアンプ活性化回路６と、カラムイ
ンターロック解除回路７と、センスアンプ能動化回路８
と、ＡＴＤ回路９と、カラムデコーダ能動化回路１０
と、ボンディングオプション回路１１と、モード制御回
路１２とを含む。これらの回路の詳細について以下に説
明する。
【０００７】図８は、図１に示したボンディングオプシ
ョン回路１１の回路図である。図８を参照して、ボンデ
ィングオプション回路１１は、半導体基板１００上に形
成されたボンディングパッド１１１と、高抵抗１１２
と、カスケード接続されたインバータ１１３および１１
４とを含む。ボンディングパッド１１１は、金線１１５
を用いて入力ピン（または入力リード）１１０に選択的
に接続される。入力ピン１１０は接地されている。
ョン回路１１の回路図である。図８を参照して、ボンデ
ィングオプション回路１１は、半導体基板１００上に形
成されたボンディングパッド１１１と、高抵抗１１２
と、カスケード接続されたインバータ１１３および１１
４とを含む。ボンディングパッド１１１は、金線１１５
を用いて入力ピン（または入力リード）１１０に選択的
に接続される。入力ピン１１０は接地されている。
【０００８】ボンディングパッド１１１が金線１１５を
用いて接地された入力ピン１１０に接続されていると
き、ボンディングオプション回路１１は低レベルのモー
ド選択信号／φA を出力する。他方、ボンディングパッ
ド１１１が入力ピン１１０に接続されていないとき、ボ
ンディングオプション回路１１は高レベルの信号／φA
を出力する。モード選択信号／φA は図１に示したモー
ド制御回路１２に与えられる。モード制御回路１２は、
信号／φA に応答して、このＤＲＡＭにおいて次のよう
な制御を行なう。
用いて接地された入力ピン１１０に接続されていると
き、ボンディングオプション回路１１は低レベルのモー
ド選択信号／φA を出力する。他方、ボンディングパッ
ド１１１が入力ピン１１０に接続されていないとき、ボ
ンディングオプション回路１１は高レベルの信号／φA
を出力する。モード選択信号／φA は図１に示したモー
ド制御回路１２に与えられる。モード制御回路１２は、
信号／φA に応答して、このＤＲＡＭにおいて次のよう
な制御を行なう。
【０００９】図９は、図１に示したＤＲＡＭにおいて同
時にアクセスされるメモリセルアレイ１のサイズを説明
するための模式図である。図９（Ａ）に示したメモリブ
ロックＭＢ１は、Ｘ方向に１０２４ビット，Ｙ方向に２
５６ビットのサイズを有している。すなわち、メモリブ
ロックＭＢ１内に設けられた２５６個のセンスアンプ
（図示せず）が、１回の読出動作またはリフレッシュに
おいて同時に活性化される。図９（Ｂ）に示したメモリ
ブロックＭＢ２は、Ｘ方向に５１２ビット，Ｙ方向に５
１２ビットのサイズを有している。すなわち、メモリブ
ロックＭＢ２内に設けられた５１２個のセンスアンプ
（図示せず）が、１回の読出動作またはリフレッシュに
おいて同時に活性化される。
時にアクセスされるメモリセルアレイ１のサイズを説明
するための模式図である。図９（Ａ）に示したメモリブ
ロックＭＢ１は、Ｘ方向に１０２４ビット，Ｙ方向に２
５６ビットのサイズを有している。すなわち、メモリブ
ロックＭＢ１内に設けられた２５６個のセンスアンプ
（図示せず）が、１回の読出動作またはリフレッシュに
おいて同時に活性化される。図９（Ｂ）に示したメモリ
ブロックＭＢ２は、Ｘ方向に５１２ビット，Ｙ方向に５
１２ビットのサイズを有している。すなわち、メモリブ
ロックＭＢ２内に設けられた５１２個のセンスアンプ
（図示せず）が、１回の読出動作またはリフレッシュに
おいて同時に活性化される。
【００１０】図１に示したＤＲＡＭは、ボンディングオ
プション回路１１から出力されるモード選択信号／φA
に応答して、図９（Ａ）または図９（Ｂ）のいずれのタ
イプのＤＲＡＭにも等価的になり得る。すなわち、図１
に示したＤＲＡＭは、低レベルの信号／φA に応答し
て、図９（Ａ）に示したタイプのＤＲＡＭになり（１／
８分割動作）、他方、高レベルの信号／φA に応答し
て、図９（Ｂ）に示したタイプのＤＲＡＭになる（１／
４分割動作）。
プション回路１１から出力されるモード選択信号／φA
に応答して、図９（Ａ）または図９（Ｂ）のいずれのタ
イプのＤＲＡＭにも等価的になり得る。すなわち、図１
に示したＤＲＡＭは、低レベルの信号／φA に応答し
て、図９（Ａ）に示したタイプのＤＲＡＭになり（１／
８分割動作）、他方、高レベルの信号／φA に応答し
て、図９（Ｂ）に示したタイプのＤＲＡＭになる（１／
４分割動作）。
【００１１】図１０および図１１は、図１に示した行プ
リデコーダ５の前半５ａおよび後半５ｂをそれぞれ示す
回路図である。すなわち、図１に示した行プリデコーダ
５は、前半回路５ａおよび後半回路５ｂにより構成され
る。回路５ａおよび５ｂは、外部から与えられる上位の
行アドレス信号ＲＡｉ，ＲＡｉ−１，ＲＡｉ−２をデコ
ードし、プリデコード信号ＡＸ０ないしＡＸ７を出力す
る。行アドレス信号ＲＡｉは、最上位の行アドレス信号
を示している。モード選択信号／φA が低レベルのと
き、最上位の行アドレス信号ＲＡｉが無視されることが
指摘される。すなわち、信号／φA が低レベルであると
き、プリデコード信号ＡＸ０ないしＡＸ７は最上位の行
アドレス信号ＲＡｉによって影響されない。プリデコー
ド信号ＡＸ０ないしＡＸ７は、図１に示したセンスアン
プ活性化回路６に与えられる。
リデコーダ５の前半５ａおよび後半５ｂをそれぞれ示す
回路図である。すなわち、図１に示した行プリデコーダ
５は、前半回路５ａおよび後半回路５ｂにより構成され
る。回路５ａおよび５ｂは、外部から与えられる上位の
行アドレス信号ＲＡｉ，ＲＡｉ−１，ＲＡｉ−２をデコ
ードし、プリデコード信号ＡＸ０ないしＡＸ７を出力す
る。行アドレス信号ＲＡｉは、最上位の行アドレス信号
を示している。モード選択信号／φA が低レベルのと
き、最上位の行アドレス信号ＲＡｉが無視されることが
指摘される。すなわち、信号／φA が低レベルであると
き、プリデコード信号ＡＸ０ないしＡＸ７は最上位の行
アドレス信号ＲＡｉによって影響されない。プリデコー
ド信号ＡＸ０ないしＡＸ７は、図１に示したセンスアン
プ活性化回路６に与えられる。
【００１２】図１２は、図１に示したＤＲＡＭの１／８
分割動作を説明するためのブロック図である。図１で
は、メモリセルアレイ１が１つのブロックにより表われ
ているが、実際には、メモリセルアレイ１は、たとえば
図１２に示すような４つのメモリブロックＭＢａ，ＭＢ
ｂ，ＭＢｃおよびＭＢｄに分割されている。行デコーダ
２も、各メモリブロック毎に設けられた行デコーダ２
ａ，２ｂ，２ｃおよび２ｄに分割される。列デコーダ３
は、列デコーダ３ａおよび３ｂに分割される。
分割動作を説明するためのブロック図である。図１で
は、メモリセルアレイ１が１つのブロックにより表われ
ているが、実際には、メモリセルアレイ１は、たとえば
図１２に示すような４つのメモリブロックＭＢａ，ＭＢ
ｂ，ＭＢｃおよびＭＢｄに分割されている。行デコーダ
２も、各メモリブロック毎に設けられた行デコーダ２
ａ，２ｂ，２ｃおよび２ｄに分割される。列デコーダ３
は、列デコーダ３ａおよび３ｂに分割される。
【００１３】各メモリブロック内に示された領域ＡＸ０
ないしＡＸ７は、プリデコード信号ＡＸ０ないしＡＸ７
のうちの対応する信号によりアクセスされる。たとえ
ば、プリデコード信号ＡＸ１が高レベルであるとき、メ
モリブロックＭＢａないしＭＢｄ内の合計８つの領域
（図中斜線が施されている）がアクセスされる。
ないしＡＸ７は、プリデコード信号ＡＸ０ないしＡＸ７
のうちの対応する信号によりアクセスされる。たとえ
ば、プリデコード信号ＡＸ１が高レベルであるとき、メ
モリブロックＭＢａないしＭＢｄ内の合計８つの領域
（図中斜線が施されている）がアクセスされる。
【００１４】図１２に示したブロック図は、１／８分割
動作、すなわちモード選択信号／φ A が低レベルである
ときの動作を示している。１／８分割動作では合計８つ
の領域が同時にアクセスされるので、等価的に図９
（Ａ）に示したメモリブロックＭＢ１が実現される。
動作、すなわちモード選択信号／φ A が低レベルである
ときの動作を示している。１／８分割動作では合計８つ
の領域が同時にアクセスされるので、等価的に図９
（Ａ）に示したメモリブロックＭＢ１が実現される。
【００１５】図１３は、図１に示したＤＲＡＭの１／４
分割動作を説明するためのブロック図である。１／４分
割動作が選択されるとき、図１に示したボンディングオ
プション回路１１が高レベルのモード選択信号／φA を
出力する。したがって、図１０および図１１に示した回
路５ａおよび５ｂは、高レベルのプリデコード信号ＡＸ
１およびＡＸ５を出力する。その結果、図１３に示すよ
うに、メモリブロックＭＢａないしＭＢｄ内の合計８つ
の領域（図中斜線が施されている）が同時にアクセスさ
れる。このことは、１／４分割動作において、等価的に
図９（Ｂ）に示したタイプのＤＲＡＭが実現されたこと
を意味する。
分割動作を説明するためのブロック図である。１／４分
割動作が選択されるとき、図１に示したボンディングオ
プション回路１１が高レベルのモード選択信号／φA を
出力する。したがって、図１０および図１１に示した回
路５ａおよび５ｂは、高レベルのプリデコード信号ＡＸ
１およびＡＸ５を出力する。その結果、図１３に示すよ
うに、メモリブロックＭＢａないしＭＢｄ内の合計８つ
の領域（図中斜線が施されている）が同時にアクセスさ
れる。このことは、１／４分割動作において、等価的に
図９（Ｂ）に示したタイプのＤＲＡＭが実現されたこと
を意味する。
【００１６】図１４は、一例として、図１２に示したメ
モリブロックＭＢｃおよびその周辺回路の回路ブロック
図である。図１４を参照して、図１２に示したメモリブ
ロックＭＢｃは、合計１６個の領域ＭＢｃ０ないしＭＢ
ｃ１４を備えている。領域ＭＢｃ０およびＭＢｃ１は、
高レベルのプリデコード信号ＡＸ０に応答してアクセス
される。同様に、領域ＭＢｃ１４およびＭＢｃ１５は、
高レベルのプリデコード信号ＡＸ７に応答してアクセス
される。各領域、たとえば領域ＭＢｃ０は、図１４に示
されるようにｎ個のビット線対に接続されたｎ個のセン
スアンプＳＡ１ないしＳＡｎを備えている。
モリブロックＭＢｃおよびその周辺回路の回路ブロック
図である。図１４を参照して、図１２に示したメモリブ
ロックＭＢｃは、合計１６個の領域ＭＢｃ０ないしＭＢ
ｃ１４を備えている。領域ＭＢｃ０およびＭＢｃ１は、
高レベルのプリデコード信号ＡＸ０に応答してアクセス
される。同様に、領域ＭＢｃ１４およびＭＢｃ１５は、
高レベルのプリデコード信号ＡＸ７に応答してアクセス
される。各領域、たとえば領域ＭＢｃ０は、図１４に示
されるようにｎ個のビット線対に接続されたｎ個のセン
スアンプＳＡ１ないしＳＡｎを備えている。
【００１７】センスアンプ活性化回路６は、合計１６個
の活性化信号発生回路（ＡＳＧ）６０ないし７５を備え
ている。たとえば、活性化信号発生回路６０および６１
は、プリデコード信号ＡＸ０に応答して、活性化信号Ｓ
N およびＳP を出力する。領域ＭＢｃ０内に設けられた
ｎ個のセンスアンプＳＡ１ないしＳＡｎは、活性化信号
発生回路６０から出力された信号ＳN およびＳP に応答
して同時に活性化される。
の活性化信号発生回路（ＡＳＧ）６０ないし７５を備え
ている。たとえば、活性化信号発生回路６０および６１
は、プリデコード信号ＡＸ０に応答して、活性化信号Ｓ
N およびＳP を出力する。領域ＭＢｃ０内に設けられた
ｎ個のセンスアンプＳＡ１ないしＳＡｎは、活性化信号
発生回路６０から出力された信号ＳN およびＳP に応答
して同時に活性化される。
【００１８】列デコーダ３ｂは、列選択信号Ｙ１ないし
Ｙｎを発生する列選択信号発生回路ＣＤ１ないしＣＤｎ
を含む。列選択信号発生回路ＣＤ１ないしＣＤｎは、図
１に示したカラムデコーダ能動化回路１０から出力され
るイネーブル信号φY に応答して能動化される。行デコ
ーダ２ｃは、合計１６個のワード線駆動回路ＲＤ０ない
しＲＤ１５を備える。図１２に示した他のメモリブロッ
クも、図１４に示した回路と同様の回路構成を有するこ
とが指摘される。
Ｙｎを発生する列選択信号発生回路ＣＤ１ないしＣＤｎ
を含む。列選択信号発生回路ＣＤ１ないしＣＤｎは、図
１に示したカラムデコーダ能動化回路１０から出力され
るイネーブル信号φY に応答して能動化される。行デコ
ーダ２ｃは、合計１６個のワード線駆動回路ＲＤ０ない
しＲＤ１５を備える。図１２に示した他のメモリブロッ
クも、図１４に示した回路と同様の回路構成を有するこ
とが指摘される。
【００１９】図１５は、メモリブロックにおける１つの
メモリセル列における回路図である。図１５を参照し
て、ビット線対を構成する１本のビット線ＢＬ１にメモ
リセルＭＣが接続される。メモリセルＭＣは、スイッチ
ングトランジスタＱｓと、信号電荷を保持するキャパシ
タＣｓとを含む。トランジスタＱｓは、ワード線信号Ｗ
Ｌに応答してオンする。ビット線対ＢＬ１，／ＢＬ１
は、Ｙゲート回路を構成するＮＭＯＳトランジスタＱ
８，Ｑ９を介してＩＯ線対ＩＯ，／ＩＯに接続される。
トランジスタＱ８，Ｑ９は、列選択信号Ｙ１に応答して
動作する。
メモリセル列における回路図である。図１５を参照し
て、ビット線対を構成する１本のビット線ＢＬ１にメモ
リセルＭＣが接続される。メモリセルＭＣは、スイッチ
ングトランジスタＱｓと、信号電荷を保持するキャパシ
タＣｓとを含む。トランジスタＱｓは、ワード線信号Ｗ
Ｌに応答してオンする。ビット線対ＢＬ１，／ＢＬ１
は、Ｙゲート回路を構成するＮＭＯＳトランジスタＱ
８，Ｑ９を介してＩＯ線対ＩＯ，／ＩＯに接続される。
トランジスタＱ８，Ｑ９は、列選択信号Ｙ１に応答して
動作する。
【００２０】ビット線ＢＬ１，／ＢＬ１の間の微小な電
位差を増幅するためのセンスアンプＳＡ１は、ＮＭＯＳ
トランジスタＱ１およびＱ２と、ＰＭＯＳトランジスタ
Ｑ３およびＱ４とを含む。センスアンプＳＡ１は、活性
化信号ＳN およびＳP に応答して活性化される。すなわ
ち、活性化のためのトランジスタＱSNおよびＱSPが設け
られ、これらのトランジスタは、信号ＳN およびＳP に
応答してオンする。
位差を増幅するためのセンスアンプＳＡ１は、ＮＭＯＳ
トランジスタＱ１およびＱ２と、ＰＭＯＳトランジスタ
Ｑ３およびＱ４とを含む。センスアンプＳＡ１は、活性
化信号ＳN およびＳP に応答して活性化される。すなわ
ち、活性化のためのトランジスタＱSNおよびＱSPが設け
られ、これらのトランジスタは、信号ＳN およびＳP に
応答してオンする。
【００２１】読出動作において、ビット線対ＢＬ１，／
ＢＬ１のイコライズの後、ワード線信号ＷＬが立上が
る。トランジスタＱｓがオンするので、ビット線ＢＬ
１，／ＢＬ１間に、メモリセルＭＣにストアされた信号
電荷に従って微小な電位差が現われる。センスアンプＳ
Ａ１は、活性化信号ＳN およびＳP に応答して活性化さ
れ、ビット線ＢＬ１，／ＢＬ１間の微小な電位差が増幅
される。センスアンプＳＡ１による増幅の後、高レベル
の列選択信号Ｙ１が与えられるのでトランジスタＱ８お
よびＱ９がオンし、増幅されたデータ信号がＩＯ線対Ｉ
Ｏ，／ＩＯに伝えられる。ＩＯ線対に与えられたデータ
信号は、図１に示したプリアンプ２０およびメインアン
プ２１によって増幅された後、出力データＤＯとして外
部に出力される。
ＢＬ１のイコライズの後、ワード線信号ＷＬが立上が
る。トランジスタＱｓがオンするので、ビット線ＢＬ
１，／ＢＬ１間に、メモリセルＭＣにストアされた信号
電荷に従って微小な電位差が現われる。センスアンプＳ
Ａ１は、活性化信号ＳN およびＳP に応答して活性化さ
れ、ビット線ＢＬ１，／ＢＬ１間の微小な電位差が増幅
される。センスアンプＳＡ１による増幅の後、高レベル
の列選択信号Ｙ１が与えられるのでトランジスタＱ８お
よびＱ９がオンし、増幅されたデータ信号がＩＯ線対Ｉ
Ｏ，／ＩＯに伝えられる。ＩＯ線対に与えられたデータ
信号は、図１に示したプリアンプ２０およびメインアン
プ２１によって増幅された後、出力データＤＯとして外
部に出力される。
【００２２】図１６は、図１に示したカラムインターロ
ック解除回路７の回路図である。図１６を参照して、カ
ラムインターロック解除回路７は、前半の回路７ａと後
半の回路７ｂとを含む。前半の回路７ａは、外部から与
えられる信号／ＲＡＳに応答して、信号φNF，φN およ
びφP を発生する。後半の回路７ｂは、信号φN および
／ＲＡＳに応答して、カラムインターロック解除信号／
φを出力する。
ック解除回路７の回路図である。図１６を参照して、カ
ラムインターロック解除回路７は、前半の回路７ａと後
半の回路７ｂとを含む。前半の回路７ａは、外部から与
えられる信号／ＲＡＳに応答して、信号φNF，φN およ
びφP を発生する。後半の回路７ｂは、信号φN および
／ＲＡＳに応答して、カラムインターロック解除信号／
φを出力する。
【００２３】図１７は、図１４に示した１つの活性化信
号発生回路（ＡＳＧ）６０の回路図である。活性化信号
発生回路６０は、プリデコード信号ＡＸ０および信号φ
P ，φN ，φNFに応答して、センスアンプ活性化信号Ｓ
P ，ＳN を発生する。発生された信号ＳP ，ＳN は、図
１５に示したトランジスタＱSP，ＱSNのゲートにそれぞ
れ与えられる。
号発生回路（ＡＳＧ）６０の回路図である。活性化信号
発生回路６０は、プリデコード信号ＡＸ０および信号φ
P ，φN ，φNFに応答して、センスアンプ活性化信号Ｓ
P ，ＳN を発生する。発生された信号ＳP ，ＳN は、図
１５に示したトランジスタＱSP，ＱSNのゲートにそれぞ
れ与えられる。
【００２４】図１８および図１９は、図１に示したＡＴ
Ｄ回路９の前半および後半の回路図である。図１８に示
した前半の回路９ａは、列アドレス信号ＣＡｉの遷移に
応答して、パルス信号ＣＡＴｉを発生する。図１９に示
した後半の回路９ｂは、カラムインターロック解除信号
／φと信号ＣＡＴｉに応答して、パルスＡＴＤを発生す
る。パルスＡＴＤは、図１に示したカラムデコーダ能動
化回路１０に与えられる。
Ｄ回路９の前半および後半の回路図である。図１８に示
した前半の回路９ａは、列アドレス信号ＣＡｉの遷移に
応答して、パルス信号ＣＡＴｉを発生する。図１９に示
した後半の回路９ｂは、カラムインターロック解除信号
／φと信号ＣＡＴｉに応答して、パルスＡＴＤを発生す
る。パルスＡＴＤは、図１に示したカラムデコーダ能動
化回路１０に与えられる。
【００２５】図２０は、図１に示したカラムデコーダ能
動化回路１０の回路図である。図２０を参照して、カラ
ムデコーダ能動化回路１０は、パルスＡＴＤとカラムイ
ンターロック解除信号／φとに応答して、列デコーダイ
ネーブル信号φY を発生する。
動化回路１０の回路図である。図２０を参照して、カラ
ムデコーダ能動化回路１０は、パルスＡＴＤとカラムイ
ンターロック解除信号／φとに応答して、列デコーダイ
ネーブル信号φY を発生する。
【００２６】
【発明が解決しようとする課題】既に説明したように、
図１に示したＤＲＡＭは、ボンディングオプションを用
いることにより、図９（Ａ）または図９（Ｂ）のいずれ
かのタイプまたは動作モードで選択的に動作できる。図
９（Ａ）と図９（Ｂ）の場合を比較すると、同時に活性
化されるべきセンスアンプの数が違っている。すなわ
ち、図９（Ｂ）に示した動作モードでＤＲＡＭが動作す
るとき、同時に活性化されるセンスアンプの数は、図９
（Ａ）に示した動作モードでの数の２倍に相当する。
図１に示したＤＲＡＭは、ボンディングオプションを用
いることにより、図９（Ａ）または図９（Ｂ）のいずれ
かのタイプまたは動作モードで選択的に動作できる。図
９（Ａ）と図９（Ｂ）の場合を比較すると、同時に活性
化されるべきセンスアンプの数が違っている。すなわ
ち、図９（Ｂ）に示した動作モードでＤＲＡＭが動作す
るとき、同時に活性化されるセンスアンプの数は、図９
（Ａ）に示した動作モードでの数の２倍に相当する。
【００２７】一般に、同時に活性化されるセンスアンプ
の数が多ければ多いほど、活性化の短い期間において消
費される電流のピーク値が高くなる。したがって、この
短い期間において電源電位ＶDDが僅かに低下するため、
センスアンプの増幅能力が弱められる。その結果、たと
えば図１５に示したセンスアンプＳＡ１がビット線ＢＬ
１，／ＢＬ１間の微小な電位差を十分に増幅する前にト
ランジスタＱ８，Ｑ９がオンすることとなり、場合によ
っては、ＩＯ線対上に残されている信号電荷によりビッ
ト線対ＢＬ１，／ＢＬ１上のデータ信号が反転され得
る。このことは、データ読出における誤りが引き起こさ
れることを意味する。
の数が多ければ多いほど、活性化の短い期間において消
費される電流のピーク値が高くなる。したがって、この
短い期間において電源電位ＶDDが僅かに低下するため、
センスアンプの増幅能力が弱められる。その結果、たと
えば図１５に示したセンスアンプＳＡ１がビット線ＢＬ
１，／ＢＬ１間の微小な電位差を十分に増幅する前にト
ランジスタＱ８，Ｑ９がオンすることとなり、場合によ
っては、ＩＯ線対上に残されている信号電荷によりビッ
ト線対ＢＬ１，／ＢＬ１上のデータ信号が反転され得
る。このことは、データ読出における誤りが引き起こさ
れることを意味する。
【００２８】すなわち、図９（Ｂ）に示した動作モード
でＤＲＡＭが動作するとき、より多くのセンスアンプが
同時に活性化されるので、図９（Ａ）に示した場合と比
較して、データ読出における誤りが発生しやすい。
でＤＲＡＭが動作するとき、より多くのセンスアンプが
同時に活性化されるので、図９（Ａ）に示した場合と比
較して、データ読出における誤りが発生しやすい。
【００２９】この発明は、上記のような課題を解決する
ためになされたもので、同時に活性化されるべきセンス
アンプの数を選択できる半導体メモリ装置において、デ
ータの読出における誤りを防ぐことを目的とする。
ためになされたもので、同時に活性化されるべきセンス
アンプの数を選択できる半導体メモリ装置において、デ
ータの読出における誤りを防ぐことを目的とする。
【００３０】
【課題を解決するための手段】請求項１の発明に係る半
導体メモリ装置は、複数のビット線と、複数のビット線
にそれぞれ接続された複数のセンスアンプと、複数のビ
ット線から出力されたデータ信号を伝送するデータ線
と、外部から与えられる列アドレス信号をデコードする
列デコーダ手段と、各々がデータ線と複数のビット線の
対応する１本との間に接続され、列デコーダ手段から出
力される出力信号に応答して選択的にオンされる複数の
スイッチング手段と、外部から与えられる状態制御信号
に応答して、列デコーダ手段を能動化する能動化手段
と、同時に活性化されるべきセンスアンプの数を決定す
るセンスアンプ数決定手段と、センスアンプ数決定手段
から出力される出力信号に応答して、能動化手段による
能動化タイミングを遅延させる能動化遅延手段とを含
む。
導体メモリ装置は、複数のビット線と、複数のビット線
にそれぞれ接続された複数のセンスアンプと、複数のビ
ット線から出力されたデータ信号を伝送するデータ線
と、外部から与えられる列アドレス信号をデコードする
列デコーダ手段と、各々がデータ線と複数のビット線の
対応する１本との間に接続され、列デコーダ手段から出
力される出力信号に応答して選択的にオンされる複数の
スイッチング手段と、外部から与えられる状態制御信号
に応答して、列デコーダ手段を能動化する能動化手段
と、同時に活性化されるべきセンスアンプの数を決定す
るセンスアンプ数決定手段と、センスアンプ数決定手段
から出力される出力信号に応答して、能動化手段による
能動化タイミングを遅延させる能動化遅延手段とを含
む。
【００３１】請求項２の発明に係る半導体メモリ装置
は、複数のビット線と、複数のビット線にそれぞれ接続
された複数のセンスアンプと、複数のビット線から出力
されたデータ信号を伝送するデータ線と、外部から与え
られる列アドレス信号をデコードする列デコーダ手段
と、各々がデータ線と複数のビット線の対応する１本と
の間に接続され、列デコーダから出力される出力信号に
応答して選択的にオンされる複数のスイッチング手段
と、同時に活性化されるべきセンスアンプの数を決定す
るセンスアンプ数決定手段と、センスアンプ数決定手段
から出力される出力信号に応答して、同時に活性化され
るべき複数のセンスアンプを部分的に異なったタイミン
グで活性化する異なったタイミング活性化手段とを含
む。
は、複数のビット線と、複数のビット線にそれぞれ接続
された複数のセンスアンプと、複数のビット線から出力
されたデータ信号を伝送するデータ線と、外部から与え
られる列アドレス信号をデコードする列デコーダ手段
と、各々がデータ線と複数のビット線の対応する１本と
の間に接続され、列デコーダから出力される出力信号に
応答して選択的にオンされる複数のスイッチング手段
と、同時に活性化されるべきセンスアンプの数を決定す
るセンスアンプ数決定手段と、センスアンプ数決定手段
から出力される出力信号に応答して、同時に活性化され
るべき複数のセンスアンプを部分的に異なったタイミン
グで活性化する異なったタイミング活性化手段とを含
む。
【００３２】
【作用】請求項１の発明における半導体メモリ装置で
は、同時に活性化されるべきセンスアンプの数に従っ
て、能動化遅延手段が列デコーダ手段の能動化タイミン
グを遅延させる。したがって、ビット線上のデータ信号
がセンスアンプにより十分に増幅された後増幅された信
号がデータ線に与えられるので、ビット線とデータ線と
の接続によりデータ信号が反転されるのが防がれる。
は、同時に活性化されるべきセンスアンプの数に従っ
て、能動化遅延手段が列デコーダ手段の能動化タイミン
グを遅延させる。したがって、ビット線上のデータ信号
がセンスアンプにより十分に増幅された後増幅された信
号がデータ線に与えられるので、ビット線とデータ線と
の接続によりデータ信号が反転されるのが防がれる。
【００３３】請求項２の発明における半導体メモリ装置
では、同時に活性化されるべきセンスアンプの数に従っ
て、異なったタイミング活性化手段が複数のセンスアン
プを部分的に異なったタイミングで活性化する。したが
って、より多くの数のセンスアンプが同時に活性化され
る場合においても、活性化の短い期間における電源電位
の低下が防がれ、データの読出誤りが防がれる。
では、同時に活性化されるべきセンスアンプの数に従っ
て、異なったタイミング活性化手段が複数のセンスアン
プを部分的に異なったタイミングで活性化する。したが
って、より多くの数のセンスアンプが同時に活性化され
る場合においても、活性化の短い期間における電源電位
の低下が防がれ、データの読出誤りが防がれる。
【００３４】
【実施例】図１は、この発明の一実施例を示すＤＲＡＭ
のブロック図である。図１を参照して、改善点は、ボン
ディングオプション回路１１から出力されるモード選択
信号／φA をカラムインターロック解除回路７に供与す
ること（図中点線で示される）と、後で説明するカラム
インターロック解除回路７における変更である。
のブロック図である。図１を参照して、改善点は、ボン
ディングオプション回路１１から出力されるモード選択
信号／φA をカラムインターロック解除回路７に供与す
ること（図中点線で示される）と、後で説明するカラム
インターロック解除回路７における変更である。
【００３５】図２は、図１に示したカラムインターロッ
ク解除回路７の改善された後半の回路の回路図である。
この実施例においても、図１６に示した前半の回路７ａ
が用いられ、後半の回路７ｂに代えて図２に示した回路
７ｃが用いられる。図２を参照して、改善された回路７
ｃは、信号φN および／ＲＡＳだけでなく、ボンディン
グオプション回路１１から出力されるモード選択信号／
φA をも受ける。したがって、改善された回路７ｃは、
図１に示したＤＲＡＭが図９（Ｂ）に示した動作モード
で動作されるとき（１／４分割動作）、図９（Ａ）の場
合（１／８分割動作）と比較して、より遅延されたカラ
ムインターロック解除信号／φを出力する。
ク解除回路７の改善された後半の回路の回路図である。
この実施例においても、図１６に示した前半の回路７ａ
が用いられ、後半の回路７ｂに代えて図２に示した回路
７ｃが用いられる。図２を参照して、改善された回路７
ｃは、信号φN および／ＲＡＳだけでなく、ボンディン
グオプション回路１１から出力されるモード選択信号／
φA をも受ける。したがって、改善された回路７ｃは、
図１に示したＤＲＡＭが図９（Ｂ）に示した動作モード
で動作されるとき（１／４分割動作）、図９（Ａ）の場
合（１／８分割動作）と比較して、より遅延されたカラ
ムインターロック解除信号／φを出力する。
【００３６】図３は、図２に示した改善された回路７ｃ
が用いられたＤＲＡＭの動作を説明するためのタイムチ
ャートである。図３に示したラインＣ１ａは、ＤＲＡＭ
が図９（Ａ）に示した動作モードで動作する場合におけ
る制御信号の変化を示す。一方、ラインＣ２ａは、ＤＲ
ＡＭが図９（Ｂ）に示した動作モードにおいて動作する
場合での制御信号の変化を示す。比較のため、改善が施
されていないＤＲＡＭ、すなわち図１６に示した後半の
回路７ｂが用いられたＤＲＡＭにおける制御信号の変化
がラインＣ２ａおよびＣ２ｂにより示される。ラインＣ
２ａは、改善が施されていないＤＲＡＭが図９（Ａ）に
示した動作モードで動作される場合を示す。ラインＣ２
ｂは、改善が施されていないＤＲＡＭが図９（Ｂ）に示
した動作モードで動作される場合を示す。
が用いられたＤＲＡＭの動作を説明するためのタイムチ
ャートである。図３に示したラインＣ１ａは、ＤＲＡＭ
が図９（Ａ）に示した動作モードで動作する場合におけ
る制御信号の変化を示す。一方、ラインＣ２ａは、ＤＲ
ＡＭが図９（Ｂ）に示した動作モードにおいて動作する
場合での制御信号の変化を示す。比較のため、改善が施
されていないＤＲＡＭ、すなわち図１６に示した後半の
回路７ｂが用いられたＤＲＡＭにおける制御信号の変化
がラインＣ２ａおよびＣ２ｂにより示される。ラインＣ
２ａは、改善が施されていないＤＲＡＭが図９（Ａ）に
示した動作モードで動作される場合を示す。ラインＣ２
ｂは、改善が施されていないＤＲＡＭが図９（Ｂ）に示
した動作モードで動作される場合を示す。
【００３７】図３を参照して、図２に示した後半の回路
７ｃを用いたＤＲＡＭは、図９（Ｂ）の動作モードにお
いて、カラムインターロック解除信号／φの立下がりが
遅延される（ラインＣ１ｂ）。したがって、列デコーダ
イネーブル信号φY の高レベルの期間が遅延されるので
（ラインＣ１ｂ）、列デコーダ３の能動化が遅延され
る。その結果、列デコーダ３からの列選択信号Ｙの発生
が遅延され、センスアンプがビット線間の電位差をより
十分に増幅することができる。たとえば、図１５を参照
して、高レベルの列選択信号Ｙ１の供与タイミングが遅
延されるので、センスアンプＳＡ１による十分な増幅の
後、トランジスタＱ８およびＱ９がオンする。したがっ
て、ビット線対ＢＬ１，／ＢＬ１上のデータ信号が、Ｉ
Ｏ線対上に残された信号電荷により反転されるのが防が
れる。言い換えると、データ読出における誤りが防がれ
る。
７ｃを用いたＤＲＡＭは、図９（Ｂ）の動作モードにお
いて、カラムインターロック解除信号／φの立下がりが
遅延される（ラインＣ１ｂ）。したがって、列デコーダ
イネーブル信号φY の高レベルの期間が遅延されるので
（ラインＣ１ｂ）、列デコーダ３の能動化が遅延され
る。その結果、列デコーダ３からの列選択信号Ｙの発生
が遅延され、センスアンプがビット線間の電位差をより
十分に増幅することができる。たとえば、図１５を参照
して、高レベルの列選択信号Ｙ１の供与タイミングが遅
延されるので、センスアンプＳＡ１による十分な増幅の
後、トランジスタＱ８およびＱ９がオンする。したがっ
て、ビット線対ＢＬ１，／ＢＬ１上のデータ信号が、Ｉ
Ｏ線対上に残された信号電荷により反転されるのが防が
れる。言い換えると、データ読出における誤りが防がれ
る。
【００３８】一方、図２に示した回路７ｃが用いられる
ＤＲＡＭが図９（Ａ）に示した動作モードで動作される
場合では、カラムインターロック解除信号／φは遅延さ
れない。この場合では、同時に活性化されるセンスアン
プの数がそれほど多くないので、データ読出における誤
りは生じない。
ＤＲＡＭが図９（Ａ）に示した動作モードで動作される
場合では、カラムインターロック解除信号／φは遅延さ
れない。この場合では、同時に活性化されるセンスアン
プの数がそれほど多くないので、データ読出における誤
りは生じない。
【００３９】図４は、この発明の別の実施例を示すカラ
ムインターロック解除回路７における後半の回路の回路
図である。この実施例では、改善されたカラムインター
ロック解除回路７は、図１６に示した前半の回路７ａ
と、図４に示した後半の回路７ｄおよび７ｅとを含む。
前半の回路７ａは、信号／ＲＡＳに応答して、信号
φNF，φN1およびφP1を発生する。回路７ｅは、モード
選択信号／φA および信号φ NFに応答して、信号φN2お
よびφP2を発生する。回路７ｄは、信号／ＲＡＳ，φ N1
およびφN2に応答して、カラムインターロック解除信号
／φを発生する。
ムインターロック解除回路７における後半の回路の回路
図である。この実施例では、改善されたカラムインター
ロック解除回路７は、図１６に示した前半の回路７ａ
と、図４に示した後半の回路７ｄおよび７ｅとを含む。
前半の回路７ａは、信号／ＲＡＳに応答して、信号
φNF，φN1およびφP1を発生する。回路７ｅは、モード
選択信号／φA および信号φ NFに応答して、信号φN2お
よびφP2を発生する。回路７ｄは、信号／ＲＡＳ，φ N1
およびφN2に応答して、カラムインターロック解除信号
／φを発生する。
【００４０】図５は、図４に示した回路を用いるＤＲＡ
Ｍが図９（Ａ）の動作モードで動作されるときのメモリ
ブロックのブロック図である。図５に示されるように、
メモリブロックＭＢａおよびＭＢｂ内のセンスアンプ
は、信号φN2およびφP2に応答して活性化される。一
方、メモリブロックＭＢｃおよびＭＢｄ内のセンスアン
プは、信号φN1およびφP1に応答して活性化される。。
改善されたＤＲＡＭが図９（Ａ）に示した動作モード
（１／８分割動作）で動作されるとき、各メモリブロッ
クＭＢａないしＭＢｄの対応する領域が同時にアクセス
される。すなわち、たとえばプリデコード信号ＡＸ１が
行プリデコーダ５から発生されたとき、図５において斜
線が施された領域内のセンスアンプが同時に活性化され
る。
Ｍが図９（Ａ）の動作モードで動作されるときのメモリ
ブロックのブロック図である。図５に示されるように、
メモリブロックＭＢａおよびＭＢｂ内のセンスアンプ
は、信号φN2およびφP2に応答して活性化される。一
方、メモリブロックＭＢｃおよびＭＢｄ内のセンスアン
プは、信号φN1およびφP1に応答して活性化される。。
改善されたＤＲＡＭが図９（Ａ）に示した動作モード
（１／８分割動作）で動作されるとき、各メモリブロッ
クＭＢａないしＭＢｄの対応する領域が同時にアクセス
される。すなわち、たとえばプリデコード信号ＡＸ１が
行プリデコーダ５から発生されたとき、図５において斜
線が施された領域内のセンスアンプが同時に活性化され
る。
【００４１】図６は、図４に示した回路を用いるＤＲＡ
Ｍが図９（Ｂ）の動作モード（１／４分割動作）で動作
されるときのメモリブロックのブロック図である。この
動作モードでは、信号φN2およびφP2が信号φN1および
φP1よりも遅延されたタイミングで活性化される。すな
わち、たとえばこの動作モードではプリデコード信号Ａ
Ｘ１およびＡＸ５が発生されるので、最初にメモリブロ
ックＭＢｃおよびＭＢｄにおいて斜線が施された領域内
のセンスアンプが活性化された後、メモリブロックＭＢ
ａおよびＭＢｂにおいて二重に斜線が施された領域内の
センスアンプが活性化される。すなわち、メモリブロッ
クＭＢｃおよびＭＢｄの斜線が施された領域内のセンス
アンプが信号φN1およびφP1に応答して活性化された
後、メモリブロックＭＢａおよびＭＢｂ内の二重に斜線
が施された領域内のセンスアンプが活性化される。
Ｍが図９（Ｂ）の動作モード（１／４分割動作）で動作
されるときのメモリブロックのブロック図である。この
動作モードでは、信号φN2およびφP2が信号φN1および
φP1よりも遅延されたタイミングで活性化される。すな
わち、たとえばこの動作モードではプリデコード信号Ａ
Ｘ１およびＡＸ５が発生されるので、最初にメモリブロ
ックＭＢｃおよびＭＢｄにおいて斜線が施された領域内
のセンスアンプが活性化された後、メモリブロックＭＢ
ａおよびＭＢｂにおいて二重に斜線が施された領域内の
センスアンプが活性化される。すなわち、メモリブロッ
クＭＢｃおよびＭＢｄの斜線が施された領域内のセンス
アンプが信号φN1およびφP1に応答して活性化された
後、メモリブロックＭＢａおよびＭＢｂ内の二重に斜線
が施された領域内のセンスアンプが活性化される。
【００４２】図７は、図４に示した回路を用いるＤＲＡ
Ｍの動作を説明するためのタイムチャートである。図７
を参照して、ラインＣ３ａは改善されたＤＲＡＭが図９
（Ａ）の動作モードで動作される場合における制御信号
の変化を示す。一方、ラインＣ３ｂは改善されたＤＲＡ
Ｍが図９（Ｂ）の動作モードで動作される場合における
制御信号の変化を示す。
Ｍの動作を説明するためのタイムチャートである。図７
を参照して、ラインＣ３ａは改善されたＤＲＡＭが図９
（Ａ）の動作モードで動作される場合における制御信号
の変化を示す。一方、ラインＣ３ｂは改善されたＤＲＡ
Ｍが図９（Ｂ）の動作モードで動作される場合における
制御信号の変化を示す。
【００４３】カラムインターロック解除信号／φは、改
善されたＤＲＡＭが図９（Ｂ）の動作モード（１／４分
割動作）で動作されるとき、図９（Ａ）の動作モード
（１／４分割動作）の場合よりも遅延される（ラインＣ
３ｂ）。したがって、列デコーダイネーブル信号φY の
高レベルの期間が遅延される（ラインＣ３ｂ）。これに
加えて、信号φN2およびφP2が、図９（Ｂ）の動作モー
ドにおいて遅延される。その結果、１／４分割動作にお
いて、信号φN1およびφP1が立上がった後信号φ N2およ
びφP2が立上がる。言い換えると、同時に活性化される
べきセンスアンプが、１／４分割動作において部分的に
異なったタイミングで活性化されることになる。その結
果、消費電流ＩDDがラインＣ３ｂに示されるように減じ
られ、電源電位ＶDDの電圧降下も減少される（ラインＣ
３ｂ）。１／４分割動作において電源電位ＶDDのレベル
がそれほど低下されないので、センスアンプの増幅能力
が弱められるのが防がれる。その結果、データ読出にお
ける誤りが防がれる。
善されたＤＲＡＭが図９（Ｂ）の動作モード（１／４分
割動作）で動作されるとき、図９（Ａ）の動作モード
（１／４分割動作）の場合よりも遅延される（ラインＣ
３ｂ）。したがって、列デコーダイネーブル信号φY の
高レベルの期間が遅延される（ラインＣ３ｂ）。これに
加えて、信号φN2およびφP2が、図９（Ｂ）の動作モー
ドにおいて遅延される。その結果、１／４分割動作にお
いて、信号φN1およびφP1が立上がった後信号φ N2およ
びφP2が立上がる。言い換えると、同時に活性化される
べきセンスアンプが、１／４分割動作において部分的に
異なったタイミングで活性化されることになる。その結
果、消費電流ＩDDがラインＣ３ｂに示されるように減じ
られ、電源電位ＶDDの電圧降下も減少される（ラインＣ
３ｂ）。１／４分割動作において電源電位ＶDDのレベル
がそれほど低下されないので、センスアンプの増幅能力
が弱められるのが防がれる。その結果、データ読出にお
ける誤りが防がれる。
【００４４】このように、ＤＲＡＭが図９（Ｂ）の動作
モード（１／４分割動作）で動作される場合ではより多
くのセンスアンプが同時に活性化されるのであるが、第
１の実施例（図２に示される）では列デコーダイネーブ
ル信号φY を遅延させることによりデータ読出における
誤りが防がれた。一方、第２の実施例（図４に示され
る）では、１／４分割動作において同時に活性化される
べきセンスアンプを部分的に異なったタイミングで活性
化させることにより、データ読出における誤りが防がれ
た。
モード（１／４分割動作）で動作される場合ではより多
くのセンスアンプが同時に活性化されるのであるが、第
１の実施例（図２に示される）では列デコーダイネーブ
ル信号φY を遅延させることによりデータ読出における
誤りが防がれた。一方、第２の実施例（図４に示され
る）では、１／４分割動作において同時に活性化される
べきセンスアンプを部分的に異なったタイミングで活性
化させることにより、データ読出における誤りが防がれ
た。
【００４５】上記の実施例では、いずれも図１に示した
ボンディングオプション回路１１から発生されるモード
選択信号／φA が用いられているが、ボンディングオプ
ションの手法に代えて、アルミマスタスライスによる手
法も用いられ得ることが指摘される。これに加えて、上
記の記載では、ＤＲＡＭにこの発明が適用される場合に
ついて説明がなされたが、この発明は一般に半導体メモ
リに適用され得ることが指摘される。
ボンディングオプション回路１１から発生されるモード
選択信号／φA が用いられているが、ボンディングオプ
ションの手法に代えて、アルミマスタスライスによる手
法も用いられ得ることが指摘される。これに加えて、上
記の記載では、ＤＲＡＭにこの発明が適用される場合に
ついて説明がなされたが、この発明は一般に半導体メモ
リに適用され得ることが指摘される。
【００４６】
【発明の効果】以上のように、請求項１の発明によれ
ば、センスアンプ数決定手段から出力される出力信号に
応答して列デコーダ手段の能動化タイミングを遅延させ
る能動化遅延手段を設けたので、同時に活性化されるべ
きセンスアンプの数を選択できる半導体メモリにおい
て、データの読出における誤りが防がれた。
ば、センスアンプ数決定手段から出力される出力信号に
応答して列デコーダ手段の能動化タイミングを遅延させ
る能動化遅延手段を設けたので、同時に活性化されるべ
きセンスアンプの数を選択できる半導体メモリにおい
て、データの読出における誤りが防がれた。
【００４７】請求項２の発明では、センスアンプ数決定
手段から出力される出力信号に応答して、同時に活性化
されるべきセンスアンプを部分的に異なったタイミング
で活性化する異なったタイミング活性化手段を設けたの
で、同時に活性化されるべきセンスアンプの数を選択で
きる半導体メモリ装置において、データの読出における
誤りが防がれた。
手段から出力される出力信号に応答して、同時に活性化
されるべきセンスアンプを部分的に異なったタイミング
で活性化する異なったタイミング活性化手段を設けたの
で、同時に活性化されるべきセンスアンプの数を選択で
きる半導体メモリ装置において、データの読出における
誤りが防がれた。
【図１】この発明の一実施例を示すＤＲＡＭのブロック
図である。
図である。
【図２】図１に示したカラムインターロック解除回路の
後半の回路の回路図である。
後半の回路の回路図である。
【図３】図２に示した改善された回路が用いられたＤＲ
ＡＭの動作を説明するためのタイムチャートである。
ＡＭの動作を説明するためのタイムチャートである。
【図４】この発明の別の実施例を示すカラムインターロ
ック解除回路における後半の回路の回路図である。
ック解除回路における後半の回路の回路図である。
【図５】図４に示した回路を用いるＤＲＡＭが図９
（Ａ）の動作モードで動作されるときのメモリブロック
のブロック図である。
（Ａ）の動作モードで動作されるときのメモリブロック
のブロック図である。
【図６】図４に示した回路を用いるＤＲＡＭが図９
（Ｂ）の動作モードで動作されるときのメモリブロック
のブロック図である。
（Ｂ）の動作モードで動作されるときのメモリブロック
のブロック図である。
【図７】図４に示した回路を用いるＤＲＡＭの動作を説
明するためのタイムチャートである。
明するためのタイムチャートである。
【図８】図１に示したボンディングオプション回路の回
路図である。
路図である。
【図９】図１に示したＤＲＡＭの１／８分割動作および
１／４分割動作におけるメモリセルアレイの等価的なサ
イズを説明するための模式図である。
１／４分割動作におけるメモリセルアレイの等価的なサ
イズを説明するための模式図である。
【図１０】図１に示した行プリデコーダの前半の回路図
である。
である。
【図１１】図１に示した行プリデコーダの後半の回路図
である。
である。
【図１２】図１に示したＤＲＡＭの１／８分割動作を説
明するためのブロック図である。
明するためのブロック図である。
【図１３】図１に示したＤＲＡＭの１／４分割動作を説
明するためのブロック図である。
明するためのブロック図である。
【図１４】図１２に示したメモリブロックＭＢｃおよび
その周辺回路の回路ブロック図である。
その周辺回路の回路ブロック図である。
【図１５】１つのメモリセル列における回路図である。
【図１６】図１に示したカラムインターロック解除回路
の回路図である。
の回路図である。
【図１７】図１４に示した１つの活性化信号発生回路の
回路図である。
回路図である。
【図１８】図１に示したＡＴＤ回路９の前半の回路図で
ある。
ある。
【図１９】図１に示したＡＴＤ回路９の後半の回路図で
ある。
ある。
【図２０】図１に示した列デコーダ能動化回路１０の回
路図である。
路図である。
６ センスアンプ活性化回路 ７ カラムインターロック解除回路 ８ センスアンプ能動化回路 ９ ＡＴＤ回路 １０ カラムデコーダ能動化回路 １１ ボンディングオプション回路 １２ モード制御回路
Claims (2)
- 【請求項１】複数のビット線と、 前記複数のビット線にそれぞれ接続された複数のセンス
アンプと、 前記複数のビット線から出力されたデータ信号を伝送す
るデータ線と、 外部から与えられる列アドレス信号をデコードする列デ
コーダ手段と、 各々が前記データ線と前記複数のビット線の対応する１
本との間に接続され、 前記列デコーダ手段から出力される出力信号に応答して
選択的にオンされる複数のスイッチング手段と、 外部から与えられる状態制御信号に応答して、前記列デ
コーダ手段を能動化する能動化手段と、 同時に活性化されるべき前記複数のセンスアンプの数を
決定するセンスアンプ数決定手段と、 前記センスアンプ数決定手段から出力される出力信号に
応答して、前記能動化手段による前記列デコーダ手段の
能動化タイミングを遅延させる能動化遅延手段とを含
む、半導体メモリ装置。 - 【請求項２】 複数のビット線と、 前記複数のビット線にそれぞれ接続された複数のセンス
アンプと、 前記複数のビット線から出力されたデータ信号を伝送す
るデータ線と、 外部から与えられる列アドレス信号をデコードする列デ
コーダ手段と、 各々が前記データ線と前記複数のビット線の対応する１
本との間に接続され、前記列デコーダ手段から出力され
る出力信号に応答して選択的にオンされる複数のスイッ
チング手段と、 同時に活性化されるべき前記複数のセンスアンプの数を
決定するセンスアンプ数決定手段と、 前記センスアンプ数決定手段から出力される出力信号に
応答して、同時に活性化されるべき前記複数のセンスア
ンプを部分的に異なったタイミングで活性化する異なっ
たタイミング活性化手段とを含む、半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010924A JP2865469B2 (ja) | 1992-01-24 | 1992-01-24 | 半導体メモリ装置 |
| US08/390,261 US5544115A (en) | 1992-01-24 | 1995-02-15 | Semiconductor memory device allowing selection of the number of sense amplifiers to be activated simultaneously |
| US08/487,213 US5625595A (en) | 1992-01-24 | 1995-06-07 | Semiconductor memory device allowing selection of the number of sense amplifiers to be activated simultaneously |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010924A JP2865469B2 (ja) | 1992-01-24 | 1992-01-24 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05205472A true JPH05205472A (ja) | 1993-08-13 |
| JP2865469B2 JP2865469B2 (ja) | 1999-03-08 |
Family
ID=11763790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010924A Expired - Lifetime JP2865469B2 (ja) | 1992-01-24 | 1992-01-24 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5544115A (ja) |
| JP (1) | JP2865469B2 (ja) |
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-
1992
- 1992-01-24 JP JP4010924A patent/JP2865469B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-15 US US08/390,261 patent/US5544115A/en not_active Expired - Fee Related
- 1995-06-07 US US08/487,213 patent/US5625595A/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| JPH043390A (ja) * | 1990-04-20 | 1992-01-08 | Matsushita Electron Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5625595A (en) | 1997-04-29 |
| US5544115A (en) | 1996-08-06 |
| JP2865469B2 (ja) | 1999-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981201 |