JP2009087525A - 半導体メモリ素子 - Google Patents

半導体メモリ素子 Download PDF

Info

Publication number
JP2009087525A
JP2009087525A JP2008248341A JP2008248341A JP2009087525A JP 2009087525 A JP2009087525 A JP 2009087525A JP 2008248341 A JP2008248341 A JP 2008248341A JP 2008248341 A JP2008248341 A JP 2008248341A JP 2009087525 A JP2009087525 A JP 2009087525A
Authority
JP
Japan
Prior art keywords
data bus
output signal
bank
positive
global data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2008248341A
Other languages
English (en)
Inventor
Seung-Wook Kwak
スン ウク クァク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020080040928A external-priority patent/KR100990140B1/ko
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2009087525A publication Critical patent/JP2009087525A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

【課題】スタックバンク構造において、データバス駆動回路に必要な回路面積を最小化することができる半導体メモリ素子を提供すること。
【解決手段】本発明の半導体メモリ素子は、列方向にスタックされるように配置された複数のバンクと、該複数のバングに対応するグローバルデータバスと、前記複数のバンクの各々に対応する複数のローカルデータバスに乗せられたデータを多重化して前記グローバルデータバスに伝達する共通のグローバルデータバス駆動手段とを備える。
【選択図】図６

Description

本発明は、半導体設計技術に関し、特に、半導体メモリ設計技術に関し、より詳細には、半導体メモリ素子のカラム制御ブロックに関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をはじめとする大部分の半導体メモリ素子では、階層的なデータバス構造が採用されている。すなわち、バンク領域には、ローカルデータバスが配置され、周辺回路領域には、グローバルデータバスが配置される。ローカルデータバス自体も、場合によって階層的に配置され得る。
図１は、ＤＲＡＭのデータバスの配置構造を示す図である。
同図に示すように、バンクは、複数のメモリセルアレイのマトリクスを含む。メモリセルアレイの行方向には、セグメントデータバスＳＩＯ＜０：３＞が配置され、セグメントデータバスＳＩＯ＜０：３＞と直交する列方向には、ローカルデータバスＬＩＯ０〜ＬＩＯ１５が配置される。セグメントデータバスＳＩＯ＜０：３＞及びローカルデータバスＬＩＯ０〜ＬＩＯ１５は、通常、差動ラインで具現される。
一方、図示していないが、グローバルデータバスＧＩＯ０〜ＧＩＯ１５は、バンク下端の周辺回路領域に行方向に配置され、メモリセルアレイとグローバルデータバスＧＩＯ０〜ＧＩＯ１５との間にカラム制御ブロックが配置される。カラム制御ブロックには、書き込みドライバＷＤと、データバス感知増幅器ＩＯＳＡとが備えられる。
図２Ａは、ＤＲＡＭの読み出し動作時におけるデータ伝達経路を示す図である。
同図に示すように、ＤＲＡＭの読み出し動作時におけるデータ伝達経路には、メモリセルＭＣ、ビット線ＢＬ，ＢＬＢ、ビット線感知増幅器ＢＬＳＡ、セグメントデータバスＳＩＯ，ＳＩＯＢ、ローカルデータバスＬＩＯ，ＬＩＯＢ、データバス感知増幅器ＩＯＳＡ、及びグローバルデータバスＧＩＯが存在する。
ここで、ビット線ＢＬ，ＢＬＢとビット線感知増幅器ＢＬＳＡとの間には、ビット線分離信号ＢＩＳＨによって制御される２つのＮＭＯＳトランジスタが備えられ、ビット線感知増幅器ＢＬＳＡとセグメントデータバスＳＩＯ，ＳＩＯＢとの間には、カラム選択信号ＹＩによって制御される２つのＰＭＯＳトランジスタが備えられ、セグメントデータバスＳＩＯ，ＳＩＯＢとローカルデータバスＬＩＯ，ＬＩＯＢとの間には、入出力スイッチ制御信号ＩＯＳＷによって制御される２つのＮＭＯＳトランジスタが備えられる。
図２Ｂは、図２Ａに示す回路の動作タイミング図であって、以下、図２Ｂを参照してＤＲＡＭの読み出し動作を簡単に説明する。
まず、アクティブコマンドが印加されると、アクティブコマンドと同時に印加されたロウアドレスをデコードし、これにより、１つのワード線ＷＬが選択されて活性化される。これにより、当該ワード線ＷＬに接続された全てのメモリセルＭＣのセルトランジスタがターンオンし、セルキャパシタと、プリチャージ状態のビット線ＢＬ，ＢＬＢとの間に電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）が発生する。正ビット線ＢＬ及び負ビット線ＢＬＢは、電荷共有による微小電圧差を有する。
次に、ビット線感知増幅器ＢＬＳＡがイネーブルされ、正ビット線ＢＬと負ビット線ＢＬＢとの微小電圧差を感知し、これをプルダウン電源ＳＢ及びプルアップ電源ＲＴＯのレベルに増幅する。図中には、正ビット線ＢＬが接地電圧ＶＳＳレベルに増幅され、負ビット線ＢＬＢがコア電圧ＶＣＯＲＥレベルに増幅された場合を示している。
一方、アクティブコマンドの印加時点から一定時間ｔＲＣＤ経過後、読み出しコマンドが印加され、読み出しコマンドと同時に印加されたカラムアドレスをデコードし、これにより、１つのビット線が選択される。すなわち、選択されたビット線に対応するカラム選択信号ＹＩが活性化され、それによって制御される２つのＰＭＯＳトランジスタをターンオンさせ、これにより、ビット線ＢＬ，ＢＬＢとセグメントデータバスＳＩＯ，ＳＩＯＢとが互いに接続され、増幅されたビット線ＢＬ，ＢＬＢのデータがセグメントデータバスＳＩＯ，ＳＩＯＢに伝達される。
次に、入出力スイッチ制御信号ＩＳＯＷが活性化され、それによって制御される２つのＮＭＯＳトランジスタがターンオンし、それにより、セグメントデータバスＳＩＯ，ＳＩＯＢに乗せられたデータがローカルデータバスＬＩＯ，ＬＩＯＢに伝達される。
また、読み出しコマンドを受信して生成されたストローブ信号ＩＯＳＡＳＴＢが活性化されると、データバス感知増幅器ＩＯＳＡがイネーブルされ、ローカルデータバスＬＩＯ，ＬＩＯＢに乗せられたデータを感知増幅し、感知増幅されたデータに対応するレベルでグローバルデータバスＧＩＯを駆動する。
一方、ビット線感知増幅器ＢＬＳＡで増幅されたデータは、ビット線感知増幅器ＢＬＳＡがディセーブルされる前にメモリセルＭＣに再格納され、ビット線ＢＬ，ＢＬＢは、再びプリチャージ状態に戻る。
また、データバス感知増幅器ＩＯＳＡは、基本的に、ローカルデータバスＬＩＯ，ＬＩＯＢに乗せられたデータを感知増幅する感知増幅回路が備えられ、感知増幅されたデータに対応するレベルでグローバルデータバスＧＩＯを駆動するグローバルデータバス駆動回路が付属する。
図３Ａは、データバス感知増幅器ＩＯＳＡに備えられた感知増幅回路の回路図である。
同図に示すように、データバス感知増幅器ＩＯＳＡに備えられた感知増幅回路は、通常、２段増幅回路で具現されている。第１増幅回路３００Ａは、カレントミラー型差動増幅器（平行接続型）で具現される。カレントミラー型差動増幅器は、第１ストローブ信号ＩＯＳＴＢ１によって制御され、ローカルデータバスＬＩＯ，ＬＩＯＢを差動入力端とする。一方、第２増幅回路３００Ｂは、ＣＭＯＳクロスカップル型差動増幅器で具現される。ＣＭＯＳクロスカップル型差動増幅器は、第２ストローブ信号ＩＯＳＴＢ２によって制御され、第１増幅回路３００Ａの出力信号ＤＯ，ＤＯＢを差動入力とする。
図３Ｂは、図３Ａに示す感知増幅回路の動作タイミング図であって、図３Ｂを参照して感知増幅回路の動作を詳細に説明する。
入出力スイッチ制御信号ＩＯＳＷが活性化されると、セグメントデータバスＳＩＯ，ＳＩＯＢとローカルデータバスＬＩＯ，ＬＩＯＢとが接続され、セグメントデータバスＳＩＯ，ＳＩＯＢの電位がローカルデータバスＬＩＯ，ＬＩＯＢに伝達される。
第１ストローブ信号ＩＯＳＴＢ１は、入出力スイッチ制御信号ＩＯＳＷが活性化された時点からｔＡだけの時間経過後に活性化される。ｔＡは、ローカルデータバスＬＩＯ，ＬＩＯＢに電圧を印加しはじめてから、第１増幅回路３００ＡがローカルデータバスＬＩＯ，ＬＩＯＢの微小電圧差ｄＶを感知するのに必要な最小時間を意味する。
また、第２ストローブ信号ＩＯＳＴＢ２は、第１ストローブ信号ＩＯＳＴＢ１が活性化された時点からｔＢだけの時間経過後に活性化される。ｔＢは、第２増幅回路３００Ｂのための最小時間を意味する。
一方、ローカルデータバスＬＩＯ，ＬＩＯＢが電源電圧ＶＤＤレベルにプリチャージされるのと同じように、感知増幅回路の出力端ＯＵＴ，ＯＵＴＢも、電源電圧ＶＤＤレベルにプリチャージされる。
図４は、データバス感知増幅器ＩＯＳＡに付属するグローバルデータバス駆動回路の回路図である。
同図に示すように、グローバルデータバス駆動回路は、感知増幅回路の正出力信号ＯＵＴを入力とする第１インバータＩＮＶ１と、第１インバータＩＮＶ１の出力信号を入力とする第２インバータＩＮＶ２と、感知増幅回路の負出力信号ＯＵＴＢを入力とする第３インバータＩＮＶ３と、第３インバータＩＮＶ３の出力信号を入力とする第４インバータＩＮＶ４と、第４インバータＩＮＶ４の出力信号を入力とする第５インバータＩＮＶ５と、電源電圧端ＶＤＤにソースが接続され、グローバルデータバスＧＩＯにドレインが接続され、第２インバータＩＮＶ２の出力信号をゲート入力とするプルアップＰＭＯＳトランジスタＭＰ１と、接地電圧端ＶＳＳにソースが接続され、グローバルデータバスＧＩＯにドレインが接続され、第５インバータＩＮＶ５の出力信号をゲート入力とするプルダウンＮＭＯＳトランジスタＭＮ１とを備える。
一方、最近の超高集積ＤＲＡＭでは、２つ以上のバンクをスタックすることで回路面積を縮小するスタックバンク構造が適用されている。スタックバンク構造を適用すると、デコード回路を複数のバンクが共有することにより、デコード回路の全面積を大幅に縮小することができる。
図５は、スタックバンク構造を有するＤＲＡＭの読み出し経路のブロック図である。
同図に示すように、２つのバンクが列方向にスタックされるように配置されている。すなわち、第１バンクＢａｎｋ０の上に第２バンクＢａｎｋ１が配置されている。第２バンクＢａｎｋ１に対応するローカルデータバスＬＩＯ＿ＵＰは、第１バンクＢａｎｋ０を通過してグローバルデータバスＧＩＯにまで配置されており、第１バンクＢａｎｋ０に対応するローカルデータバスＬＩＯ＿ＤＮは、グローバルデータバスＧＩＯにまで配置されている。
一方、第１バンクＢａｎｋ０とグローバルデータバスＧＩＯとの間には、第１バンクＢａｎｋ０に対応する第１カラム制御部と、第２バンクＢａｎｋ１に対応する第２カラム制御部とが配置される。前述のように、第１カラム制御部及び第２カラム制御部には、それぞれ、書き込みドライバＷＤと、データバス感知増幅器ＩＯＳＡとが備えられるが、本発明は、データバス感知増幅器ＩＯＳＡに付属するデータバス駆動回路に関するものであるため、以下では、書き込みドライバＷＤに関する説明は省略する。
より詳細に説明すると、第１カラム制御部には、ローカルデータバスＬＩＯ＿ＤＮに乗せられたデータを感知増幅する感知増幅回路（図３Ａ参照）と、データバス駆動回路（図４参照）とが備えられ、第２カラム制御部にも、ローカルデータバスＬＩＯ＿ＵＰに乗せられたデータを感知増幅する感知増幅回路と、データバス駆動回路とが別途に備えられる。
このように、従来のスタックバンク構造では、カラム制御ブロックのデータバス駆動回路がバンク毎に別途に備えられているため、カラム制御ブロックの面積が大きいという問題があった。
そこで、本発明は、上記のような問題に鑑みてなされたものであって、その目的は、スタックバンク構造において、データバス駆動回路に必要な回路面積を最小化することができる半導体メモリ素子を提供することにある。
上記の課題を達成するための本発明の一形態によれば、列方向にスタックされるように配置された複数のバンクと、該複数のバングに対応するグローバルデータバスと、前記複数のバンクの各々に対応する複数のローカルデータバスに乗せられたデータを多重化して前記グローバルデータバスに伝達する共通のグローバルデータバス駆動手段とを備える半導体メモリ素子が提供される。
また、本発明の他の形態によれば、第１バンクと、該第１バンクと列方向にスタックされるように配置された第２バンクと、前記第１バンク及び第２バンクに対応するグローバルデータバスと、前記第１バンクに対応する第１ローカルデータバスに乗せられたデータを感知増幅する第１感知増幅手段と、前記第２バンクに対応する第２ローカルデータバスに乗せられたデータを感知増幅する第２感知増幅手段と、前記第１感知増幅手段及び第２感知増幅手段から出力されたデータを多重化して前記グローバルデータバスに伝達する共通のグローバルデータバス駆動手段とを備える半導体メモリ素子が提供される。
本発明は、スタックバンク構造を採用する半導体メモリ素子において、カラム制御ブロックのデータバス駆動回路を複数のスタックされたバンクが共有する方式を提案する。本発明では、活性化されていないバンクのローカルデータバスは、電源電圧ＶＤＤレベルにプリチャージされることを利用して、活性化されたバンクのローカルデータバスに乗せられたデータを選択することができるため、比較的簡単に複数のバンクに対するデータの多重化が可能となる。
以下、本発明の属する技術分野における通常の知識を有する者が本発明をより容易に実施できるようにするため、本発明の好ましい実施形態を示す。
図６は、本発明の一実施形態に係るスタックバンク構造を有するＤＲＡＭの読み出し経路のブロック図である。
同図に示すように、本実施形態に係るＤＲＡＭは、列方向にスタックされるように配置された複数のバンクＢａｎｋ０，Ｂａｎｋ１と、スタックされた複数のバンクＢａｎｋ０，Ｂａｎｋ１に対応するグローバルデータバスＧＩＯと、複数のバンクＢａｎｋ０，Ｂａｎｋ１の各々に対応する複数のローカルデータバスＬＩＯ＿ＤＮ，ＬＩＯ＿ＵＰに乗せられたデータを多重化してグローバルデータバスＧＩＯに伝達する共通のグローバルデータバス駆動回路ＧＩＯＤＲＶ＿ＣＯＭとを備える。
図中には、第１バンクＢａｎｋ０の上に第２バンクＢａｎｋ１が配置される２つのバンクのスタック構造を示しているが、４つ以上のバンクをスタックすることもできる。第２バンクＢａｎｋ１に対応するローカルデータバスＬＩＯ＿ＵＰは、第１バンクＢａｎｋ０を通過して共通のグローバルデータバス駆動回路にまで配置されており、第１バンクＢａｎｋ０に対応するローカルデータバスＬＩＯ＿ＤＮは、共通のグローバルデータバス駆動回路にまで配置されている。
すなわち、本実施形態では、グローバルデータバス駆動回路をバンク毎に割り当てず、スタックされた複数のバンクが共有するようにする。
図７は、感知増幅回路まで考慮したＤＲＡＭの読み出し経路のブロック図である。
同図に示すＤＲＡＭは、第１バンクＢａｎｋ０と、第１バンクＢａｎｋ０と列方向にスタックされるように配置された第２バンクＢａｎｋ１と、第１バンクＢａｎｋ０及び第２バンクＢａｎｋ１に対応するグローバルデータバスＧＩＯと、第１バンクＢａｎｋ０に対応する第１ローカルデータバスＬＩＯ＿ＤＮに乗せられたデータを感知増幅する第１感知増幅回路ＤＢＳＡ０と、第２バンクＢａｎｋ１に対応する第２ローカルデータバスＬＩＯ＿ＵＰに乗せられたデータを感知増幅する第２感知増幅回路ＤＢＳＡ１と、第１感知増幅回路ＤＢＳＡ０及び第２感知増幅回路ＤＢＳＡ１から出力されたデータを多重化してグローバルデータバスＧＩＯに伝達する共通のグローバルデータバス駆動回路ＧＩＯＤＲＶ＿ＣＯＭとを備える。
図５に示す従来技術と比較すると、第１感知増幅回路ＤＢＳＡ０及び第２感知増幅回路ＤＢＳＡ１の構成はいずれも、図３Ａに示すように、従来と同じである。ただし、グローバルデータバス駆動回路をバンク毎に割り当てず、スタックされた第１バンクＢａｎｋ０及び第２バンクＢａｎｋ１が１つのグローバルデータバス駆動回路を共有するようにする。すなわち、１つのグローバルデータバス駆動回路を除去することにより、それだけ回路面積を縮小することができる。
図８は、図７に示す共通のグローバルデータバス駆動回路ＧＩＯＤＲＶ＿ＣＯＭの回路図である。
同図に示すように、共通のグローバルデータバス駆動回路ＧＩＯＤＲＶ＿ＣＯＭは、第１感知増幅回路ＤＢＳＡ０の差動出力信号である正／負出力信号ＬＩＯ＿ＤＮＳ，ＬＩＯＢ＿ＤＮＳ及び第２感知増幅回路ＤＢＳＡ１の差動出力信号である正／負出力信号ＬＩＯ＿ＵＰＳ，ＬＩＯＢ＿ＵＰＳを多重化して出力する多重化部８００と、多重化部８００の出力信号をバッファリングするバッファ部８１０と、バッファ部８１０の出力信号に応答して、グローバルデータバスＧＩＯをプルアップ／プルダウン駆動する駆動部８２０とを備える。
多重化部８００は、第１感知増幅回路ＤＢＳＡ０の正出力信号ＬＩＯ＿ＤＮＳ及び第２感知増幅回路ＤＢＳＡ１の正出力信号ＬＩＯ＿ＵＰＳを入力とする第１ＮＡＮＤゲートＮＡＮＤ１１と、第１感知増幅回路ＤＢＳＡ０の負出力信号ＬＩＯＢ＿ＤＮＳ及び第２感知増幅回路ＤＢＳＡ１の負出力信号ＬＩＯＢ＿ＵＰＳを入力とする第２ＮＡＮＤゲートＮＡＮＤ１２とを備える。
バッファ部８１０は、第１ＮＡＮＤゲートＮＡＮＤ１１の出力信号を入力とする第１インバータＩＮＶ１１と、第２ＮＡＮＤゲートＮＡＮＤ１２の出力信号を入力とする第２インバータＩＮＶ１２と、第２インバータＩＮＶ１２の出力信号を入力とする第３インバータＩＮＶ１３とを備える。
駆動部８２０は、電源電圧端ＶＤＤにソースが接続され、グローバルデータバスＧＩＯにドレインが接続され、第１インバータＩＮＶ１１の出力信号をゲート入力とするプルアップＰＭＯＳトランジスタＭＰ１１と、接地電圧端ＶＳＳにソースが接続され、グローバルデータバスＧＩＯにドレインが接続され、第３インバータＩＮＶ１３の出力信号をゲート入力とするプルダウンＮＭＯＳトランジスタＭＮ１１とを備える。
以下、本実施形態に係るＤＲＡＭの読み出し動作を簡単に説明する。
まず、アクティブコマンドが印加され、第１バンクＢａｎｋ０のワード線が選択されて活性化された場合、後続の読み出しコマンドにより、ビット線、セグメントデータバス、第１ローカルデータバスＬＩＯ＿ＤＮにデータが伝達される。第１ローカルデータバスＬＩＯ＿ＤＮに乗せられたデータは、第１感知増幅回路ＤＢＳＡ０によって感知増幅され、これにより、第１感知増幅回路ＤＢＳＡ０の正／負出力信号ＬＩＯ＿ＤＮＳ，ＬＩＯＢ＿ＤＮＳは、感知増幅されたデータに対応するレベルを有することになる。
一方、第１ローカルデータバスＬＩＯ＿ＤＮに対応する第２バンクＢａｎｋ１の第２ローカルデータバスＬＩＯ＿ＵＰは、電源電圧ＶＤＤレベルにプリチャージされている。すなわち、第２感知増幅回路ＤＢＳＡ１の正／負出力信号ＬＩＯ＿ＵＰＳ，ＬＩＯＢ＿ＵＰＳは、ハイレバルに固定される。
したがって、多重化部８００の第１ＮＡＮＤゲートＮＡＮＤ１１は、第１感知増幅回路ＤＢＳＡ０の正出力信号ＬＩＯ＿ＤＮＳを反転して出力し、第２ＮＡＮＤゲートＮＡＮＤ１２は、第１感知増幅回路ＤＢＳＡ０の負出力信号ＬＩＯＢ＿ＤＮＳを反転して出力する。すなわち、第１感知増幅回路ＤＢＳＡ０及び第２感知増幅回路ＤＢＳＡ１の出力信号のうち、第１感知増幅回路ＤＢＳＡ０の出力信号を選択的に出力し、駆動部８２０は、その出力信号に対応するレベルでグローバルデータバスＧＩＯを駆動する。
仮に、これとは逆に、第２バンクＢａｎｋ１が活性化された場合であれば、多重化部８００は、第１感知増幅回路ＤＢＳＡ０及び第２感知増幅回路ＤＢＳＡ１の出力信号のうち、第２感知増幅回路ＤＢＳＡ１の出力信号を選択的に出力する。
本発明によれば、データバス駆動回路を共有することにより、カラム制御ブロックの面積を大幅に縮小することができ、これにより、半導体メモリ装置の歩留まりを向上させることができる。
本発明の技術思想は、上記の好ましい実施形態に基づいて具体的に記述されたが、上記の実施形態はその説明であって、それを制限するものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることを理解することができる。
例えば、上記の実施形態では、２つのバンクをスタックする場合を一例として説明したが、本発明は、４つ以上の偶数個のバンクをスタックする場合にも適用される。
また、上記の実施形態では、２つのＮＡＮＤゲートを用いて多重化部を具現する場合を一例として説明したが、多重化部を具現する方式は、これに限定されない。
更に、上記の実施形態では、ＤＲＡＭの場合を一例として説明したが、スタックバンク構造及び階層的なデータバス構造を有する他の半導体メモリ素子にも本発明を適用することができる。
ＤＲＡＭのデータバスの配置構造を示す図である。 ＤＲＡＭの読み出し動作時におけるデータ伝達経路を示す図である。 図２Ａに示す回路の動作タイミング図である。 データバス感知増幅器ＩＯＳＡに備えられた感知増幅回路の回路図である。 図３Ａに示す感知増幅回路の動作タイミング図である。 データバス感知増幅器ＩＯＳＡに付属するグローバルデータバス駆動回路の回路図である。 スタックバンク構造を有するＤＲＡＭの読み出し経路のブロック図である。 本発明の一実施形態に係るスタックバンク構造を有するＤＲＡＭの読み出し経路のブロック図である。 感知増幅回路まで考慮したＤＲＡＭの読み出し経路のブロック図である。 図７に示す共通のグローバルデータバス駆動回路の回路図である。
符号の説明
ＬＩＯ＿ＵＰ，ＬＩＯ＿ＤＮ：ローカルデータバス
ＧＩＯ：グローバルデータバス
ＧＩＯＤＲＶ＿ＣＯＭ：共通のグローバルデータバス駆動回路

Claims (8)

  1. 列方向にスタックされるように配置された複数のバンクと、
    該複数のバンクに対応するグローバルデータバスと、
    前記複数のバンクの各々に対応する複数のローカルデータバスに乗せられたデータを多重化して前記グローバルデータバスに伝達する共通のグローバルデータバス駆動手段と
    を備えることを特徴とする半導体メモリ素子。
  2. 前記複数のローカルデータバスの各々が、
    正データバスと負データバスとで構成され、前記正データバスと前記負データバスとが、データの非伝達期間において電源電圧レベルにプリチャージされることを特徴とする請求項１に記載の半導体メモリ素子。
  3. 第１バンクと、
    該第１バンクと列方向にスタックされるように配置された第２バンクと、
    前記第１バンク及び第２バンクに対応するグローバルデータバスと、
    前記第１バンクに対応する第１ローカルデータバスに乗せられたデータを感知増幅する第１感知増幅手段と、
    前記第２バンクに対応する第２ローカルデータバスに乗せられたデータを感知増幅する第２感知増幅手段と、
    前記第１感知増幅手段及び第２感知増幅手段から出力されたデータを多重化して前記グローバルデータバスに伝達する共通のグローバルデータバス駆動手段と
    を備えることを特徴とする半導体メモリ素子。
  4. 前記共通のグローバルデータバス駆動手段が、
    前記第１感知増幅手段の正／負出力信号及び前記第２感知増幅手段の正／負出力信号を多重化して出力する多重化部と、
    該多重化部の出力信号をバッファリングするバッファ部と、
    該バッファ部の出力信号に応答して、前記グローバルデータバスをプルアップ／プルダウン駆動する駆動部と
    を備えることを特徴とする請求項３に記載の半導体メモリ素子。
  5. 前記多重化部が、
    前記第１感知増幅手段の正出力信号及び前記第２感知増幅手段の正出力信号を入力とする第１ＮＡＮＤゲートと、
    前記第１感知増幅手段の負出力信号及び前記第２感知増幅手段の負出力信号を入力とする第２ＮＡＮＤゲートと
    を備えることを特徴とする請求項４に記載の半導体メモリ素子。
  6. 前記バッファ部が、
    前記第１ＮＡＮＤゲートの出力信号を入力とする第１インバータと、
    前記第２ＮＡＮＤゲートの出力信号を入力とする第２インバータと、
    該第２インバータの出力信号を入力とする第３インバータと
    を備えることを特徴とする請求項５に記載の半導体メモリ素子。
  7. 前記駆動部が、
    電源電圧端にソースが接続され、前記グローバルデータバスにドレインが接続され、前記第１インバータの出力信号をゲート入力とするプルアップＰＭＯＳトランジスタと、
    接地電圧端にソースが接続され、前記グローバルデータバスにドレインが接続され、前記第３インバータの出力信号をゲート入力とするプルダウンＮＭＯＳトランジスタと
    を備えることを特徴とする請求項６に記載の半導体メモリ素子。
  8. 前記第１ローカルデータバス及び第２ローカルデータバスの各々が、
    正データバスと負データバスとで構成され、前記正データバスと前記負データバスとが、データの非伝達期間において電源電圧レベルにプリチャージされることを特徴とする請求項３〜６のいずれか１項に記載の半導体メモリ素子。
JP2008248341A 2007-09-28 2008-09-26 半導体メモリ素子 Ceased JP2009087525A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20070098223 2007-09-28
KR1020080040928A KR100990140B1 (ko) 2007-09-28 2008-04-30 반도체 메모리 소자

Publications (1)

Publication Number Publication Date
JP2009087525A true JP2009087525A (ja) 2009-04-23

Family

ID=40508111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008248341A Ceased JP2009087525A (ja) 2007-09-28 2008-09-26 半導体メモリ素子

Country Status (2)

Country Link
US (1) US7817491B2 (ja)
JP (1) JP2009087525A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929826B1 (ko) * 2008-06-04 2009-12-07 주식회사 하이닉스반도체 반도체 메모리 소자
US7876639B2 (en) 2008-10-27 2011-01-25 Micron Technology, Inc. Memory devices having redundant arrays for repair
US8081530B2 (en) * 2010-02-26 2011-12-20 Elite Semiconductor Memory Technology Inc. Semiconductor memory device and associated local sense amplifier
KR20200132035A (ko) 2019-05-15 2020-11-25 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US11043256B2 (en) * 2019-06-29 2021-06-22 Intel Corporation High bandwidth destructive read embedded memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048570A (ja) * 1998-07-28 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
JP2001222889A (ja) * 2000-02-03 2001-08-17 Samsung Electronics Co Ltd 半導体メモリ装置及びこの装置のプリチャージ方法
JP2003151267A (ja) * 2001-11-09 2003-05-23 Fujitsu Ltd 半導体記憶装置
US7158432B1 (en) * 2005-09-01 2007-01-02 Freescale Semiconductor, Inc. Memory with robust data sensing and method for sensing data
US20080239847A1 (en) * 2007-03-30 2008-10-02 Chang Ho Jung Semi-shared sense amplifier and global read line architecture

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100188021B1 (ko) 1996-06-20 1999-06-01 윤종용 다뱅크구조에서 데이터 입출력라인 로딩 축소장치
JP3252895B2 (ja) 1997-11-07 2002-02-04 日本電気株式会社 半導体記憶装置及びその駆動方法
KR100382740B1 (ko) 2001-04-27 2003-05-09 삼성전자주식회사 주변 제어신호라인의 데이터 입출력라인에 대한 신호의간섭을 차폐하도록 배선한 반도체 메모리 장치.
US6603683B2 (en) * 2001-06-25 2003-08-05 International Business Machines Corporation Decoding scheme for a stacked bank architecture
KR100546331B1 (ko) 2003-06-03 2006-01-26 삼성전자주식회사 스택 뱅크들 마다 독립적으로 동작하는 멀티 포트 메모리장치
KR100790446B1 (ko) * 2006-06-30 2008-01-02 주식회사 하이닉스반도체 스택뱅크 구조를 갖는 반도체 메모리 장치
US7630271B2 (en) * 2006-11-29 2009-12-08 Hynix Semiconductor Inc. Semiconductor memory device including a column decoder array

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048570A (ja) * 1998-07-28 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
JP2001222889A (ja) * 2000-02-03 2001-08-17 Samsung Electronics Co Ltd 半導体メモリ装置及びこの装置のプリチャージ方法
JP2003151267A (ja) * 2001-11-09 2003-05-23 Fujitsu Ltd 半導体記憶装置
US7158432B1 (en) * 2005-09-01 2007-01-02 Freescale Semiconductor, Inc. Memory with robust data sensing and method for sensing data
US20080239847A1 (en) * 2007-03-30 2008-10-02 Chang Ho Jung Semi-shared sense amplifier and global read line architecture
WO2008121556A2 (en) * 2007-03-30 2008-10-09 Qualcomm Incorporated Semi-shared sense amplifier and global read line architecture

Also Published As

Publication number Publication date
US20090086550A1 (en) 2009-04-02
US7817491B2 (en) 2010-10-19

Similar Documents

Publication Publication Date Title
US8213248B2 (en) Semiconductor memory device having improved local input/output line precharge scheme
US7619935B2 (en) Memory device with separate read and write gate voltage controls
JP5400262B2 (ja) 半導体装置
JP4627103B2 (ja) 半導体記憶装置及びその制御方法
US7239566B2 (en) Semiconductor memory device and method of precharging global input/output lines thereof
US7499367B2 (en) Semiconductor memory device having stacked bank structure
KR100780613B1 (ko) 반도체 메모리 소자 및 그 구동방법
US7180817B2 (en) Semiconductor memory device with column selecting switches in hierarchical structure
JP2015084266A (ja) 半導体装置
JP2009134840A (ja) 半導体記憶装置
JP2009087525A (ja) 半導体メモリ素子
KR102471418B1 (ko) 센싱 회로 및 이를 포함하는 반도체 장치
JP2011146116A (ja) 半導体記憶装置及びその制御方法
JP5034133B2 (ja) 半導体記憶装置
JP2002025251A (ja) 半導体記憶装置
JP2001084762A (ja) 半導体メモリ装置
KR100990140B1 (ko) 반도체 메모리 소자
JP2004152363A (ja) 半導体記憶装置
US8194485B2 (en) Semiconductor memory device and method of controlling sense amplifier of semiconductor memory device
US6643201B2 (en) Memory device having read charge control, write charge control and floating or precharge circuits
KR101593602B1 (ko) 반도체 메모리 장치
JP4119105B2 (ja) 半導体メモリ
JP5998814B2 (ja) 半導体記憶装置
KR102401873B1 (ko) 라이트 제어 회로 및 이를 포함하는 반도체 장치
JP2003196983A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120614

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120913

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120919

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121001

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130528

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20130924