JP3252895B2 - 半導体記憶装置及びその駆動方法 - Google Patents
半導体記憶装置及びその駆動方法Info
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- JP3252895B2 JP3252895B2 JP30550597A JP30550597A JP3252895B2 JP 3252895 B2 JP3252895 B2 JP 3252895B2 JP 30550597 A JP30550597 A JP 30550597A JP 30550597 A JP30550597 A JP 30550597A JP 3252895 B2 JP3252895 B2 JP 3252895B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G11C7/18—Bit line organisation; Bit line lay-out
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、複数のバンクからなり、Ｉ／Ｏ線が階層化
された半導体記憶装置に関する。
関し、特に、複数のバンクからなり、Ｉ／Ｏ線が階層化
された半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、複数のバンクからなる半導体
記憶装置においては、Ｉ／Ｏ線が階層化され、複数のバ
ンク間においてグローバルなＩ／Ｏ線が共有されてお
り、グローバルなＩ／Ｏ線と複数のバンクのそれぞれに
設けられたローカルなＩ／Ｏ線とが接続されることによ
り、バンク内のサブアレイに対する情報の書き込み及び
読み出しが行われている。なお、この従来技術の内容
は、「J.H.Yoo et al., "A 32-Bank 1 Gb Self-Strobin
g Synchronous DRAM with 1 Gbyte/s Bandwidth" inIEE
E J.Solid-State Circuits, vol.31,no.11」の図４及び
その説明で述べられている。
記憶装置においては、Ｉ／Ｏ線が階層化され、複数のバ
ンク間においてグローバルなＩ／Ｏ線が共有されてお
り、グローバルなＩ／Ｏ線と複数のバンクのそれぞれに
設けられたローカルなＩ／Ｏ線とが接続されることによ
り、バンク内のサブアレイに対する情報の書き込み及び
読み出しが行われている。なお、この従来技術の内容
は、「J.H.Yoo et al., "A 32-Bank 1 Gb Self-Strobin
g Synchronous DRAM with 1 Gbyte/s Bandwidth" inIEE
E J.Solid-State Circuits, vol.31,no.11」の図４及び
その説明で述べられている。
【０００３】図４は、従来の半導体記憶装置の一構成例
を示す図であり、（ａ）は構成を説明するための図、
（ｂ）は内部に設けられる回路を示す図である。
を示す図であり、（ａ）は構成を説明するための図、
（ｂ）は内部に設けられる回路を示す図である。
【０００４】本従来例は図４に示すように、複数のサブ
アレイ１２０がマトリクス状に配置された２つのバンク
１１０ａ，１１０ｂからなり、バンク１１０ａ，１１０
ｂにはそれぞれ、複数のサブアレイ１２０毎に設けられ
たセンスアンプ列（ＳＡ）１２１及びサブワードドライ
バ列（ＳＷＤ）１２２と、複数のサブアレイ毎にサブア
レイのＸ方向に配線されたサブワード信号線（ＳＷＬ）
１３２と、複数のサブアレイ毎にサブアレイのＹ方向に
配線されたビット信号線（ＢＬ）１３４と、サブアレイ
１２０のＸ方向に配線されたローカルなＩ／Ｏ線（ＬＩ
Ｏ）１３０及び主ワード信号線（ＭＷＬ）１３１と、サ
ブアレイ１２０のＹ方向に配線されたカラム選択信号線
（ＹＳＷ）１３３とが設けられている。
アレイ１２０がマトリクス状に配置された２つのバンク
１１０ａ，１１０ｂからなり、バンク１１０ａ，１１０
ｂにはそれぞれ、複数のサブアレイ１２０毎に設けられ
たセンスアンプ列（ＳＡ）１２１及びサブワードドライ
バ列（ＳＷＤ）１２２と、複数のサブアレイ毎にサブア
レイのＸ方向に配線されたサブワード信号線（ＳＷＬ）
１３２と、複数のサブアレイ毎にサブアレイのＹ方向に
配線されたビット信号線（ＢＬ）１３４と、サブアレイ
１２０のＸ方向に配線されたローカルなＩ／Ｏ線（ＬＩ
Ｏ）１３０及び主ワード信号線（ＭＷＬ）１３１と、サ
ブアレイ１２０のＹ方向に配線されたカラム選択信号線
（ＹＳＷ）１３３とが設けられている。
【０００５】また、バンク１１０ａ，１１０ｂに共通し
て、サブアレイ１２０のＸ方向に、入出力アンプ１５０
に接続されたグローバルなＩ／Ｏ線（ＧＩＯ）１４０が
設けられている。
て、サブアレイ１２０のＸ方向に、入出力アンプ１５０
に接続されたグローバルなＩ／Ｏ線（ＧＩＯ）１４０が
設けられている。
【０００６】上記のように構成された半導体記憶装置に
おいては、ローカルなＩ／Ｏ線１３０とグローバルなＩ
／Ｏ線１４０とが、カラムのアクティブ状態を示す信号
（ＲＷＳｉ）により接続され、また、ローカルなＩ／Ｏ
線１３０とビット信号線１３４とが、カラム選択信号線
１３３により接続され、それにより、所望のサブアレイ
に対する情報の書き込み及び読み出しが行われる。
おいては、ローカルなＩ／Ｏ線１３０とグローバルなＩ
／Ｏ線１４０とが、カラムのアクティブ状態を示す信号
（ＲＷＳｉ）により接続され、また、ローカルなＩ／Ｏ
線１３０とビット信号線１３４とが、カラム選択信号線
１３３により接続され、それにより、所望のサブアレイ
に対する情報の書き込み及び読み出しが行われる。
【０００７】以下に、上記のように構成された半導体記
憶装置の動作について説明する。
憶装置の動作について説明する。
【０００８】まず、サブアレイ１２０に対する情報の書
き込み動作について説明する。
き込み動作について説明する。
【０００９】サブアレイ１２０に対して書き込むべき情
報はまず、入出力アンプ１５０及びグローバルなＩ／Ｏ
線１４０を介してバンク１１０ａ，１１０ｂ上に伝送さ
れる。
報はまず、入出力アンプ１５０及びグローバルなＩ／Ｏ
線１４０を介してバンク１１０ａ，１１０ｂ上に伝送さ
れる。
【００１０】次に、情報が書き込まれるべきサブアレイ
１２０のセンスアンプ１２１上に設けられたローカルな
Ｉ／Ｏ線１３０とグローバルなＩ／Ｏ線１４０とが、カ
ラムのアクティブ状態を示す信号（ＲＷＳｉ）により接
続される。
１２０のセンスアンプ１２１上に設けられたローカルな
Ｉ／Ｏ線１３０とグローバルなＩ／Ｏ線１４０とが、カ
ラムのアクティブ状態を示す信号（ＲＷＳｉ）により接
続される。
【００１１】また、ロウのアクティブ状態を示す信号
（不図示）によって、情報が書き込まれるサブアレイ１
２０が存在するバンクが選択され、それにより、主ワー
ド信号線１３１及びサブワード信号線１３２が活性化さ
れる。
（不図示）によって、情報が書き込まれるサブアレイ１
２０が存在するバンクが選択され、それにより、主ワー
ド信号線１３１及びサブワード信号線１３２が活性化さ
れる。
【００１２】また、カラム選択信号線１３３によって、
情報が書き込まれるべきサブアレイ１２０のビット信号
線１３４とローカルなＩ／Ｏ線とが接続される。
情報が書き込まれるべきサブアレイ１２０のビット信号
線１３４とローカルなＩ／Ｏ線とが接続される。
【００１３】上述した一連の動作により、グローバルな
Ｉ／Ｏ線１４０上にある情報が所望のサブアレイのビッ
ト信号線１３４上に存在するセルに対して書き込まれ
る。
Ｉ／Ｏ線１４０上にある情報が所望のサブアレイのビッ
ト信号線１３４上に存在するセルに対して書き込まれ
る。
【００１４】次に、サブアレイ１２０内の情報の読み出
し動作について説明する。
し動作について説明する。
【００１５】まず、情報が読み出されるサブアレイ１２
０のセンスアンプ１２１上に設けられたローカルなＩ／
Ｏ線１３０とグローバルなＩ／Ｏ線１４０とが、カラム
のアクティブ状態を示す信号（ＲＷＳｉ）により接続さ
れる。
０のセンスアンプ１２１上に設けられたローカルなＩ／
Ｏ線１３０とグローバルなＩ／Ｏ線１４０とが、カラム
のアクティブ状態を示す信号（ＲＷＳｉ）により接続さ
れる。
【００１６】また、ロウのアクティブ状態を示す信号
（不図示）によって、情報が読み出されるサブアレイ１
２０が存在するバンクが選択され、それにより、主ワー
ド信号線１３１及びサブワード信号線１３２が活性化さ
れる。
（不図示）によって、情報が読み出されるサブアレイ１
２０が存在するバンクが選択され、それにより、主ワー
ド信号線１３１及びサブワード信号線１３２が活性化さ
れる。
【００１７】また、カラム選択信号線１３３によって、
情報が読み出されるサブアレイ１２０のビット信号線１
３４とローカルなＩ／Ｏ線とが接続される。
情報が読み出されるサブアレイ１２０のビット信号線１
３４とローカルなＩ／Ｏ線とが接続される。
【００１８】それにより、所望のサブアレイ１２０のビ
ット信号線１３４上に存在するセルに書き込まれた情報
がローカルなＩ／Ｏ線１３０上に読み出され、その後、
ローカルなＩ／Ｏ線１３０上に読み出された情報が、グ
ローバルなＩ／Ｏ線１４０及び入出力アンプ１５０を介
して読み出される。
ット信号線１３４上に存在するセルに書き込まれた情報
がローカルなＩ／Ｏ線１３０上に読み出され、その後、
ローカルなＩ／Ｏ線１３０上に読み出された情報が、グ
ローバルなＩ／Ｏ線１４０及び入出力アンプ１５０を介
して読み出される。
【００１９】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体記憶装置においては、カラムのア
クティブ状態を示す信号（ＲＷＳｉ）がサブアレイ列毎
に設けられているため、配線数が多くなり、それによ
り、チップ面積が増大してしまうという問題点がある。
たような従来の半導体記憶装置においては、カラムのア
クティブ状態を示す信号（ＲＷＳｉ）がサブアレイ列毎
に設けられているため、配線数が多くなり、それによ
り、チップ面積が増大してしまうという問題点がある。
【００２０】また、図４に示したもののように、サブア
レイのＸ方向の長さがＹ方向の長さよりも長いものにお
いては、カラム選択信号線１３３がビット信号線１３４
と同じ方向に配線されているのに対して、カラムのアク
ティブ状態を示す信号線（ＲＷＳｉ）は主ワード信号線
１３１と同じ方向に配線されているため、それぞれの選
択バスや配線負荷が大きく異なる部分が存在し、それに
より、スキューのずれが生じ、アクセスの遅れが発生し
てしまう虞れがある。
レイのＸ方向の長さがＹ方向の長さよりも長いものにお
いては、カラム選択信号線１３３がビット信号線１３４
と同じ方向に配線されているのに対して、カラムのアク
ティブ状態を示す信号線（ＲＷＳｉ）は主ワード信号線
１３１と同じ方向に配線されているため、それぞれの選
択バスや配線負荷が大きく異なる部分が存在し、それに
より、スキューのずれが生じ、アクセスの遅れが発生し
てしまう虞れがある。
【００２１】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされものであって、配線数を削減
することができるとともに、スキューのずれを小さくす
ることができる半導体記憶装置を提供することを目的と
する。
する問題点に鑑みてなされものであって、配線数を削減
することができるとともに、スキューのずれを小さくす
ることができる半導体記憶装置を提供することを目的と
する。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に本発明は、Ｙ方向に複数配置され、マトリクス状に配
置された複数のサブアレイを有するバンクからなり、前
記サブアレイに対する情報の書き込み及び読み出しを行
う入出力アンプに接続され、前記複数のバンクを横切っ
てＹ方向に配置され、所定数のサブアレイ列毎に配置さ
れたグローバルなＩ／Ｏ線と、前記所定数のサブアレイ
毎に設けられ、前記所定数のサブアレイを横切り、前記
Ｙ方向と垂直なＸ方向に延在するローカルなＩ／Ｏ線
と、前記ローカルなＩ／Ｏ線に接続されるべきビット線
を選択するためのカラム選択信号を伝達するために、各
バンクのそれぞれのサブアレイ列をＹ方向に横切って延
在するカラム選択線と、活性化すべきサブアレイに対応
するローカルなＩ／Ｏ線とグローバルなＩ／Ｏ線とを接
続するためのカラム活性化信号を伝達し、バンク毎にか
つグローバルなＩ／Ｏ線毎に、前記グローバルなＩ／Ｏ
線に沿って延在するスイッチＩ／Ｏ線と、前記カラム活
性化信号と活性化されるべきサブアレイの行方向を活性
化するためのロウ活性化信号とが入力され、前記グロー
バルなＩ／Ｏ線と前記ローカルなＩ／Ｏ線とを接続する
出力信号を出力するＡＮＤロジック回路と、を有するこ
とを特徴とする半導体記憶装置。
に本発明は、Ｙ方向に複数配置され、マトリクス状に配
置された複数のサブアレイを有するバンクからなり、前
記サブアレイに対する情報の書き込み及び読み出しを行
う入出力アンプに接続され、前記複数のバンクを横切っ
てＹ方向に配置され、所定数のサブアレイ列毎に配置さ
れたグローバルなＩ／Ｏ線と、前記所定数のサブアレイ
毎に設けられ、前記所定数のサブアレイを横切り、前記
Ｙ方向と垂直なＸ方向に延在するローカルなＩ／Ｏ線
と、前記ローカルなＩ／Ｏ線に接続されるべきビット線
を選択するためのカラム選択信号を伝達するために、各
バンクのそれぞれのサブアレイ列をＹ方向に横切って延
在するカラム選択線と、活性化すべきサブアレイに対応
するローカルなＩ／Ｏ線とグローバルなＩ／Ｏ線とを接
続するためのカラム活性化信号を伝達し、バンク毎にか
つグローバルなＩ／Ｏ線毎に、前記グローバルなＩ／Ｏ
線に沿って延在するスイッチＩ／Ｏ線と、前記カラム活
性化信号と活性化されるべきサブアレイの行方向を活性
化するためのロウ活性化信号とが入力され、前記グロー
バルなＩ／Ｏ線と前記ローカルなＩ／Ｏ線とを接続する
出力信号を出力するＡＮＤロジック回路と、を有するこ
とを特徴とする半導体記憶装置。
【００２３】また、前記所定数のサブアレイが２つのサ
ブアレイであることを特徴とする。
ブアレイであることを特徴とする。
【００２４】また、前記複数のバンクのそれぞれは、前
記ローカルなＩ／Ｏ線が配線された方向の長さが該方向
と直交する方向の長さよりもよりも長い形状を具備する
ことを特徴とする。
記ローカルなＩ／Ｏ線が配線された方向の長さが該方向
と直交する方向の長さよりもよりも長い形状を具備する
ことを特徴とする。
【００２５】また、前記サブアレイに対する情報の書き
込み及び読み出しを前記複数のバンク間で切り換える際
に、前記入出力アンプの動作が所定の時間だけ停止する
ことを特徴とする。
込み及び読み出しを前記複数のバンク間で切り換える際
に、前記入出力アンプの動作が所定の時間だけ停止する
ことを特徴とする。
【００２６】また、前記サブアレイに対する情報の書き
込み及び読み出しを前記複数のバンク間で切り換える際
に、前記グローバルなＩ／Ｏ線が所定の時間だけ短絡状
態となることを特徴とする。
込み及び読み出しを前記複数のバンク間で切り換える際
に、前記グローバルなＩ／Ｏ線が所定の時間だけ短絡状
態となることを特徴とする。
【００２７】また、前記ローカルなＩ／Ｏ線は、前記グ
ローバルなＩ／Ｏ線と接続されていない場合、短絡状態
となっていることを特徴とする。
ローバルなＩ／Ｏ線と接続されていない場合、短絡状態
となっていることを特徴とする。
【００２８】また、前記ローカルなＩ／Ｏ線を活性化さ
せるための信号（１１ａ，１１ｂ）が立ち上がっている
間は、前記スイッチ線を活性化状態とすることを特徴と
する。
せるための信号（１１ａ，１１ｂ）が立ち上がっている
間は、前記スイッチ線を活性化状態とすることを特徴と
する。
【００２９】（作用）上記のように構成された本発明に
おいては、複数のサブアレイ毎に設けられたローカルな
Ｉ／Ｏ線と、サブアレイに対する情報の書き込み及び読
み出しを行う入出力アンプに接続され、複数のバンクに
共通して、ローカルなＩ／Ｏ線に対して直交する方向に
配線されたグローバルなＩ／Ｏ線とを接続するためのカ
ラムのアクティブ状態を示す信号が伝送されるスイッチ
線が、グローバルなＩ／Ｏ線の配置列毎に、該グローバ
ルなＩ／Ｏ線と同じ方向に配線されているので、サブア
レイ毎にスイッチ線を設ける必要がなくなり、それによ
り、配線数が削減され、チップ面積が縮小する。
おいては、複数のサブアレイ毎に設けられたローカルな
Ｉ／Ｏ線と、サブアレイに対する情報の書き込み及び読
み出しを行う入出力アンプに接続され、複数のバンクに
共通して、ローカルなＩ／Ｏ線に対して直交する方向に
配線されたグローバルなＩ／Ｏ線とを接続するためのカ
ラムのアクティブ状態を示す信号が伝送されるスイッチ
線が、グローバルなＩ／Ｏ線の配置列毎に、該グローバ
ルなＩ／Ｏ線と同じ方向に配線されているので、サブア
レイ毎にスイッチ線を設ける必要がなくなり、それによ
り、配線数が削減され、チップ面積が縮小する。
【００３０】また、上述した構成を、ローカルなＩ／Ｏ
線が配線された方向の長さが該方向と直交する方向の長
さよりもよりも長い形状を具備する複数のバンクからな
る半導体装置に適用した場合は、ローカルなＩ／Ｏ線に
対して直交する方向に配線されたグローバルなＩ／Ｏ線
とを接続するためのカラムのアクティブ状態を示す信号
が伝送されるスイッチ線の長さが短くなり、それによ
り、配線負荷が大きく異なる部分が存在することはな
く、スキューのずれが小さくなる。
線が配線された方向の長さが該方向と直交する方向の長
さよりもよりも長い形状を具備する複数のバンクからな
る半導体装置に適用した場合は、ローカルなＩ／Ｏ線に
対して直交する方向に配線されたグローバルなＩ／Ｏ線
とを接続するためのカラムのアクティブ状態を示す信号
が伝送されるスイッチ線の長さが短くなり、それによ
り、配線負荷が大きく異なる部分が存在することはな
く、スキューのずれが小さくなる。
【００３１】また、サブアレイに対する情報の書き込み
及び読み出しを複数のバンク間で切り換える際に入出力
アンプの動作を所定の時間だけ停止させた場合は、バン
ク間における情報が重複し、誤ったデータが読み出され
てしまうことはない。
及び読み出しを複数のバンク間で切り換える際に入出力
アンプの動作を所定の時間だけ停止させた場合は、バン
ク間における情報が重複し、誤ったデータが読み出され
てしまうことはない。
【００３２】また、サブアレイに対する情報の書き込み
及び読み出しを複数のバンク間で切り換える際に、グロ
ーバルなＩ／Ｏ線を所定の時間だけ短絡状態とした場合
は、次の動作までの時間が短縮される。
及び読み出しを複数のバンク間で切り換える際に、グロ
ーバルなＩ／Ｏ線を所定の時間だけ短絡状態とした場合
は、次の動作までの時間が短縮される。
【００３３】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３４】図１は、本発明の半導体記憶装置の実施の
一形態を示す図であり、（ａ）は構成を説明するための
図、（ｂ）は内部に設けられる回路を示す図である。
一形態を示す図であり、（ａ）は構成を説明するための
図、（ｂ）は内部に設けられる回路を示す図である。
【００３５】本形態は図１に示すように、複数のサブア
レイ２０がマトリクス状に配置された２つのバンク１０
ａ，１０ｂからなり、バンク１０ａ，１０ｂにはそれぞ
れ、複数のサブアレイ２０毎に設けられたセンスアンプ
列（ＳＡ）２１及びサブワードドライバ列（ＳＷＤ）２
２と、複数のサブアレイ毎にサブアレイのＸ方向に配線
されたサブワード信号線（ＳＷＬ）３２と、複数のサブ
アレイ毎にサブアレイのＹ方向に配線されたビット信号
線（ＢＬ）３４と、サブアレイ２０のＸ方向に配線され
たローカルなＩ／Ｏ線（ＬＩＯ）３０及び主ワード信号
線（ＭＷＬ）３１と、サブアレイ２０のＹ方向に配線さ
れたカラム選択信号線（ＹＳＷ）３３とが設けられてい
る。
レイ２０がマトリクス状に配置された２つのバンク１０
ａ，１０ｂからなり、バンク１０ａ，１０ｂにはそれぞ
れ、複数のサブアレイ２０毎に設けられたセンスアンプ
列（ＳＡ）２１及びサブワードドライバ列（ＳＷＤ）２
２と、複数のサブアレイ毎にサブアレイのＸ方向に配線
されたサブワード信号線（ＳＷＬ）３２と、複数のサブ
アレイ毎にサブアレイのＹ方向に配線されたビット信号
線（ＢＬ）３４と、サブアレイ２０のＸ方向に配線され
たローカルなＩ／Ｏ線（ＬＩＯ）３０及び主ワード信号
線（ＭＷＬ）３１と、サブアレイ２０のＹ方向に配線さ
れたカラム選択信号線（ＹＳＷ）３３とが設けられてい
る。
【００３６】また、バンク１０ａ，１０ｂに共通して、
サブアレイ２０のＹ方向に、カラム選択信号線３３のＯ
Ｒにより制御される入出力アンプ５０に接続されたグロ
ーバルなＩ／Ｏ線（ＧＩＯ）４０と、グローバルなＩ／
Ｏ線４０の配置列毎に、ローカルなＩ／Ｏ線３０とグロ
ーバルなＩ／Ｏ線４０とを接続するためのカラムのアク
ティブ状態を示す信号（ＲＷＳｊ）が伝送されるスイッ
チ線（ＳＷＩＯ）６０とが設けられている。
サブアレイ２０のＹ方向に、カラム選択信号線３３のＯ
Ｒにより制御される入出力アンプ５０に接続されたグロ
ーバルなＩ／Ｏ線（ＧＩＯ）４０と、グローバルなＩ／
Ｏ線４０の配置列毎に、ローカルなＩ／Ｏ線３０とグロ
ーバルなＩ／Ｏ線４０とを接続するためのカラムのアク
ティブ状態を示す信号（ＲＷＳｊ）が伝送されるスイッ
チ線（ＳＷＩＯ）６０とが設けられている。
【００３７】なお、図１（ｂ）に示す回路におけるロウ
のアクティブ状態を示す信号（ＲＡＣＴｉ）とカラムの
アクティブ状態を示す信号（ＲＷＳｊ）との論理におい
ては、ローカルなＩ／Ｏ線３０とグローバルなＩ／Ｏ線
４０との交差部にて生成される。
のアクティブ状態を示す信号（ＲＡＣＴｉ）とカラムの
アクティブ状態を示す信号（ＲＷＳｊ）との論理におい
ては、ローカルなＩ／Ｏ線３０とグローバルなＩ／Ｏ線
４０との交差部にて生成される。
【００３８】上記のように構成された半導体記憶装置に
おいては、ローカルなＩ／Ｏ線３０とグローバルなＩ／
Ｏ線４０とが、カラムのアクティブ状態を示す信号（Ｒ
ＷＳｊ）とロウのアクティブ状態を示す信号（ＲＡＣＴ
ｉ）とにより接続され、また、ローカルなＩ／Ｏ線３０
とビット信号線３４とが、カラム選択信号線３３により
接続され、それにより、所望のサブアレイに対する情報
の書き込み及び読み出しが行われる。
おいては、ローカルなＩ／Ｏ線３０とグローバルなＩ／
Ｏ線４０とが、カラムのアクティブ状態を示す信号（Ｒ
ＷＳｊ）とロウのアクティブ状態を示す信号（ＲＡＣＴ
ｉ）とにより接続され、また、ローカルなＩ／Ｏ線３０
とビット信号線３４とが、カラム選択信号線３３により
接続され、それにより、所望のサブアレイに対する情報
の書き込み及び読み出しが行われる。
【００３９】以下に、上記のように構成された半導体記
憶装置の動作について説明する。
憶装置の動作について説明する。
【００４０】図２は、図１に示した半導体記憶装置の動
作を説明するためのタイミングチャートであり、（ａ）
はバンク１０ａにおける動作を示す図、（ｂ）はバンク
１０ｂにおける動作を示す図、（ｃ）は（ａ），（ｂ）
に示す場合のＬＩＯとＧＩＯとの接続信号を示す図であ
る。
作を説明するためのタイミングチャートであり、（ａ）
はバンク１０ａにおける動作を示す図、（ｂ）はバンク
１０ｂにおける動作を示す図、（ｃ）は（ａ），（ｂ）
に示す場合のＬＩＯとＧＩＯとの接続信号を示す図であ
る。
【００４１】まず、ロウのアクティブ状態を示す信号Ｒ
ＡＣＴｊによって、バンク１０ａが選択され、それによ
り、バンク１０ａの主ワード信号線（ＭＷＬ）３１、サ
ブワード信号線（ＳＷＬ）３２が活性化されるととも
に、センスアンプを活性化させるための信号ＳＥが立ち
上がる。
ＡＣＴｊによって、バンク１０ａが選択され、それによ
り、バンク１０ａの主ワード信号線（ＭＷＬ）３１、サ
ブワード信号線（ＳＷＬ）３２が活性化されるととも
に、センスアンプを活性化させるための信号ＳＥが立ち
上がる。
【００４２】サブワード信号線３２が活性化されると、
そのサブワード信号線３２に接続されたビット信号線
（ＢＬ）３４が徐々に活性化される。
そのサブワード信号線３２に接続されたビット信号線
（ＢＬ）３４が徐々に活性化される。
【００４３】また、信号ＳＥによりセンスアンプが活性
化し、それにより、信号ＳＡＰが立ち上がる。
化し、それにより、信号ＳＡＰが立ち上がる。
【００４４】次に、任意のサブアレイ２０上のカラム選
択信号線（ＹＳＷ）３３が活性化されるとともに、その
サブアレイ２０上のローカルなＩ／Ｏ線３０とグローバ
ルなＩ／Ｏ線４０とを接続するためのスイッチ線（ＳＷ
ＩＯ）６０が活性化される。
択信号線（ＹＳＷ）３３が活性化されるとともに、その
サブアレイ２０上のローカルなＩ／Ｏ線３０とグローバ
ルなＩ／Ｏ線４０とを接続するためのスイッチ線（ＳＷ
ＩＯ）６０が活性化される。
【００４５】すると、サブアレイ２０上のローカルなＩ
／Ｏ線３０とグローバルなＩ／Ｏ線４０とが接続され、
両者が徐々に活性化され、バンク１０ａにおける所望の
サブアレイのビット信号線３４上に存在するセルに書き
込まれた情報が出力される。
／Ｏ線３０とグローバルなＩ／Ｏ線４０とが接続され、
両者が徐々に活性化され、バンク１０ａにおける所望の
サブアレイのビット信号線３４上に存在するセルに書き
込まれた情報が出力される。
【００４６】その後、バンク１０ａにおけるカラム選択
信号線（ＹＳＷ）３３及びスイッチ線（ＳＷＩＯ）が非
活性化状態となり、代わりに、バンク１０ｂにおけるカ
ラム選択信号線（ＹＳＷ）３３及びスイッチ線（ＳＷＩ
Ｏ）が活性化すると、バンク１０ｂにおけるサブアレイ
２０上のローカルなＩ／Ｏ線３０とグローバルなＩ／Ｏ
線４０とが接続され、両者が徐々に活性化され、バンク
１０ｂ内の所望のサブアレイのビット信号線３４上に存
在するセルに書き込まれた情報が出力される。
信号線（ＹＳＷ）３３及びスイッチ線（ＳＷＩＯ）が非
活性化状態となり、代わりに、バンク１０ｂにおけるカ
ラム選択信号線（ＹＳＷ）３３及びスイッチ線（ＳＷＩ
Ｏ）が活性化すると、バンク１０ｂにおけるサブアレイ
２０上のローカルなＩ／Ｏ線３０とグローバルなＩ／Ｏ
線４０とが接続され、両者が徐々に活性化され、バンク
１０ｂ内の所望のサブアレイのビット信号線３４上に存
在するセルに書き込まれた情報が出力される。
【００４７】なお、バンク１０ｂにおけるカラム選択信
号線（ＹＳＷ）３３及びスイッチ線（ＳＷＩＯ）が活性
化するまでの動作は、バンク１０ａにおける動作と同様
である。
号線（ＹＳＷ）３３及びスイッチ線（ＳＷＩＯ）が活性
化するまでの動作は、バンク１０ａにおける動作と同様
である。
【００４８】ここで、バンク１０ａに対する制御とバン
ク１０ｂに対する制御とが切り替わる期間である所定期
間ｔにおいては、バンク１０ａの情報とバンク１０ｂの
情報とが重複し、誤ったデータが読み出されてしまう虞
れがあるため、入出力アンプ５０の出力を停止させてお
くとともに、グローバルなＩ／Ｏ線４０を短絡状態とす
る。
ク１０ｂに対する制御とが切り替わる期間である所定期
間ｔにおいては、バンク１０ａの情報とバンク１０ｂの
情報とが重複し、誤ったデータが読み出されてしまう虞
れがあるため、入出力アンプ５０の出力を停止させてお
くとともに、グローバルなＩ／Ｏ線４０を短絡状態とす
る。
【００４９】期間ｔにおいてグローバルなＩ／Ｏ線４０
を短絡状態とすることで、次の動作までの時間が短縮さ
れる。
を短絡状態とすることで、次の動作までの時間が短縮さ
れる。
【００５０】また、ローカルなＩ／Ｏ線３０において
は、グローバルなＩ／Ｏ線４０と接続されていない状
態、すなわち、スイッチ線（ＳＷＩＯ）が非活性化状態
にある場合、短絡状態となっている。
は、グローバルなＩ／Ｏ線４０と接続されていない状
態、すなわち、スイッチ線（ＳＷＩＯ）が非活性化状態
にある場合、短絡状態となっている。
【００５１】上述した実施の形態においては、バースト
長が１の場合の動作を示したが、以下に、バースト長が
４の場合の動作について示す。
長が１の場合の動作を示したが、以下に、バースト長が
４の場合の動作について示す。
【００５２】図３は、図１に示した半導体記憶装置にお
いてバースト長が４の場合の動作を説明するためのタイ
ミングチャートであり、（ａ）はバンク１０ａにおける
動作を示す図、（ｂ）はバンク１０ｂにおける動作を示
す図、（ｃ）は（ａ），（ｂ）に示す場合のＬＩＯとＧ
ＩＯとの接続信号を示す図である。
いてバースト長が４の場合の動作を説明するためのタイ
ミングチャートであり、（ａ）はバンク１０ａにおける
動作を示す図、（ｂ）はバンク１０ｂにおける動作を示
す図、（ｃ）は（ａ），（ｂ）に示す場合のＬＩＯとＧ
ＩＯとの接続信号を示す図である。
【００５３】バースト長が４の場合は図３に示すよう
に、上述したバンク１０ａにおける動作が４回繰り返し
行われ、その後、バンク１０ａに対する制御からバンク
１０ｂに対する制御に切り換えられ、バンク１０ｂにお
ける動作が４回繰り返し行われる。
に、上述したバンク１０ａにおける動作が４回繰り返し
行われ、その後、バンク１０ａに対する制御からバンク
１０ｂに対する制御に切り換えられ、バンク１０ｂにお
ける動作が４回繰り返し行われる。
【００５４】なお、バンク１０ａ，１０ｂのそれぞれの
バースト期間中においては、バンク１０ａ，１０ｂのそ
れぞれにおけるスイッチ線６０が活性化状態となってい
る。つまり、バースト長とスイッチ線６０が活性化状態
にある幅とは同一である。
バースト期間中においては、バンク１０ａ，１０ｂのそ
れぞれにおけるスイッチ線６０が活性化状態となってい
る。つまり、バースト長とスイッチ線６０が活性化状態
にある幅とは同一である。
【００５５】また、バースト長が４の場合においても、
バンク１０ａに対する制御とバンク１０ｂに対する制御
とが切り換わる期間では、バンク１０ａのデータとバン
ク１０ｂのデータとが重複し、誤ったデータが読み出さ
れてしまうことを防ぐために、入出力アンプ５０の出力
を停止させておくとともに、グローバルなＩ／Ｏ線４０
を短絡状態としておく必要がある。
バンク１０ａに対する制御とバンク１０ｂに対する制御
とが切り換わる期間では、バンク１０ａのデータとバン
ク１０ｂのデータとが重複し、誤ったデータが読み出さ
れてしまうことを防ぐために、入出力アンプ５０の出力
を停止させておくとともに、グローバルなＩ／Ｏ線４０
を短絡状態としておく必要がある。
【００５６】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００５７】請求項１及び請求項２に記載のものにおい
ては、複数のサブアレイ毎に設けられたローカルなＩ／
Ｏ線と、サブアレイに対する情報の書き込み及び読み出
しを行う入出力アンプに接続され、複数のバンクに共通
して、ローカルなＩ／Ｏ線に対して直交する方向に配線
されたグローバルなＩ／Ｏ線とを接続するためのカラム
のアクティブ状態を示す信号が伝送されるスイッチ線
が、グローバルなＩ／Ｏ線の配置列毎に、該グローバル
なＩ／Ｏ線と同じ方向に配線されているため、サブアレ
イ毎にスイッチ線を設ける必要がなくなり、それによ
り、配線数を削減することができ、チップ面積を縮小す
ることができる。
ては、複数のサブアレイ毎に設けられたローカルなＩ／
Ｏ線と、サブアレイに対する情報の書き込み及び読み出
しを行う入出力アンプに接続され、複数のバンクに共通
して、ローカルなＩ／Ｏ線に対して直交する方向に配線
されたグローバルなＩ／Ｏ線とを接続するためのカラム
のアクティブ状態を示す信号が伝送されるスイッチ線
が、グローバルなＩ／Ｏ線の配置列毎に、該グローバル
なＩ／Ｏ線と同じ方向に配線されているため、サブアレ
イ毎にスイッチ線を設ける必要がなくなり、それによ
り、配線数を削減することができ、チップ面積を縮小す
ることができる。
【００５８】請求項３に記載のものにおいては、ローカ
ルなＩ／Ｏ線に対して直交する方向に配線されたグロー
バルなＩ／Ｏ線とを接続するためのカラムのアクティブ
状態を示す信号が伝送されるスイッチ線の長さが短くな
るため、配線負荷が大きく異なる部分が存在することが
なくなり、スキューのずれを小さくすることができる。
ルなＩ／Ｏ線に対して直交する方向に配線されたグロー
バルなＩ／Ｏ線とを接続するためのカラムのアクティブ
状態を示す信号が伝送されるスイッチ線の長さが短くな
るため、配線負荷が大きく異なる部分が存在することが
なくなり、スキューのずれを小さくすることができる。
【００５９】請求項４及び請求項６に記載のものにおい
ては、サブアレイに対する情報の書き込み及び読み出し
を複数のバンク間で切り換える際に入出力アンプの動作
を所定の時間だけ停止させるため、バンク間における情
報が重複し、誤ったデータが読み出されてしまうことを
防止することができる。
ては、サブアレイに対する情報の書き込み及び読み出し
を複数のバンク間で切り換える際に入出力アンプの動作
を所定の時間だけ停止させるため、バンク間における情
報が重複し、誤ったデータが読み出されてしまうことを
防止することができる。
【００６０】請求項５及び請求項７に記載のものにおい
ては、サブアレイに対する情報の書き込み及び読み出し
を複数のバンク間で切り換える際に、グローバルなＩ／
Ｏ線を所定の時間だけ短絡状態としたため、次の動作ま
での時間を短縮させることがことができる。
ては、サブアレイに対する情報の書き込み及び読み出し
を複数のバンク間で切り換える際に、グローバルなＩ／
Ｏ線を所定の時間だけ短絡状態としたため、次の動作ま
での時間を短縮させることがことができる。
【図１】本発明の半導体記憶装置の実施の一形態を示す
図であり、（ａ）は構成を説明するための図、（ｂ）は
内部に設けられる回路を示す図である。
図であり、（ａ）は構成を説明するための図、（ｂ）は
内部に設けられる回路を示す図である。
【図２】図１に示した半導体記憶装置の動作を説明する
ためのタイミングチャートであり、（ａ），（ｂ）はバ
ンクにおける動作を示す図、（ｃ）は（ａ），（ｂ）に
示す場合のＬＩＯとＧＩＯとの接続信号を示す図であ
る。
ためのタイミングチャートであり、（ａ），（ｂ）はバ
ンクにおける動作を示す図、（ｃ）は（ａ），（ｂ）に
示す場合のＬＩＯとＧＩＯとの接続信号を示す図であ
る。
【図３】図１に示した半導体記憶装置においてバースト
長が４の場合の動作を説明するためのタイミングチャー
トであり、（ａ），（ｂ）はバンクにおける動作を示す
図、（ｃ）は（ａ），（ｂ）に示す場合のＬＩＯとＧＩ
Ｏとの接続信号を示す図である。
長が４の場合の動作を説明するためのタイミングチャー
トであり、（ａ），（ｂ）はバンクにおける動作を示す
図、（ｃ）は（ａ），（ｂ）に示す場合のＬＩＯとＧＩ
Ｏとの接続信号を示す図である。
【図４】従来の半導体記憶装置の一構成例を示す図であ
り、（ａ）は構成を説明するための図、（ｂ）は内部に
設けられる回路を示す図である。
り、（ａ）は構成を説明するための図、（ｂ）は内部に
設けられる回路を示す図である。
１０ａ，１０ｂ バンク ２０ サブアレイ列 ２１ センスアンプ列 ２２ サブワードドライバ ３０ ローカルなＩ／Ｏ線 ３１ 主ワード信号線 ３２ サブワード信号線 ３３ カラム選択信号線 ３４ ビット信号線 ４０ グローバルなＩ／Ｏ線 ５０ 入出力アンプ ６０ スイッチ線
フロントページの続き (56)参考文献 特開 平９−190695（ＪＰ，Ａ) 特開 平８−77771（ＪＰ，Ａ) 特開 平９−73776（ＪＰ，Ａ) 特開 平８−221981（ＪＰ，Ａ) 特開 平９−161476（ＪＰ，Ａ) Ｊ．Ｈ．Ｙｏｏ ｅｔ ａｌｌ．，" Ａ 32−Ｂａｎｋ １Ｇｂ Ｓｅｌｆ− Ｓｔｒｏｂｉｎｇ Ｓｙｎｃｈｒｏｎｏ ｕｓ ＤＲＡＭ ｗｉｔｈ １ Ｇｂｙ ｔｅ／ｓ Ｂａｎｄｗｉｄｔｈ”，ＩＥ ＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ ｉｒｃｕｉｔ，Ｖｏｌ．31，Ｎｏ．11 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401
Claims (9)
- 【請求項１】 Ｙ方向に複数配置され、マトリクス状に
配置された複数のサブアレイを有するバンクからなり、 前記サブアレイに対する情報の書き込み及び読み出しを
行う入出力アンプに接続され、前記複数のバンクを横切
ってＹ方向に配置され、所定数のサブアレイ列毎に配置
されたグローバルなＩ／Ｏ線と、前記所定数のサブアレイ毎に設けられ、前記所定数のサ
ブアレイを横切り、前記Ｙ方向と垂直なＸ方向に延在す
るローカルなＩ／Ｏ線と、 前記ローカルなＩ／Ｏ線に接続されるべきビット線を選
択するためのカラム選択信号を伝達するために、各バン
クのそれぞれのサブアレイ列をＹ方向に横切って延在す
るカラム選択線と、 活性化すべきサブアレイに対応するローカルなＩ／Ｏ線
とグローバルなＩ／Ｏ線とを接続するためのカラム活性
化信号を伝達し、バンク毎にかつグローバルなＩ／Ｏ線
毎に、前記グローバルなＩ／Ｏ線に沿って延在するスイ
ッチＩ／Ｏ線と、 前記カラム活性化信号と活性化されるべきサブアレイの
行方向を活性化するためのロウ活性化信号とが入力さ
れ、前記グローバルなＩ／Ｏ線と前記ローカルなＩ／Ｏ
線とを接続する出力信号を出力するＡＮＤロジック回路
と、を有する ことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、前記所定数のサブアレイが２つのサブアレイである こと
を特徴とする半導体記憶装置。 - 【請求項３】 請求項１または２に記載の半導体記憶装
置において、 前記複数のバンクのそれぞれは、前記ローカルなＩ／Ｏ
線が配線された方向の長さが該方向と直交する方向の長
さよりもよりも長い形状を具備することを特徴とする半
導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体記憶装置において、 前記サブアレイに対する情報の書き込み及び読み出しを
前記複数のバンク間で切り換える際に、前記入出力アン
プの動作が所定の時間だけ停止することを特徴とする半
導体記憶装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体記憶装置において、 前記サブアレイに対する情報の書き込み及び読み出しを
前記複数のバンク間で切り換える際に、前記グローバル
なＩ／Ｏ線が所定の時間だけ短絡状態となることを特徴
とする半導体記憶装置。 - 【請求項６】 請求項５に記載の半導体記憶装置におい
て、 前記ローカルなＩ／Ｏ線は、前記グローバルなＩ／Ｏ線
と接続されていない場合、短絡状態となっていることを
特徴とする半導体記憶装置。 - 【請求項７】 請求項１乃至３のいずれか１項に記載の
半導体記憶装置の駆動方法であって、 前記サブアレイに対する情報の書き込み及び読み出しを
前記複数のバンク間で切り換える際に、前記サブアレイ
に対する情報の書き込み及び読み出し動作を前記入出力
アンプを停止することにより所定の時間だけ停止させる
ことを特徴とする半導体記憶装置の駆動方法。 - 【請求項８】 請求項７に記載の半導体記憶装置の駆動
方法において、 前記サブアレイに対する情報の書き込み及び読み出しを
前記複数のバンク間で切り換える際に、前記グローバル
なＩ／Ｏ線を所定の時間だけ短絡状態とすることを特徴
とする半導体記憶装置の駆動方法。 - 【請求項９】 請求項１乃至６のいずれか１項に記載の
半導体記憶装置の駆動方法であって、 前記ローカルなＩ／Ｏ線を活性化させるための信号（１
１ａ，１１ｂ）が立ち上がっている間は、前記スイッチ
線を活性化状態とすることを特徴とする半導体記憶装置
の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30550597A JP3252895B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体記憶装置及びその駆動方法 |
| US09/186,683 US6067271A (en) | 1997-11-07 | 1998-11-05 | Semiconductor memory device and a driving method of the same |
| CN98124704A CN1129142C (zh) | 1997-11-07 | 1998-11-06 | 半导体存储器件及其驱动方法 |
| KR1019980047621A KR100295167B1 (ko) | 1997-11-07 | 1998-11-07 | 반도체기억장치및그구동방법_ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30550597A JP3252895B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体記憶装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11144464A JPH11144464A (ja) | 1999-05-28 |
| JP3252895B2 true JP3252895B2 (ja) | 2002-02-04 |
Family
ID=17945972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30550597A Expired - Fee Related JP3252895B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体記憶装置及びその駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6067271A (ja) |
| JP (1) | JP3252895B2 (ja) |
| KR (1) | KR100295167B1 (ja) |
| CN (1) | CN1129142C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266037B2 (en) | 2004-12-14 | 2007-09-04 | Elpida Memory, Inc. | Semiconductor memory device with hierarchical I/O line architecture |
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|---|---|---|---|---|
| JP2001094069A (ja) * | 1999-09-21 | 2001-04-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001297586A (ja) | 2000-04-12 | 2001-10-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100364801B1 (ko) * | 2000-08-30 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
| US6646954B2 (en) * | 2001-02-02 | 2003-11-11 | Broadcom Corporation | Synchronous controlled, self-timed local SRAM block |
| US6480424B1 (en) * | 2001-07-12 | 2002-11-12 | Broadcom Corporation | Compact analog-multiplexed global sense amplifier for RAMS |
| JP4780874B2 (ja) * | 2001-09-04 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| KR100403344B1 (ko) * | 2001-09-13 | 2003-11-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100605603B1 (ko) | 2004-03-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 데이터라인의 스큐를 줄인 반도체 메모리 소자 |
| KR100618844B1 (ko) * | 2004-07-13 | 2006-09-01 | 삼성전자주식회사 | 개선된 동작 주파수를 가지는 로컬 센스 증폭 회로 및반도체 메모리 장치 |
| KR100878313B1 (ko) * | 2007-06-11 | 2009-01-14 | 주식회사 하이닉스반도체 | 데이터 입출력 라인 제어 회로 및 이를 포함하는 반도체집적 회로 |
| KR100990140B1 (ko) | 2007-09-28 | 2010-10-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| US7817491B2 (en) | 2007-09-28 | 2010-10-19 | Hynix Semiconductor Inc. | Bank control device and semiconductor device including the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675529A (en) * | 1995-07-07 | 1997-10-07 | Sun Microsystems, Inc. | Fast access memory array |
| JPH0973776A (ja) * | 1995-09-07 | 1997-03-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JPH09288888A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100227268B1 (ko) * | 1996-07-18 | 1999-11-01 | 윤종용 | 멀티 뱅크 메모리장치 |
| US5923605A (en) * | 1997-09-29 | 1999-07-13 | Siemens Aktiengesellschaft | Space-efficient semiconductor memory having hierarchical column select line architecture |
-
1997
- 1997-11-07 JP JP30550597A patent/JP3252895B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-05 US US09/186,683 patent/US6067271A/en not_active Expired - Fee Related
- 1998-11-06 CN CN98124704A patent/CN1129142C/zh not_active Expired - Fee Related
- 1998-11-07 KR KR1019980047621A patent/KR100295167B1/ko not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| Ｊ．Ｈ．Ｙｏｏ ｅｔ ａｌｌ．，"Ａ ３２−Ｂａｎｋ １Ｇｂ Ｓｅｌｆ−Ｓｔｒｏｂｉｎｇ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ ｗｉｔｈ １ Ｇｂｙｔｅ／ｓ Ｂａｎｄｗｉｄｔｈ"，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ，Ｖｏｌ．３１，Ｎｏ．１１ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266037B2 (en) | 2004-12-14 | 2007-09-04 | Elpida Memory, Inc. | Semiconductor memory device with hierarchical I/O line architecture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11144464A (ja) | 1999-05-28 |
| US6067271A (en) | 2000-05-23 |
| KR19990045096A (ko) | 1999-06-25 |
| CN1217544A (zh) | 1999-05-26 |
| CN1129142C (zh) | 2003-11-26 |
| KR100295167B1 (ko) | 2001-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |