KR100295167B1 - 반도체기억장치및그구동방법_ - Google Patents

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Abstract

로컬 I/O 라인들을 글로벌 I/O 라인들에 접속시키는 타이밍과 비트 라인들에 접속시키는 타이밍 간의 스큐를 방지하고 칩 사이즈도 감소시키기 위하여, 매트릭스 상으로 배열된 복수의 서브 어레이들(20)을 저마다 포함하는 복수의 뱅크들(10a, 10b), 뱅크들(10a, 10b)을 가로질러서 y-방향으로 이어져 있고 저마다 2개의 서브 어레이 칼럼들에 의해 공유되는 글로벌 I/O 라인 쌍들(40), x-방향으로 이어져 있고 저마다 2개의 칼럼들의 각 로우의 서브 어레이들(20)을 가로지르는 로컬 I/O 라인 쌍들(30), 및 뱅크들(10a, 10b) 각각의 칼럼들의 서브 어레이들을 가로질러서 y-방향으로 이어져 있고 로컬 I/O 라인 쌍들에 접속될 비트 라인 쌍들(34)을 선택하기 위한 칼럼 선택 라인들(33)을 구비한 반도체 기억 장치가 I/O 스위치 라인들을 포함하는데, 이 I/O 스위치 라인들 각각은 뱅크들(10a, 10b) 각각에서 글로벌 I/O 라인 쌍들 각각과 함께 이어져 있고, 글로벌 I/O 라인 쌍들(40)을 액세스될 서브 어레이들(20)의 로우의 로컬 I/O 라인 쌍들(30)에 접속시키는 기능을 갖는다. 로컬 I/O 라인 쌍들(30)은 칼럼 액티베이팅 신호와, 액세스될 서브 어레이들의 로우를 활성화하기 위한 로우 액티베이팅 신호의 AND 논리에 따라서 글로벌 I/O 라인들(40)에 접속된다.

Description

반도체 기억 장치 및 그 구동 방법 {A SEMICONDUCTOR MEMORY DEVICE AND A DRIVING METHOD OF THE SAME}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 복수의 뱅크들을 구비하고, I/O(입출력) 라인들이 글로벌 I/O 라인들 및 로컬 I/O 라인들로 이루어진 반도체 기억 장치에 관한 것이다.
복수의 뱅크들을 구비한 반도체 기억 장치에는, 글로벌 I/O 라인들과 로컬 I/O 라인들이 제공된다. 글로벌 I/O 라인들은 보통 복수의 뱅크들에 제공되고, 뱅크 내의 서브 어레이들에 대한 정보 판독/기록이 수행될 때 뱅크 내의 로컬 I/O 라인들이 글로벌 I/O 라인들에 접속된다.
도 4a는 복수의 뱅크들로 이루어진 종래의 반도체 기억 장치의 구성예를 도시하는 개략도이다.
도 4a의 예에는, 2개의 뱅크들(110a, 110b)이 도시되어 있는데, 그 각각은 로우(i = 1 내지 4) × 칼럼(j = 11, 12, 21, 22)의 매트릭스 상으로 배열된 서브 어레이(120)들을 포함하고 있다.
서브 어레이들(120)의 로우 각각에 주 워드 디코더(XDEC)가 제공되고 각각의 주 워드 디코더(XDEC)로부터 서브 어레이들(120)을 가로질러서 x-방향으로 주 워드 라인들(MWL)(131)이 이어져 있다. 각 뱅크의 서브 어레이들(120)의 칼럼 각각에 칼럼 디코더(YDEC)가 제공되고 각각의 칼럼 디코더(YDEC)로부터 서브 어레이들(120)을 가로질러서 y-방향으로 칼럼 선택 라인들(YSW)(133)이 이어져 있다.
서브 어레이들(120) 각각에는, 센스 증폭기 유닛(SA)(121)으로부터 y-방향으로 비트 라인 쌍들(BL)(134)이 이어져 있고, 우측 및 좌측 서브 워드 드라이버 유닛(SWD)으로부터, 예를 들면, 교대로, x-방향으로 서브 워드 라인들(SWL)(132)이 이어져 있다.
이 예에서는, 2개의 뱅크들(110a, 110b)의 서브 어레이들(120)의 각각의 2개의 칼럼들(j = 11, 12, 또는 21, 22)에는, 판독/기록 증폭기(R/W AMP)(150)가 제공된다. 각각의 판독/기록 증폭기(R/W AMP)(150)로부터, 2개의 뱅크들(110a, 110b)을 가로질러서 y-방향으로 글로벌 I/O 라인 쌍(GIO)(140)이 이어져 있고, 글로벌I/O 라인 쌍(GIO)(140)을 공유하는 2개의 칼럼들의 로우에 배열된 2개의 서브 어레이들(120) 각각을 가로질러서 x-방향으로 로컬 I/O 라인 쌍(LIO)(130)이 이어져 있다.
각 뱅크의 각 로우(i = 1 내지 4)에는, 로우 액티베이팅 라인(RACTi: 뱅크(110a)의 경우 i = 1a 내지 4a, 뱅크(110b)의 경우 i = 1b 내지 4b)이 해당 로우의 서브 어레이들(120)을 가로질러서 x-방향으로 이어져 있다.
또한, 2개의 뱅크들(110a, 110b)의 각 로우의 서브 어레이들(120)을 가로질러서 x-방향으로, 글로벌 I/O 라인 쌍들(GIO)(140)로의 로컬 I/O 라인 쌍들(LIO)(130)의 접속을 제어하는 칼럼 액티베이팅 신호 라인(RWSi: 뱅크(110a)의 경우 i = 1a 내지 4a, 뱅크(110b)의 경우 i = 1b 내지 4b)이 이어져 있다. 칼럼 액티베이팅 신호 라인(RWSi)(160)은 로우 액티베이팅 라인(RACTi)과 액세스될 뱅크(110a 또는 110b)를 각각 지정하기 위한 뱅크 선택 신호(RWSa 또는 RWSb)의 AND 논리에 따라서 인에이블된다.
이하, 도 4a의 B 부분의 회로 구성을 도시하는 도 4b의 회로도를 참조하여 도 4a의 반도체 기억 장치의 동작을 설명한다.
특정 서브 어레이(120)에 정보를 기록하는 경우, 서브 어레이(120)의 로우의 로우 액티베이팅 라인(RACTi)(예를 들면, RACT1b)이 승압되고, 서브 어레이(120)에 의해 공유되는 주 워드 라인들(MWL)(130) 중 하나가 주 워드 디코더(XDEC)에 의해 인에이블되고, 그에 따라 서브 어레이(120)의 어느 한 쪽의 서브 워드드라이버(SWD)에 의해 선택되는 서브 어레이(120)의 서브 워드 라인들(SWL)(132) 중 하나가 인에이블된다.
서브 어레이(120)에 기록될 데이터가, 서브 어레이(120)에 의해 공유되는 판독/기록 증폭기(R/W AMP)(150)로부터 글로벌 I/O 라인 쌍(GIO)(140)을 경유하여 2개의 데이터 뱅크들(110a, 110b)로 전송된다. 데이터 전송과 동기하여, 뱅크 선택 신호(예를 들면, RWSb), 결과적으로, 칼럼 액티베이팅 신호 라인(이 예에서는, RWS1b)이 인에이블되고, 그에 따라 서브 어레이(120)에 의해 공유되는 로컬 I/O 라인 쌍(LIO)(130)이, 해당 칼럼 액티베이팅 신호 라인(RWSi)(160)의 논리에 따라서 ON되는 트랜스퍼 게이트(TRG1)에 의해 글로벌 I/O 라인 쌍(GIO)(140)에 접속된다.
그와 동시에, 서브 어레이(120)의 비트 라인 쌍들(BL)(134) 중 하나가, 서브 어레이(120)에 의해 공유되는 칼럼 디코더(YDEC)에 의해 선택되는 칼럼 선택 라인들(YSW)(133) 중 해당 칼럼 선택 라인의 논리에 따라서 ON되는 트랜스퍼 게이트(TRG2)에 의해 로컬 I/O 라인 쌍(LIO)(130)에 접속된다.
따라서, 글로벌 I/O 라인 쌍(GIO)(140)을 통하여 전송된 정보는, 서브 어레이(120)의 서브 워드 라인(SWL)(130)에 의해 비트 라인 쌍(BL)(134)이 인에이블될 때 메모리 셀(MC)에 기록된다.
서브 어레이(120)에 기록된 정보를 판독할 경우, 정보 기록과 마찬가지로 해당 로우 액티베이팅 라인(RACTi)의 승압에 따라서 주 워드 라인(MWL)(131) 및 서브 워드 라인(SWL)(132)이 인에이블된다. 그 후, 서브 어레이(120)에 의해 공유되는로컬 I/O 라인 쌍(LIO)(130)이 해당 칼럼 액티베이팅 신호 라인(RWSi)(160)의 논리에 따라서 글로벌 I/O 라인 쌍(GIO)(140)에 접속되고, 그와 동시에, 서브 어레이(120)의 비트 라인 쌍들(BL)(134) 중 하나가 칼럼 선택 라인들(YSW)(133)의 논리에 의해 선택되는 로컬 I/O 라인 쌍(LIO)(130)에 접속된다.
따라서, 서브 워드 라인(SWL)(132)에 의해 인에이블된 비트 라인 쌍(BL)(134)의 메모리 셀(MC)에 저장된 정보가 센스 증폭기 유닛(SA)(121)의 센스 증폭기 소자(SAE)에 의해 판독되고 증폭되어, 로컬 I/O 라인 쌍(LIO)(130)을 통하여 글로벌 I/O 라인 쌍(GIO)(140)에 전송되어 판독/기록 증폭기(R/W AMP)(150)에 의해 판독되어 증폭된다.
그러나, 도 4a에 도시된 것과 같은 종래의 반도체 기억 장치에서는, 글로벌 I/O 라인 쌍(GIO)(140)으로의 로컬 I/O 라인 쌍(LIO)(130)의 접속을 제어하기 위하여 서브 어레이들(120)의 로우 각각에 칼럼 액티베이팅 신호 라인(RWSi)(160)이 제공되어야 하고, 그에 따라 다수의 배선이 필요하게 되고, 결과적으로 메모리 칩 사이즈가 증가하게 된다.
또한, 로우들에 배열된 서브 어레이들(120)을 가로질러서 x-방향으로 칼럼 액티베이팅 신호 라인(RWSi)(160)이 이어져 있고, 칼럼들에 배열된 서브 어레이들을 가로질러서 y-방향으로 칼럼 선택 라인들(YSW)(133)이 이어져 있다. 많은 경우에, 뱅크에서 서브 어레이들의 로우들의 길이가 서브 어레이들의 칼럼들의 길이보다 길다. 따라서, 칼럼 액티베이팅 신호 라인(RWSi)(160)과 칼럼 선택 라인들(YSW)(133)간의 기생 커패시턴스 또는 배선 임피던스의 차이 때문에, 로컬 I/O 라인 쌍(LIO)(130)이 글로벌 I/O 라인 쌍(GIO)(140)에 접속하는 타이밍과 비트 라인 쌍(BL)(134)에 접속하는 타이밍 간에 스큐(skew)가 생겨서, 액세스 지연이 발생할 수 있다.
그러므로, 본 발명의 제1 목적은 로컬 I/O 라인들이 글로벌 I/O 라인들에 접속하는 타이밍과 비트 라인들에 접속하는 타이밍 간에 스큐가 방지되고 배선 수도 저감될 수 있는, 글로벌 I/O 라인들 및 로컬 I/O 라인들을 구비한 반도체 기억 장치를 제공하는 데 있다.
이 목적을 달성하기 위한 본 발명의 반도체 기억 장치는, 매트릭스 상으로 배열된 복수의 서브 어레이들을 저마다 포함하는 y-방향으로 정렬된 복수의 뱅크들, 이 뱅크들을 가로질러서 y-방향으로 이어져 있고 저마다 소정 수의 서브 어레이 칼럼들에 의해 공유되는 글로벌 I/O 라인 쌍들, 글로벌 I/O 라인들 각각에 각기 접속된 판독/기록 증폭기들, y-방향과 직각을 이루는 x-방향으로 이어져 있고 저마다 소정 수의 칼럼들의 각 로우의 서브 어레이들을 가로지르는 로컬 I/O 라인 쌍들, 뱅크들 각각의 칼럼들의 서브 어레이들을 가로질러서 y-방향으로 이어져 있고 로컬 I/O 라인 쌍들에 접속될 비트 라인 쌍들을 선택하기 위한 신호들을 전송하는 칼럼 선택 라인들, 및 액세스될 서브 어레이들의 로우의 로컬 I/O 라인 쌍들에 글로벌 I/O 라인 쌍들을 접속시키기 위한 신호를 전송하는 I/O 스위치 라인들을 구비하고;
I/O 스위치 라인들 각각은 글로벌 I/O 라인 쌍들 각각과 함께 뱅크들 각각의 y-방향으로 이어져 있고;
로컬 I/O 라인 쌍들은 I/O 스위치 라인들을 통하여 전송된 신호와 액세스될 서브 어레이들의 로우를 활성화하기 위한 로우 액티베이팅 신호의 AND 논리에 따라서 글로벌 I/O 라인들에 접속된다.
그러므로, 글로벌 I/O 라인 쌍들을 로컬 I/O 라인 쌍들에 접속시키기 위한 칼럼 액티베이팅 신호는 로컬 I/O 라인 쌍들을 비트 라인 쌍들에 접속시키기 위한 칼럼 선택 라인들과 평행하게 이어져 있는 I/O 스위치 라인들을 경유하여 전송되고, 따라서, 비트 라인 쌍들의 신호는, 칼럼 액티베이팅 신호들과 칼럼 선택 신호들을 전송하기 위한 배선들 간의 기생 커패시턴스 또는 배선 임피던스의 차이에 의해 생기는 스큐 때문에 접속 타이밍이 지연됨이 없이 로컬 I/O 라인 쌍들을 통하여 고속으로 글로벌 I/O 라인 쌍들에 전송될 수 있어서, 메모리 셀 액세스의 사이클 시간이 단축될 수 있다.
또한, 뱅크의 y-방향으로의 폭은 일반적으로 x-방향으로의 폭보다 짧기 때문에, 배선에 필요한 칩 공간이 종래의 반도체 기억 장치에 비하여 감소될 수 있다.
더욱이, 본 발명에서는, 액세스 뱅크가 절환될 때 소정 시간 간격 동안 글로벌 I/O 라인 쌍들과 로컬 I/O 라인 쌍들이 단락 상태가 되고 판독/기록 증폭기들이 디스에이블된다. 그러므로, 2개의 뱅크들의 신호들이 겹쳐서 생기는 신호 에러들이 방지되고 글로벌 I/O 라인 쌍들 및 로컬 I/O 라인 쌍들의 충전 시간이 단축될 수 있다.
전술한 것들을 포함하여 본 발명의 또 다른 목적, 특징, 및 이점들은 이하의 설명, 첨부된 특허청구범위, 및 첨부 도면들로부터 분명히 알 수 있을 것이다. 첨부 도면에서는, 동일한 부호들이 동일하거나 또는 대응하는 부분들을 나타내고 있다.
도 1a는 본 발명에 따른 반도체 기억 장치를 도시하는 개략도.
도 1b는 도 1a의 A 부분의 일부 회로를 도시하는 회로도.
도 2의 (a)는 도 1a의 뱅크 10a에서의 신호 천이들을 도시하는 타이밍도이고, (b)는 도 1a의 뱅크 10b에서의 신호 천이들을 도시하는 타이밍도이고, (c)는 뱅크들 10a와 10b에 의해 공유되는 글로벌 I/O 라인 쌍(GIO)(40)에 관련된 신호 천이들을 도시하는 타이밍도.
도 3의 (a)는 도 1a의 반도체 장치가 4 사이클 길이의 버스트에 의해 제어되는 경우에 뱅크 10a의 신호 천이들을 도시하는 타이밍도이고, (b)는 같은 경우에 뱅크 10b의 신호 천이들을 도시하는 타이밍도이고, (c)는 같은 경우에 뱅크들 10a와 10b에 의해 공유되는 글로벌 I/O 라인 쌍(GIO)(40)에 관련된 신호 천이들을 도시하는 타이밍도.
도 4a는 종래의 반도체 기억 장치의 구성예를 도시하는 개략도.
도 4b는 도 4a의 B 부분의 일부 회로를 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10a, 10b : 뱅크
20 : 서브 어레이
21 : 센스 증폭기
22 : 서브 워드 드라이버
30 : 로컬 I/O 라인
31 : 주 워드 라인
32 : 서브 워드 라인
33 : 칼럼 선택 라인
34 : 비트 라인
40 : 글로벌 I/O 라인
50 : 판독/기록 증폭기
60 : 스위치 라인
이하, 도면들을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 는 본 발명의 실시예에 따른 반도체 기억 장치를 도시하는 개략도이다.
도 1a를 참조하면, 본 실시예의 반도체 기억 장치는 뱅크들(10a, 10b)을 포함하며, 이들 뱅크는 각각 로우(i = 1 내지 4) × 칼럼(j = 11, 12, 21, 22)의 매트릭스 상으로 배열된 서브 어레이(20)들을 포함하고 있다.
도 4a의 종래의 반도체 기억 장치와 마찬가지로, 서브 어레이들(20)의 로우 각각에 주 워드 디코더(XDEC)가 제공되고 각각의 주 워드 디코더(XDEC)로부터 서브 어레이들(20)을 가로질러서 x-방향으로 주 워드 라인들(MWL)(31)이 이어져 있다. 각 뱅크의 서브 어레이들(20)의 칼럼 각각에 칼럼 디코더(YDEC)가 제공되고 각각의 칼럼 디코더(YDEC)로부터 서브 어레이들(20)을 가로질러서 y-방향으로 칼럼 선택 라인들(YSW)(33)이 이어져 있다.
서브 어레이들(20) 각각에는, 센스 증폭기 유닛(SA)(21)으로부터 y-방향으로 비트 라인 쌍들(BL)(34)이 이어져 있고, 우측 및 좌측 서브 워드 드라이버 유닛(SWD)으로부터, 예를 들면, 교대로, x-방향으로 서브 워드 라인들(SWL)(32)이이어져 있다.
2개의 뱅크들(10a, 10b)의 서브 어레이들(20)의 각각의 2개의 칼럼들에는, 2개의 뱅크들(10a, 10b)의 서브 어레이들(20)의 대응하는 2개의 칼럼들의 칼럼 선택 라인들(YSW)(33)의 OR 논리에 따라서 활성화되는 판독/기록 증폭기(R/W AMP)(50)가 제공된다. 각각의 판독/기록 증폭기(R/W AMP)(50)로부터, 2개의 뱅크들(10a, 10b)을 가로질러서 y-방향으로 글로벌 I/O 라인 쌍(GIO)(40)이 이어져 있고, 글로벌 I/O 라인 쌍(GIO)(40)을 공유하는 2개의 칼럼들의 로우에 배열된 2개의 서브 어레이들(20) 각각을 가로질러서 x-방향으로 로컬 I/O 라인 쌍(LIO)(30)이 이어져 있다.
각 뱅크의 각 로우(i = 1 내지 4)에는, 로우 액티베이팅 라인(RACTi: 뱅크(10a)의 경우 i = 1a 내지 4a, 뱅크(10b)의 경우 i = 1b 내지 4b)이 해당 로우의 서브 어레이들(20)을 가로질러서 x-방향으로 이어져 있다.
또한, 도 4a의 종래의 반도체 기억 장치의 칼럼 액티베이팅 신호 라인(RWSi)(160) 대신에, 각 뱅크(10a 또는 10b)의 서브 어레이들(20)의 각각의 2개의 칼럼들에, I/O 스위치 라인(SWIOi: i = 1a, 1b, 2a, 2b)(60)이 각각의 글로벌 I/O 라인 쌍(GIO)(40)과 함께 y-방향으로 이어져 있다. 각 뱅크의 I/O 스위치 라인들(SWIOi)은 대응하는 뱅크 선택 신호(RWSa 또는 RWSb)의 논리에 따라서 스위치 라인 버퍼들(SB)에 의해 인에이블된다.
도 1b는 도 1a의 A 부분의 일부 회로를 도시하는 회로도이다.
본 실시예에서는, 글로벌 I/O 라인 쌍(GIO)(40)이 트랜스퍼 게이트(TRG1)에 의해 로컬 I/O 라인 쌍(LIO)(30)과 접속된다. 트랜스퍼 게이트(TRG1)는, 대응하는 뱅크의 액티브 상태, 즉 글로벌 I/O 라인 쌍(GIO)(40)을 공유하는 각 뱅크의 서브 어레이들(20)의 매 2개 칼럼들의 액티브 상태를 나타내는 I/O 스위치 라인(SWIOi)(60)과, 서브 어레이들(20)의 대응하는 로우의 액티브 상태를 나타내는 로우 액티베이팅 라인(RACTi)의 AND 논리에 의해 ON 제어된다.
비트 라인 쌍(BL)(34)은, 도 4b의 종래의 반도체 기억 장치와 마찬가지로, 칼럼 선택 라인들(YSW)(33)의 논리에 따라서 제어되는 트랜스퍼 게이트(TRG2)에 의해 로컬 I/O 라인 쌍(LIO)(30)에 접속된다.
이하, 도 2의 (a) 내지 (c)의 타이밍도를 참조하여 도 1a의 반도체 기억 장치의 동작을 설명한다.
도 2의 (a) 및 (b)는 각각 뱅크들(10a, 10b)에서의 신호 천이들을 도시하고, (c)는 뱅크들(10a, 10b)에 의해 공유되는 글로벌 I/O 라인 쌍(GIO)(40)에 관련된 신호 천이들을 도시한다.
먼저, 로우 액티베이팅 라인(예를 들면, 뱅크(10a)의 서브 어레이들(20)의 첫 번째 로우를 인에이블하기 위한 RACT1a)이 승압되고, 해당 로우의 주 워드 라인들(MWL)(31) 중 하나와 선택된 서브 워드 라인들(SWL)(32)이 로우 액티베이팅 라인(RACT1a)에 이어서 승압됨에 따라서, 도 2의 (a)에 도시된 바와 같이, 서브 워드 라인들(32)에 관련된 비트 라인 쌍들(BL)(32)이 충전되기 시작한다.
그 후, 센스 증폭기 인에이블링 신호들(SE 및)이 인에이블되어 센스 증폭기 드라이버 라인들(SAP 및 SAN)을 충전시키고, 비트 라인 쌍들(BL)(34)의 신호들이 증폭되기 시작한다.
그 후, 칼럼 선택 라인들(YSW)(33) 중 선택된 하나와 뱅크(이 경우에는, 10a)의 I/O 스위치 라인(SWIO1a)(60)이 동시에 인에이블되어 비트 라인 쌍들(BL)(34) 중 하나를 로컬 I/O 라인 쌍(LIO)(30)을 경유하여 글로벌 I/O 라인 쌍(GIO)(40)에 접속시킨다.
따라서, 로컬 I/O 라인 쌍(LIO)(30)과 글로벌 I/O 라인 쌍(GIO)(40)은 센스 증폭기 소자(SAE)에 의해 증폭되는 비트 라인 쌍들(BL)(34) 중 선택된 하나의 신호에 의해 충전되고, 뱅크(10a)의 지정된 메모리 셀(MC)에 저장된 신호, 즉 정보가 판독/기록 증폭기(R/W AMP)(50)를 통하여 출력된다.
그 후, 도 2의 (a) 내지 (c)에 도시된 바와 같이, 뱅크(10a)의 I/O 스위치 라인(SWIO1a)(60) 및 칼럼 선택 라인들(YSW)(33)이 디스에이블되고, 이번에는 다른 뱅크(10b)의 I/O 스위치 라인(SWIO1b)(60) 및 선택된 칼럼 선택 라인(YSW)(33)이 인에이블된다.
뱅크(10b)의 I/O 스위치 라인(SWIOi)(60) 및 칼럼 선택 라인(YSW)(33)의 인에이블링에 앞서서, 뱅크(10b)의 로우 인에이블링 신호(예를 들면, RACT2b)가 승압되고, 주 워드 라인(MWL)(31), 서브 워드 라인(32), 및 관련 로우의 센스 증폭기인에이블링 신호들(SE 및)이 인에이블되고, 따라서, 뱅크(10a)와 관련하여 설명한 바와 마찬가지로, 이번에는 뱅크(10b)의 지정된 메모리 셀(MC)에 저장된 정보가 판독/기록 증폭기(R/W AMP)(50)를 통하여 출력된다.
여기서, 글로벌 I/O 라인 쌍(GIO)(40)이 뱅크(10a)의 로컬 I/O 라인 쌍(LIO)(30)에서 뱅크(10b)의 로컬 I/O 라인 쌍(LIO)(30)으로 절환되는 도 2의 (c)의 시간 간격 t 동안에는, 본 실시예에서는, 판독/기록 증폭기(R/W AMP)(50)가 2개 신호가 겹쳐서 생기는 에러 신호를 출력하지 않도록 하기 위하여 글로벌 I/O 라인 쌍(GIO)(40)이 기준 전압 레벨(HVCC)로 단락 상태가 되는 것에 주의하자. 글로벌 I/O 라인 쌍(GIO)(40)의 이 단락 상태는 출력 신호의 논리가 바뀔 때 글로벌 I/O 라인 쌍(GIO)(40)의 충전 시간을 단축시키는 데도 효과적이다.
로컬 I/O 라인 쌍(LIO)(30)의 경우에도, 도 1b에 도시된 바와 같이, 본 실시예에서는, I/O 스위치 라인(SWIOi)(60)이 디스에이블되는 동안에 트랜스퍼 게이트(TRG3)를 경유하여 기준 전압(HVCC)으로 단락 상태가 된다.
이상에서는, 도 1a의 반도체 기억 장치가 한 사이클 길이의 버스트에 의해 제어되는 경우의 동작을 설명한 것이며, 이 경우에는 2개의 뱅크들(10a, 10b)에 대한 액세스가 교대로 수행된다.
도 3의 (a) 내지 (c)는 4 사이클 길이의 버스트에 의해 제어되는 도 1a의 반도체 장치의 동작을 도시하는 타이밍도이다.
버스트 길이가 4 사이클의 길이를 가지는 경우에, 도 2의 (a)를 참조하여 설명한, 예를 들면 뱅크(10a)에 대한 액세스는, 도 3의 (c)에 도시된 바와 같이, 뱅크(10a)의 I/O 스위치 라인(SWIOi)(60)을 4 사이클의 버스트 길이 동안에 계속해서 인에이블시켜 4개의 칼럼 선택 라인들(YSW)(33)을 잇따라서 선택함으로써, 도 3의 (a)에 도시된 바와 같이 4회 반복된다. 그 후, 제어는 뱅크(10b)로 절환되고 뱅크(10b)에 대한 액세스가, 뱅크(10b)의 I/O 스위치 라인(SWIOi)(60)을 버스트 길이 동안에 계속해서 인에이블시켜 4개의 칼럼 선택 라인들(YSW)(33)을 잇따라서 선택함으로써 4회 반복된다.
이 경우에도, 글로벌 I/O 라인 쌍(GIO)(40)이 뱅크(10a)의 로컬 I/O 라인 쌍(LIO)(30)에서 뱅크(10b)의 로컬 I/O 라인 쌍(LIO)(30)으로 절환되는, 도 3의 (c)의 시간 간격 t 동안에, 글로벌 I/O 라인 쌍(GIO)은 단락 상태가 되고 판독/기록 증폭기(R/W AMP)(50)는 디스에이블된다.
이상에서 설명한 바와 같이, 글로벌 I/O 라인 쌍(GIO)(40)을 로컬 I/O 라인 쌍(LIO)(30)에 접속시키기 위한 칼럼 액티베이팅 신호는, 도 1a의 실시예에서 칼럼 선택 라인들(YSW)(33)과 평행하게 y-방향으로 이어져 있는 I/O 스위치 라인(SWIOi)(60)을 경유하여 트랜스퍼 게이트(TRG1)로 전송된다.
그러므로, 비트 라인 쌍(BL)(34)의 신호는, 칼럼 액티베이팅 신호들과 칼럼 선택 신호들을 전송하기 위한 배선들 간의 기생 커패시턴스 또는 배선 임피던스의 차이에 의해 생기는 스큐 때문에 접속 타이밍이 지연됨이 없이 로컬 I/O 라인쌍(LIO)(30)을 통하여 고속으로 글로벌 I/O 라인 쌍(GIO)(40)에 전송될 수 있어서, 메모리 셀 액세스의 사이클 시간이 단축될 수 있다.
또한, 본 실시예의 I/O 스위치 라인(SWIOi)(60)은, 예를 들면 서브 어레이들(20)의 각각의 2개의 칼럼들에 제공되는 각각의 글로벌 I/O 라인 쌍(GIO)(40)과 함께 제공되고, 뱅크의 y-방향으로의 폭은 일반적으로 x-방향으로의 폭보다 짧다. 그러므로, 도 4a에서 서브 어레이들(120)의 각각의 로우에 대하여 하나의 칼럼 액티베이팅 신호 라인(RWSi)(160)이 x-방향으로 이어져 있는 종래의 반도체 기억 장치에 비하여 배선에 필요한 칩 공간이 감소될 수 있다.
또한, 본 실시예에서는, 액세스 뱅크가 절환될 때 소정 시간 간격 동안 글로벌 I/O 라인 쌍(GIO)(40)과 로컬 I/O 라인 쌍(LIO)(30)이 단락 상태가 되고 판독/기록 증폭기(R/W AMP)(50)가 디스에이블된다. 그러므로, 2개의 뱅크들의 신호들이 겹쳐서 생기는 신호 에러들이 방지되고 글로벌 I/O 라인 쌍들 및 로컬 I/O 라인 쌍들의 충전 시간이 단축될 수 있다.
도 1a의 실시예의 반도체 기억 장치는 각각 4개의 서브 어레이 칼럼들을 갖는 2개의 뱅크들(10a, 10b)을 갖는 것으로 도시되어 있다. 그러나, 본 발명의 범위는 도 1a의 실시예에 한정되지 않는다. 예를 들면, 2 이상의 뱅크들(10c, 10d, ...)이 y-방향으로 정렬되어 포함될 수 있다. 이 경우에, 글로벌 I/O 라인 쌍들(GIO)(40)도 y-방향으로 뱅크들(10a, 10b, 10c, ...)을 가로질러서 연장된다. 각각의 뱅크는 보다 많은 수의 서브 어레이 칼럼들을 가질 수 있고, 보다 많은 수의 평행하게 연장된 글로벌 라인 쌍들(GIO)을 공유할 수 있다.

Claims (10)

  1. 매트릭스 상으로 배열된 복수의 서브 어레이들(sub-arrays)을 저마다 포함하는 y-방향으로 정렬된 복수의 뱅크(bank)들, 상기 뱅크들을 가로질러서 상기 y-방향으로 이어져 있고 저마다 소정 수의 서브 어레이 칼럼들에 의해 공유되는 글로벌 I/O(입출력) 라인 쌍들(global I/O line pairs), 상기 글로벌 I/O 라인들 각각에 각기 접속된 판독/기록 증폭기들, 상기 y-방향과 직각을 이루는 x-방향으로 이어져 있고 저마다 상기 소정 수의 칼럼들의 각 로우의 서브 어레이들을 가로지르는 로컬 I/O 라인 쌍들(local I/O line pairs), 상기 뱅크들 각각의 칼럼들의 서브 어레이들을 가로질러서 상기 y-방향으로 이어져 있고 상기 로컬 I/O 라인 쌍들에 접속될 비트 라인 쌍들(bit-line pairs)을 선택하기 위한 칼럼 선택 신호들을 전송하는 칼럼 선택 라인들, 및 상기 글로벌 I/O 라인 쌍들을 액세스될 서브 어레이들의 로우의 상기 로컬 I/O 라인 쌍들에 접속시키기 위한 칼럼 액티베이팅 신호(column-activating signal)를 전송하는 I/O 스위치 라인들을 구비한 반도체 기억 장치에 있어서,
    상기 I/O 스위치 라인들 각각은 상기 뱅크들 각각에서 상기 글로벌 I/O 라인 쌍들 각각과 동일 방향으로 배선되어 있으며,
    상기 로컬 I/O 라인 쌍들은, 상기 I/O 스위치 라인들을 통하여 전송되는 신호와 상기 액세스될 서브 어레이들의 로우를 활성화하기 위한 로우 액티베이팅 신호(row-activating signal)의 AND 논리에 따라서 상기 글로벌 I/O 라인들에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 판독/기록 증폭기들은, 상기 액세스될 서브 어레이들의 로우가 한 뱅크에서 다른 한 뱅크로 절환될 때 소정 시간 간격 동안 디스에이블되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 글로벌 I/O 라인 쌍들은, 상기 액세스될 서브 어레이들의 로우가 한 뱅크에서 다른 한 뱅크로 절환될 때 소정 시간 간격 동안 단락 상태(short-circuit)가 되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 로컬 I/O 라인 쌍들은, 상기 글로벌 I/O 라인 쌍들에 접속되지 않을 때 단락 상태가 되는 것을 특징으로 하는 반도체 기억 장치.
  5. 매트릭스 상으로 배열된 복수의 서브 어레이들을 저마다 포함하는 y-방향으로 정렬된 복수의 뱅크들, 상기 뱅크들을 가로질러서 상기 y-방향으로 이어져 있고 저마다 소정 수의 서브 어레이 칼럼들에 의해 공유되는 글로벌 I/O 라인 쌍들, 상기 글로벌 I/O 라인들 각각에 각기 접속된 판독/기록 증폭기들, 상기 뱅크들 각각의 칼럼들의 서브 어레이들을 가로질러서 상기 y-방향으로 이어져 있고 상기 로컬 I/O 라인 쌍들에 접속될 비트 라인 쌍들을 선택하기 위한 칼럼 선택 신호들을 전송하는 칼럼 선택 라인들, 및 상기 y-방향과 직각을 이루는 x-방향으로 이어져 있고 저마다 상기 소정 수의 칼럼들의 각 로우의 서브 어레이들을 가로지르는 로컬 I/O 라인 쌍들을 구비한 반도체 기억 장치의 구동 방법에 있어서,
    상기 서브 어레이들의 로우에 대응하는 로우 액티베이팅 신호를 인에이블시킴으로써 액세스될 서브 어레이들의 로우를 활성화하는 단계; 및
    상기 로우 액티베이팅 신호와, I/O 스위치 라인들 -상기 I/O 스위치 라인들 각각은 상기 뱅크들 각각에서 상기 글로벌 I/O 라인 쌍들 각각과 동일 방향으로 배선되어 있음- 을 통하여 전송되는 칼럼 액티베이팅 신호의 AND 논리에 따라서, 상기 서브 어레이들의 로우의 로컬 I/O 라인 쌍들을 상기 글로벌 I/O 라인 쌍들에 접속시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  6. 제5항에 있어서,
    상기 판독/기록 증폭기들은, 상기 액세스될 서브 어레이들의 로우가 한 뱅크에서 다른 한 뱅크로 절환될 때 소정 시간 간격 동안 디스에이블되는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  7. 제5항에 있어서,
    상기 글로벌 I/O 라인 쌍들은, 상기 액세스될 서브 어레이들의 로우가 한 뱅크에서 다른 한 뱅크로 절환될 때 소정 시간 간격 동안 단락 상태가 되는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  8. 제5항에 있어서,
    상기 로컬 I/O 라인 쌍들은, 상기 글로벌 I/O 라인 쌍들에 접속되지 않을 때 단락 상태가 되는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  9. 제1항에 있어서,
    상기 칼럼 액티베이팅 신호는 상기 칼럼 선택 신호와 동기하여 인에이블되는 것을 특징으로 하는 반도체 기억 장치.
  10. 제5항에 있어서,
    상기 칼럼 액티베이팅 신호는 상기 칼럼 선택 신호와 동기하여 인에이블되는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
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