KR100263574B1 - 반도체 메모리 장치 - Google Patents

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KR100263574B1
KR100263574B1 KR1019940021444A KR19940021444A KR100263574B1 KR 100263574 B1 KR100263574 B1 KR 100263574B1 KR 1019940021444 A KR1019940021444 A KR 1019940021444A KR 19940021444 A KR19940021444 A KR 19940021444A KR 100263574 B1 KR100263574 B1 KR 100263574B1
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데쓰야 다나베
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사와무라 시코
오끼 덴끼 고오교 가부시끼가이샤
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Abstract

제1의 메모리 어레이(31)에 대한 기입 및 판독 동작의 리셋트 동작과, 다음에 활성화되는 제2의 메모리 어레이(32)에 대한 기입 및 판독 동작의 셋트 동작과를, 타이밍적으로 오버랩하여 실시하는 것을 가능케하고, DRAM의 점유면적을 넓히지 않고 메모리 동작시간의 단축화를 도모한다.
메모리어레이(31)에 대한 엑세스 종료한 후, 전환소자(51a)를 오프하고, 워드선 WL31을 리셋트하고, 센스 앰프열(40)을 리셋트하여 비트선쌍 이퀄라이즈 소자(51b)에서 비트선쌍 BL31a/BL31b 를 이퀄라이즈하므로서 리셋트 동작과 타이밍적으로 중복하여, 메모리 어레이(32)의 워드선 WL32 를 구동하고, 비트선쌍 이퀄라이즈소자(52b)를 오프한 후에 전환소자(52a)를 온하고, 이 메모리 어레이(32)에 대한 엑세스를 실시한다.

Description

반도체 메모리 장치
제1도는 본 발명의 제1의 실시예를 나타내는 DRAM의 요부 구성도이다.
제2도는 종래의 DRAM의 요부 구성도이다.
제3도는 제2도의 DRAM의 동작 (메모리 어레이 1→1) 타이밍도이다.
제4도는 제2도의 DRAM의 동작(메모리 어레이1→2) 타이밍도이다.
제5도는 종래의 또다른 DRAM의 요부의 구성도이다.
제6도는 제5도의 DRAM의 동작(메모리 어레이 1→1) 타이밍도이다.
제7도는 제5도의 DRAM의 동작(메모리 어레이 1→2) 타이밍도이다.
제8도는 제1도의 DRAM의 동작(메모리 어레이 31→32) 타이밍도이다.
제9도는 제1도의 DRAM의 동작(메모리 어레이 31→33) 타이밍도이다.
제10도는 본 발명의 제2의 실시예를 나타내는 DRAM의 개략의 구성도이다.
제11도는 제10도에 표시하는 메모리 어레이 선택상태 검출수단의 회로도이다.
제12도는 제11도의 메모리 어레이 선택상태 검출수단의 동작 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
31, 32 : 제1, 제2의 메모리 어레이 31a, 32a : 메모리셀
40 : 센스 앰프열 41 : 센스 앰프
42 : 센스 앰프 리셋트 소자 51, 52 : 제1, 제2의 스위치 수단
51a, 52a : 제1, 제2의 전환 소자
51b, 52b : 제1, 제2의 비트선 쌍 이퀄라이즈 소자
61, 62 : 제1, 제2의 로우 디코더
71, 72 : 제1, 제2의 워드 드라이버
81, 82 : 제1, 제2의 칼럼 디코더
91, 92 : 제1, 제2의 비트선 쌍 선택 회로
101∼l06 : 제1, 제2, 제3, 제4, 제5, 제6의 구동 회로
110 : 어드레스버퍼 120 : 어드레스 멀티 프렉서
200 : 메모리 어레이 선택상태 검출수단
BL31a/BL31b, BL32a/Bl32b : 비트선 쌍
EQl, EQ2, SAE, SAEN, SW1, SW2 : 활성화 신호
Na,Nb : 거지, 증폭소자 WL31, WL32 : 워드선
본 발명은, 다이나믹ㆍ랜덤ㆍ엑세스ㆍ메모리(이하, DRM라 함) 등의 반도체 메모리 장치와 그 구동 방법, 특히 그 어드레스에 의거하는 메모리 어레이 제어회로와 제어방법에 관한 것이다.
제2도는 종래의 반도체 메모리 장치의 하나인 DRAM의 요부의 구성도이다. 이 DRAM은, 복수의 메모리 어레이 (1,2…) 를 구비하고 있다. 메모리 어레이(1)는, 복수의 워드선 WL11, WL12와 이것과 교차 배치된 복수의 상보적인 비트선 쌍 BLl1a/BL11b, BL12a/BL12b를 가지며, 이들의 각 교차 개소에 정보 축적용의 메모리셀(la)이 접속되어 매트럭스상으로 배열되어 있다. 또다른 메모리 어레이(2)도 동일하게 복수의 워드선 WL21, 22 및 비트선 쌍 BL21a/BL21b, BL22a/BL22b를 가지며, 이들의 각 교차 개소에 메로리 셀(2a)이 접속되어 매트릭스상으로 배열되어 있다.
각 메모리 어레이(1, 2)에는 활성화 신호 SAEl, SAE2에 의하여 각각 활성화 되는 복수의 센스 앰프로 이루어진 센스 앰프열(11, l2)이 각각 접속되어 있다. 그리고, 각 메모리 어레이(1, 2)에 대해서, 로우 어드레스(행 어드레스) 에 의거하는 워드선 선택과 칼럼 어드레스 (칼럼 어드레스)에 의거하는 비트선 쌍 선택에 의하여 각 메모리셀(la, 2a)에의 정보의 기입 및, 혹은 정보의 판독이 가능하도륵 되어 있다.
제3도는, 제2도의 메모리 어레이(1)의 엑세스 후에 다시 메모리 어레이(1)가 엑세스되는 경우의 동작(메모리 어레이 1→1) 타이밍도이다.
예를 들면, 어드레스에 의거하여 메모리 어레이(1)가 선택되고, 그 워드선 WLl1이 구동되면, 초기 상태가 전원 전압 VCC와 그랜드(GND) 레벨의 중간의 전위 HVCC 로 유지되어 있는 상보적인 비트선 쌍 BL11a/BL11b에 이에 접속된 메모리셀(la)에 비축된 전하에 의하여 미묘한 전위차가 나타낸다. 활성화 신호 SAE1에 의하여 센스 앰프열(11) 내의 센스 앰프가 모두 활성화 되면, 그 센스 앰프에 의하여 비트선 쌍 BL11a/BL11b 상의 전위차가 검지, 증폭되고, 도시않는 외부의 데이터 입력 회로로 출력된다.
그후, 워드선 WL11이 GND 레벨로 떨어지고, 비트선 쌍 BL11/BL11b가 초기 상태의 중간 전위 HVCC 에 이퀄라이즈 (동전위) 된다. 또한, 연속하여 동일 메모리 어레이(1)가 선택되는 경우에, 비트선 쌍(BL11a/BL12b)이 중간 전위 HVCC에 이퀄라이즈된 후, 워드선 WL12가 상승하여 비트선쌍(BLl2a/BL12b)에 이에 접속된 메모리셀(la)의 정보가 판독된다.
제4 도는, 제2도의 메모리 어레이(1)가 엑세스된 후에 또다른 메모리 어레이 (2)의 엑세스가 행하여지는 경우의 동작(메모리 어레이 1→2) 타이밍도이다.
예를 들면, 메모리 어레이(1)가 선택되고, 기입 혹은 판독 동작이 종료한 후, 또다른 메모리 어레이(2)가 선택되는 경우에, 메모리 어레이(1) 내의 부하가 큰 워드선 WL11을 GND 레벨에 리셋트하고, 비트선 쌍 BLl1a/BL11b를 중간 전위 HVCC 에 이퀄라이즈하는 동작과 타이밍적으로 중복시켜서, 또다른 메모리 어레이(2)의 워드선 WL21을 구동하고, 메모리셀(2a)의 정보를 비트선 쌍(BL21a/BL21b)에 판독 동작을 실시할 수 있다.
제5도는 종래의 또다른 DRAM의 요부의 구성도이다.
이 DRAM에서는, 메모리 어레이(1)와 (2)의 사이에 공통의 센스 앰프열(10) 이 설치되고, 이 센스 앰프열(10)과 메모리 어레이(1)의 사이에 스위치 수단(21)이 설치되는 동시에, 이 센스 앰프열(10)과 메모리 어레이(2)의 사이에 스위치 수단(22) 이 설치되어 있다.
센스 앰프열(l0)은, 활성화 신호 SAEN에 의하여 활성화되는 복수의 센스 앰프(10a)와, 반전 활성화 신호 SAEN(단, N 은 반전을 의미한다)에 의하여 활성화 되어 이 센스 앰프(10a)의 검지, 증폭 단자의 전위를 중간 전위 HVCC에 리셋트 하는 센스 앰프 리셋트 소자(10b)를, 가지고 있다. 스위치 수단(21)은 활성화 신호 SW1 에 의하여 메모리 어레이(1)와 센스 앰프열(10)의 사이를 온, 오프하는 회로이다. 동일하게, 스위치 수단(22)은 활성화 신호 SW2에 의하여 센스 앰프열(10)과 메모리 어레이(2)의 사이를 온, 오프하는 회로이다.
제6도는, 제5도의 메모리 어레이(1)에 대한 엑세스를 실시한 후, 동일한 메모리 어레이(1)의 엑세스를 행하는 경우의 동작(메모리 어레이 1→1) 타이밍도이다.
예를 들면, 어드레스에 의거하여 메모리 어레어(1)가 선택되고, 그 워드선 WL11이 구동되면, 초기 상태가 중간 전위 HVCC에 유지되어 있는 상보적인 비트선 쌍 BL11a/BL12b에, 이에 접속된 메모리셀(la)에 비축된 전하에 의하여 미소한 전위차가 나타난다. 스위치 수단(21)을 활성화 신호 SW1에 의하여 온하고, 메모리 어레이(1)와 센스 앰프열(10)를 접속한다. 센스 앰프열(10) 내의 센스 앰프(11a)를 활성화 신호 SAE에 의하여 활성화 하면, 비트선 쌍(BL11a/BL12b) 상의 미소한 전위차가 검지, 증폭되고, 외부의 데이터 입출력 회로로 출력된다.
그후, 워드선 WL11이 GND 레벨에 떨어지고, 비트선쌍(BL11a/BL11b)가 중간 전위 HVCC 에 이퀄라이즈 된다. 또한, 연속하여 동일한 메모리 어레이(1)가 선택되는 경우에, 이 메모리 어레이(1)의 비트선 쌍(BL11a/Bl12b)은 중간 전위 HVCC 에 이퀄라이즈된다. 그후, 메모리 어레이(1)의 워드선 WL12를 들어올리고, 비트선 쌍 BL12a/BL12b에 메모리셀(la)의 정보를 판독한다.
제7도는 제5도의 메모리 어레이(1)를 엑세스 한 후에 또다른 메모리 어레이(2)를 엑세스하는 경우의 동작(메모리 어레이 1→2) 타이밍도이다.
예를 들면, 메모리 어레이(1)가 선택되고, 그 메모리셀(1a)의 기입 또는 판독 동작이 종료한 후, 또다른 메모리 어레이(2)가 선택되는 경우에, 이 메모리 어레이(1) 내의 부하가 큰 워드선 WL11을 GND 레벨로 리셋트하고, 활성화 신호 SAEN에 의하여 센스 앰프열(10) 내의 센스 앰프 리셋트 소자(10b)를 활성화 한다. 이에 의하여, 센스 앰프(10a)와 메모리 어레이(1)의 비트선 쌍 BL11a/BL11b가, 중간 전위 HVCC 에 이퀄라이즈 된다. 다음에, 활성화 신호 SW1 에 의하여 스위치 수단(21)을 오프 상태로 하고, 센스 앰프열(10)과 비트선 쌍 BL11a/BL11b를 자르고, 또다른 메모리 어레이(2)의 워드선 WL21을 구동하고, 그 메모리셀(2a)의 정보를 비트선 쌍 BL21a/BL21b에 판독한다.
그러나, 종래의 DRAM에서는 다음과 같은 문제가 있고, 이것을 해결하는 것이 곤란했다.
(1) DRAM은, 미세화에 의하여 배선의 기생 저항 및 기생 용량이 증가하고, 고속화의 방해가 된다. 특히, 워드선 및 비트선에 있어서의 지연이 크다. 이 때문에, 종래의 제2도의 DRAM에서는, 제4도에 표시된 바와 같이, 어드레스에 의거하여 메모리 어레이(1)가 선택되어 이에 대한 기입 또는 판독 동작이 종료한 후, 또다른 메모리 어레이(2)가 선택되는 경우에, 부하가 큰 워드선 WL11을 GND 레벨로 리셋트하고, 센스 앰프열(11)을 리셋트하여 비트선 쌍 BL11a/BL11b를 이퀄라이즈 하기 때문에 리셋트 동작과 타이밍적으로 중복시켜서, 또다른 메모리 어레이(2)의 워드선 WL21을 구동하고, 그 메모리셀(2a)의 정보를 비트선쌍 BL21a/BL21b에 판독하기 때문에 셋트 동작을 실시하고, 고속화를 도모하고 있다. 그런데, 제2도의 DRAM에 있어서, 메모리 어레이(1)의 리셋트 동작과 메모리 어레이(2)의 셋트동작을 중복하여 실시하므로, 각 메모리 어레이(1, 2)마다 센스 앰프열(11, 12)를 배치해야 한다. 그 때문에, DRAM 전체의 점유 면적이 커져버린다.
(2) 상기와 같은 DRAM 전체의 점유 면적을 갖게하기 위하여, 제5도의 DRAM과 같이, 2개의 메모리 어레이(1, 2)에 대해서 1개의 센스 앰프열(10)을 공유하는 구성으로 하면 좋다. 그러나, 이와 같은 구성으로 하면, 활성화 신호 SAEN에 의하여 센스 앰프(10a)의 리셋트와 비트선 쌍의 이퀄라이즈 동작을 동시에 실시해야 한다. 그 때문에, 메모리 어레이(1)가 선택되어 이에 대한 기입 또는 판독 동작이 종료한 후, 또다른 메모리 어레이(2)가 선택되는 경우에 있어서, 부하가 큰 워드선 WL11을 GND 레벨로 리셋트하고, 센스 앰프(10a)를 리셋트하여 비트선 쌍 BL11a/BL11b를 이퀄라이즈 하기 위한 리셋트 동작과, 또다른 메모리 어레이(2)의 워드선 WL21를 구동하고, 그 메모리셀(2a)의 정보를 비트선쌍 BL21a/BL21b에 판독하기 위한 셋트 동작을 타이밍적으로 중복하여 실시할 수 없다.
본 발명은, 상기 종래기술이 가지고 있던 과제로서, 한쪽의 메모리 어레이의기입 혹은 판독동작의 리셋트 동작과, 다음에 활성화되는 다른쪽의 메모리 어레이 기입 혹은 판독 동작의 셋트 동작을, 타이밍적으로 중복하여 실시하기 위하여 각 메모리 어레이 마다 센스 앰프열을 배치해야 하므로, DRAM 전체의 점유 면적이 커져 버린다고하는 문제를 해결하고, 2개의 메모리셀 어레이가 하나의 센스 앰프열을 공유하는 구성이고, 또한 한쪽의 메모리 어레이의 기입 및 판독 동작의 리셋트 동작과 다음에 활성화되는 다른쪽의 메모리 어레이의 기입 및 판독 동작의 셋트동작을, 타이밍적으로 중복하여 실행하는 것이 가능한 반도체 메모리 장치 및 그 구동방법을 제공하는 것을 목적으로 한다.
제1의 발명은, 상기 과제를 해결하기 위하여, 복수의 워드선 및 비트선 쌍의 교차 개소에 각각 접속된 정보 축적용의 메모리셀이 배열된 적어도 2개의 제1 및 제2의 메모리 어레이와, 상기 제1과 제2의 메모리 어레이 사이에 배열되고, 상기 비트선 쌍의 전위차를 검지, 증폭하는 센스 앰프열과, 상기 제1의 메모리 어레이와 상기 센스 앰프열을 접속하는 제1의 스위치 수단과, 상기 제2의 메모리 어레이와 상기 센스 앰프열을 접속하는 제2의 스위치 수단을 구비하고, 로우 어드레스에 의거하는 상기 워드선의 선택 동작과, 컬럼 어드레스에 의거하는 상기 비트선 쌍의 선택 동작에 의하여, 상기 메모리셀에의 정보의 기입 또는 정보의 판독을 하는 반도체 메모리 장치에 있어서, 다음과 같은 수단을 강구하고 있다. 즉, 상기 센스 앰프열은, 상기 비트선 쌍의 전위차가 나타나는 검지, 증폭 단자상의 이 전위차를 검지, 증폭하는 센스 앰프와, 상기 검지, 증폭단자를 동전위로 하는 센스앰프 리셋트 소자를 가지며, 상기 제1의 스위치 수단은, 상기 제1의 메모리 어레이 비트선 쌍을 동전위로 하는 제1의 비트선쌍 이퀄라이즈 소자와, 상기 센스 앰프를 접속하는 제1의 전환 소자를 가지며, 상기 제2의 스위치 수단은, 상기 제2의 메모리 어레이의 비트선쌍을 동전위로 하는 제2의 비트선쌍 이퀄라이즈 소자와, 상기 센스 앰프를 접속하는 제2의 전환 소자를 가지고 있다.
제2의 발명에서는, 제1의 발명의 반도체 메모리 장치에 제1의 구동회로를 설치하고 있다. 제1의 구동회로는, 상기 제1의 메모리 어레이의 워드선의 비활성화동작 및 상기 비트선쌍을 동전위로 하는 이퀄라이즈 동작과, 상기 제2의 메모리 어레이의 비트선쌍의 전위차의 검지, 증폭 동작이 전부 또는 일부에 있어서, 중복하는 타이밍으로 실행되도록 상기 센스 앰프를 구동하는 회로이다. 또한, 상기 제1, 제2의 비트선쌍 이퀄라이즈 소자를 각각 구동하는 제2, 제4의 구동회로와, 상기 제1, 제2의 전환 소자를 각각 구동하는 제3, 제5의 구동회로와, 상기 센스앰프 리셋트 소자를 구동하는 제6의 구동회로와, 메모리 어레이 선택 상태 검출 수단이 설치되어 있다.
메모리 어레이 선택 상태 검출 수단은, 상기 로우 어드레스에 의거하여, 상기 제1또는 제2의 메모리 어레이가 선택된 동작에 이어서 상기 제2또는 제1의 메모리 어레이가 선택된 것을 검지하는기능을 가지며, 상기 제1, 제2, 제3, 제4, 제5 및 제6의 구동 회로를 각각 독립으로 제어하는 기능을 가지고 있다.
제3의 발명에서는, 제1의 발명의 반도체 메모리 장치를 사용하여 상기 제1의 메모리 어레이에 대한 엑세스가 종료한 후, 상기 제1의 전환소자를 오프상태로하고, 상기 제1의 메모리 어레이의 워드선을 리셋트하고, 상기 센스 앰프열을 리셋트하여 상기 제1의 비트선쌍 이퀄라이즈 소자로 상기 제1의 메모리 어레이의 비트선쌍을 이퀄라이즈 하는 리셋트 동작을 실행한다.
이 리셋트 동작과 타이밍적으로 중복하여, 상기 제2의 메모리 어레이의 워드선을 구동하고, 상기 제2의 비트선쌍 이퀄라이즈소자를 오프상태로 한후에, 상기 제2의 전환 소자를 온 상태로 하고, 상기 제2의 메모리 어레이에 대한 엑세스를 행하는 셋트 동작을 실행하도록 하고 있다.
제1의 발명에 의하면, 이상과 같이 반도체 메모리 장치를 구성했기 때문에, 예를 들면, 제1의 메모리 어레이에 대한 엑세스를 실시한 후, 제2의 메모리 어레이의 엑세스를 실시하는 경우에, 이 제1의 메모리 어레이에 대한 엑세스가 종료한 후, 제1의 스위치 수단내의 제1의 전환 소자를 오프 상태로 하고, 제1의 메모리 어레이의 워드선을 리셋트하고, 센스 앰프열을 리셋트하여 제1의 비트선쌍 이퀄라이즈소자로 제1의 메모리 어레이의 비트선쌍을 이퀄라이즈한다. 이와 같은 리셋트동작과 타이밍적으로 중복하여, 제2의 메모리 어레이의 워드선을 구동하고, 제2의 비트선쌍 이퀄라이즈 소자를 오프 상태로 한 후, 제2의 스위치 수단내의 제2의 전환소자를 온상태로 하고, 제2의 메모리 어레이에 대한 엑세스를 행한다.
제2의 발명에 의하면, 예를들면, 제1의 메모리 어레이의 엑세스의 뒤에 제2의 메모리 어레이 엑세스를 실시하는 경우에, 메모리 어레이 선택 상태 검출 수단에 의하여 제1∼제6의 구동 회로가 각각 독립으로 제어되고, 이들의 구동 회로에 의하여 제l의 발명과 동일한 동작이 실시된다. 제1의 메모리 어레이에 엑세스가 종료하면, 이것이 메모리 어레이 선택 상태 검출 수단으로 검출되고, 그 메모리 어레이 선택 상태 검출수단의 출력에 의하여 제1∼제6의 구동회로가 제어되고, 제1의 메모리 어레이에 대한 엑세스가 실시된다.
제3의 발명에 의하면, 제1의 발명의 반도체 메모리 장치를 사용하여 제1의 메모리 어레이에 대한 엑세스를 실행하고, 그 종료와 타이밍적으로 중복하여 제2의 메모리 어레이에 대한 엑세스를 행하면 반도체 메모리 장치에 있어서의 엑세스 속도의 향상이 도모된다. 따라서, 상기 과제를 해결할 수 있는 것이다.
[실시예]
[실시예 1]
제1도는, 본 발명의 실시예를 나타내는 반도체 메모리 장치의 하나인 DRAM의 요부의 구성도이다.
이 DRAM은, 복수의 메모리 어레이(31, 32, …)를 가지고 있다. 예를 들면, 메모리 어레이(31)는 복수의 워드선 WL31과, 이들에 교차 배치된 복수의 상보적인 비트선쌍 BL31a/BL31b를 가지며, 이들의 각 교차개소에 정보 축적용 메모리셀(31a)가 각각 접속되어 매트릭스상으로 배열되어 있다. 메모리셀(31a)은 예를 들면 전송용 MOS 트랜지스터와 MOS 캐패시터로 이루어진 1 트랜지스터형 메모리셀로 구성되어 있다. 이 메모리 어레이(31)에서는, 로우 어드레스에 의거하는 워드선 선택과 칼럼 어드레스에 의거하는 비트선쌍 선택에 의하여 메모리셀(3la)에의 정보의 기입 혹은 판독이 가능하도록 되어 있다. 동일하게, 또다른 메모리 어레이(32)도, 복수의 워드선 WL32 및 비트선쌍 BL32a/BL32b를 가지며 이들의 각 교차 개소에 메모리셀 (32a)이 접속되어 매트릭스상으로 배열되어 있다.
메모리 어레이(31)와 (32) 사의 사이에는, 센스 앰프열(40)이 설치되어 있다. 센스 앰프열(40)은, 활성화 신호 SAE에 의하여 활성화되는 복수의 센스 앰프(41)와, 그 신호의 검지, 증폭된 Na, Nb에 접속되고, 반전 활성화 신호 SAEN에 의하여 활성화되는 센스 앰프 리셋트 소자(42)를 가지고 있다. 각 센스 앰프(41)는, 메모리셀의 전하에 의한 축적 정보에 의하여 생긴 비트선쌍의 전위차를 검지, 증폭하는 기능을 가지며 프리플롭 등으로 구성되어 있다. 이 센스 앰프(41)는, 예를 들면, 신호량이 수십, 수백 밀리볼트로 작은 1 트랜지스터형 메모리셀을 적용하는 경우에 필요로 된다. 센스 앰프 리셋트 소자(42)는, 반전 활성화 신호 SAEN에 의하여 활성화 되고, 신호의 검지, 증폭 단자 Na, Nb의 전위를 중간 전위 HVCC에 리셋트하는 기능을 가지고 있다.
센스 앰프열(40)과 메모리 어레이(31)의 사이에는 이들 양자간을 접속하는 제1의 스위치 수단(51)이 설치되는 동시에, 이 센스 앰프열(40)과 메모리 어레이 (32)의 사이에도 이들 양자간을 접속하는 제2의 스위치 수단(52)이 설치되어 있다. 스위치 수단(51)은 활성화 신호 SW1에 의하여 메모리 어레이(31)의 비트선쌍 BL31a/BL31b와 센스 앰프열(40)를 접속하는 트란스파게이트 등으로 구성된 제1의 전환소자(51a)와, 제1의 비트선쌍 이퀄라이즈 소자(51b)를 가지고 있다.
비트선쌍 이퀄라이즈 소자(51b)는, 활성화 신호는 EQ1에 의거하여 메모리 어레이(31)가 활성화 되어 있지 않는 프리차지시에, 비트선쌍 BL31a/BL31b를 중간 전위 HVCC 로 보존하는 기능을 가지고 있다.
동일하게 제2의 스위치 수단(52)은 활성화 신호 SW2에 의해서 메모리 어레이(32)의 비트선쌍 BL32a/BL32b와 센스 앰프열(40)을 접속하는 트란스파게이트 등으로 구성된 제2의 전환소자(52a)와, 메모리 어레이(32)가 활성화 되어 있지 않은 프리차지시에 활성화 신호 EQ2에 의하여 비트선쌍 BL32a/BL32b를 중간 전위 HVCC 에 유지하는 제2의 비트선쌍 이퀄라이즈 소자(52b)를 가지고 있다. 이들의 스위치 수단(51, 52)를 통해서, 메모리 어레이(31)의 비트선쌍 BL31a/BL31b와 메모리 어레이(32)의 비트선쌍 BL32a/BL32b 이 단일(공유)의 센스 앰프열(40)에 의하여 상호 접속되어 있다.
제8도는, 제1도의 메모리 어레이(31)의 엑세스 후에 또다른 메모리 어레이 (32)를 엑세스하는 경우의 동작(메모리 어레이 31→32) 타이밍도이다.
예를 들면, 메모리 어레이(31)를 엑세스하는 경우에, 로우 어드레스에 의거하는 워드선 선택에 의하여 "L"의 활성화 신호 EQ1에 의하여 스위치 수단(51) 내의 비트선쌍 이퀄라이즈 소자(51b)를 비활성화 하고, 이 메모리 어레이(31)의 워드선 WL31을 구동하여 "H"로 상승시킨다. 워드선 WL31이 ''H''로 상승하면 비트선쌍 BL3la/BL31b에 메모리셀(31a)의 축적 정보가 판독된다. 활성화 신호 SW1를 "H" 로 하여 스위치 수단(51)내의 전환 소자(51a)를 온하고, 비트선쌍 BL31a〉BL31b와 센스 앰프열(40)내의 센스 앰프(41)를 접속한다. 활성화 신호 SAE 를 "H"로 하여 센스 앰프열(40)내의 센스 앰프(41)을 활성화 하고, 비트선쌍 BL31a/BL31b의 전위차를 검지, 증폭한다. 이때, 발전 활성화 신호 SAEN이 "L"이 되어 있으므로, 센스 앰프 리셋트 소자(42)는 동작하지 않는다.
다음에, 센스 앰프(41)에서 증폭된 판독 정보를, 도시 않는 외부의 데이터 입출력 회로로 출력한 후, 활성화 신호 SV1 "H"로 하여 스위치 수단(51)내의 전환 소자(51a)를 오프 상태로 하고, 센스 앰프열(40)과 비트선쌍 BL31a/BL31b을 오프시킨다. 메모리셀(31a)의 축적정보의 파괴를 방지하기 위하여 우선, 메모리 어레이(31)의 워드선 WL31을 GND 레벨로 하고, 활성화 신호 EQl을 "H"로 하여 비트선쌍 이퀄라이즈 소자(51b)에 의하여, 비트선쌍 BL31a/BL31b를 중간 전위 HVCC에 이퀄라이즈한다. 이것과 동시에, 반전 활성화 신호 SAEN에 의하여 센스 앰프열(40)내의 센스 앰프 리셋트 소자(42)를 활성화 하고, 검지, 증폭 단자 Na, Nb를 중간 전위 HVCC로 리셋트한다. 한편, 상기의 활성화 신호 SW1에 의하여 전환 소자(51a)로 센스 앰프열(40)과 비트선쌍 BL31a/BL31b이 차단된 직후, 활성화 신호 EQ2를 "L"로 하여 스위치 수단(52) 내의 비트선쌍 이퀄라이즈 소자(52b)를 비활성화 하고, 메모리 어레이(32)의 워드선 WL32를 "H"로 구동하고, 비트선쌍 BL32a/BL32b에 메모리셀(32a)의 정보를 판독한다. 활성화 신호 SW2를 "H"로 하여 스위치 수단(52)내의 전환 소자(52a)를 활성화하고, 비트선쌍 BL32a/BL32b와 센스 앰프열(40)를 접속하고, 센스 앰프(41)로 이 비트선쌍 BL32a/BL32b의 전위차를 증폭한다.
이와같이, 제8도의 동작에서는, 전환 소자(51a)를 자른 직후의 워드선 WL31의 하강 및 비트선쌍 BL31a/BL31b의 이퀄라이즈 동작과, 워드선 WL32의 구동 및 비트선쌍 BL32a/BL32b에의 메모리셀 축적 정보의 판독 동작을 타이밍적으로 중복하여 실시할 수 있다. 따라서, DRAM 전체로서 점유 면적을 넓히는 일이 없이, 메모리 동작시간의 단축이 가능해지고, 동작을 고속화할 수 있다.
제9도는, 제1도의 메모리 어레이(31) 내의 메모리셀(31a)의 정보를 판독한후에, 이 메모리 어레이(31)와 센스 앰프열(40)을 공유하지 않는 도시하지 않은 또다른 메모리 어레이(33)의 메모리셀 정보를 판독하는 경우의 동작(메모리 어레이 31→33) 타이밍도이다.
예를 들면, 메모리 어레이(31)를 엑세스하는 경우에, 로우 어드레스에 의거하는 워드선 선택에 의하여 활성화 신호 EQ1을 "L"로 하여 스위치 수단(5l)내의 비트선쌍 이퀄라이즈 소자(51b)를 비활성화 하고 메모리 어레이(31)의 워드선 WL31을 "H"로 구동하고, 비트선쌍 BL31a/BL31b에 메모리셀(31a)의 축적 정보를 판독한다. 활성화 신호 SW1을 "H"로 하고, 스위치 수단(51) 내의 전환 소자(51a)를 온 상태로 하고 비트선쌍 BL31a/BL31b와 센스 앰프 SW를 접속한다. 활성화 신호 SAE를 "H" 로 하여 센스 앰프(41)를 활성화 하고, 비트선쌍 BL31a/BL31b의 전위차를 증폭한다.
센스 앰프 (41) 에서 증폭된 메모리셀(31a)의 판독 정보를 도시않는 외부의 데이터 출력회로에서 출력한 후, 활성화 신호 SW1을 "L"로 하여 전환 소자(51a)를 오프 상태로 하고, 센스 앰프(4l)와 비트선쌍 BL31a/BL31b를 절단한다. 메모리셀(31a)의 축적 정보의 파괴를 방지하기 위하여 워드선 WL31을 GND 레벨로 하고, 활성화 신호 EQ1을 "H"로 하여 스위치 수단(51) 내의 비트선쌍 이퀄라이즈 소자(51b) 에 의하여 비트선쌍 BL31a/BL31b를 중간 전위 HVCC 에 이퀄라이즈한다. 동시에 반전 활성화 신호 SAEN을 "H"로 하여 센스 앰프열(40) 내의 센스 앰프 리셋트 소자(42)를 활성화 하고, 검지, 증폭 단자 Na, Nb를 중간 전위 HVCC로 리셋트 한다.
도시않는 또다른 메모리 어레이(33)는, 메모리 열이(3l)와 센스 앰프열(40)을 공유하고 있지 않기 때문에, 스위치 수단(51) 내의 전환 소자(51a)에 의하여 센스 앰프(41) 와 비트선쌍 BL31a/BL31b를 차단하는 타이밍에 관계없이, 메모리 어레이(33) 내의 워드선 WL33을 "H" 레벨로 구동하고, 이후의 메모리 동작을 메모리 어레이 (31) 의 리셋트 동작과 중복시킬 수 있다. 그 때문에, 메모리 어레이(31)의 엑세스를 실시한 후, 이 메모리 어레이(31)와 센스 앰프열(40)을 공유하는 또다른 메모리 어레이(32)의 엑세스를 실시하는 겅우에, 제8도와 같이, 공유하고 있는 센스 앰프열(40)의 검지, 증폭단자 Na, Nb의 리셋트를 실행한 뒤에 비트선쌍 BL32a/BL32b의 증폭을 해야한다.
이에 대해서, 메모리 어레이(31)의 엑세스를 실시한 후, 이 메모리 어레이(31)와 센스 앰프열(40)을 공유하지 않는 또다른 메모리 어레이(33)의 엑세스를 실시하는 경우에, 상이한 센스 앰프열 (40) 을 활성화 하고 있고, 이 메모리 어레이(33)의 활성화는, 메모리 어레이(31)에 접속된 센스앰프(4l)의 검지, 증폭단자 Na, Nb의 리셋트의 타이밍을 기다릴 필요가 없다. 따라서, 제9도에 표시와 같이, 워드선 WL31 의 하강 및 비트선쌍 BL31a/BL31b의 이퀄라이즈 동작과, 워드선 WL33의 구동 및 비트선쌍 BL33a/BL33b에의 메모리셀 축적정보의 판독동작의 중복하는 시간을 길게할 수 있다.
[실시예 2]
제10도는, 본 발명의 제2의 실시예를 나타내는 반도체 메모리 장치의 하나인 DRAM의 개략의 구성도이고, 제1의 실시예를 나타내는 제1도중의 요소와 공통의 요소에는 공통 부호가 부여되어 있다.
이 DRAM에서는, 제1, 제2의 메모리 어레이(31, 32)에 대해서, 로우 어드레스를 디코드하여 워드선 WL31, WL32를 선택하는 제1, 제2의 로우 디코더(61, 62) 와, 이 로우 디코더(61, 62)의 출력에 의하여 워드선 WL32를 구동하는 제1, 제2의 워드 드라이버 (71, 72) 가 접속되어 있다.
제1, 제2의 메모리 어레이(31, 32)에는, 칼럼 어드레스를 디코드하여 비트선쌍 BL31a/BL31b, BL32a/BL32b를 선택하는 제1, 제2의 칼럼 디코더(81, 82)와, 이 칼럼 디코더(81, 82)로 구동되고, 센스 앰프열(40)로 증폭된 메모리셀 정보를 도시않는 데이터 입출력 회로로 출력하는 동시에 이 데이터 입출력 회로에서의 기입 정보를 비트선쌍 BL31a/BL31b, BL32a/BL32b로 출력하는 제1, 제2의 비트선쌍 선택회로(91, 92)가 접속되어 있다.
센스 앰프열(40) 내의 복수의 센스 앰프(41)에는 제1의 구동회로(101), 스위치 수단(5l)내의 비트선쌍 이퀄라이즈 소자(51b)에는 제2의 구동회로(102), 이 스위치 수단(51)내의 전환 소자(51a)에는 제3의 구동회(103), 스위치 수단(52)내의 비트선쌍 이퀄라이즈 소자(52b)에는 제4의 구동회로(104) 이 스위치 수단(52) 내의 전환 소자(52a)에는 제5의 구동회로(105) 및 센스 앰프열(40) 내의 센스 앰프 리셋트 소자(42)에는 제6의 구동회로(106)가, 각각 접속되어 있다. 각 구동회로(101∼106)는, 예를 들면 2단의 인버터로 구성되고, 활성화 신호 SAE, EQl, SW1, EQ2, SW2, SAEN을 각각 출력하는 기능이 있다.
또한, 본 실시예의 DRAM에서는, 외부 어드레스 AD를 입력하는 어드레스 버퍼(110)가 설치되어, 이에는 어드레스 멀티 플렉서(120)를 통해서 메모리 어레이 선택 상태 검출 수단(200)이 접속되어 있다. 어드레스 멀티 플렉서(120)는, 내부 래치 회로를 가지며, 외부 어드레스 AD에서 어드레스 버퍼(110)를 통해서 로우 어드레스가 이 내부 래치 회로에 래치되면, 외부로부터의 이 로우 어드레스의 입력이 불필요해지고, 또 메모리 동작 개시 시점에서 칼럼 어드레스의 입력이 불필요해지는 것에 착안하고, 이 어드레스 버퍼(110) 에서 로우 어드레스와 칼럼 어드레스를 타이밍을 어긋나게 하여 동일한 외부 단자에서 페치(fetch)하는 회로이다. 이 어드레스 멀티 플렉서(120)를 설치하므로서, 외부 단자수를 반으로 할수 있다. 어드레스 멀티 플렉서(120) 내의 내부 래치 회로에 로우 어드레스가 래치된 후, 이 어드레스 멀티 플렉서(120)의 출력에 의하여, 비트선쌍 선택회로(91, 92)를 구동하는 칼럼 디코더 (81, 82) 가 활성화 되도록 되어 있다.
메모리 어레이 선택 상태 검출 수단(200)은, 로우 어드레스에 의거하는 어드레스 멀티 플렉서(120)의 출력을 입력하고, 메모리 어레이(31 또는 32)가 선택된 동작에 이어서 또다른 메모리어레이(32또는 31) 이 선택된 것을 검출하는 기능을 가지며, 선택된 메모리 어레이(31 또는 32)를 활성화 하는 로우 디코더 (61, 62) 및 워드 드라이버 (71, 72) 를 제어하는 동시에, 각 구동 회로(101∼106)를 각각 독립하여 제어하기 위하여 이들에게 제어신흐 SAEl0, EQ10, SW10, EQ20, SW20, SAEN10을 출력하는 능을 가지고 있다.
제11도는 제10도의 메모리 어레이 선택 상태 검출 수단(200)의 회로도이다.
이 메모리 어레이 선택 상태 검출 수단(200)은, 어드레스 멀티플렉서(120)에서 주어지는 메모리 어레이(31)를 선택하기 위한 선택 신호 S121와 메모리 어레이(32)를 선택하기 위한 선택 신호 S122를 각각 디코드하는 2개의 NAND 게이트(201, 202)를 가지고 있다. NAND 게이트(201)의 출력측에는 플립플롭(이하 FF라 함) (211, 2l3, 314)이 접속되는 동시에 NAND 게이트(202)의 출력측에도, FF(212, 213, 214)가 접속되어 있다. 각 FF(211∼214)는, 2개의 NAND 게이트가 "X"자 형태로 접속된 구성이다. 그중 FF(211)는 NAND 게이트(201)의 출력신호 S201의 "L"에의 하강에 따라서 출력이 "H"가 되고, 로우디코더(61)를 활성화하기 위한 활성화신호 R1의 "L"에의 하강에 따라 출력이 "L"로 하강하는 회로이다. FF(212)는, NAND 게이트(202)의 출력신호 S202의 "L"에의 하강에 의하여 출력이 "H"로 상승하고, 로우디코더(62)를 활성화하기 위한 활성화신호(2)의 "L" 에의 하강에 따라 출력이 "L"로 하강하는 회로이다. 활성화신호 R1, R2는, 예를 들면 동작이 늦은 워드선을 구동하는 신호이고, 센스 앰프열(40)과 메모리 어레이(31, 32)가 차단되고, 워드선 GND 레벨이 된 후에 비트선이 이퀄라이즈되는 것을 나타내고 있다.
FF(213)은, NAND 게이트(201)의 출력신호 S201의 "L" 에의 하강에 의하여 출력이 "H"로 상승하고, 클럭신호 Φ의 "L"에의 하강에 따라 출력이 "L"로 하강하는 회로이다. FF(214)는, NAND 게이트(202)의 출력신호 S202의 "L"에의 하강에 의하여 출력이 "H"로 상승하고 클럭신호 Φ의 "L"에의 하강에 의하여 출력이 "L"로 하강하는 회로이다. 클럭신호 Φ는, 제어신호 SW10, SW20을 리셋트하기 위한 신호이다.
FF(211)의 출력측에는, 제어신호 EQ 10를 출력하기 위한 인버터(221)가 접속되어 있다. FF(212)의 출력측에는, 제어신호 EQ 20을 출력하기 위한 인버터(222)가 접속되어 있다. FF(213)의 출력측에는, 제어신호 SW10을 출력하기 위한 2단의 인버터(223, 224)가 접속되어 있다. FF(214)의 출력측에는, 제어신호 SW20을 출력하기 위한 2단의 인버퍼(225, 226)이 접속되고, 이 NOR 게이트(227)에서 제어신호 SAEN10이 출력되는 동시에, 이것이 인버터(228)에서 반전되어 제어신호 SAEN10이 출력되도록 되어 있다.
제12도는, 제11도에 표시하는 메모리 어레이 선택상태 검출수단(200)의 동작 타이밍이고, 이 도면을 참조하면서 제10도 및 제11도의 동작을 설명한다.
제10도의 어드레스 버퍼(110)에 외부어드레스 AD가 입력되면, 그 출력이 어드레스 멀티플렉서(120)로 보내진다. 어드레스 멀티플렉서(120)에서는, 어드레스 버퍼(110)의 출력을 입력하고, 로우 어드레스와 컬럼 어드레스를 타이밍을 어긋나게 하여 페치하고, 이 컬럼어드레스를 칼럼디코더(81, 82)로 보내는 동시에, 이 로우 어드레스 등을 메모리 어레이 선택 상태 검출수단(200)으로 보낸다. 메모리 어레이 선택 상태 검출수단(200)은, 로우 어드레스에 의거하는 어드레스 멀티플렉서(120)에서 출력되는 메모리 어레이(31, 32)의 선택신호 S121, S122를 입력한다. 한쪽의 선택신호 S121 에 의하여 메모리 어레이(31)가 선택되고, 다른쪽의 선택신호 S122에 의하여 메모리 어레이(32)가 선택된다.
예를 들면, 메모리 어레이(31)가 선택되면, 제11도의 메모리 어레이 선택상태 검출수단(200)에서는, 인버퍼(221)에서 제어신호 EQ10, 인버터(224)에서 제어신호 SW10, 인버터(228)에서 제어신호 SAE10, NOR 게이트(227)에서 제어신호 SAEN10, 및 인버터(226)에서 제어신호 SW20을 각각 출력하고, 구동회로 102, 103, 101, 106, 105로 보낸다. 그러면, 각 구동 회로(102, 103,1 01,106,105) 에서는 입력된 제어신호 EQ10, SW10, SAE10, SAEN10, SW20을 구동하고, 활성화신호 EQ1, SW1, SAE, SAEN, SW2, EQ2를 스위치 수단(51) 센스 앰프열(40) 및 스위치수단(52)으로 각각 출력한다.
제10도의 메모리 어레이(31)에서는, 로우 디코더(61) 및 워드드라이버(71)에서 선택된 워드선 WL31이 구동되어, 이에 접속된 메모리 셀(31a)의 메모리 정보가 비트선쌍 BL31a/BL31b에 판독된다. 이 비트선쌍 BL31a/BL31b의 전위차는, 제1의 실시예와 동일하게, 스위치수단(51)을 통해서 센스 앰프열(40)에서 검지, 증폭된다. 그리고, 어드레스 멀티플렉서(120)의 출력에 의하여 칼럼디코더(81)가 활성화 되고, 그 출력에 의하여 비트선쌍 선택회로(91)가 동작하고, 비트선쌍 BL31a/BL31b 상의 메모리셀 정보가 도시않는 외부의 데이터 출력회로로 출력된다.
다음에 어드레스 멀티플렉서(120)에서 메모리 어레이(32)를 선택하는 선택신호 S122가 출력되면, 제11도의 메모리 어레이 선택 상태 검출수단(200)에서는 인버터(224)에서 제어신호 SW10, 인버터(228)에서 제어신호 SAE10, NOR 게이트(227)에서 제어신호 SAEN10, 인버터(226)에서 제어신호 SW20, 및 인버터(222)에서 제어신호 EQ20을 각각 출력하고, 제10의 구동회로(103, 101, 106, 105, 104)로 보낸다. 그러면 제10도의 구동회로(103, 101, 106, 105, l04)에서 활성화신호 SW1, SAE, SAEN, SW2, EQ2가 각각 출력되고, 스위치 수단(51)센스 앰프열(40) 및 스위치 수단(52)로 보내진다. 이에 의하여 제1의 실시예와 동일하게 메모리 어레이(32)에 대한 엑세스가 행하여 진다.
제2의 발명에 의하면, 제1, 제2의 스위치수단 및 센스 앰프열을 구동하는 제1∼제6의 구동회로를 설치하고, 이들의 구동회로를 메모리 어레이 선택 상태 검출수단에 의하여 각각 독립으로 제어하도록 하였으므로, 제1의 발명과 같이, 제1 또는 제2의 메모리 어레이에 있어서의 기입 및 판독 동작의 리셋트 동작과, 다음에 활성화되는 제2또는제1의 메모리 어레이에 있어서의 기입 및 판독동작의 리셋트동작을 타이밍적으로 중복하여 실시할 수 있게 된다. 이에 따라, 반도체 메모리 장치의 점유 면적을 넓히지 않고, 메모리 동작 시간을 단축할 수 있다.
제3의 발명에 의하면, 제1의 메모리 어레이에 대한 엑세스가 종료한 후, 이제1의 메모리 어레이에 대한 리셋트 동작을 실행하는 동시에, 그 리셋트 동작과 타이밍적으로 중복하여, 제2의 메모리 어레이에 대한 셋트 동작을 실행하도록 했으므로, 반도체 메모리 장치의 엑세스 동작을 정확하고 고속으로 할수 있다.

Claims (16)

  1. (신설) 반도체 메모리 장치에 있어서, 제1워드선과, 상기 제1워드선을 교차하는 제1비트선 쌍 및, 상기 제1워드선과 상기 제1비트선 쌍이 교차하는 지점에 접속된 메모리 셀을 포함하는 제1메모리 회로와; 제2워드선과, 상기 제2워드선을 교차하는 제2비트선 쌍 및, 상기 제2워드선과 상기 제2비트선 쌍이 교차하는 지점에 접속된 메모리 셀을 포함하는 제2메모리 회로와; 상기 제1비트선 쌍과 상기 제2비트선 쌍에 일치하도록 제공된 노드 쌍과, 상기 노드 쌍사이의 차동 전압을 증폭시키기 위한 수단을 가진 센스 앰프와; 상기 노드 쌍의 두 노드상의 전압을 소정 전압으로 리셋트하기 위한 리셋트 회로와; 상기 제1비트선 쌍과 상기 노드 쌍을 서로 접속하기 위한 제1전환 소자와; 상기 제2비트선 쌍과 상기 노드 쌍을 서로 접속하기 위한 제2전환 소자와; 상기 제1비트선 쌍을 제1이퀄라이즈 전위로 셋트하기 위해, 상기 제1비트선 쌍에 접속된 제1이퀄라이즈 소자와; 상기 제2비트선 쌍을 제2이퀄라이즈 전위에 셋트시키기 위해, 상기 제2비트선 쌍에 접속된 제2이퀄라이즈 소자와; 상기 제1메모리 회로내의 상기 메모리 셀에 엑세스한 후에, 상기 제1전환 소자를 턴오프하기 위한 제1구동 회로와; 상기 제1전환 소자의 턴오프에 이어서, 상기 제1워드선의 비활성화후에 상기 제1이퀄라이즈 소자를 활성화하기 위한 제2구동 회로와; 상기 제1워드선을 비활성화하기 위한 제1동작과 상기 제1동작과 시간에 맞게 중복하는 제2동작을 수행하고, 상기 제1전환 소자의 턴오프후에 상기 제1이퀄라이즈 소자를 활성화하고, 상기 노드 쌍의 두 노드상의 전압을 소정 전압으로 리셋트하기 위한 상기 리셋트 회로를 활성화하기 위한 제3 구동회로와; 상기 제2메모리 회로내에 저장된 정보가 상기 제2비트선 쌍으로 전송되는 것을 가능하게 하도록 상기 제2비트선 쌍을 제2이퀄라이즈 전위로 셋트하기 위해 상기 제2이퀄라이즈 소자를 활성화하기 위한 제4 구동 회로와; 상기 노드 쌍이 리셋트된후에 상기 제2메모리 회로내의 상기 메모리 셀에 저장된 정보를 상기 노드 쌍으로 전송하기 위해 상기 제2전환 소자를 구동하기 위한 제5 구동 회로와; 상기 노드 쌍의 두 개의 노드사이의 차동 전압을 증폭하기 위해 상기 센스 앰프를 구동하기 위한 제6 구동 회로 및, 상기 제2메모리 회로가 상기 제1메모리 회로의 선택후에 선택되고 상기 제1, 제2, 제3, 제4, 제5 및 제6 구동 회로를 개별적으로 제어하기 위해 적응된 것을 검출하기 위한 검출 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. (신설) 제2항에 있어서, 상기 제1메모리 회로는, 복수의 워드선의 제1군과, 상기 복수의 워드선의 제1군을 각각 교차하는 복수의 비트선 쌍의 제1군 및, 상기 복수의 워드선의 제1군과 상기 복수의 비트선 쌍의 제1군이 교차하는 지점에 각각 접속된 복수의 메모리 셀의 제1군을 포함하고, 상기 제2메모리 회로는 복수의 워드선의 제2군과, 상기 복수의 워드선의 제2군을 각각 교차하는 복수의 비트선의 제2군 및, 상기 복수의 워드선의 제2군과 상기 복수의 비트선의 제2군이 교차하는 지점에 각각 접속된 복수의 메모리 셀의 제2군을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. (신설) 제2항에 있어서, 상기 제1 및 제2메모리 회로를 선택하기 위한 선택신호를 상기 검출 수단에 출력하기 위해, 로우 어드레스를 래치하기 위한 기능과 상기 로우 어드레스와 그를 통과하는 칼럼 어드레스에서 선택하기 위한 입력단을 가진 어드레스 멀티플렉서를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. (신설) 제3항에 있어서, 상기 어드레스 멀티플렉서로부터 출력된 칼럼 어드레스를 각각 수신하고, 복수의 워드선의 상기 제1 및 제2군으로부터 사전결정된 워드선을 각각 선택하기 위한 제1 및 제2칼럼 디코더와, 상기 검출 수단으로부터 출력된 로우 어드레스를 각각 수신하고,상기 복수의 비트선 쌍의 상기 제1 및 제2군으로부터 사전결정된 비트선 쌍을 각각 선택하기 위한 제1 및 제2로우 디코더를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. (신설) 제1항에 있어서, 상기 제1 및 제2이퀄라이즈 전위는 소정의 전압과 각각 같은 것을 특징으로 하는 반도체 메모리 장치.
  6. (신설) 반도체 메모리 장치에 있어서, 제1워드선과 제1비트선 쌍을 포함한 제1메모리 회로와, 상기 제2워드선과 제2비트선 쌍을 포함한 제2메모리 회로와, 상기 제1 및 제2비트선 쌍과 일치하도록 제공된 노드 쌍과, 노드 쌍사이의 차동 전압을 증폭시키기 위한 수단을 가진 센스 앰프와, 상기 노드 쌍을 소정 전압으로 리셋트하기 위한 리셋트 회로와, 상기 제1비트선 쌍과 노드 쌍을 서로 접속시키기 위한 제1스위칭 회로와, 상기 제2비트선 쌍과 노드 쌍을 서로 접속시키기 위한 제2스위칭 회로와, 상기 제1비트선 쌍 모두를 제1이퀄라이즈 전위로 셋트하기 위한 제1비트선 쌍에 연결된 제1이퀄라이즈 회로와, 상기 제2비트선 쌍 모두를 제2이퀄라이즈 전위로 셋트하기 위해 제2비트선 쌍에 연결된 제2이퀄라이즈 회로 및, 상기 제1메모리 회로와, 상기 센스 앰프와, 상기 제1스위칭 회로 및, 상기 이퀄라이즈 회로를 활성화하고, 상기 제2메모리 회로와, 상기 리셋트 회로와, 상기 제2스위칭 회로 및, 상기 제1이퀄라이즈 회로를 제1시간 주기동안 비활성화하며; 상기 제2메모리 회로와, 상기 센스 앰프와, 상기 제2스위칭 회로 및, 상기 제1이퀄라이즈 회로를 활성화하고, 상기 제1메모리 회로와, 상기 리셋트 회로와, 상기 제1스위칭 회로 및, 상기 제2이퀄라이즈 회로를 상기 제1시간주기에 중복되지 않는 제2시간 주기동안 비활성화하기 위해, 상기 제1 및 제2메모리 회로와, 상기 센스 앰프와, 상기 리셋트 회로와, 상기 제1 및 제2스위칭 회로 및, 상기 제1 및 제2이퀄라이즈 회로에 연결된 검출 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. (신설) 제6항에 있어서, 상기 검출 회로는 상기 리셋트 회로를 활성화하고, 상기 제1 및 제2메모리 회로와, 상기 센스 앰프와, 상기 제l 및 제2스위칭 회로 및, 상기 제1 및 제2이퀄라이즈 회로를 비활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  8. (신설) 제6항에 있어서, 상기 검출 회로는 제1메모리 회로를 활성화하기 위해 제1활성화 신호를 상기 제1메모리 회로에 출력하고, 제2메모리 회로를 활성화하기 위해 제2활성화 신호를 상기 제2메모리 회로에 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. (신설) 제8항에 있어서, 상기 검출 회로는 상기 제1활성화 신호에 응답하여, 센스 앰프 활성화 신호를 상기 센스 앰프에 출력하고, 제1스위칭 회로 활성화 신호를 상기 제1스위칭 회로에 출력하며, 제2이퀄라이즈 회로 활성화 신호를 상기 제2이퀄라이즈 회로에 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. (신설) 제8항에 있어서, 상기 검출 회로는 제2활성화 신호에 응답하여, 센스 앰프 활성화 신호를 상기 센스 앰프에 출력하고, 제2스위칭 회로 활성화 신호를 상기 제2스위칭 회로에 출력하고, 제1이퀄라이즈 회로활성화 신호를 상기 제1이퀄라이즈 회로에 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. (신설) 제6항에 있어서, 상기 제1 및 제2이퀄라이즈 전위는 소정의 전압과 같은 것을 특징으로 하는 반도체 메모리 장치.
  12. (신설) 제6항에 있어서, 서로 중복하는 각각의 시간 주기동안 상기 제1워드선을 비활성화하고, 제1이퀄라이즈 회로를 활성화하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. (신설) 반도체 메모리 장치에 있어서, 제1워드선과 제1비트선 쌍을 포함하고, 제1시간 주기동안 활성화되는 제1메모리 회로와, 제2워드선과 제2비트선 쌍을 포함하고, 제1시간 주기에 중복되지 않는 제2시간 주기에서 활성화되는 제2메모리 회로와, 제1비트선 쌍과 일치하고, 또한 제2비트선쌍과 일치하는 노드쌍을 가지며, 상기 노드쌍들 사이에 차동 전압을 증폭시키기 위한 수단을 가지며, 상기 제1 및 제2시간 주기동안 활성화되는 센스 앰프와, 상기 노드 쌍을 소정의 전압으로 리셋트하고, 상기 제1 및 제2시간 주기동안 비활성화되는 리셋트 회로와, 상기 제1비트선 쌍을 상기 노드 쌍에 연결시키고, 제1시간 주기동안 활성화되는 제1스위칭 회로와, 상기 제2비트선 쌍을 노드 쌍에 연결시키고, 제2시간 주기동안 활성화되는 제2스위칭 회로와, 상기 제1비트선 쌍의 둘을 제1이퀄라이즈 전위로 셋트시키기 위해 제1비트선 쌍에 연결되고, 상기 제2시간 주기동안 활성화되는 제1이퀄라이즈 회로 및, 상기 제2비트선 쌍 둘을 제2이퀄라이즈 전위로 셋트시키기 위해 제2비트선 쌍에 연결되고, 상기 제1시간 주기동안 활성화되는 제2이퀄라이즈 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. (신설) 제13항에 있어서, 상기 리셋트 회로는 제1시간 주기에 중복되지 않고 제2시간 주기에 중복되지 않는 제3 시간 주기동안 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  15. (신설) 제13항에 있어서, 상기 제1 및 제2이퀄라이즈 전위는 소정의 전압과 같은 것을 특징으로 하는 반도체 메모리 장치.
  16. (신설) 제13항에 있어서, 서로 중복하는 각각의 시간 주기동안, 제1워드선을 비활성화하고 제1이퀄라이즈 회로를 활성화하기 위한 수단을 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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