KR950002294B1 - 반도체 기억 장치 - Google Patents

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KR950002294B1
KR950002294B1 KR1019910022879A KR910022879A KR950002294B1 KR 950002294 B1 KR950002294 B1 KR 950002294B1 KR 1019910022879 A KR1019910022879 A KR 1019910022879A KR 910022879 A KR910022879 A KR 910022879A KR 950002294 B1 KR950002294 B1 KR 950002294B1
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수소 후지이
타케시 나가이
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가부시기가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 기억 장치
제 1 도는 본 발명의 제 1 실시예에 관한 DRAM의 일부를 개략적으로 도시한 블록도.
제 2 도는 제 1 도의 DRAM의 일부의 패턴 레이 아웃을 개략적으로 도시한 도면.
제 3 도는 제 1 도의 일부의 한 구체예를 도시한 회로도.
제 4 도는 제 1 도의 DRAM 일부의 회로예를 패턴 레이 아웃에 대응시켜서 상세하게 나타낸 것으로, 0 비트에서 3비트까지를 도시한 회로도.
제 5 도는 제 1 도의 DRAM일부의 회로예를 패턴 레이 아웃에 대응시켜서 상세하게 나타낸 것으로, 4비트에서 7비트까지를 도시한 회로도.
제 6 도는 제 1 도의 DRAM의 독출 동작을 나타내는 타이밍도.
제 7 도는 제 4 도중의 독출 전용 앰프의 변형예를 도시한 회로도.
제 8 도는 본 발명의 제 2 실시예에 관한 DRAM의 일부를 개략적으로 도시한 회로도.
제 9 도는 제 8 도중의 독출 전용 앰프의 변형예를 도시한 회로도.
제10도는 제 1 도의 DRAM의 개량예에 관한 공통 독출 버스에서 출력측 부분을 도시한 회로도.
제11도는 종래의 비트선 전위 직접 독출회로를 갖는 DRAM의 일부를 개략적으로 도시한 회로도.
제12도는 제11도의 DRAM의 독출 동작을 나타내는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
MCA : 메모리 어레이 MC : 메모리 셀
BLO,~BL3,: 비트선쌍
WL : 워드선 EQL : 비트선 선충전 등가 회로
RD : 로 디코더 CD : 컬럼 디코더
WRC : 기록/독출 회로 CSL0~CSL3 : 커럼 선택 신호선
10 : 재저장용 센스 앰프(FF) 11 : 기록 게이트 회로(WGT)
12 : 독출 전용 앰프 13 : 멀티플렉서
14 : 제어 신호 생성 회로 15 : 제 1 의 선충전 회로
16 : 독출 전용 앰프 활성화 회로 17 : 제 1 의 등가 회로
20 : 메모리 회로 영역 DA : 차동 증폭 회로
OB : 출력 버퍼 회로 PA : 1단째의 앰프(전치 증폭기)
MA : 2단째의 앰프(주 증폭기)
, SAP : 재저장용 센스 앰프 활성화 신호선
WG : 기록 제어 신호선
I,: 기록 전용의 공통 데이타선쌍(공통 기록 버스)
: 블록 선택 신호선 CEQ : 등가 신호선
O,: 독출 전용의 공통 데이타선쌍(공통 독출 버스)
RBL,: 공통 비트선
RO,: 독출 전용 앰프의 단사이의 신호선쌍
본 발명은 반도체 기억 장치에 관한 것으로, 특히 다이나믹형 랜덤 액세스 메모리(DRAM)의 비트선 전위 직접 독출 회로에 관한 것이다.
종래의 DRAM에 있어서 비트선 전위를 독출하기 위하여 래치형의 센스 재저장용 센스 앰프(플립플롭 회로)만을 사용한 것을 독출 동작이 느리다는 문제가 있었다. 그 이유는 센스ㆍ재저장용 센스 앰프에 의한 비트선 전위의 래치 동작은 비트선의 큰 용량을 충ㆍ방전하므로 지연되고, 컬럼 선택 신호에 의하여 독출 게이트를 센스ㆍ재저장용 센스 앰프의 동작과 동기적으로 열기 위한 타이밍 여유를 취할 필요가 있기 때문이다.
한편 DRAM의 독출 동작을 고속화하기 위하여 워드선 활성화 직후에 메모리 셀에서 비트선으로 독출된 미소 신호를 센스ㆍ재저장용 센스 앰프를 통하지 않고 직접 독출하는 방식의 비트선 전위 직접 독출 회로가 예컨대 일본 특개평 1-169798호 『반도체 기억 장치』에서 제안되어 있다.
제11도는 종래의 비트선 전위 직접 독출 회로의 회로예를 나타내고 있으며, 비트선쌍(BL,)마다 래치형의 센스ㆍ재저장용 센스 앰프(플립플롭회로 FF)SA, 기록게이트 회로 WGT와, 차동형의 독출 전용 앰프 RA가 접촉되어 있다. 이 독출 전용 앰프 RA는, MOS FET(절연게이트형 전계 효과 트랜지스터)에 의하여 구성되어 있고, 각각의 게이트가 비트선쌍에 접속된 구동용의 2개의 N채널형의 MOS FET(이하, NMOS 트랜지스터라 쓴다)와 게이트에 전원 전위 Vcc와 접지 전위 Vss와의 중간 전위(Vcc/2)가 주어진 전류원용의 1개의 NMOS 트랜지스터와 상기 구동용의 2개의 NMOS 트랜지스터와, 독출 전용의 공통 데이타선쌍(O,)과의 사이에 삽입 접속되고, 컬럼 선택 신호 CSL에 의하여 선택되는 컬럼 선택 신호 CSL에 의하여 선택되는 독출 게이트용의 2개의 NMOS 트랜지스터로 구성된다. 또 독출 전용의 공통 데이타 선쌍(O,)에는 2개의 P채널형의 MOS FET(이하, PMOS 트랜지스터라 쓴다)로 구성되는 PMOS 부하 회로 LD가 접속되어 있고, 이것은 복수의 독출 전용 앰프 RA로 공통적으로 사용된다.
또 비트선 전위 직접 독출 방식에서는 공통 독출/기록 데이타선쌍을 독출 전용의 공통 데이타선쌍(O,)과 기록 전용의 공통 데이타선쌍(I,)으로 분리하는 것이 통례이다.
제12도는, 제11도의 회로에 있어서의 메모리 셀 데이타가 예컨대 "0"인 경우의 독출 동작의 타이밍을 나타내고 있다. 먼저 컬럼 선택 신호 CSL가 활성화되어서 독출 게이트가 열리고 다음에 워드선 WL이 활성화 되어서 메모리 셀 MC의 정보가 비트선쌍(BL,)에 나타나면 즉시 독출전용 앰프 RA에 의하여 증폭 되어서 독출 데이타선쌍(O,)에 전송된다. 이것에 의하여 스태틱형 RAM(SRAM)에 가까운 고속 독출이 실현된다. 이후 센스ㆍ재저장용 센스 앰프 활성화 신호, SAP가 활성화되고 센스ㆍ재저장용 센스 앰프 SA가 활성화되고, 그 래치 동작에 의하여 비트선쌍(BL,)의 신호가 증폭되어 메모리 셀 MC의 재기록이 행하여진다. 이 센스ㆍ재저장용 센스 앰프 SA는 단지 신호를 증폭하여 재기록하는 역할을 행할 뿐이며 그 동작 속도는 독출 속도에 영향을 주지 않는다.
그러나 상기와 같은 종래의 비트선 전위 직접 독출 회로는 패턴 구성상, 독출 전용 앰프 RA에 충분한 감도(증폭율)을 갖게 하는 동시에 그 불균형을 작게하기가 곤란하다. 이상적으로는 독출 전용 앰프 RA를 구성하는 MOS 트랜지스터군을 비트선쌍의 연장선 방향에서 병진 대칭으로 배치하는 것이 바람직하나, 주어진 비트선쌍의 피치내에 들어가도록 패턴화하면 보다 한층의 면적이 증대를 초래하거나, 기생 저항의 독출을 기대할 수 없다는 것이다. 그 이유는 대체로 독출 전용의 공통 데이타선쌍(O,)에는 수 pF정도의 상당히 큰 기생 용량이 존재하므로, 신호 전위차가 고작해서 2000㎷(최악조건에서는 더욱 미소)의 입력을 1단의 독출 전용 앰프 RA만으로 구동하는 것은 무리이고, 환언하면 입력 신호의 대소에 의하여 독출 속도가 대폭 변화해 버린다.
상기와 같이 종래의 비트선 전위 직접 독출 회로는, 패턴 구성상 독출전용 앰프에 충분한 감도를 갖게 하는 동시에 그 불균형을 작게하는 것이 곤란하고 특히 증폭해야 할 신호량이 작을 경우에 고속의 독출을 기대할 수 없다는 문제가 있었다.
본 발명은 상기의 점을 감안하여 이루어진 것으로서 DRAM셀에서 비트선쌍에 독출된 신호량이 작을 경우에는 독출 동작의 고속화 및 독출 속도의 불균형의 억제(고감도화)를 도모할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명이 DRAM의 비트선 전위 직접 독출 회로에 있어서 메모리 셀 어레이의소정 복수개의 컬럼에 1개의 비율로 설치된 복수단의 차동형 앰프로 이루어진 복수개의 독출 전용 앰프와 이 복수개의 독출 전용 앰프의 각 최종단 출력부에 공통적으로 접속된 독출 전용의 공통 데이타선쌍과, 컬럼 디코더에서 출력되는 컬럼 선택 신호에 의거하여 상기 복수개의 컬럼주에서 하나를 선택하여 대응하는 독출 전용 앰프에 접속하는 멀티플렉서와 상기 멀리틀렉서외 출력측의 신호선쌍을 독출 동작시 이외에 소정의 전위에 선충전하기 위하여 설치되고, 제 1 의 선충전 신호에 의하여 선택적으로 온구동되는 제 1 의 선충전 회로와 상기 복수개의 컬럼에 대응하는 컬럼 선택 신호를 사용하여 선택적으로 상기 제 1 의 선충전 신호를 비활성 상태로 하는 동시에 상기 독출 전용 앰프를 활성화하기 위한 제어 신호를 생성하는 제어 신호 생성회로와, 상기 제어 신호에 의거하여 상기 복수개의 독출 전용 앰프중의 일부를 선택적으로 활성화하는 독출 전용 앰프 활성화 회로를 구비하는 것을 특징으로 한다.
상기의 구성에 있어서 독출 전용 앰프를 활성화하는 타이밍은 워드선이 활성화되기 이전 혹은 동시인 것으로 한다. 독출 동작 개시 이전에는 비트선쌍 및 멀티플렉서 출력측의 신호선쌍(독출 전용 앰프의 입력 단자)는 각각 소정의 전위(예컨대 Vcc/2)에 선충전 되어 있다. 먼저 컬럼 선정 신호 및 블록 선택 신호가 각각 활성화됨으로써 제 1 의 선충전 신호가 비활성 상태, 독출 전용 앰프 활성화 신호가 활성 상태로되고, 일부의 독출 전용 앰프가 활성화된다. 다음에 워드선이 선택적으로 활성화되고 선택된 워드선에 접선되어 있는 메모리 셀의 정보가 비트선쌍에 독출되면 이미 선택되어 있는 컬럼의 독출 전용 앰프는 활성화되어 있고, 이 선택되어 있는 비트선에 나타난 미소 신호의 증폭을 즉시 개시한다. 활성화 되지 않은 독출 전용 앰프의 입력은 제 1 의 선충전 회로에 의하여 소정의 전위로 선충전된채이고, 그 일단째의 앰프의 출력에 의하여 2단째의 앰프가 오프 상태가 되고 관통 전류가 방지되는 동시에 독출 전용의 공통 데이타선쌍으로부터 분리된다. 또 비트선에 나타난 신호를 재차 메모리 셀에 다시쓰기 위하여 재저장용 센서 앰프에 의하여 재저장 동작이 행해진다.
그리고 또 독출 동작시 이외에 독출 전용 앰프의 단 사이의 상보적인 신호선쌍을 등가화 하기 위한 제 1 의 등가 회로를 접속하고 독출 전용 앰프를 활성화하는 타이밍을 워드선이 활성화되기 이전 또는 동시로 하고 제 1 의 등가 회로를 온에서 오프로하는 타아밍을 워드선이 활성화되는 타이밍과 동시 혹은 그 직후로하고, 재저장용 센스 앰프를 활성화하는 타이밍을 제 1 의 등가 회로를 오프 상태로 하는 타이밍과 동시 또는 그것보다 늦은 것으로 하면 실제의 독출 동작은 워드선 활성화의 거의 동시 또는 그 직후에 제 1 의 등가 회로를 온 상태에서 오프 상태로 함으로써 개시된다. 이 경우 메모리 셀에 독출된 신호가 비트선에 나타나기 전에 가령, 비트선쌍에 전위차의 불평형이 존재하여도 이 불평형분을 독출 전용 앰프로 증폭하여 뒤접을 필요성이 발생하지 않게 되고, 메모리 셀에서 독출된 비트선의 신호의 고속의 독출 동작을 보승할 수 있게 된다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
제 1 도는 본 발명의 제 1 실시예에 관한 비트선 전위 직접 회로를 갖는 DRAM에 있어서의 일부의 블록구성을 개략적으로 나타낸다.
또한, 제 1 도는 설명의 간단화를 위하여 메모리 셀, 비트선쌍, 워드선등은 본 발명을 이해하는데 있어서 필요한 정도의 것밖에는 도시하고 있지 않다.
제 2 도는 제 1 도의 DRAM에 있어서의 일부의 메모리 회로 영역의 패턴 레이 아웃을 개략적으로 나타내고 있으며, 도면중의 예컨대 A부분을 꺼내서 제 1 도에 제시하고 있다.
제 3 도는 제 1 도의 블록도의 일부의 구체적인 회로예를 나타낸다.
제 1 도에 있어서 MCA는 메모리 셀 어레이, MRC는 기록/독출 회로이고, 각각 복수 블록 설치되어 있다. 이 복수 블록의 메모리 셀 어레이 영역 MCA와 복수 블록의 기록/독출 회로 영역 WRC는 제 2 도에 도시한 바와같이, 반도체 기판상의 메모리 회로 영역(20)에서 소정의 방향으로 교대로 배열되어 있다. 이 메모리 회로 영역(20)의 교호 배열 방향에 따르는 일단측에 로디코더 RD가 배치되고 상기 메모리 회로 영역(20)에 있어서의 교호 배열 방향의 일단측에 컬럼 디코더 CD가 배치되어 있다.
상기 메모리 셀 어레이 MCA에는 복수의 비트선쌍(예컨대 BLO,~BL3,를 도시) 및 복수의 워드선 WL가 각각 직교하는 교차부의 적어도 일부에 다이나믹형의 메모리 셀(통상, 1트래진스터 1커패시터로 구성되어 있다) MC 혹은 다미 셀(도시생략)이 배치되어 있다. 상기 워드선 WL는 로 디코더 RD에 의하여 선택되고, 비트선쌍(BL1,)은 컬럼 마다 선충전ㆍ등가 신호에 의거하여 비트선쌍을 소정의 기간만 소정의 비트선 선충전 전위 VBL(통상은 DRAM의 전원 전위 Vcc와 접지 전위 Vss와의 중간의 예컨대 Vcc/2)에 선충전ㆍ등가화하는 비트선 선충전ㆍ등가 회로 EQL가 접속되어 있다.
상기 기록/독출 회로 WRC에는 복수의 래치형으로 재저장용 센스 앰프(FF)(10), 복수의 기록 게이트 회로(WCT)(11), 복수의 독출 전용 앰프(12), 복수의 멀티플렉서(13), 복수의 제 1 의 선충전회로(15), 복수의 제어 신호 생성 회로(14), 복수의 독출 전용 앰프 활성화 회로(16), 복수의 제 1 의 등가 회로(17), 재저장용 센서 앰프 활성화 신호선및 SAP, 기록 제어 신호선 WG, 기록 전용의 공통 데이타선쌍(이하, 공통기록 버스라 쓴다)(I,), 블록 선택 신호선, 등가 신호선 CEQ, 독출전용의 공통 데이타선쌍(이하, 공통 독출 버스라한다)(O,)등이 설치되어 있다.
또한 공통 독출 버스(O,)와 출력 버퍼회로 OB사이에 버스 증폭용의 적어도 일단의 차동 증폭 회로 DA가 접속되어있다.
또 메모리 셀 어레이 MCA 및 기록/독출 회로 WRC에는 컬럼 선택 신호선 CSL0~CSL3가 설치되어 있다.
또, 이웃하는 2블록의 메모리 셀 어레이 영역 MCA에 속하는 비트선쌍이 상기 2블록의 중간에 위치하는 기록/독출 회로 영역 WRC의 독출 전용 앰프(12)를 공유하고 있고, 상기 2블록의 메모리 셀 어레이 영역 MCA중의 한쪽의 영역에 속하는 비트선쌍을 상기 독출 전용 앰프(12)에 접속하기 위한 MOS 트랜지스터(18)군이 설치되고, 이 MOS 트랜지스터(18)군은 메모리 셀 어레이 선택 신호 FTK 혹은 FTK+1에 의하여 제어된다.
상기 제저장용 센스 앰프(10) 및 기록 게이트 회로(11)는 상기 메모리 셀 어레이의 각 컬럼 마다에 접속되어 있다.
상기 공통 기록 버스(I,)는 단위 블록내의 복수의 기록 게이트 회로(11)에 공통으로 접속되어 있다.
상기 독출 전용 앰프(12)는 상기 메모리 셀 어레이의 소정의 복수(2개, 4개, 8개등)의 컬럼에 1개의 비율(본 예에서는 4개의 컬럼에 1개의 비율의 경우를 나타낸다)로 설치된 복수단(본 예에서는 2단)의 차동형 앰프 PA, MA로 구성된다.
상기 공통 독출 버스(O,)는 단위 블록내의 복수(예컨대 64개)의 독출 전용 앰프(12)의 각 최종단 출력부에 고통으로 접속되어 있다.
상기 멀티플렉서(13)는 컬럼 디코더에서 출력되는 컬러 선택 신호 CSLi에 의거하여 상기 4개의 컬럼중에서 하나를 선택하여 대응하는 독출 전용 앰프(12)에 접속하는 것이다.
상기 제 1 의 선충전 회로(15)는 제 1 의 선충전 신호 øPR에 의거하여 독출 동작시 이외에 상기 멀티플렉서(13)의 출력측의 공통 비트선쌍(RBL,)를 소정의 전위(본 예에서는 Vcc/2)에 선충전하는 것이다.
상기 제어 신호 생성 회로(14)는 복수 블록의 기록/독출 회로 WRC중에서 블록 단위의 선택을 행하기 위하여 상기 로 디코더의 출력(혹은 입력이어도 좋다)을 이용하여 생성되는 블록 선택 신호와, 상기 4개의 컬럼에 대응하는 컬럼 신호(예컨대 CSL0~CSL3)에 의거하여 선택적으로 제 1 의 선충전 회로를 오프상태로 제어하는 동시에 독출전용 앰프(12)를 활성화하기 위한 제어 신호를 생성하는 것이다.
상기 독출 전용 앰프 활성화 회로(16)는 독출 전용 앰프 활성화 신호에 의거하여 단위 블록내의 복수개의 독출 전용 앰프(12)중의 일부를 선택적으로 활성화하는 것이다. 이것은 독출 전용 앰프(12)의 비선택 상태에서의 관통 전류를 방지하기 위하여 설치되어 있다.
상기 제 1 의 등가 회로(17)는, 독출 동작시 이외에 상기 독출 전용 앰프(12)의 단 사이의 상보적인 신호선쌍(RO,)의 전위를 선택적으로 등가화하도록 제 1 의 등가 신호 CEQ에 의하여 제어되는 것이며 이것은 필요따라 설치된다.
제 3 도는 상기 재저장용 센스 앰프(10), 기록 게이트 회로(11), 독출 전용 앰프(12), 멀티플렉서(13), 제어신호 생성 회로(14), 제 1 의 선충전 회로(15), 독출 전용 앰프 활성화 회로(16), 제 1 의 등가 회로(17)의 일 구체예를 나타내고 있다.
즉, 상기 재저장용 센스 앰프(10)에는 2개의 NMOS 트랜지스터 N1, N2 및 2개의 PMOS 트랜지스터 P1, P2로 이루어지는 CMOS(성보성 MOS) 플립플롭 회로가 사용된다. 그리고 2개의 NMOS 트랜지스터 N1, N2의 및 2개의 PMOS 트랜지스터, P1, P2의 공통 소스는 재저장용 센스 앰프 제어 신호선에 접속되고 2개의 PMOS 트랜지스터, P1, P2의 공통소스는 재저장용 센스 앰프 제어 신호선 SAP에 접속되어 있다.
또, 상기 기록 게이트 회로(11)는 각각 일단이 비트선쌍에 접속되고, 각 게이트가 기록 제어 신호선 WG에 접속된 2개의 NMOS 트랜지스터 N3로 구성되는 기록 게이트쌍과 이 기록 게이트쌍과 상기 공통 기록 버스(I,)와의 사이에 접속되고, 컬럼 선 신호 CSLi가 각각의 게이트에 입력하는 2개의 NMOS 트랜지스터 N4로 구성되는 트랜스퍼 게이트쌍으로 이루어진다.
또 상기 독출 전용 앰프(12)는 비트선의 미소 신호의 파괴를 방지하기 위하여 일단째의 차동 입력부가 고임피던스를 갖도록 MOS 트랜지스터의 게이트가 사용되고 있고, 전류 미러 부하형 CMOS 창동 앰프가 2단 전석되어 있다. 이 경우 1단째의 앰프(전치 증폭기) PA에는 상기 독출 전용 앰프 활성화 회로(16)가 접속되어 있고, 2단째의 앰프(주 증폭기) MA의 부하 회로는 단위 블록내의 독출 전용 앰프(12)군에서 공통으로 사용되고 있다. 즉 상기 일단째의 CMOS 차동 앰프 PA는 각기의 게이트가 상보적인 공통 비트선쌍(RBL,)에 접속된 구동용의 2개의 NMOS 트랜지스터(N5)와, 전류원용의 1개의 NMOS 트랜지스터 N6과 전류 미러부하용의 2개의 PMOS 트랜지스터 P3으로 이루어지고 상기 부하용의 PMS 트랜지스터 P3과 Vcc전위 노드 사이에 활성화 제어용의 1개의 PMOS 트랜지스터 P4(상기 독출 전용 앰프 활성화 회로(16)의 1예이다)가 삽입 접속되어 있다. 또 2단째의 CMOS 차동 앰프 MA는 각기의 게이트가 상보적인 신호선(RO,)에 접속된 구동용의 개의 NMOS 트랜지스터 N7과 전류원용의 1개의 NMOS 트랜지스터 N8과, 전류 트랜지스터 부하용의 2개의 PMOS 트랜지스터 P5로 구성된다. 그리고 상기 전류원용의 NMOS 트랜지스터 N6 및 N8의 각 게이트에는 중간 전위(예컨대 VBL)가 주어진다. 또 2단째의 CMOS 차동 앰프 MA의 PMOS 부하 회로는 복수의 독출 전용 앰프(12)로 공통적으로 사용되도록 공통 도출 버스(O,)에 1개 접속되어 있다. 이것에 의하여 패턴 면적의 증대가 억제되고 있다.
또한, C1, C2는 공통 비트선(RBL,)과 전치 증폭기 PA의 출력측과의 사이에 개재하는 기생 용량에 의한 결합 노이즈에 의하여 일어나는 비트선 신호의 감소를 방지하기 위한 커패시터이다. 또 상기 독출 전용 앰프(12)의 2단째의 부하 회로로서 고저항 부하를 사용해도 된다.
또 상기 멀티 플렉서(13)는 각각 컬럼 선택 신호 CSLi가 게이트에 입력하는 2개의 NMOS 트랜지스터 N9로 이루어지는 트랜스퍼 게이트쌍이 각 컬럼 마다에 접속되거, 이 트랜스퍼 게이트쌍의 독출 전용 앰프(12)측의 일단이 4개의 컬럼에서 공통적으로 접속되어서 출력단으로 되어 있다. 이 경우, 멀티플렉서(13)가 비선택 상태시에 그 출력 전위가 부정(不定)하게 되지 않도록, 멀티플렉서(13)의 출력측의 공통 비트선쌍(RBL,)을 선충전 하기 위한 상기 제 1 의 선충전 회로(15)가 설치되어 있다.
상기 제 1 의 선충전 회로(15)는 상기 멀티플렉서(13)의 출력측의 공통 비트선쌍(RBL,)과 선충전 전원 노드와의 사이에 접속된 2개의 NMOS 트랜지스터 N10으로 구성되고, 각각의 게이트에 제 1 의 선충전 신호 øPR가 주어져서 온 구동된다. 이 제 1 의 선충전 신호 øPR는 상기 제어 신호 생선 회로(14)에 공급된다.
또 상기 제어 신호 생선 회로(14)는 4개의 컬럼에 대응하는 컬럼 선택 신호 CSLi의 논리합(승)과 블록 선택 신호 QSL과 논리적(積)을 취하는 논리 회로가 사용되고 있다. 이 논리 회로는 각 일단이 공통으로 블록-선택 신호선에 접속되고 각 타단이 공통으로 접속되고 각기의 게이트에 대응하여 4개의 컬럼 선택 신호 CSLi가 주어지는 4개의 NMOS 트랜지스터 N11~N14와, 이 NMOS 트랜지스터 N11~N14의 각 타단의 공통 접속단(출력단)과 Vcc 전원 노드와의 사이에 접속되고, 게이트가 접지된 PMOS 트랜지스터 P6으로 구성된다. 이 논리 회로는 논리 조건을 만족하지 않을때에 제어 신호 출력이 "H"에 되고, 논리 조건이 만족한 때에 제어 신호 출력이 "L"로 된다. 본 예에서는 이 제어 신호 출력이 상기 제 1 의 선충전 신호 øPR외에 독출 전용 앰프 활성화 신호로서 이용된다. 이 경우 제어 신호 출력의 "H"레벨은, 제 1 의 선충전 신호 øPR의 활성 상태 및 독출 전용 앰프 활성화 신호의 비활성 상태이고, 제어 신호 출력의 "L"레벨은 제 1 의 선충전 신호 øPR의 비활성 상태 및 독출 전용 앰프 활성화신호의 활성상태이다.
또 상기 독출 전용 앰프 활성화 회로(16)는, 상기 독출 전용 앰프(12)에 접속된 활성화 제어용 MOS 트랜지스터 P4로 구성되고, 그 게이트에 독출 전용 앰프 활성화 신호 øEN이 주어짐으로써 선택적으로 온 구동된다.
또 상기 제 1 의 등가회로(17)는 상기 독출 전용 앰프(12)의 단사이의 상보적인 신호선쌍(RO,) 사이에 접속된 NMOS 트랜지스터 N15로 이루어지고, 그 게이트에 제 1 의 등가 신호 CEQ가 주어진다. 또 이 제 1 의 등가 회로(17)는 상보적인 등가 신호에 의하여 제어되는 NMOS 트랜지스터 및 PMOS 트랜지스터가 병렬로 접속된 CMOS 트랜스퍼 게이트라도 좋다. 또 나아가서 독출 전용 앰프(12)의 단사이의 상보적인 신호선쌍을 적당한 레벨(예컨대 Vcc/2)로 선충전하는 회로를 설치하고, 이것을 상기 제 1 의 등가 신호에 의하여 온 구동하는 즉 제 1 의 등가 회로(17) 대시에 제 1 의 선충전ㆍ등가 회로를 사용하는 것도 가능하다.
제 4 도 및 제5'도는 제 2 도에 메모리 회로 영역(20)에 있어서의 8컬럼분(4컬럼의 2조분)을 꺼내서 상세한 회로예를 패턴 레이 아웃에 대응시켜서 상세하게 나타내고 있으며, 제 1 도중과 대응하는 부분에는 제 1 도중과 동일 부호를 붙이고 있다.
여기서, 비트선 선충전 전원선(41), 비트선 선충전ㆍ등가 신호선(42a) 및 (42b), MOS 트랜지스터(18)군을 선택 제어하기 위한 신호선(43a, 43b) 재저자용 센서 앰프 활성화 신호선(44) 및 (45), 기록 제어 신호(46), 공통 기록 버스(47,), 블럭 선택 신호선(48), 등가 신호선(49), 공통 독출버스(50a,) 및 (50b,)는 워드선 WL에 평행한 방향으로 설치되어 있다.
또 컬럼 선택 신호선 51i는 비트선쌍(BLi,)에 평행한 방향으로 설치되어 있다.
다음에 상기 제 1 실시에의 DRAM에 있어서의 독출 동작에 대하여 제 6 도를 참조하면서 설명한다. 여기서 상기독출 전용 앰프(12)를 활성화하는 타이밍은 상기 워드선 WL이 활성화되는 이전 또는 동시인 것으로 한다. 또 상기 제 1 의 등가 회로(17)를 온에서 오프로하는 타이밍은 상기 워드선 WL이 활성화되는 타이밍과 동시 혹은 그 직후인 것으로 한다. 또 상기 재저장용 센스 앰프(10)를 활성화하는 타이밍은 상기 제 1 의 등가 회로(17)를 오프 상태로 하는 타이밍과 동시 또는 그 보다도 늦은 것으로 한다.
독출 동작 개시 이전에는 비트선쌍(BLi,) 및 멀티플렉서 출력측의 공통 비트선쌍(RBL,)은 각각 Vcc/2에 선충전 되어 있다. 먼저 예컨대 컬럼 선택 신호 CSLO 및 블록 선택 신호 QSL가 각각 활성화 됨으로써 제 1 의 선충전 신호 øPR가 비활성 상태, 독출 전용 앰프 활성화 신호가 활성 상태로 되고, 상기 컬럼 선택 신호 CSLO에 의하여 선택되는 컬럼에 대응하는 독출 전용 앰프(12)가 활성화 된다. 이와 동시 또는 이후에 비트선 선충전ㆍ등가 신호 EQL가 오프 상태로 되고 로 디코더 RD의 출력에 의하여 워드선 WL이 선택적으로 활성화되고, 선택된 워드선 WL에 접속되어 있는 메모리 셀 MC의 정보가 각 비트서 독출되면, 이미 선택되어 있는 컬럼의 독출 전용 앰프(12)는 활성화되어 있고, 이 선택되어 있는 비트선쌍(BLO,)에 나타난 미소신호의 증폭을 즉시 개시한다. 실제의 독출 동작은 워드선 활성화와 거의 동시에 혹은 그 직후에 상기 제 1 의 등가 회로(17)를 온 상태에서 오프 상태로 함으로써 개시된다.
이와같이 워드선 활성화에 의하여 비트선에 나타난 신호를 고속으로 독출하기 위해서는 독출 전용 앰프(12)를 워드선 WL보다 이전에 활성화하는 것이 중요하다. 이 경우 메모리 셀에서 독출된 신호가 비트선에 나타기 전에, 가령 독출 전용 앰프(12)의 단 사이의 상복적인 신호선쌍(RO,)에 전위차의 불평형의 존재하면 이 불평형분도 독출 전용 앰프(12)에서 증폭되어 버리고, 메모리 셀에서 독출된 비트선의 신호를 증폭하기 위해서는 상기 불평형에 의한 잘못된 데이타를 뒤집어 엎을 필요가 생길 가능성이 있으므로, 고속의 독출 동작을 행하는데 있어서의 지장이 된다. 이 불리점을 배제하기 위하여 상기한 바와같이 독출 전용 앰프(12)의 단 사이의 상보적인 신호선쌍(RO,)을 등가 제어하는 제 1 의 등가 회로(17)를 설치하고, 워드선 활성화와 동시에 혹은 그 직후에 제 1 의 등가 회로(17)을 온에서 오프로 함으로써 고속의 독출 동작을 보증할 수 있게 된다.
또, 활성화되지 않는 독출 전용 앰프의 입력은 상기 제 1 의 선충전회로(15)에 의하여 Vcc/2에 선충전되어 있고, 그 전치 증폭기 PA의 출력은 반드시 "L" 레벨로 되고 주증폭기 MA는 오프 상태가 되고, 관통전류가 방지되는 동시에 공통 독출 버스(O,)에 떼여지게 된다.
또 비트선에 나타난 신호를 재차 메모리 셀에 다시 쓰기 위하여 재저장용 센스 앰프(10)에 의하여 재저장 동작을 행한다. 즉 재저장용 센스 앰프 제어 신호 SAN가 Vcc/2 레벨에서 "L"레벨(Vss 전위)로 되는 동시에 재저장용의 센스 앰프 제어 신호 SAP가 Vcc/ 레벨에서 "H" 레벨(Vcc전위)로 됨으로써 비트선 재저장 동작이 개시되고 메모리 셀에 재기록이 행하여 진다.
다음에 상기 제 1 실시예의 DRAM에 있어서의 기록 동작에 대하여 설명한다.
기록 동작은 통상의 DRAM의 기록 동작과 거의 같다. 즉 동작개시 이전에는 각 비트선쌍은 Vcc/2에 선충전 되어 있다. 로 디코더 RD에 의하여 선택된 워드선이 활성화 되면 메모리 셀 MC에 저장된 정보가 비트선이 독출된다. 또 컬럼 선택 번호(예컨대 CSLO)에 의하여 대응하는 기록 게이트 회로(11)가 선택되고 또 기록 제어 신호 WG가 활성화됨으로써 공통 기록 버스(I,)가 비트선쌍(BLO,)에 선택적으로 접속되고 이 비트선쌍에 기록할 데이타가 전해진다. 이후 재저장용 센스 앰프(10)가 동작하고 선택된 메모리 셀에 소망하는 데이타가 기록된다.
상기 제 1 실시예의 DRAM에 의하면, 각 컬럼의 비트선쌍의 신호가 멀티플렉서에 의하여 선택 되어서 입력하는 독출 전용 앰프가 2단의 앰프로 구성되고 부하 용량이 작은 1단째의 앰프는 증폭할 신호량이 작을 경우에도 충분한 속도의 응답 특성을 가지게 하는 일이 가능하게 된다. 따라서 종래예의 DRAM의 1단만으로 이루어지는 독출 전용 앰프와 비교하여 충분히 큰 감도(증폭율)를 얻을 수 있고 입력 신호의 대소에 의한 독출 속도의 변화가 적어지고, 증폭할 신호량이 작을 경우에는 한층 고속의 독출이 가능해진다. 또, 본 실시예의 DRAM의 독출 특성을 종래예의 DRAM의 독출 특성과 대배하기 위하여 제 6 도중에 점선으로 종래예의 DRAM의 독출시에 있어서의 공통 독출 버스(O,)의 전위 변화의 모양을 도시하였다.
덧붙여서 말하면 제 1 실시예의 DRAM의 4M 비트 DRAM에 적용한 경우에 엑세스 타입이 17㎱ 정도가 되는 고속도출이 달성되었다.
더우기 상기 제 1 실시예의 DRAM에 의하면 상기 독출 전용 앰프의 1단째의 앰프, 2단째의 앰프가 모두 4개의 컬럼에 1개의 비율로 설치되어 있으므로 패턴 구성상, 레이 아웃이 쉬워진다. 특히 1단째 앰프의 입력 신호량이 한정되어 있으므로 1단째의 앰프의 소자 특성(전기적 특성)을 갖추는 것이 바람직하고, 그러기 위하여는 가급적 패턴의 대칭성이 중요하나 본 실시예에서는 비트선쌍의 피치의 4개분의 범위내에서 독출전용 앰프에 대칭성(비트선쌍의 연장선 방향에서의 선대칭성)이 높은 레이 아웃을 갖게 하는 것이 가능하게 되고, 소망하는 감도를 확보하는 일이 가능해진다. 이 경우, 예컨대 4개의 컬럼에 1개의 비율로 독출 전용 앰프를 설치하므로 컬럼 1개당의 소자수는 그렇게 늘지않고 패턴 면적의 증가도 적다.
또 각 컬럼마다 독출 전용 앰프가 접속되는 종래예의 DRAM외 비교하여 공통 독출 버스에 이어지는 앰프의 수(MOS 트랜지스터의 드레인의 수)가 감소되어 공통 독출 버스의 기생 용량이 삭감되므로 독출 전용 앰프에 의하여 공통 독출 버스를 고속으로 구동하는 것이 가능해진다.
즉 상기 제 1 실시예의 DRAM에 의하면 셀에서 비트선 쌍에 독출된 신호량이 작을 경우에도 독출 동작이 고속화 및 독출 속도의 불균형의 억제(고감도화)를 도모할 수 있RP 된다.
또 상기 제 1 실시예의 DRAM에 있어서 메모리 셀에서 독출된 신호가 비트선에 나타나기 전에, 가령 공통 독출 버스에 전위차의 불평형이 존재하면 역시 고속의 독출 동작을 행하는데 있어어서 지장이 되므로 상기 콩통 독출 버스의 전위를 선택적으로 등가 제어하기 위하여 제 2 의 등가 회로를 설치하여 이 제 2 의 등가 회로를 상기 워드선이 활성화하는 타이밍과 동시 또는 그 직후에서 상기 제 1 의 등가 회로와 동시 또는 그것 보다도 약간 늦게 온 상태에서 오프 상태로 하도록 제어하도록 해도 된다.
제 7 도는 제 3 도중의 독출 전용 앰프(12)의 변형예를 도시하고 있는바 2단째의 앰프 MA로서 활성화 제어용 MOS 트랜지스터가 붙은 바이폴라ㆍMOS형 자동 앰프가 사용되고 있다. 이 바이폴라ㆍMOS형 차동 앰프은 각 콜렉터가 공통 독출 버스(O,)에 접속되고, 각 에미터가 공통 접속된 구동용의 NPN형 트랜지스터 Q1, Q2와, 상기 활성화 신호가 반전된 활성화 신호 øEN가 게이트에 입력하는 활성화 제어용의 1개의 NMOS 트랜지스터 N16와, 부하용의 2개의 PMOS 트랜지스터 P5에 의하여 구성되어 있다. N15는 상기 제 1 의 등가 회로(17)용의 NMOS 트랜지스터이다.
제 8 도는 본 발명의 제 2 실시예에 관한 비트선 전위 직접 독출 회로를 갖는 DRAM의 일부를 도시한 회로도이다. 또 설명을 간단히 하기 위하여 메모리셀, 비트선쌍, 워드선등은 본 발명을 이해하는데 있어 필요한 정도의 것밖에 도시하고 있지 않다. 제 8 도에 있어 제 3 도 및 제 7 도중과 동일 부분에는 동일 부호를 붙이고 있다.
이 제 2 실시예의 DRAM는, 상기한 제 1 실시예의 DRAM와 비교해서 독출 전용 앰프 및 멀티 플렉서의 구성, 제 1 의 선충전 회로(15)가 생략되어 있는 점, 독출 전용 앰프 활성화 회로(16) 및 제 1 의 등가회로(17)의 접속 위치, 또 제 2 의 등가 회로(18)가 부가되어 있는 점이 상이하고 기타는 같이므로, 제1, 제4, 제 5 도 중과 동일 부호를 붙이고 있다.
즉 상기 독출 전용 앰프는 상기 메모리 셀 어레이 MCA의 복수개(본예에서는 2개)의 컬럼에 1개의 비율롬 설치된 복수단(본예에서는 2단)의 차동형 앰프로 구성되고, 1단째의 앰프(예컨대 전류 미러형 CMOS 차동 앰프) PA는 각 컬럼마다 접속되고, 2단째의 앰프(예컨대 활성화 제어용 MOS 트랜지스터부의 바이폴라ㆍMOS형 차동 앰프) MA는 복수개(본 예에서는 2개)의 컬럼에 1개의 비율로 설치되고, 그 부하 회로가 상기 공통 독출 버스(O,)에 접속되는 동시에 복수개의 독출 전용앰프로 공유된다.
또 상기 멀티플렉서는 컬럼 선택 신호 CSLi에 의거하여 상기 2개의 컬럼중에서 하나를 선택하여 대응하는 1단째의 앰프 PA의 출력을 공통 비트선쌍(2단째의 앰프 MA의 입력 단자)에 접속하는 것이고, 상기 1단째의 앰프 PA에 있어서의 구동용 NMOS 트랜지스터쌍 N5와 부하용 PMOS 트랜지스터쌍 N3과의 사이에 삽입 접속되어 있다.
또 상기 독출 전용 앰프 활성화 회로(16)는 활성화 신호 øEN에 의거하여 복수개의 독출 전용 앰프중의 일부를 선택하여 그 2단째의 앰프 MA를 활성화하도록 구성되어 있다.
또 상기 제 1 의 등가 회로(17)는 독출 동작시 이외에 상기 독출 전용 앰프의 1단째의 앰프 PA에 공통의 상보적인 출력단자(공통 비트선쌍)의 전위를 선택적으로 등가화하도록 접속되어 있다.
또, 상기 제 2 의 등가 회로(18)는 독출 동작시 이외에 공통 독출 버스(O,)의 전위를 선택적으로 등가 제어하기 위하여 설치되고, 상기 워드선이 활성화하는 타이밍과 동시 또는 그 직후에 상기 제 1 의 등가 회로(17)와 동시 또는 그것 보다도 약간 뒤늦게 온 상태에서 오프 상태로 하도록 제 2 의 등가 신호 CEQ2에 의하여 제어된다.
또 독출 전용 앰프의 1단째의 앰프 PA 및 2단째의 앰프 MA는, 워드선과 동시 또는 그 이전에 활성화되고 또 워드선 활성화와 동시 혹은 그 직후에 각 등가 회로(17, 18)이 온 상에서 오프 상태로 제어된다.
또한, 상기 제 2 실시예의 DRAM의 패턴 데이 아웃도 상기 제 1 실시예의 DRAM과 거의 동일하게 구성할 수 있다.
상기, 제 2 실시예의 DRAM에 있어서 기본적인 동작은 상기 제 1 실시예의 DRAM에 있어서의 동작과 같으므로 그 상세한 설명을 생략하고 이하 특징적인 동작에 대하여 간단히 설명한다.
선택된 워드선이 상승하고 메모리 셀의 정보가 비트선에 나타났을때 이에 앞서서 컬럼 선택 신호 CSL0가 "H"레벨, 컬럼 선택 신호 CSL1가 "L"레벨인 경우를 고려하면 비트선쌍(BLO,) 측의 1단째의 앰프 PA는 작용하나, 비트선쌍(BL1,) 측의 1단째의 앰프 PA는 멀티플렉서용의 NMOS 트랜지스터 N9가 오프 상태이므로 작용하지 않는다. 따라서 비트선쌍(BLO,)의 정보가 공통 비트선쌍에 독출된다. 그리고 활성화 신호 øEN에 의하여 활성화된 2단째의 앰프 MA에 의하여 이 공통 비트선쌍의 정보가 공통 독출 버스(O,)에 독출되게 된다.
상기 제 2 실시예의 DRAM에 의하면, 독출 전용 앰프가 2단의 앰프로 이루어지고, 이 독출 전용 앰프의 1단째의 앰프의 출력측의 공통 트선쌍의 용량은 공통 독출 버스의 용량과 비교하여 작으므로 제 1 실시예의 DRAM과 거의 같이 충분히 고속의 독출이 가능하게 된다. 그러나 패턴 구성상, 상기 1단째의 앰프 PA에 대칭성이 높은 레이 아웃을 지니게하는 것이 곤란하므로 제 1 실시예의 DRAM과 비교하여 감도가 약간 나빠진다. 또 상기 1단째의 앰프는 각 컬럼마다 접속되므로 제 1 실시예의 DRAM과 비교하여 회로 소자수가 많아지고, 면적적으로 불리하다.
제 9 도는 상기 제 2 실시에의 DRAM의 변형예를 도시하는 것인바, 독출 전용 앰프의 1단째의 앰프 PA의 부하 회로를 복수개의 독출 전용앰프로 공유하도록하고 2단째의 앰프 MA로서 전류 미러형 CMOS 차동 앰프를 사용하고, 이 2단째의 앰프 MA의 구동용 NMOS 트랜지스터 N17을 삽입하도록 변경한 것이다. 제 9 도에 있어서, 제 3 도 및 제 8 도중에서와 동일 부분에는 동일 부호를 붙이고 있다.
제10도는 상기 제 1 실시예의 DRAM의 개량예를 도시한 것으로, 제 1 실시예의 DRAM과 비교하여, 다시 상기 공통 독출 버스(O,)에 제 2 의 선충전ㆍ등가 회로(91)가 접속되고 버스 증폭용의 차동 증폭 회로 DA의 출력 단자에 제 3 의 선충전ㆍ등가 회로(92)가 접속되어 있는 점이 상이하다.
상기 제 2 의 선충전ㆍ등가 회로(91)는 독출 동작시 이외에 상기 공통 독출 버스(O,)의 전위를 예컨대 Vcc/2에 선충전ㆍ등가화하고 상기 워드선 WL이 활성화하는 타이밍과 동시 또는 그 직후에 상기 제 1 의 등가 회로(제 1 도중 17)와 동시 또는 그 보다도 조금늦게 온 상태에서 오프 상태가 되도록 제 2 의 선충전ㆍ등가 신호 CEQ2에 의하여 제어된다.
또 제 3 의 선충전ㆍ등가 회로(92)는 독출 동작시 이외에 버스 증폭용의 차동 증폭회로 DA의 출력 단자의 전위를 예컨대 Vcc/2에 선충전ㆍ등가화하고, 상기 워드선이 활성화하는 타이밍과 동시 또는 그 직후에 상기 제 2 의 선충전ㆍ등가 회로(91)와 동시 또는 그것보다도 조금 늦어져 온 상태에서 오프 상태가 되도록 제 3 의 선충전 등가 신호 CEQ3에 의하여 제어된다.
즉, 각 등가 회로(91, 92)는 동시에 또는 신호 전달순으로 온에서 오프 상태가 되도록 제어된다.
또 상기 버스 증폭용의 차동 증폭회로 DA는 상기 워드선이 활성화되록 이전 또는 동시에 활성화된다. 따라서 이 차동 증폭회로 DA는 제 2 의 선충전ㆍ등가 회로(91)가 온에서 오프 상태가 됨으로써 독출 개시의 타이밍이 결정된다.
또, 상기 버스 증폭용의 차동 증폭 회로 DA로서 가스게이트 접속된 복수단의 차동 증폭 회로를 사용하는 경우에는 그 단 사이에 제 4 의 선충전ㆍ등가 회로(도시생략)가 설치된다. 이 제 4 의 선충전ㆍ등가 회로는 독출동작시 이외에 상기 복수단의 차동 증폭회로 DA의 각 단의 상보적인 출력 단자 간의 전위를 예컨대, Vcc/2에 선충전ㆍ등가화하고, 상기 워드선이 활성화하는 타이밍과 동시 또는 그 직후에서, 상기 제 2 의 선충전ㆍ등가 회로(91)와 동시 또는 그것보다도 약간 늦어서 또 상기 제 3 의 선충전ㆍ등가 회로(92)와 동시 또는 그것보다 약간 빨리 온상태에서 오프 상태가 되도록, 제 4 의 선충전ㆍ등가 신에 의하여 제어된다.
이 제 3 실시예의 DRAM에 있어서 기본적인 동작은 상기 제 1 실시예의 DRAM에 있어서의 동작과 동일하므로 그 상세한 설명은 생략하고 이하 특징적인 동작에 대하여 제 1 도 및 제10도를 참조하면서 간단히 설명한다.
독출 동작 개시 이전에는 비트선쌍(BLi,) 멀티플렉서 출력측의 공통 비트선쌍(RBL,) 및 공통 독출 버스(O,)는 각각 Vcc/2에 선충전 되어 있다. 워드선이 활성화되기 전에 모든 선택된 독출 전용 앰프(12)및 버스 증폭용의 차동 증폭 회로 DA가 활성화되어 있는 것으로 하면 독출 전용엠프(12)의 1단째의 앰프 PA에는 비트선 선충전 전압 VBL인 Vcc/2가 입력되고, 그 출력 전압의 레벨은 상기 1단째의 앰프 PA의 특성으로 정해지는 중간전위가 출력된다. 또 이 중간 전위가 독출 전용 앰프(12)의 2단째의 앰프 MA에 입력되고 그 출력도 중간 전위로 된다. 상기 버스 증폭용의 차동 증폭회로 DA에 있어서도 상기와 동일하다. 따라서 이들 선충전 전압을 각각 어느 적당한 값으로 가정해 두는 것이 고속 동작에 있어서 바람직하다는 것은 명백하다. 본 예에서는 상기 독출 전용 앰프(12)의 1단째의 앰프 PA, 2단째의 앰프 MA, 버스 증폭용의 차동 증폭 회로 DA의 각각 2개의 입력 단자에 Vcc/2 레벨을 입력한때에 각각 Vcc/2 레벨의 출력이 얻어지도록 특성을 설정하고 있고, 독출 공통 버스(O,)와 버스 증폭용의 차동 증폭 회로 DA의 출력측의 선충전 전압도 Vcc/2에 설정하고 있다.
상기 제 3 실시예의 DRAM에 의하면 제 1 실시예의 DRAM에 제 2 의 선충전ㆍ등가회로(91), 제 3 의 선충전ㆍ등가 회로(93)가 부가되어 있으므로, 제 1 실시예의 DRAM보다도 고속 독출이 가능해진다.
또 메모리 셀 어레이의 각 컬럼마다 1단면으로 이루어지는 차동형의 독출 전용 앰프가 설치된 버트선위 직접 독출 회로를 지니는 DRAM에 있어서도 워드선 활성화와 동시 또는 그 이전에 독출 전용 앰프를 활성화하여 워드선 활성화 직후에 비트선에 나타나는 신호를 즉시 독출 전용 앰프로 증폭할 경우에 이 독출 전용 앰프의 상보적인 출력 단자 사이의 전위를 선택적으로 등가 제어하는 등가 회로를 구비하고 이 등가 회로를 구비하고 이 등가 회로를 워드선 활성화와 동시 또는 그 이후에 온 상태에서 오프 상태로 함으로써 상기한 바와같은 독출 개시 전에 있어서의 독출 전용 앰프의 상보적인 출력 단자간의 전위의 불평형분의 증폭을 방지하여 고속 독출을 보증한다는 작용 효과를 얻을 수 있다.
상술한 바와같이 본 발명에 의하면, DRAM 셀에서, 비트선쌍에 독출된 신호량이 작은 경우에도 독출 동작의 고속화 및 독출 속도의 불균형의 억제(고감도화)를 도모할 수 있는 반도체 기억 장치를 실현할 수 있고 예컨대 4M 비트의 DRAM에 적용하여 17ns정도의 고속의 액세스 타임을 달성할 수 있다.

Claims (26)

  1. 복수의 비트선쌍(BLO,~BL3,)과 복수의 워드선(WL)의 교차부의 적어도 일부에 다이나믹형 메모리 셀(MC)이 배치된 메모리 셀 어레이(MCA)와, 이 메모리 셀 어레이의 워드선을 선택하기 위한 로디코더(RD)와, 상기 메모리 셀 어레이의 컬럼(비트선쌍)을 선택하기 위한 컬럼 디코더(CD)와, 상기 메모리 셀 어레이의 각 컬러마다 접속되고, 선충전ㆍ등가 신호에 의거하여 비트선쌍을 소정의 기간만 소정의 전위에 선충전ㆍ등가화하는 비트선 선충전ㆍ등가(EQL)와, 상기 메모리 셀 어레이의 각 컬럼 마다에 접속된 래치형의 재저장용 센스 앰프(10)와, 상기 메모리 셀 어레이의 각 컬럼 마다에 설치된 기록 게이트 회로(11)와, 복수의 기록 게이트 회로에 공통적으로 설치된 기록 전용의 공통 데이타선쌍(I, I)과, 상기 메모리 셀 어레이의 소정의 복수의 컬럼에 1개의 비율로 설치된 복수단의 차동형 앰프로 이루어지는 복수의 독출 전용 앰프(12)와, 이 복수의 독출 전용 앰프의 각 최종 단 출력부에 공통적으로 접속된 독출 전용의 공통 데이타선쌍(O,)과 상기 컬럼 디코더에서 출력되는 컬럼 선택 신호에 의거하여 상기 복수개의 컬럼중에서 하나를 선택하여 대응하는 독출전용 앰프에 접속하는 멀티플렉서(13)와, 상기 멀티플렉서의 출력측의 신호선쌍을 독출 동작시 이외에 소정 전위에 선충전하기 위하여 설치되고, 제 1 의 선충전 신호에 의하여 선택적으로 온 구동되는 제 1 의 선충전 회로(15)와 상기 복수의 컬럼에 대응하는 컬럼 선택신호를 사용하여 선택적으로 상기 제 1 의 선충전 신호를 비활성 상태로하는 동시에 상기 독출 전용 앰프를 활성화하기 위한 제어 신호를 생성하는 제어 신호 생성 회로(14)와, 상기 제어 신호에 의거하여 상기 복수의 독출 전용 앰프중의 일부를 선택적으로 활성화하는 독출 전용 앰프 활성화 회로(16)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서, 상기 독출 전용 앰프의 단 사이의 상보적인 출력 단자의 전위를 제 1 의 등가 신호에 의거하여 선택적으로 등가화 제어하는 제 1 의 등가 회로(17)를 갖는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서, 상기 독출 전용 앰프는 전류 미러 부하형 CMOS 차동 앰프가 2단 접속되어서 이루어지고 1단째의 앰프에는 활성화 제어용 MOS 트랜지스터(P4)가 접속되어 있고 2단째의 앰프의 부하 회로(P5)는 복수개의 독출 전용 앰프로 공통적으로 사용되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1 항에 있어서, 상기 독출 전용 앰프는 1단째의 앰프가 전류 미러 부하형 CMOS 차동 앰프이고 2단째의 앰프가 바이폴라ㆍMOS형 차동 앰프이고, 그 MOS부하 회로(P5)는 복수의 독출 전용 앰프로 공통사용하고, 2단째의 앰프에는 활성화 제어용 MOS 트랜지스터(N16)가 접속되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 2 항에 있어서, 상기 메모리 셀 어레이는 복수 블록으로 나누어져 있고, 상기 재저장용 샌스 앰프, 기록 게이트 회로, 독출 전용 앰프, 멀티플렉서, 제 1 의 선충전 회로, 제어 신호 생성 회로, 독출 전용 앰프 활성화 회로, 및 제 1 의 등가 회로를 포함하는 기록/독출 회로(WRC)도 복수 블록으로 나누어져 있고, 상기 기록전용의 공통 데이타선쌍은 단위 블록내의 기록 게이트 회로군에 공통 접속되어 있고, 상기 독출 전용의 공통 데이타선쌍은 단위 블록내의 독출 전용 앰프군에 공통적으로 접속되어 있고, 상기 제어 신호 생성 회로는 상기 복수개의 컬럼에 대응하는 컬럼 선택 신호외에, 복수 블록의 기록/독출 회로중에서 블록 단위의 선택을 행하기 위하여 상기 로 디코더의 출력을 사용하여 생성되는 블곡 선택 신호를 사용하여 제어 신호를 생성하도록 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 5 항에 있어서, 상기 복수 블록의 메모리 셀 어레이 영역과 복수 블록의 기록/독출회로 영역이 반도체 기판상에서 소정의 방향으로 교대로 배열되어서 메모리 회로 영역(20)을 형성하고, 상기 로 디코더가 상기 메모리 회로 영역의 교호 배열 방향에 따르는 일단측에 배치되고, 상기 컬럼 디코더가 상기 메모리 회로 영역에 있어서의 교호 배열 방향의 일단측에 배치되고 상기 기록 전용의 공통 데이타선쌍 및 상기 독출 전용의 공통 데이타선쌍 및 상기 블록 선택 신호선(QSL) 및 상기 제 1 의 등가 신호용의 등가 신호선(CEQ)이 상기 기록/독출 회로 영역내에서 상기 워드선에 평행 방향으로 설치되고 상기 컬럼 선택신호용의 컬럼 선택 신호선(CSL0~CSL3)이 상기 메모리 회로 영역내에서 상기 워드선에 직교하는 방향(상기 비트선쌍에 평행 방향)으로 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 1 항에 있어서, 상기 독출 전용 앰프를 활성화하는 타이밍은 상기 워드선이 활성화되기 이전 또는 동시인 것을 특징으로 하는 반도체 기억 장치.
  8. 제 2 항에 있어서, 상기 제 1 의 등가 회로를 오프로하는 타이밍은 상기 워드선이 활성화되는 타이밍과 동시 혹은 그 직후인 것을 특징으로 하는 반도체 기억 장치.
  9. 제 2 항에 있어서, 상기 재저장용 센스 앰프를 활성화하는 타아밍은 상기 제 1 의 등가 회로를 오프 상태로 하는 타이밍과 동시 또는 그것 보다도 늦은 것을 특징으로 하는 반도체 기억 장치.
  10. 제 2 항에 있어서, 독출 동작시 이외에 상기 독출 전용 공통 데이타선쌍을 소정의 전위에 선충전ㆍ등가화하도록 제 2 의 선충전ㆍ등가 신호에 의하여 선택적으로 온 구동되는 제 2 의 선충전ㆍ등가회로(91)로 구비하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서, 상기 제 2 의 선충전ㆍ등가 회로를 온 상태에서 오프 상태로하는 타이밍은 상기 워드선이 활성화하는 타이밍과 동시 또는 그 직후이고 또 상기 제 1 의 선충전ㆍ등가 회로를 온 상태에서 오프 상태로하는 타이밍과 동시 또는 그 직후인 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 독출 전용 공통 데이타선쌍에 접속된 차동 증폭 회로(DA)와, 독출 동작시 이외에 상기 차동 증폭 회로의 출력 단자를 소정의 전위에 선충전ㆍ등가화하도록, 제 3 의 선충전ㆍ등가 신호에 의하여 선택적으로 온 구동되는 제 3 의 선충전ㆍ등가 회로(92)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 차동 증폭 회로는 상기 워드선이 활성화되기 보다 이전 혹은 동시에 활성화되고 상기 제 3 의 등가 회로를 온 상태에서 오프 상태로 하는 타이밍은 상기 워드선이 활성하하는 타이밍과 동시 또는 그 직후이고, 또 상기 제 2 의 선충전ㆍ등가 회로를 온 상태에서 오프 상태로 하는 타이밍과 동시 또는 그 직후인 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서, 상기 제 1 의 선충전ㆍ회로 혹은 제 2 의 선충전ㆍ등가 회로 혹은 제 3 의 선충전ㆍ등가 회로에 의하여 선충전되는 전위는 반도체 기억 장치에 주어지는 전원 전위와 접지 전위의 중간의 전위인 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서, 상기 중간의 전위는 상기 전원 전위의 1/2인 것을 특징으로 하는 반도체 기억 장치.
  16. 복수의 비트선쌍(BLO,~BL3,)과 복수의 워드선(WL)의 교차부의 적어도 일부에 다이나믹형 메모리 셀(MC)이 배치된 메모리 셀 어레이(MCA)와, 이 메모리 셀 어레이의 워드선을 선택하기 위한 로 디코더(RD)와, 상기 메모리 셀 어레이의 컬럼(비트선쌍)을 선택하기 위한 컬럼 디코더(CD)와, 상기 메모리 셀 어레이의 각 컬럼마다 접속되고 선충전ㆍ등가 신호에 의거하여 비트선쌍을 소정기간 만큼 소정의 전위에 선충전ㆍ등가화하는 비트선 선충전ㆍ등가 회로(EQL)와, 상기 메모리 셀 어레이의 각 컬럼마다 접속된 래치형의 재저장용 센스 앰프(10)와 상기 메모리 셀 어레이의 각 컬럼마다 설치된 기록 게이트 회로(11)와, 복수의 컬럼의 기록 게이트 회로에 공통적으로 설치된 기록 전용의 공통 데이타선쌍(I, I)과 상기 메모리 셀 어레이의 소정의 복수의 컬럼에 1개 비율로 설치된 복수단의 차동형 앰프로 구성되고, 1단째의 앰프(PA)는 컬럼마다 접속되고, 2단째 이후의 앰프(MA)는 복수개의 컬럼에 1개 비율로 설치된 복수개의 독출 전용앰프와, 복수개의 독출 전용 앰프의 각 최종 단 출력부에 공통적으로 접속된 독출 전용의 공통 데이터선쌍과, 상기 컬럼 디코더에서 출력되는 컬럼 선택신호에 의거하여 상기 복수개의 컬럼중에서 하나를 선택하여 대응하는 1단째의 앰프를 2단째의 앰프에 접속하는 멀티 플렉서(13)와, 상기 복수개의 컬럼에 대응하는 컬럼 선택 신호를 사용하여 독출 전용 앰프 활성화 신호를 활성화하기 위한 제어 신호를 생성하는 제어 신호 생성 회로(14)와, 상기 제어 신호에 의거하여 상기 복수개의 독출 전용 앰프중의 일부를 선택하여 그 2단째의 앰프를 선택적으로 활성화하는 독출 전용 앰프 활성화 회로(16)와, 상기 독출 전용 앰프의 단자의 상보적인 출력 단자의 전위를 독출 동작시 이외에 등가화하도록 제 1 의 등가 신호에 의하여 선택적으로 온 구동되는 제 1 의 등가 회로(17)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  17. 제16항에 있어서, 상기 독출 전용 앰프는 1단째의 앰프가 전류미러 부하형 CMOS차동 앰프이고, 2단째의 앰프가 바이폴라ㆍMOS형 차동 앰프이고, 그 MOS 부하 회로(P5)는 복수의 독출 전용 앰프에 공통적으로 접속되어 있고, 2단째의 앰프에는 활성화 제어용 MOS 트랜지스터(N16)가 접속되는 것을 특징으로 하는 반도체 기억 장치.
  18. 제16항에 있어서, 상기 독출 전용 앰프를 활성화하는 타이밍은 상기 워드선이 활성화 이전 또는 동시인 것을 특징으로 하는 반도체 기억 장치.
  19. 제16항에 있어서, 상기 제 1 의 등가 회로를 온에서 오프로 하는 타이밍은 상기 워드선이 활성화되는 타이밍과 동시 혹은 그 직후인 것을 특징으로 하는 반도체 기억 장치.
  20. 제16항에 있어서, 상기 재저장용 센스 앰프를 활성화하는 타이밍은 상기 제 1 의 등가화 상태로 하는 타이밍과 동시 또는 그보다 늦은 것을 특징으로 하는 반도체 기억 장치.
  21. 제16항에 있어서, 독출 동작 이외에 상기 독출 전용 공통 데이타선쌍을 소정의 전위에 선충전ㆍ등가화하도록 제 2 의 선충전ㆍ등가 신호에 의하여 선택적으로 온 구동되는 제 2 의 선충전ㆍ등가 회로(91)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  22. 제21항에 있어서, 상기 제 2 의 선충전ㆍ등가 회로를 온 상태에서 오프 상태로 하는 타이밍은 상기 워드선이 활성화하는 타이밍과 동시 또는 그 직후이고, 또 상기 제 1 의 선충전ㆍ등가 회로를 온 상태에서 오프 상태로 하는 타이밍과 동시 또는 그 직후인 것을 특징으로 하는 반도체 기억 장치.
  23. 제22항에 있어서, 상기 독출 전용 공통 데이타선쌍에 접속된 차동 증폭회로(DA)와 독출 동작시 이외에 상기 차동 증폭 회로의 출력 단자를 소정의 전위에 선충전ㆍ등가화하도록 제 3 의 선충전ㆍ등가 신호에 의하여 선택적으로 온 구동되는 제 3 의 선충전ㆍ등가 회로(92)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  24. 제23항에 있어서, 상기 차동 증폭 회로는 상기 워드선이 활성화되기 보다 이전 또는 동시에 활성화되고, 상기 제 3 의 등가 회로를 온 상태에서 오프 상태로 하는 타이밍은 상기 워드선이 활성화하는 타이밍과 동시 또는 그 직후이고 또 상기 제 2 의 선충전ㆍ등가 회로를 온 상태에서 오프 상태로 하는 타이밍과 동시 또는 그 직후인 것을 특징으로 하는 반도체 기억 장치.
  25. 제23항에 있어서, 상기 제 1 의 선충전 회로 혹은 제 2 의 선충전ㆍ등가 회로 혹은 제 3 의 선충전ㆍ등가 회로에 의하여 선충전되는 전위는 반도체 기억 장치에 주어지는 전원 전위와 접지 전위인 것을 특징으로 하는 반도체 기억 장치.
  26. 제25항에 있어서, 상기 중간의 전위는 상기 전원 전위의 1/2인 것을 특징으로 하는 반도체 기억 장치.
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