JP4437891B2 - 同期型dramのデータ書込方法 - Google Patents

同期型dramのデータ書込方法 Download PDF

Info

Publication number
JP4437891B2
JP4437891B2 JP2003079902A JP2003079902A JP4437891B2 JP 4437891 B2 JP4437891 B2 JP 4437891B2 JP 2003079902 A JP2003079902 A JP 2003079902A JP 2003079902 A JP2003079902 A JP 2003079902A JP 4437891 B2 JP4437891 B2 JP 4437891B2
Authority
JP
Japan
Prior art keywords
sense amplifier
data
memory cell
bit line
cell block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2003079902A
Other languages
English (en)
Other versions
JP2004288298A (ja
Inventor
比呂志 水橋
Original Assignee
Okiセミコンダクタ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Okiセミコンダクタ株式会社 filed Critical Okiセミコンダクタ株式会社
Priority to JP2003079902A priority Critical patent/JP4437891B2/ja
Publication of JP2004288298A publication Critical patent/JP2004288298A/ja
Application granted granted Critical
Publication of JP4437891B2 publication Critical patent/JP4437891B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093Input synchronization
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4091Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4096Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22Control and timing of internal memory operations
    • G11C2207/229Timing of a write operation

Description

【0001】
【発明の属する技術分野】
本発明は、同期型DRAMのデータ書込方法、特に、選択されたカラムごとにデータを書き込む同期型DRAMのデータ書込方法に関する。
【0002】
【従来の技術】
同期型DRAMでは、大容量化及び高速化が求められている。しかし、大容量化すると、配線負荷が大きくなるので高速化の点では不利になるという問題がある。この問題を解決するために、メモリセルブロックをより細かく分割してビット線の負荷を軽減することが考えられるが、チップ面積の増大を招く。また、データバス及びリードアンプを2対用意して1対づつ交互に動作させることにより、外部クロック周波数に対してオペレーション周波数を半分に減らし、ビット線への書き込み時間を長くする方法も考えられる。この場合もチップ面積が増大し、さらに、制御回路が複雑化してしまうという問題もある。
【0003】
従来、DRAMの高速動作を図ったDRAMとして、以下の特許文献に記載されたものがある。
【0004】
特許文献1には、ブロックライト機能を有する画像データ用の同期型DRAMが記載されている。この同期型DRAMでは、同時書き込み対象の複数のビット線をセンスアンプから切り離して、書き込み対象ビット線対におけるセンスアンプにデータを書き込み、その後、書き込み対象のビット線対におけるセンスアンプからメモリセルにデータを書き込むことにより、ブロックライトの高速化を図っている。
【0005】
特許文献2には、ビット線対における微小電位差がセンスアンプに到達した時点で、ビット線対を切り離してセンスアンプにより増幅を行うことにより、データの読み出しを高速化するDRAMが記載されている。
【0006】
【特許文献1】
特開平8−87879号公報(第3−5頁、第1−2図)
【0007】
【特許文献2】
特開平12−149562号公報(第4−5頁、第1−2図)
【0008】
【発明が解決しようとする課題】
特許文献1に記載の同期型DRAMは、画像データ用の同期型DRAMにおいてブロックライトを高速化するものであるが、カラムごとにデータを書き込む方法を使用する汎用の同期型DRAMのデータ書き込み動作を高速化する点については記載されていない。
【0009】
また、特許文献2に記載のDRAMは、読み出し動作の高速化を図るものであるが、DRAMの高速化には書き込み動作の高速化も必要であり、書き込み動作の高速化を図る必要がある。
【0010】
【課題を解決するための手段】
本発明に係る同期型DRAMのデータ書込方法は、選択されたカラムごとにデータを書き込む同期型DRAMのデータ書込方法であって、第1ラッチステップと、第1書込ステップとを含んでいる。第1ラッチステップでは、第1メモリセルブロックにおいて、選択されたカラムのセンスアンプをデータバスに接続すると同時に、センスアンプをビット線対から切り離し、データバスのデータをセンスアンプにラッチする。第1書込ステップでは、センスアンプをデータバスから切り離し、バースト書き込み中は、前記第1メモリセルブロック中の前記センスアンプと前記ビット線との間に接続され第1トランジスタに閾値電圧降下が発生するような第1電圧範囲で前記第1トランジスタを駆動し、バースト書き込み終了後は、前記第1電圧範囲よりも広くかつ前記第1トランジスタに閾値電圧降下が発生しない第2電圧範囲で前記第1トランジスタを駆動して、センスアンプのデータをビット線対に書き込む。
【0011】
【作用】
この同期型DRAMでは、選択されたカラムごとにデータを書き込む場合に、センスアンプをビット線対から切り離した状態でセンスアンプにデータをラッチし、その後にセンスアンプをビット線に接続してデータを書き込む。この方法は、選択されたカラムごとにデータを書き込む汎用の同期型DRAMに適用することができ、ビット線の負荷を切り離した状態でセンスアンプを短時間で確実に反転させ、その後にセンスアンプからビット線対にデータを書き込むため、データの書込を高速かつ確実に行うことができる。
【0012】
【発明の実施の形態】
(1)第1実施形態
(1−1)構成
図1は、本発明の第1実施形態に係る同期型DRAMの構成図である。図2は、図1におけるメモリセルアレイ18の拡大図である。この同期型DRAMは、メモリセルアレイ18、カラム選択パルス生成回路10、ライトクロック生成回路11、データバスイコライズ信号生成回路12、ライトドライバ&データバスイコライザ13、プリデコーダ14、アドレスドライバ15、カラムデコーダ16、ロウデコーダ&メインワード線ドライバ17を備えている。
【0013】
メモリセルアレイ18は、メモリセルブロック19、センスアンプ部110、センスアンプ&データバス制御ブロック111を有している。メモリセルブロック19は、512本のワード線と、256本のビット線対と、ワード線とビット線の交差部に配置されたメモリセルとを含む。メモリセルブロック19では、カラム選択線Yごとに4ビット線対がデータバスと接続するように構成されている。即ち、メモリセルブロック19ごとに64本のカラム選択線Yが存在する。このようなメモリセルブロック19がワード線方向に8個積まれている。
【0014】
カラム選択パルス生成回路10は、クロック信号CLK及び信号BURSTからカラム選択パルスYCLKを生成する。ここで、信号BURSTは、カラムアクセス中に“H“レベルとなる信号である。ライトクロック生成回路11は、カラム選択パルスYCLK及び信号WRITEにより信号WDEを生成する。ここで、信号WRITEは、ライトアクセス中に”H“レベルとなる信号である。データバスイコライズ信号生成回路12は、カラム選択パルスYCLKによりイコライズ信号DBEQを生成する。ライトドライバ&データバスイコライザ13は、信号WDEにより入力データをデータバス上に転送するとともに、次のアクセスに備えてイコライズ信号DBEQによりデータバスのイコライズを行う。プリデコーダ14は、アドレス信号A0〜A8をプリデコードし、プリデコード信号PYを生成する。ここでは、下位3ビット(A0−A2)をメモリセルブロック19の選択に割り当て、残りの6ビット(A3−A8)をカラム選択線Yの選択に割り当てる。バーストアクセス時にはカラム選択線Yの選択、すなわちカラムアクセスごとに最下位ビットA0は必ず”H“と”L“とを繰り返すため、連続するカラムの選択時には、前カラムと次カラムとでは異なるメモリセルブロック19にアクセスすることになる。アドレスドライバ15は、プリデコード信号PYをカラム選択パルスYCLKに同期させてカラムデコーダ16に出力する。カラムデコーダ16は、プリデコード信号PYに基づいて、ブロック選択信号YBSEL[0:7]及びカラム選択信号Y[0:63]を出力する。ロウデコーダ&メインワード線ドライバ17は、アレイ選択信号ASEL[0:3]とバースト信号に基づいて、アレイ選択信号XASEL[0:3]を出力する。
【0015】
図3は、センスアンプ部110、センスアンプ&データバス制御ブロック111の回路図である。ここで、BL,BLbはビット線、SBL,SBLbはセンスアンプ301の入力ノードである。
【0016】
センスアンプ部110は、隣り合う2つのメモリセルブロック19にデータの書き込みを行い、アレイ選択信号ASEL[0:3]に基づいて左又は右のいずれかのメモリセルブロック19にデータを書き込む。センスアンプ部110は、センスアンプ301、トランスファーゲート302,303、イコライズ回路304、プリチャージ&イコライズ回路305,306を有している。センスアンプ301は、インバータ24,25の出力により駆動され、入力ノードSBL,SBLbの電位差をVDD又はGNDにラッチする。トランスファーゲート302は、Pchトランジスタ55及びNchトランジスタ214と、Pchトランジスタ56及びNchトランジスタ215とにより構成され、センスアンプ301と左側メモリセルブロック19のビット線対BL,BLbとを接続又は遮断する。トランスファーゲート303は、Pchトランジスタ57及びNchトランジスタ225と、Pchトランジスタ58及びNchトランジスタ226により構成され、センスアンプ301と右側メモリセルブロック19のビット線対BL,BLbとを接続又は遮断する。イコライズ回路304は、トランジスタ224により各ビット線BL,BLbを同電位にイコライズする。プリチャージ&イコライズ回路305は、トランジスタ211〜213により構成されており、左側メモリセルブロック19の各ビット線BL,BLbを中間電位VBL(VDD/2)にプリチャージ及びイコライズする。プリチャージ&イコライズ回路306は、トランジスタ227〜229により構成されており、右側メモリセルブロック19のビット線BL及びBLbを中間電位VBL(VDD/2)にプリチャージ及びイコライズする。データバス接続回路307は、トランジスタ222,223により構成されており、センスアンプ301とデータバスDB,DBbとを接続又は遮断する。
【0017】
センスアンプ&データバス制御部111において、インバータ24,25は、SLNGbに基づいて、センスアンプ301を駆動するための活性化信号SLPG,SLNGを生成する。ここで、Vppは、Nchトランジスタを駆動する場合にソース−ドレイン間に閾値電圧降下Vtを発生させないようにVDDを昇圧した電圧である。また、Vppで駆動されるNOR回路22と、トランジスタ26,27とが、イコライズ信号EQLb,EQRbに基づいて、センスアンプ301を中間電位VBLにプリチャージ及びイコライズする。また、NOR回路22の出力は、イコライズ回路304の駆動にも使用される。NOR回路51、インバータ52は、イコライズ信号EQLb及びブロック選択信号YBSELに基づき、内部電圧VDDでトランスファーゲート302を駆動する。同様に、NOR回路53、インバータ54は、イコライズ信号EQRb及びブロック選択信号YBSELに基づいて、内部電圧VDDでトランスファーゲート303を駆動する。
ここで、例えば、左側メモリセルブロック19のビット線BLにはPchトランジスタ55及びNchトランジスタ214が接続されているが、このように互いに逆極性で駆動されるトランジスタ55,214を並列に接続することにより、Vppよりも低い内部電圧VDDで駆動した場合にもデータの伝達を確実に行うことができる。即ち、ビット線BLが“H”である場合に、Nchトランジスタ214のみであると、Nchトランジスタ214のソース−ドレイン間に閾値電圧降下Vtが発生するが、本実施形態のようにPchトランジスタ55も接続すると、Pchトランジスタのソース−ドレイン間に閾値電圧降下Vtが発生しないので、センスアンプ301とビット線BLとを閾値電圧降下Vtなしに接続できる。ビット線BLが“L”である場合には、Pchトランジスタ55のソース−ドレイン間に閾値電圧降下Vtが発生するが、Nchトランジスタ214のソース−ドレイン間に閾値電圧降下Vtが発生しないので、センスアンプ301とビット線BLとを閾値電圧降下Vtなしに接続できる。
【0018】
インバータ21,23は、それぞれ、Vppで駆動され、イコライズ信号EQLb,EQRbに基づいて、プリチャージ&イコライズ回路305,306を駆動する。トランジスタ28,29,210は、イコライズ信号DBEQDにより駆動され、データバスDB,DBbをイコライズする。
【0019】
(1−2)ライトサイクル時の動作
図4は、メモリセルに蓄積されていたデータに対して逆論理のデータを書き込む際のビット線レベルが変化する様子を示すタイミングチャートである。同図中、SBL,SBLbはセンスアンプ301の入力ノード、BLR,BLbRはビット線対の遠端部のノード、即ち、メモリセルの接続部のノードとする。
【0020】
アレイ選択信号XASEL[0:3]によりメモリセルアレイが選択された後、CLK及び信号BURSTにより生成されるカラム選択パルスYCLKに同期して、メモリセルブロックYBSEL[k]及びカラム選択線Y[i]が“H”になると、トランジスタ222,223がONしてデータバスDB,DBbがセンスアンプ301に接続される。これと同時に、ゲート信号TGR及びTGLが“L”となってトランスファーゲート302,303によりセンスアンプ301がビット線対BL[i],BLb[i]から切り離される。即ち、センスアンプ301がビット線対BL[i],BLb[i]から切り離された状態で、データバスDB,DBbからセンスアンプ301の入力ノードSBL,SBLbにデータが伝達される。これにより、入力ノードSBLは“H”から“L”に、入力ノードSBLbは“L”から“H”に急峻にレベルが変化し、センスアンプ301によりラッチされる。
【0021】
YBSEL[k]及びY[i]が“H”から“L”に変化すると、センスアンプ301がデータバスDB,DBbから切り離され、TGRが“L”から“H”に変化し、トランスファーゲート303によりセンスアンプ301がビット線対BL[i],BLb[i]と接続される。これにより、センスアンプ301のデータがビット線対BL[i],BLb[i]に伝達され、BLR[i]及びBLbR[i]は緩やかに変化して反転する。
【0022】
YBSEL[l]及びY[j]が“H”に反転すると、センスアンプ301からビット線対BLR[i]及びBLbR[i]にデータが書き込まれるのと並行して、YBSEL[l]で選択されるメモリセルブロック19のY[j]で選択されるカラムにおいて、前記同様にセンスアンプ301へのデータのラッチが開始される。この際、メモリセルブロック19のアドレスが下位アドレスA0−A2で選択されているため、Y[i]とY[j]では異なるメモリセルブロックYBSEL[k]及びYBSEL[l]が選択される。これにより、ブロックYBSEL[k]及びカラムY[i]におけるビット線対BLR[i]及びBLbR[i]への書き込み中にオーバラップして、メモリセルブロックYBSEL[l]及びカラムY[j]におけるセンスアンプ301へのデータのラッチを行うことができる。
【0023】
(1−3)まとめ
本実施形態によれば、ライトアクセス時において、センスアンプ301をビット線対BL,BLbから一端切り離した状態で、センスアンプ301からデータバスDB,DBbにデータを伝達することにより、センスアンプ301に高速にデータをラッチできる。また、その後、センスアンプ301をデータバスDB,DBbから切り離してから、センスアンプ301をビット線対BL,BLbに接続してセンスアンプ301からメモリセルにデータを書き込む際に、次に選択されるカラムが別のブロックに属するため、ビット線同士の干渉を防止しつつ、次に選択されるカラムにおいてセンスアンプ301へのデータのラッチをオーバラップして開始することができる。この結果、データの書き込みを高速かつ確実に行うことができる。
【0024】
また、トランスファーゲート302,303を互いに並列に接続されるPch及びNchのトランジスタで構成し、Vppよりも低い電圧VDDで駆動するため、センスアンプ301とビット線対BL,BLbとの接続及び遮断を高速に行うことができる。このとき、トランスファーゲート302,303を互いに並列に接続されるPch及びNchのトランジスタで構成するため、入力ノードSBL,SBLbのデータが“H”であっても“L”であっても、閾値電圧降下Vtの電圧降下を生じることなく、入力ノードSBL,SBLbからビット線BL,BLbにデータを伝達することができる。
【0025】
(2)第2実施形態
(2−1)構成
図5は、本発明の第2実施形態に係る同期型DRAMの構成図である。
【0026】
第1実施形態に係る同期型DRAMと同様の構成には同一符号を付して説明を省略する。本実施形態に係る同期型DRAMでは、ロウアドレス選択時に選ばれるアレイ選択信号ASEL[0:3]と信号BURSTとを用い、カラムアクセス時にどのメモリセルアレイが選択されているかを示すXASELがロウデコーダ&メインワード線ドライバ17より出力され、センスアンプ&データバス制御ブロック111に入力される。また、ブロック選択信号YBSELb[0:7]は第1実施形態の場合とは逆の論理である。
【0027】
図6は、センスアンプ部110、センスアンプ及びデータバス制御ブロック111の回路図である。
【0028】
本実施形態では、トランスファーゲート307は、Nchのトランジスタ214,215により構成され、トランジスタ81,82で構成されるインバータ811の出力により駆動される。インバータ811は、イコライズ信号EQLbとブロック選択信号YBSELbとが入力されるNAND83の出力により駆動され、GNDレベル又は電源レベルを出力する。電源レベルは、トランジスタ84,85又はトランジスタ86により、Vpp又は内部電圧VDDが選択される。具体的には、インバータ812の電源レベルは、XASELに基づいて以下のように選択される。即ち、XASELが“L”のとき、トランジスタ84及びタ85が導通し、インバータ812の電源レベルはVppとなる。一方、XASELが“H”のとき、トランジスタ86が導通し、インバータ812の電源レベルは内部電圧VDDとなる。トランスファーゲート308も、トランスファーゲート307と同様に構成されており、電源レベルVpp又はVDDにより駆動される。ここで、Vppは、Nchトランジスタ214,215,225,226を駆動する場合にソース−ドレイン間に閾値電圧降下Vtを発生させないような電圧であり、VDDは、Vppよりも低く、Nchトランジスタ214,215,225,226を駆動する場合にソース−ドレイン間に閾値電圧降下Vtを発生させる電圧である。
【0029】
(2−2)ライトアクセス時の動作
図7は、メモリセルに蓄積されていたデータに対して逆論理のデータを書き込んだ際のビット線レベルが変化する様子を示すタイミングチャートである。
【0030】
カラムアクセスが始まりカラムアクセス中を示す信号BURSTが“H”となると、ロウアクセス時に選択されていたメモリセルアレイに対してXASELが“L”から“H”に変化する。XASELが“L”の時間帯ではインバータ812の電源レベルはVppであり、XASELが“H“レベルになるとインバータ812の電源レベルはVDDになる。このとき、TGRは、GND−Vppの信号振幅からGND−VDDの信号振幅になる。ブロック選択線YBSELb[k]が”H“から”L“に変化すると、カラム選択線Y[i]が”H“となってセンスアンプ301とデータバスDB,DBbとが接続されると同時に、TGRが”L“となってトランスファーゲート307,308によりセンスアンプ301とビット線対BL,BLbとが切り離される。その後、カラム選択線Y[i]が”L“となってデータバス接続回路306によりセンスアンプ301がデータバスDB,DBbと切り離され、さらに、TGRが”H“(VDD)となると、トランスファーゲート307,308によりセンスアンプ301とビット線対BL,BLbとが接続される。そして、センスアンプ301にラッチされたデータがビット線対BL,BLbを介してメモリセルに書き込まれる。
【0031】
ここでは、トランジスタ226がVDD(<Vpp)で駆動されるため、センスアンプ301にラッチされたデータのレベルが閾値電圧降下Vtだけ降下して伝達されることになり、ビット線BLbがVDD−Vtまでしかチャージされない。その後、カラムアクセスが終了すると信号BURSTが“L”となるため、XASELが“L”となり、インバータ812の電源レベルがVppに戻る。これにより、トランジスタ226がVppで駆動されることになり、ビット線BLbがVDDまでチャージされる。
【0032】
YBSEL[l]及びY[j]が“H”に反転すると、第1実施形態の場合と同様に、センスアンプ301からビット線対BLR[i]及びBLbR[i]にデータが書き込まれるのと並行して、YBSEL[l]で選択されるメモリセルブロック19のY[j]で選択されるカラムにおいて、センスアンプ301へのデータのラッチが開始される。この際、メモリセルブロック19のアドレスが下位アドレスA0−A2で選択されているため、Y[i]とY[j]では異なるメモリセルブロックYBSEL[k]及びYBSEL[l]が選択される。これにより、ブロックYBSEL[k]及びカラムY[i]におけるビット線対BLR[i]及びBLbR[i]への書き込み中にオーバラップして、メモリセルブロックYBSEL[l]及びカラムY[j]におけるセンスアンプ301へのデータのラッチを行うことができる。
(2−3)まとめ
本実施形態でも第1実施形態と同様に、センスアンプ301からビット線対BL及びBLbを切り離した状態でデータをラッチするため、センスアンプ301に高速にデータをラッチできる。また、カラム選択線Y[i]とY[j]とは別のメモリセルブロック19属するため、ビット線同士の干渉を防止しつつ、カラム選択線Y[i]におけるセンスアンプ301からビット線BLbへのデータを書き込みと、次のカラム選択線Y[j]におけるセンスアンプ301へのデータのラッチとをオーバラップして行うことができる。
【0033】
本実施形態に係る同期型DRAMでは、カラムアクセス中(信号BURST“H”の期間)にはトランスファーゲート307,308をVppよりも低いVDDにより高速に駆動し、ビット線の“H”レベルを閾値電圧降下Vtだけ電圧降下したVDD−Vtまでチャージしておき、カラムアクセス終了後にビット線のレベルをVDDまで補償するようにしたので、第1実施形態のようにトランスファーゲート308をVDDで駆動するために、Nch及びPchのトランジスタで構成する必要がない。この結果、トランスファーゲート308を1個のトランジスタで構成することができ、チップ面積の増大を招くことなく、第1実施形態と同様にデータの書き込みを高速かつ正確に行うことができる。
【0034】
【発明の効果】
本発明によれば、同期型DRAMにおいて、センスアンプをビット線対から一端切り離した状態でセンスアンプにデータをラッチし、その後、センスアンプからビット線対にデータを書き込むようにするとともに、ビット線対へのデータの書き込み中にオーバラップして、別のメモリセルブロックのカラムのセンスアンプにデータをラッチするので、データの書き込みを高速かつ正確に行うことができる。
【図面の簡単な説明】
【図1】第1実施形態に係る同期型DRAMの構成図。
【図2】メモリセルアレイの拡大図。
【図3】第1実施形態に係るセンスアンプ部110、センスアンプ&データバス制御ブロック111の回路図。
【図4】第1実施形態において、メモリセルに蓄積されていたデータに対して逆論理のデータを書き込む際のビット線レベルが変化する様子を示すタイミングチャート。
【図5】第2実施形態に係る第2実施形態に係る同期型DRAMの構成図。
【図6】第2実施形態に係るセンスアンプ部110、センスアンプ及びデータバス制御ブロック111の回路図。
【図7】メモリセルに蓄積されていたデータに対して逆論理のデータを書き込んだ際のビット線レベルが変化する様子を示すタイミングチャート。
【符号の説明】
10 カラム選択パルス生成回路
11 ライトクロック生成回路
12 データバスイコライズ信号生成回路
13 ライトドライバ&データバスイコライザ
14 プリデコーダ
15 アドレスドライバ
16 カラムデコーダ
17 ロウデコーダ&メインワード線ドライバ
18 メモリセルアレイ
19 メモリセルブロック
110 センスランプ部
111 センスアンプ&データバス制御部

Claims (5)

  1. 選択されたカラムごとにデータを書き込む同期型DRAMのデータ書込方法であって、
    第1メモリセルブロックにおいて、選択されたカラムのセンスアンプをデータバスに接続すると同時に、前記センスアンプをビット線対から切り離し、前記データバスのデータを前記センスアンプにラッチする第1ラッチステップと、
    前記センスアンプをデータバスから切り離し、バースト書き込み中は、前記第1メモリセルブロック内の前記センスアンプと前記ビット線との間に接続され第1トランジスタに閾値電圧降下が発生するような第1電圧範囲で前記第1トランジスタを駆動し、ースト書き込み終了後は、前記第1電圧範囲よりも広くかつ前記第1トランジスタに閾値電圧降下が発生しない第2電圧範囲で前記第1トランジスタを駆動して、前記センスアンプのデータを前記ビット線対に書き込む第1書込ステップと、
    を含む同期型DRAMのデータ書込方法。
  2. 前記第1メモリセルブロックのバースト書き込みに並行して、第2メモリセルブロックにおいて、選択されたカラムのセンスアンプを前記データバスに接続すると同時に、前記センスアンプをビット線対から切り離し、前記データバスのデータをセンスアンプにラッチする第2ラッチステップと、
    前記センスアンプをデータバスから切り離し、前記第2メモリセルブロックのバースト書き込み中は、前記第2メモリセルブロック内の前記センスアンプと前記ビット線との間に接続された第2トランジスタを前記第1電圧範囲で駆動し、前記第2メモリセルブロックのバースト書き込み終了後は、前記第2電圧範囲で前記第2トランジスタを駆動して、前記センスアンプのデータを前記ビット線対に書き込む第2書込ステップと、
    をさらに含む請求項1に記載の同期型DRAMのデータ書込方法。
  3. 前記第1メモリセルブロックのセンスアンプは、前記第1メモリセルブロックとは反対側に配置された第3メモリセルブロックへのデータの書き込みも行うシェアードセンスアンプである、
    請求項1又は2に記載の同期型DRAMのデータ書込方法。
  4. カラムアクセスごとに論理が反転するビットを含むビット列からなる信号により、前記第1メモリセルブロックを選択する、請求項1から3のいずれかに記載の同期型DRAMのデータ書込方法。
  5. 前記信号は、アドレス信号の下位3ビットである、請求項4に記載の同期型DRAMのデータ書込方法。
JP2003079902A 2003-03-24 2003-03-24 同期型dramのデータ書込方法 Active JP4437891B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003079902A JP4437891B2 (ja) 2003-03-24 2003-03-24 同期型dramのデータ書込方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003079902A JP4437891B2 (ja) 2003-03-24 2003-03-24 同期型dramのデータ書込方法
US10/806,350 US7359267B2 (en) 2003-03-24 2004-03-23 Method of transferring data

Publications (2)

Publication Number Publication Date
JP2004288298A JP2004288298A (ja) 2004-10-14
JP4437891B2 true JP4437891B2 (ja) 2010-03-24

Family

ID=33293904

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003079902A Active JP4437891B2 (ja) 2003-03-24 2003-03-24 同期型dramのデータ書込方法

Country Status (2)

Country Link
US (1) US7359267B2 (ja)
JP (1) JP4437891B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008072354A1 (ja) * 2006-12-15 2008-06-19 Fujitsu Microelectronics Limited コンパイルドメモリ、asicチップおよびコンパイルドメモリのレイアウト方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0664907B2 (ja) * 1985-06-26 1994-08-22 株式会社日立製作所 ダイナミツク型ram
JP2685357B2 (ja) * 1990-12-14 1997-12-03 株式会社東芝 半導体記憶装置
JPH0887879A (ja) 1994-09-14 1996-04-02 Hitachi Device Eng Co Ltd 半導体記憶装置
KR970029803A (ko) * 1995-11-03 1997-06-26 김광호 반도체 메모리장치의 프리차지 회로
JP3712150B2 (ja) * 1996-10-25 2005-11-02 株式会社日立製作所 半導体集積回路装置
US6314042B1 (en) * 1998-05-22 2001-11-06 Mitsubishi Denki Kabushiki Kaisha Fast accessible semiconductor memory device
JP2000149562A (ja) 1998-11-13 2000-05-30 Nec Corp メモリ装置
JP4424770B2 (ja) * 1998-12-25 2010-03-03 株式会社ルネサステクノロジ 半導体記憶装置
US6535415B2 (en) * 1999-02-22 2003-03-18 Hitachi, Ltd. Semiconductor device
JP2001229670A (ja) * 2000-02-15 2001-08-24 Mitsubishi Electric Corp 半導体記憶装置
US6917552B2 (en) * 2002-03-05 2005-07-12 Renesas Technology Corporation Semiconductor device using high-speed sense amplifier
JP2005322380A (ja) * 2004-04-09 2005-11-17 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
US20040246771A1 (en) 2004-12-09
US7359267B2 (en) 2008-04-15
JP2004288298A (ja) 2004-10-14

Similar Documents

Publication Publication Date Title
US6636444B2 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
KR20100102817A (ko) 반도체 장치의 콘트롤 신호 구동장치
JP3831309B2 (ja) 同期型半導体記憶装置及びその動作方法
US7016235B2 (en) Data sorting in memories
JP3177094B2 (ja) 半導体記憶装置
JP4413293B2 (ja) リセット動作を高速化したメモリデバイス
US5485426A (en) Semiconductor memory device having a structure for driving input/output lines at a high speed
US6205069B1 (en) Semiconductor memory device with fast input/output line precharge scheme and method of precharging input/output lines thereof
JPH11317074A (ja) ワード線制御回路
JP4007673B2 (ja) メモリ装置
TW442791B (en) Semiconductor memory apparatus
US20030048691A1 (en) Semiconductor memory device that operates in synchronization with a clock signal
JP5034133B2 (ja) 半導体記憶装置
US11043255B2 (en) Memory device with improved writing features
JPH11110967A (ja) 半導体メモリ装置
JP4437891B2 (ja) 同期型dramのデータ書込方法
JP3277112B2 (ja) 半導体記憶装置
KR100572845B1 (ko) 반도체 집적 회로
US6487132B2 (en) Integrated circuit memory devices having multiple input/output buses and precharge circuitry for precharging the input/output buses between write operations
US6446227B1 (en) Semiconductor memory device
JP2008299907A (ja) 半導体記憶装置
JP3625688B2 (ja) メモリデバイス
JP4119105B2 (ja) 半導体メモリ
KR0154724B1 (ko) 반도체 메모리 장치의 데이타 기록 제어회로
JPH09265778A (ja) シンクロナスdram

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050823

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20070125

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080916

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081117

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081218

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090203

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090609

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090907

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090917

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091222

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091225

R150 Certificate of patent or registration of utility model

Ref document number: 4437891

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130115

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350