JP4437891B2 - 同期型ｄｒａｍのデータ書込方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同期型ＤＲＡＭのデータ書込方法、特に、選択されたカラムごとにデータを書き込む同期型ＤＲＡＭのデータ書込方法に関する。
【０００２】
【従来の技術】
同期型ＤＲＡＭでは、大容量化及び高速化が求められている。しかし、大容量化すると、配線負荷が大きくなるので高速化の点では不利になるという問題がある。この問題を解決するために、メモリセルブロックをより細かく分割してビット線の負荷を軽減することが考えられるが、チップ面積の増大を招く。また、データバス及びリードアンプを２対用意して１対づつ交互に動作させることにより、外部クロック周波数に対してオペレーション周波数を半分に減らし、ビット線への書き込み時間を長くする方法も考えられる。この場合もチップ面積が増大し、さらに、制御回路が複雑化してしまうという問題もある。
【０００３】
従来、ＤＲＡＭの高速動作を図ったＤＲＡＭとして、以下の特許文献に記載されたものがある。
【０００４】
特許文献１には、ブロックライト機能を有する画像データ用の同期型ＤＲＡＭが記載されている。この同期型ＤＲＡＭでは、同時書き込み対象の複数のビット線をセンスアンプから切り離して、書き込み対象ビット線対におけるセンスアンプにデータを書き込み、その後、書き込み対象のビット線対におけるセンスアンプからメモリセルにデータを書き込むことにより、ブロックライトの高速化を図っている。
【０００５】
特許文献２には、ビット線対における微小電位差がセンスアンプに到達した時点で、ビット線対を切り離してセンスアンプにより増幅を行うことにより、データの読み出しを高速化するＤＲＡＭが記載されている。
【０００６】
【特許文献１】
特開平８−８７８７９号公報（第３−５頁、第１−２図）
【０００７】
【特許文献２】
特開平１２−１４９５６２号公報（第４−５頁、第１−２図）
【０００８】
【発明が解決しようとする課題】
特許文献１に記載の同期型ＤＲＡＭは、画像データ用の同期型ＤＲＡＭにおいてブロックライトを高速化するものであるが、カラムごとにデータを書き込む方法を使用する汎用の同期型ＤＲＡＭのデータ書き込み動作を高速化する点については記載されていない。
【０００９】
また、特許文献２に記載のＤＲＡＭは、読み出し動作の高速化を図るものであるが、ＤＲＡＭの高速化には書き込み動作の高速化も必要であり、書き込み動作の高速化を図る必要がある。
【００１０】
【課題を解決するための手段】
本発明に係る同期型ＤＲＡＭのデータ書込方法は、選択されたカラムごとにデータを書き込む同期型ＤＲＡＭのデータ書込方法であって、第１ラッチステップと、第１書込ステップとを含んでいる。第１ラッチステップでは、第１メモリセルブロックにおいて、選択されたカラムのセンスアンプをデータバスに接続すると同時に、センスアンプをビット線対から切り離し、データバスのデータをセンスアンプにラッチする。第１書込ステップでは、センスアンプをデータバスから切り離し、バースト書き込み中は、前記第１メモリセルブロック中の前記センスアンプと前記ビット線との間に接続された第１トランジスタに閾値電圧降下が発生するような第１電圧範囲で前記第１トランジスタを駆動し、バースト書き込み終了後は、前記第１電圧範囲よりも広くかつ前記第１トランジスタに閾値電圧降下が発生しない第２電圧範囲で前記第１トランジスタを駆動して、センスアンプのデータをビット線対に書き込む。
【００１１】
【作用】
この同期型ＤＲＡＭでは、選択されたカラムごとにデータを書き込む場合に、センスアンプをビット線対から切り離した状態でセンスアンプにデータをラッチし、その後にセンスアンプをビット線に接続してデータを書き込む。この方法は、選択されたカラムごとにデータを書き込む汎用の同期型ＤＲＡＭに適用することができ、ビット線の負荷を切り離した状態でセンスアンプを短時間で確実に反転させ、その後にセンスアンプからビット線対にデータを書き込むため、データの書込を高速かつ確実に行うことができる。
【００１２】
【発明の実施の形態】
（１）第１実施形態
（１−１）構成
図１は、本発明の第１実施形態に係る同期型ＤＲＡＭの構成図である。図２は、図１におけるメモリセルアレイ１８の拡大図である。この同期型ＤＲＡＭは、メモリセルアレイ１８、カラム選択パルス生成回路１０、ライトクロック生成回路１１、データバスイコライズ信号生成回路１２、ライトドライバ＆データバスイコライザ１３、プリデコーダ１４、アドレスドライバ１５、カラムデコーダ１６、ロウデコーダ＆メインワード線ドライバ１７を備えている。
【００１３】
メモリセルアレイ１８は、メモリセルブロック１９、センスアンプ部１１０、センスアンプ＆データバス制御ブロック１１１を有している。メモリセルブロック１９は、５１２本のワード線と、２５６本のビット線対と、ワード線とビット線の交差部に配置されたメモリセルとを含む。メモリセルブロック１９では、カラム選択線Ｙごとに４ビット線対がデータバスと接続するように構成されている。即ち、メモリセルブロック１９ごとに６４本のカラム選択線Ｙが存在する。このようなメモリセルブロック１９がワード線方向に８個積まれている。
【００１４】
カラム選択パルス生成回路１０は、クロック信号ＣＬＫ及び信号ＢＵＲＳＴからカラム選択パルスＹＣＬＫを生成する。ここで、信号ＢＵＲＳＴは、カラムアクセス中に“Ｈ“レベルとなる信号である。ライトクロック生成回路１１は、カラム選択パルスＹＣＬＫ及び信号ＷＲＩＴＥにより信号ＷＤＥを生成する。ここで、信号ＷＲＩＴＥは、ライトアクセス中に”Ｈ“レベルとなる信号である。データバスイコライズ信号生成回路１２は、カラム選択パルスＹＣＬＫによりイコライズ信号ＤＢＥＱを生成する。ライトドライバ＆データバスイコライザ１３は、信号ＷＤＥにより入力データをデータバス上に転送するとともに、次のアクセスに備えてイコライズ信号ＤＢＥＱによりデータバスのイコライズを行う。プリデコーダ１４は、アドレス信号Ａ０〜Ａ８をプリデコードし、プリデコード信号ＰＹを生成する。ここでは、下位３ビット（Ａ０−Ａ２）をメモリセルブロック１９の選択に割り当て、残りの６ビット（Ａ３−Ａ８）をカラム選択線Ｙの選択に割り当てる。バーストアクセス時にはカラム選択線Ｙの選択、すなわちカラムアクセスごとに最下位ビットＡ０は必ず”Ｈ“と”Ｌ“とを繰り返すため、連続するカラムの選択時には、前カラムと次カラムとでは異なるメモリセルブロック１９にアクセスすることになる。アドレスドライバ１５は、プリデコード信号ＰＹをカラム選択パルスＹＣＬＫに同期させてカラムデコーダ１６に出力する。カラムデコーダ１６は、プリデコード信号ＰＹに基づいて、ブロック選択信号ＹＢＳＥＬ［０：７］及びカラム選択信号Ｙ［０：６３］を出力する。ロウデコーダ＆メインワード線ドライバ１７は、アレイ選択信号ＡＳＥＬ［０：３］とバースト信号に基づいて、アレイ選択信号ＸＡＳＥＬ［０：３］を出力する。
【００１５】
図３は、センスアンプ部１１０、センスアンプ＆データバス制御ブロック１１１の回路図である。ここで、ＢＬ，ＢＬｂはビット線、ＳＢＬ，ＳＢＬｂはセンスアンプ３０１の入力ノードである。
【００１６】
センスアンプ部１１０は、隣り合う２つのメモリセルブロック１９にデータの書き込みを行い、アレイ選択信号ＡＳＥＬ［０：３］に基づいて左又は右のいずれかのメモリセルブロック１９にデータを書き込む。センスアンプ部１１０は、センスアンプ３０１、トランスファーゲート３０２，３０３、イコライズ回路３０４、プリチャージ＆イコライズ回路３０５，３０６を有している。センスアンプ３０１は、インバータ２４，２５の出力により駆動され、入力ノードＳＢＬ，ＳＢＬｂの電位差をＶＤＤ又はＧＮＤにラッチする。トランスファーゲート３０２は、Ｐｃｈトランジスタ５５及びＮｃｈトランジスタ２１４と、Ｐｃｈトランジスタ５６及びＮｃｈトランジスタ２１５とにより構成され、センスアンプ３０１と左側メモリセルブロック１９のビット線対ＢＬ，ＢＬｂとを接続又は遮断する。トランスファーゲート３０３は、Ｐｃｈトランジスタ５７及びＮｃｈトランジスタ２２５と、Ｐｃｈトランジスタ５８及びＮｃｈトランジスタ２２６により構成され、センスアンプ３０１と右側メモリセルブロック１９のビット線対ＢＬ，ＢＬｂとを接続又は遮断する。イコライズ回路３０４は、トランジスタ２２４により各ビット線ＢＬ，ＢＬｂを同電位にイコライズする。プリチャージ＆イコライズ回路３０５は、トランジスタ２１１〜２１３により構成されており、左側メモリセルブロック１９の各ビット線ＢＬ，ＢＬｂを中間電位ＶＢＬ（ＶＤＤ／２）にプリチャージ及びイコライズする。プリチャージ＆イコライズ回路３０６は、トランジスタ２２７〜２２９により構成されており、右側メモリセルブロック１９のビット線ＢＬ及びＢＬｂを中間電位ＶＢＬ（ＶＤＤ／２）にプリチャージ及びイコライズする。データバス接続回路３０７は、トランジスタ２２２，２２３により構成されており、センスアンプ３０１とデータバスＤＢ，ＤＢｂとを接続又は遮断する。
【００１７】
センスアンプ＆データバス制御部１１１において、インバータ２４，２５は、ＳＬＮＧｂに基づいて、センスアンプ３０１を駆動するための活性化信号ＳＬＰＧ，ＳＬＮＧを生成する。ここで、Ｖｐｐは、Ｎｃｈトランジスタを駆動する場合にソース−ドレイン間に閾値電圧降下Ｖｔを発生させないようにＶＤＤを昇圧した電圧である。また、Ｖｐｐで駆動されるＮＯＲ回路２２と、トランジスタ２６，２７とが、イコライズ信号ＥＱＬｂ，ＥＱＲｂに基づいて、センスアンプ３０１を中間電位ＶＢＬにプリチャージ及びイコライズする。また、ＮＯＲ回路２２の出力は、イコライズ回路３０４の駆動にも使用される。ＮＯＲ回路５１、インバータ５２は、イコライズ信号ＥＱＬｂ及びブロック選択信号ＹＢＳＥＬに基づき、内部電圧ＶＤＤでトランスファーゲート３０２を駆動する。同様に、ＮＯＲ回路５３、インバータ５４は、イコライズ信号ＥＱＲｂ及びブロック選択信号ＹＢＳＥＬに基づいて、内部電圧ＶＤＤでトランスファーゲート３０３を駆動する。
ここで、例えば、左側メモリセルブロック１９のビット線ＢＬにはＰｃｈトランジスタ５５及びＮｃｈトランジスタ２１４が接続されているが、このように互いに逆極性で駆動されるトランジスタ５５，２１４を並列に接続することにより、Ｖｐｐよりも低い内部電圧ＶＤＤで駆動した場合にもデータの伝達を確実に行うことができる。即ち、ビット線ＢＬが“Ｈ”である場合に、Ｎｃｈトランジスタ２１４のみであると、Ｎｃｈトランジスタ２１４のソース−ドレイン間に閾値電圧降下Ｖｔが発生するが、本実施形態のようにＰｃｈトランジスタ５５も接続すると、Ｐｃｈトランジスタのソース−ドレイン間に閾値電圧降下Ｖｔが発生しないので、センスアンプ３０１とビット線ＢＬとを閾値電圧降下Ｖｔなしに接続できる。ビット線ＢＬが“Ｌ”である場合には、Ｐｃｈトランジスタ５５のソース−ドレイン間に閾値電圧降下Ｖｔが発生するが、Ｎｃｈトランジスタ２１４のソース−ドレイン間に閾値電圧降下Ｖｔが発生しないので、センスアンプ３０１とビット線ＢＬとを閾値電圧降下Ｖｔなしに接続できる。
【００１８】
インバータ２１，２３は、それぞれ、Ｖｐｐで駆動され、イコライズ信号ＥＱＬｂ，ＥＱＲｂに基づいて、プリチャージ＆イコライズ回路３０５，３０６を駆動する。トランジスタ２８，２９，２１０は、イコライズ信号ＤＢＥＱＤにより駆動され、データバスＤＢ，ＤＢｂをイコライズする。
【００１９】
（１−２）ライトサイクル時の動作
図４は、メモリセルに蓄積されていたデータに対して逆論理のデータを書き込む際のビット線レベルが変化する様子を示すタイミングチャートである。同図中、ＳＢＬ，ＳＢＬｂはセンスアンプ３０１の入力ノード、ＢＬＲ，ＢＬｂＲはビット線対の遠端部のノード、即ち、メモリセルの接続部のノードとする。
【００２０】
アレイ選択信号ＸＡＳＥＬ［０：３］によりメモリセルアレイが選択された後、ＣＬＫ及び信号ＢＵＲＳＴにより生成されるカラム選択パルスＹＣＬＫに同期して、メモリセルブロックＹＢＳＥＬ［ｋ］及びカラム選択線Ｙ［ｉ］が“Ｈ”になると、トランジスタ２２２，２２３がＯＮしてデータバスＤＢ，ＤＢｂがセンスアンプ３０１に接続される。これと同時に、ゲート信号ＴＧＲ及びＴＧＬが“Ｌ”となってトランスファーゲート３０２，３０３によりセンスアンプ３０１がビット線対ＢＬ［ｉ］，ＢＬｂ［ｉ］から切り離される。即ち、センスアンプ３０１がビット線対ＢＬ［ｉ］，ＢＬｂ［ｉ］から切り離された状態で、データバスＤＢ，ＤＢｂからセンスアンプ３０１の入力ノードＳＢＬ，ＳＢＬｂにデータが伝達される。これにより、入力ノードＳＢＬは“Ｈ”から“Ｌ”に、入力ノードＳＢＬｂは“Ｌ”から“Ｈ”に急峻にレベルが変化し、センスアンプ３０１によりラッチされる。
【００２１】
ＹＢＳＥＬ［ｋ］及びＹ［ｉ］が“Ｈ”から“Ｌ”に変化すると、センスアンプ３０１がデータバスＤＢ，ＤＢｂから切り離され、ＴＧＲが“Ｌ”から“Ｈ”に変化し、トランスファーゲート３０３によりセンスアンプ３０１がビット線対ＢＬ［ｉ］，ＢＬｂ［ｉ］と接続される。これにより、センスアンプ３０１のデータがビット線対ＢＬ［ｉ］，ＢＬｂ［ｉ］に伝達され、ＢＬＲ［ｉ］及びＢＬｂＲ［ｉ］は緩やかに変化して反転する。
【００２２】
ＹＢＳＥＬ［ｌ］及びＹ［ｊ］が“Ｈ”に反転すると、センスアンプ３０１からビット線対ＢＬＲ［ｉ］及びＢＬｂＲ［ｉ］にデータが書き込まれるのと並行して、ＹＢＳＥＬ［ｌ］で選択されるメモリセルブロック１９のＹ［ｊ］で選択されるカラムにおいて、前記同様にセンスアンプ３０１へのデータのラッチが開始される。この際、メモリセルブロック１９のアドレスが下位アドレスＡ０−Ａ２で選択されているため、Ｙ［ｉ］とＹ［ｊ］では異なるメモリセルブロックＹＢＳＥＬ［ｋ］及びＹＢＳＥＬ［ｌ］が選択される。これにより、ブロックＹＢＳＥＬ［ｋ］及びカラムＹ［ｉ］におけるビット線対ＢＬＲ［ｉ］及びＢＬｂＲ［ｉ］への書き込み中にオーバラップして、メモリセルブロックＹＢＳＥＬ［ｌ］及びカラムＹ［ｊ］におけるセンスアンプ３０１へのデータのラッチを行うことができる。
【００２３】
（１−３）まとめ
本実施形態によれば、ライトアクセス時において、センスアンプ３０１をビット線対ＢＬ，ＢＬｂから一端切り離した状態で、センスアンプ３０１からデータバスＤＢ，ＤＢｂにデータを伝達することにより、センスアンプ３０１に高速にデータをラッチできる。また、その後、センスアンプ３０１をデータバスＤＢ，ＤＢｂから切り離してから、センスアンプ３０１をビット線対ＢＬ，ＢＬｂに接続してセンスアンプ３０１からメモリセルにデータを書き込む際に、次に選択されるカラムが別のブロックに属するため、ビット線同士の干渉を防止しつつ、次に選択されるカラムにおいてセンスアンプ３０１へのデータのラッチをオーバラップして開始することができる。この結果、データの書き込みを高速かつ確実に行うことができる。
【００２４】
また、トランスファーゲート３０２，３０３を互いに並列に接続されるＰｃｈ及びＮｃｈのトランジスタで構成し、Ｖｐｐよりも低い電圧ＶＤＤで駆動するため、センスアンプ３０１とビット線対ＢＬ，ＢＬｂとの接続及び遮断を高速に行うことができる。このとき、トランスファーゲート３０２，３０３を互いに並列に接続されるＰｃｈ及びＮｃｈのトランジスタで構成するため、入力ノードＳＢＬ，ＳＢＬｂのデータが“Ｈ”であっても“Ｌ”であっても、閾値電圧降下Ｖｔの電圧降下を生じることなく、入力ノードＳＢＬ，ＳＢＬｂからビット線ＢＬ，ＢＬｂにデータを伝達することができる。
【００２５】
（２）第２実施形態
（２−１）構成
図５は、本発明の第２実施形態に係る同期型ＤＲＡＭの構成図である。
【００２６】
第１実施形態に係る同期型ＤＲＡＭと同様の構成には同一符号を付して説明を省略する。本実施形態に係る同期型ＤＲＡＭでは、ロウアドレス選択時に選ばれるアレイ選択信号ＡＳＥＬ［０：３］と信号ＢＵＲＳＴとを用い、カラムアクセス時にどのメモリセルアレイが選択されているかを示すＸＡＳＥＬがロウデコーダ＆メインワード線ドライバ１７より出力され、センスアンプ＆データバス制御ブロック１１１に入力される。また、ブロック選択信号ＹＢＳＥＬｂ［０：７］は第１実施形態の場合とは逆の論理である。
【００２７】
図６は、センスアンプ部１１０、センスアンプ及びデータバス制御ブロック１１１の回路図である。
【００２８】
本実施形態では、トランスファーゲート３０７は、Ｎｃｈのトランジスタ２１４，２１５により構成され、トランジスタ８１，８２で構成されるインバータ８１１の出力により駆動される。インバータ８１１は、イコライズ信号ＥＱＬｂとブロック選択信号ＹＢＳＥＬｂとが入力されるＮＡＮＤ８３の出力により駆動され、ＧＮＤレベル又は電源レベルを出力する。電源レベルは、トランジスタ８４，８５又はトランジスタ８６により、Ｖｐｐ又は内部電圧ＶＤＤが選択される。具体的には、インバータ８１２の電源レベルは、ＸＡＳＥＬに基づいて以下のように選択される。即ち、ＸＡＳＥＬが“Ｌ”のとき、トランジスタ８４及びタ８５が導通し、インバータ８１２の電源レベルはＶｐｐとなる。一方、ＸＡＳＥＬが“Ｈ”のとき、トランジスタ８６が導通し、インバータ８１２の電源レベルは内部電圧ＶＤＤとなる。トランスファーゲート３０８も、トランスファーゲート３０７と同様に構成されており、電源レベルＶｐｐ又はＶＤＤにより駆動される。ここで、Ｖｐｐは、Ｎｃｈトランジスタ２１４，２１５，２２５，２２６を駆動する場合にソース−ドレイン間に閾値電圧降下Ｖｔを発生させないような電圧であり、ＶＤＤは、Ｖｐｐよりも低く、Ｎｃｈトランジスタ２１４，２１５，２２５，２２６を駆動する場合にソース−ドレイン間に閾値電圧降下Ｖｔを発生させる電圧である。
【００２９】
（２−２）ライトアクセス時の動作
図７は、メモリセルに蓄積されていたデータに対して逆論理のデータを書き込んだ際のビット線レベルが変化する様子を示すタイミングチャートである。
【００３０】
カラムアクセスが始まりカラムアクセス中を示す信号ＢＵＲＳＴが“Ｈ”となると、ロウアクセス時に選択されていたメモリセルアレイに対してＸＡＳＥＬが“Ｌ”から“Ｈ”に変化する。ＸＡＳＥＬが“Ｌ”の時間帯ではインバータ８１２の電源レベルはＶｐｐであり、ＸＡＳＥＬが“Ｈ“レベルになるとインバータ８１２の電源レベルはＶＤＤになる。このとき、ＴＧＲは、ＧＮＤ−Ｖｐｐの信号振幅からＧＮＤ−ＶＤＤの信号振幅になる。ブロック選択線ＹＢＳＥＬｂ［ｋ］が”Ｈ“から”Ｌ“に変化すると、カラム選択線Ｙ［ｉ］が”Ｈ“となってセンスアンプ３０１とデータバスＤＢ，ＤＢｂとが接続されると同時に、ＴＧＲが”Ｌ“となってトランスファーゲート３０７，３０８によりセンスアンプ３０１とビット線対ＢＬ，ＢＬｂとが切り離される。その後、カラム選択線Ｙ［ｉ］が”Ｌ“となってデータバス接続回路３０６によりセンスアンプ３０１がデータバスＤＢ，ＤＢｂと切り離され、さらに、ＴＧＲが”Ｈ“（ＶＤＤ）となると、トランスファーゲート３０７，３０８によりセンスアンプ３０１とビット線対ＢＬ，ＢＬｂとが接続される。そして、センスアンプ３０１にラッチされたデータがビット線対ＢＬ，ＢＬｂを介してメモリセルに書き込まれる。
【００３１】
ここでは、トランジスタ２２６がＶＤＤ（＜Ｖｐｐ）で駆動されるため、センスアンプ３０１にラッチされたデータのレベルが閾値電圧降下Ｖｔだけ降下して伝達されることになり、ビット線ＢＬｂがＶＤＤ−Ｖｔまでしかチャージされない。その後、カラムアクセスが終了すると信号ＢＵＲＳＴが“Ｌ”となるため、ＸＡＳＥＬが“Ｌ”となり、インバータ８１２の電源レベルがＶｐｐに戻る。これにより、トランジスタ２２６がＶｐｐで駆動されることになり、ビット線ＢＬｂがＶＤＤまでチャージされる。
【００３２】
ＹＢＳＥＬ［ｌ］及びＹ［ｊ］が“Ｈ”に反転すると、第１実施形態の場合と同様に、センスアンプ３０１からビット線対ＢＬＲ［ｉ］及びＢＬｂＲ［ｉ］にデータが書き込まれるのと並行して、ＹＢＳＥＬ［ｌ］で選択されるメモリセルブロック１９のＹ［ｊ］で選択されるカラムにおいて、センスアンプ３０１へのデータのラッチが開始される。この際、メモリセルブロック１９のアドレスが下位アドレスＡ０−Ａ２で選択されているため、Ｙ［ｉ］とＹ［ｊ］では異なるメモリセルブロックＹＢＳＥＬ［ｋ］及びＹＢＳＥＬ［ｌ］が選択される。これにより、ブロックＹＢＳＥＬ［ｋ］及びカラムＹ［ｉ］におけるビット線対ＢＬＲ［ｉ］及びＢＬｂＲ［ｉ］への書き込み中にオーバラップして、メモリセルブロックＹＢＳＥＬ［ｌ］及びカラムＹ［ｊ］におけるセンスアンプ３０１へのデータのラッチを行うことができる。
（２−３）まとめ
本実施形態でも第１実施形態と同様に、センスアンプ３０１からビット線対ＢＬ及びＢＬｂを切り離した状態でデータをラッチするため、センスアンプ３０１に高速にデータをラッチできる。また、カラム選択線Ｙ［ｉ］とＹ［ｊ］とは別のメモリセルブロック１９属するため、ビット線同士の干渉を防止しつつ、カラム選択線Ｙ［ｉ］におけるセンスアンプ３０１からビット線ＢＬｂへのデータを書き込みと、次のカラム選択線Ｙ［ｊ］におけるセンスアンプ３０１へのデータのラッチとをオーバラップして行うことができる。
【００３３】
本実施形態に係る同期型ＤＲＡＭでは、カラムアクセス中（信号ＢＵＲＳＴ“Ｈ”の期間）にはトランスファーゲート３０７，３０８をＶｐｐよりも低いＶＤＤにより高速に駆動し、ビット線の“Ｈ”レベルを閾値電圧降下Ｖｔだけ電圧降下したＶＤＤ−Ｖｔまでチャージしておき、カラムアクセス終了後にビット線のレベルをＶＤＤまで補償するようにしたので、第１実施形態のようにトランスファーゲート３０８をＶＤＤで駆動するために、Ｎｃｈ及びＰｃｈのトランジスタで構成する必要がない。この結果、トランスファーゲート３０８を１個のトランジスタで構成することができ、チップ面積の増大を招くことなく、第１実施形態と同様にデータの書き込みを高速かつ正確に行うことができる。
【００３４】
【発明の効果】
本発明によれば、同期型ＤＲＡＭにおいて、センスアンプをビット線対から一端切り離した状態でセンスアンプにデータをラッチし、その後、センスアンプからビット線対にデータを書き込むようにするとともに、ビット線対へのデータの書き込み中にオーバラップして、別のメモリセルブロックのカラムのセンスアンプにデータをラッチするので、データの書き込みを高速かつ正確に行うことができる。
【図面の簡単な説明】
【図１】第１実施形態に係る同期型ＤＲＡＭの構成図。
【図２】メモリセルアレイの拡大図。
【図３】第１実施形態に係るセンスアンプ部１１０、センスアンプ＆データバス制御ブロック１１１の回路図。
【図４】第１実施形態において、メモリセルに蓄積されていたデータに対して逆論理のデータを書き込む際のビット線レベルが変化する様子を示すタイミングチャート。
【図５】第２実施形態に係る第２実施形態に係る同期型ＤＲＡＭの構成図。
【図６】第２実施形態に係るセンスアンプ部１１０、センスアンプ及びデータバス制御ブロック１１１の回路図。
【図７】メモリセルに蓄積されていたデータに対して逆論理のデータを書き込んだ際のビット線レベルが変化する様子を示すタイミングチャート。
【符号の説明】
１０ カラム選択パルス生成回路
１１ ライトクロック生成回路
１２ データバスイコライズ信号生成回路
１３ ライトドライバ＆データバスイコライザ
１４ プリデコーダ
１５ アドレスドライバ
１６ カラムデコーダ
１７ ロウデコーダ＆メインワード線ドライバ
１８ メモリセルアレイ
１９ メモリセルブロック
１１０ センスランプ部
１１１ センスアンプ＆データバス制御部
【発明の属する技術分野】
本発明は、同期型ＤＲＡＭのデータ書込方法、特に、選択されたカラムごとにデータを書き込む同期型ＤＲＡＭのデータ書込方法に関する。
【０００２】
【従来の技術】
同期型ＤＲＡＭでは、大容量化及び高速化が求められている。しかし、大容量化すると、配線負荷が大きくなるので高速化の点では不利になるという問題がある。この問題を解決するために、メモリセルブロックをより細かく分割してビット線の負荷を軽減することが考えられるが、チップ面積の増大を招く。また、データバス及びリードアンプを２対用意して１対づつ交互に動作させることにより、外部クロック周波数に対してオペレーション周波数を半分に減らし、ビット線への書き込み時間を長くする方法も考えられる。この場合もチップ面積が増大し、さらに、制御回路が複雑化してしまうという問題もある。
【０００３】
従来、ＤＲＡＭの高速動作を図ったＤＲＡＭとして、以下の特許文献に記載されたものがある。
【０００４】
特許文献１には、ブロックライト機能を有する画像データ用の同期型ＤＲＡＭが記載されている。この同期型ＤＲＡＭでは、同時書き込み対象の複数のビット線をセンスアンプから切り離して、書き込み対象ビット線対におけるセンスアンプにデータを書き込み、その後、書き込み対象のビット線対におけるセンスアンプからメモリセルにデータを書き込むことにより、ブロックライトの高速化を図っている。
【０００５】
特許文献２には、ビット線対における微小電位差がセンスアンプに到達した時点で、ビット線対を切り離してセンスアンプにより増幅を行うことにより、データの読み出しを高速化するＤＲＡＭが記載されている。
【０００６】
【特許文献１】
特開平８−８７８７９号公報（第３−５頁、第１−２図）
【０００７】
【特許文献２】
特開平１２−１４９５６２号公報（第４−５頁、第１−２図）
【０００８】
【発明が解決しようとする課題】
特許文献１に記載の同期型ＤＲＡＭは、画像データ用の同期型ＤＲＡＭにおいてブロックライトを高速化するものであるが、カラムごとにデータを書き込む方法を使用する汎用の同期型ＤＲＡＭのデータ書き込み動作を高速化する点については記載されていない。
【０００９】
また、特許文献２に記載のＤＲＡＭは、読み出し動作の高速化を図るものであるが、ＤＲＡＭの高速化には書き込み動作の高速化も必要であり、書き込み動作の高速化を図る必要がある。
【００１０】
【課題を解決するための手段】
本発明に係る同期型ＤＲＡＭのデータ書込方法は、選択されたカラムごとにデータを書き込む同期型ＤＲＡＭのデータ書込方法であって、第１ラッチステップと、第１書込ステップとを含んでいる。第１ラッチステップでは、第１メモリセルブロックにおいて、選択されたカラムのセンスアンプをデータバスに接続すると同時に、センスアンプをビット線対から切り離し、データバスのデータをセンスアンプにラッチする。第１書込ステップでは、センスアンプをデータバスから切り離し、バースト書き込み中は、前記第１メモリセルブロック中の前記センスアンプと前記ビット線との間に接続された第１トランジスタに閾値電圧降下が発生するような第１電圧範囲で前記第１トランジスタを駆動し、バースト書き込み終了後は、前記第１電圧範囲よりも広くかつ前記第１トランジスタに閾値電圧降下が発生しない第２電圧範囲で前記第１トランジスタを駆動して、センスアンプのデータをビット線対に書き込む。
【００１１】
【作用】
この同期型ＤＲＡＭでは、選択されたカラムごとにデータを書き込む場合に、センスアンプをビット線対から切り離した状態でセンスアンプにデータをラッチし、その後にセンスアンプをビット線に接続してデータを書き込む。この方法は、選択されたカラムごとにデータを書き込む汎用の同期型ＤＲＡＭに適用することができ、ビット線の負荷を切り離した状態でセンスアンプを短時間で確実に反転させ、その後にセンスアンプからビット線対にデータを書き込むため、データの書込を高速かつ確実に行うことができる。
【００１２】
【発明の実施の形態】
（１）第１実施形態
（１−１）構成
図１は、本発明の第１実施形態に係る同期型ＤＲＡＭの構成図である。図２は、図１におけるメモリセルアレイ１８の拡大図である。この同期型ＤＲＡＭは、メモリセルアレイ１８、カラム選択パルス生成回路１０、ライトクロック生成回路１１、データバスイコライズ信号生成回路１２、ライトドライバ＆データバスイコライザ１３、プリデコーダ１４、アドレスドライバ１５、カラムデコーダ１６、ロウデコーダ＆メインワード線ドライバ１７を備えている。
【００１３】
メモリセルアレイ１８は、メモリセルブロック１９、センスアンプ部１１０、センスアンプ＆データバス制御ブロック１１１を有している。メモリセルブロック１９は、５１２本のワード線と、２５６本のビット線対と、ワード線とビット線の交差部に配置されたメモリセルとを含む。メモリセルブロック１９では、カラム選択線Ｙごとに４ビット線対がデータバスと接続するように構成されている。即ち、メモリセルブロック１９ごとに６４本のカラム選択線Ｙが存在する。このようなメモリセルブロック１９がワード線方向に８個積まれている。
【００１４】
カラム選択パルス生成回路１０は、クロック信号ＣＬＫ及び信号ＢＵＲＳＴからカラム選択パルスＹＣＬＫを生成する。ここで、信号ＢＵＲＳＴは、カラムアクセス中に“Ｈ“レベルとなる信号である。ライトクロック生成回路１１は、カラム選択パルスＹＣＬＫ及び信号ＷＲＩＴＥにより信号ＷＤＥを生成する。ここで、信号ＷＲＩＴＥは、ライトアクセス中に”Ｈ“レベルとなる信号である。データバスイコライズ信号生成回路１２は、カラム選択パルスＹＣＬＫによりイコライズ信号ＤＢＥＱを生成する。ライトドライバ＆データバスイコライザ１３は、信号ＷＤＥにより入力データをデータバス上に転送するとともに、次のアクセスに備えてイコライズ信号ＤＢＥＱによりデータバスのイコライズを行う。プリデコーダ１４は、アドレス信号Ａ０〜Ａ８をプリデコードし、プリデコード信号ＰＹを生成する。ここでは、下位３ビット（Ａ０−Ａ２）をメモリセルブロック１９の選択に割り当て、残りの６ビット（Ａ３−Ａ８）をカラム選択線Ｙの選択に割り当てる。バーストアクセス時にはカラム選択線Ｙの選択、すなわちカラムアクセスごとに最下位ビットＡ０は必ず”Ｈ“と”Ｌ“とを繰り返すため、連続するカラムの選択時には、前カラムと次カラムとでは異なるメモリセルブロック１９にアクセスすることになる。アドレスドライバ１５は、プリデコード信号ＰＹをカラム選択パルスＹＣＬＫに同期させてカラムデコーダ１６に出力する。カラムデコーダ１６は、プリデコード信号ＰＹに基づいて、ブロック選択信号ＹＢＳＥＬ［０：７］及びカラム選択信号Ｙ［０：６３］を出力する。ロウデコーダ＆メインワード線ドライバ１７は、アレイ選択信号ＡＳＥＬ［０：３］とバースト信号に基づいて、アレイ選択信号ＸＡＳＥＬ［０：３］を出力する。
【００１５】
図３は、センスアンプ部１１０、センスアンプ＆データバス制御ブロック１１１の回路図である。ここで、ＢＬ，ＢＬｂはビット線、ＳＢＬ，ＳＢＬｂはセンスアンプ３０１の入力ノードである。
【００１６】
センスアンプ部１１０は、隣り合う２つのメモリセルブロック１９にデータの書き込みを行い、アレイ選択信号ＡＳＥＬ［０：３］に基づいて左又は右のいずれかのメモリセルブロック１９にデータを書き込む。センスアンプ部１１０は、センスアンプ３０１、トランスファーゲート３０２，３０３、イコライズ回路３０４、プリチャージ＆イコライズ回路３０５，３０６を有している。センスアンプ３０１は、インバータ２４，２５の出力により駆動され、入力ノードＳＢＬ，ＳＢＬｂの電位差をＶＤＤ又はＧＮＤにラッチする。トランスファーゲート３０２は、Ｐｃｈトランジスタ５５及びＮｃｈトランジスタ２１４と、Ｐｃｈトランジスタ５６及びＮｃｈトランジスタ２１５とにより構成され、センスアンプ３０１と左側メモリセルブロック１９のビット線対ＢＬ，ＢＬｂとを接続又は遮断する。トランスファーゲート３０３は、Ｐｃｈトランジスタ５７及びＮｃｈトランジスタ２２５と、Ｐｃｈトランジスタ５８及びＮｃｈトランジスタ２２６により構成され、センスアンプ３０１と右側メモリセルブロック１９のビット線対ＢＬ，ＢＬｂとを接続又は遮断する。イコライズ回路３０４は、トランジスタ２２４により各ビット線ＢＬ，ＢＬｂを同電位にイコライズする。プリチャージ＆イコライズ回路３０５は、トランジスタ２１１〜２１３により構成されており、左側メモリセルブロック１９の各ビット線ＢＬ，ＢＬｂを中間電位ＶＢＬ（ＶＤＤ／２）にプリチャージ及びイコライズする。プリチャージ＆イコライズ回路３０６は、トランジスタ２２７〜２２９により構成されており、右側メモリセルブロック１９のビット線ＢＬ及びＢＬｂを中間電位ＶＢＬ（ＶＤＤ／２）にプリチャージ及びイコライズする。データバス接続回路３０７は、トランジスタ２２２，２２３により構成されており、センスアンプ３０１とデータバスＤＢ，ＤＢｂとを接続又は遮断する。
【００１７】
センスアンプ＆データバス制御部１１１において、インバータ２４，２５は、ＳＬＮＧｂに基づいて、センスアンプ３０１を駆動するための活性化信号ＳＬＰＧ，ＳＬＮＧを生成する。ここで、Ｖｐｐは、Ｎｃｈトランジスタを駆動する場合にソース−ドレイン間に閾値電圧降下Ｖｔを発生させないようにＶＤＤを昇圧した電圧である。また、Ｖｐｐで駆動されるＮＯＲ回路２２と、トランジスタ２６，２７とが、イコライズ信号ＥＱＬｂ，ＥＱＲｂに基づいて、センスアンプ３０１を中間電位ＶＢＬにプリチャージ及びイコライズする。また、ＮＯＲ回路２２の出力は、イコライズ回路３０４の駆動にも使用される。ＮＯＲ回路５１、インバータ５２は、イコライズ信号ＥＱＬｂ及びブロック選択信号ＹＢＳＥＬに基づき、内部電圧ＶＤＤでトランスファーゲート３０２を駆動する。同様に、ＮＯＲ回路５３、インバータ５４は、イコライズ信号ＥＱＲｂ及びブロック選択信号ＹＢＳＥＬに基づいて、内部電圧ＶＤＤでトランスファーゲート３０３を駆動する。
ここで、例えば、左側メモリセルブロック１９のビット線ＢＬにはＰｃｈトランジスタ５５及びＮｃｈトランジスタ２１４が接続されているが、このように互いに逆極性で駆動されるトランジスタ５５，２１４を並列に接続することにより、Ｖｐｐよりも低い内部電圧ＶＤＤで駆動した場合にもデータの伝達を確実に行うことができる。即ち、ビット線ＢＬが“Ｈ”である場合に、Ｎｃｈトランジスタ２１４のみであると、Ｎｃｈトランジスタ２１４のソース−ドレイン間に閾値電圧降下Ｖｔが発生するが、本実施形態のようにＰｃｈトランジスタ５５も接続すると、Ｐｃｈトランジスタのソース−ドレイン間に閾値電圧降下Ｖｔが発生しないので、センスアンプ３０１とビット線ＢＬとを閾値電圧降下Ｖｔなしに接続できる。ビット線ＢＬが“Ｌ”である場合には、Ｐｃｈトランジスタ５５のソース−ドレイン間に閾値電圧降下Ｖｔが発生するが、Ｎｃｈトランジスタ２１４のソース−ドレイン間に閾値電圧降下Ｖｔが発生しないので、センスアンプ３０１とビット線ＢＬとを閾値電圧降下Ｖｔなしに接続できる。
【００１８】
インバータ２１，２３は、それぞれ、Ｖｐｐで駆動され、イコライズ信号ＥＱＬｂ，ＥＱＲｂに基づいて、プリチャージ＆イコライズ回路３０５，３０６を駆動する。トランジスタ２８，２９，２１０は、イコライズ信号ＤＢＥＱＤにより駆動され、データバスＤＢ，ＤＢｂをイコライズする。
【００１９】
（１−２）ライトサイクル時の動作
図４は、メモリセルに蓄積されていたデータに対して逆論理のデータを書き込む際のビット線レベルが変化する様子を示すタイミングチャートである。同図中、ＳＢＬ，ＳＢＬｂはセンスアンプ３０１の入力ノード、ＢＬＲ，ＢＬｂＲはビット線対の遠端部のノード、即ち、メモリセルの接続部のノードとする。
【００２０】
アレイ選択信号ＸＡＳＥＬ［０：３］によりメモリセルアレイが選択された後、ＣＬＫ及び信号ＢＵＲＳＴにより生成されるカラム選択パルスＹＣＬＫに同期して、メモリセルブロックＹＢＳＥＬ［ｋ］及びカラム選択線Ｙ［ｉ］が“Ｈ”になると、トランジスタ２２２，２２３がＯＮしてデータバスＤＢ，ＤＢｂがセンスアンプ３０１に接続される。これと同時に、ゲート信号ＴＧＲ及びＴＧＬが“Ｌ”となってトランスファーゲート３０２，３０３によりセンスアンプ３０１がビット線対ＢＬ［ｉ］，ＢＬｂ［ｉ］から切り離される。即ち、センスアンプ３０１がビット線対ＢＬ［ｉ］，ＢＬｂ［ｉ］から切り離された状態で、データバスＤＢ，ＤＢｂからセンスアンプ３０１の入力ノードＳＢＬ，ＳＢＬｂにデータが伝達される。これにより、入力ノードＳＢＬは“Ｈ”から“Ｌ”に、入力ノードＳＢＬｂは“Ｌ”から“Ｈ”に急峻にレベルが変化し、センスアンプ３０１によりラッチされる。
【００２１】
ＹＢＳＥＬ［ｋ］及びＹ［ｉ］が“Ｈ”から“Ｌ”に変化すると、センスアンプ３０１がデータバスＤＢ，ＤＢｂから切り離され、ＴＧＲが“Ｌ”から“Ｈ”に変化し、トランスファーゲート３０３によりセンスアンプ３０１がビット線対ＢＬ［ｉ］，ＢＬｂ［ｉ］と接続される。これにより、センスアンプ３０１のデータがビット線対ＢＬ［ｉ］，ＢＬｂ［ｉ］に伝達され、ＢＬＲ［ｉ］及びＢＬｂＲ［ｉ］は緩やかに変化して反転する。
【００２２】
ＹＢＳＥＬ［ｌ］及びＹ［ｊ］が“Ｈ”に反転すると、センスアンプ３０１からビット線対ＢＬＲ［ｉ］及びＢＬｂＲ［ｉ］にデータが書き込まれるのと並行して、ＹＢＳＥＬ［ｌ］で選択されるメモリセルブロック１９のＹ［ｊ］で選択されるカラムにおいて、前記同様にセンスアンプ３０１へのデータのラッチが開始される。この際、メモリセルブロック１９のアドレスが下位アドレスＡ０−Ａ２で選択されているため、Ｙ［ｉ］とＹ［ｊ］では異なるメモリセルブロックＹＢＳＥＬ［ｋ］及びＹＢＳＥＬ［ｌ］が選択される。これにより、ブロックＹＢＳＥＬ［ｋ］及びカラムＹ［ｉ］におけるビット線対ＢＬＲ［ｉ］及びＢＬｂＲ［ｉ］への書き込み中にオーバラップして、メモリセルブロックＹＢＳＥＬ［ｌ］及びカラムＹ［ｊ］におけるセンスアンプ３０１へのデータのラッチを行うことができる。
【００２３】
（１−３）まとめ
本実施形態によれば、ライトアクセス時において、センスアンプ３０１をビット線対ＢＬ，ＢＬｂから一端切り離した状態で、センスアンプ３０１からデータバスＤＢ，ＤＢｂにデータを伝達することにより、センスアンプ３０１に高速にデータをラッチできる。また、その後、センスアンプ３０１をデータバスＤＢ，ＤＢｂから切り離してから、センスアンプ３０１をビット線対ＢＬ，ＢＬｂに接続してセンスアンプ３０１からメモリセルにデータを書き込む際に、次に選択されるカラムが別のブロックに属するため、ビット線同士の干渉を防止しつつ、次に選択されるカラムにおいてセンスアンプ３０１へのデータのラッチをオーバラップして開始することができる。この結果、データの書き込みを高速かつ確実に行うことができる。
【００２４】
また、トランスファーゲート３０２，３０３を互いに並列に接続されるＰｃｈ及びＮｃｈのトランジスタで構成し、Ｖｐｐよりも低い電圧ＶＤＤで駆動するため、センスアンプ３０１とビット線対ＢＬ，ＢＬｂとの接続及び遮断を高速に行うことができる。このとき、トランスファーゲート３０２，３０３を互いに並列に接続されるＰｃｈ及びＮｃｈのトランジスタで構成するため、入力ノードＳＢＬ，ＳＢＬｂのデータが“Ｈ”であっても“Ｌ”であっても、閾値電圧降下Ｖｔの電圧降下を生じることなく、入力ノードＳＢＬ，ＳＢＬｂからビット線ＢＬ，ＢＬｂにデータを伝達することができる。
【００２５】
（２）第２実施形態
（２−１）構成
図５は、本発明の第２実施形態に係る同期型ＤＲＡＭの構成図である。
【００２６】
第１実施形態に係る同期型ＤＲＡＭと同様の構成には同一符号を付して説明を省略する。本実施形態に係る同期型ＤＲＡＭでは、ロウアドレス選択時に選ばれるアレイ選択信号ＡＳＥＬ［０：３］と信号ＢＵＲＳＴとを用い、カラムアクセス時にどのメモリセルアレイが選択されているかを示すＸＡＳＥＬがロウデコーダ＆メインワード線ドライバ１７より出力され、センスアンプ＆データバス制御ブロック１１１に入力される。また、ブロック選択信号ＹＢＳＥＬｂ［０：７］は第１実施形態の場合とは逆の論理である。
【００２７】
図６は、センスアンプ部１１０、センスアンプ及びデータバス制御ブロック１１１の回路図である。
【００２８】
本実施形態では、トランスファーゲート３０７は、Ｎｃｈのトランジスタ２１４，２１５により構成され、トランジスタ８１，８２で構成されるインバータ８１１の出力により駆動される。インバータ８１１は、イコライズ信号ＥＱＬｂとブロック選択信号ＹＢＳＥＬｂとが入力されるＮＡＮＤ８３の出力により駆動され、ＧＮＤレベル又は電源レベルを出力する。電源レベルは、トランジスタ８４，８５又はトランジスタ８６により、Ｖｐｐ又は内部電圧ＶＤＤが選択される。具体的には、インバータ８１２の電源レベルは、ＸＡＳＥＬに基づいて以下のように選択される。即ち、ＸＡＳＥＬが“Ｌ”のとき、トランジスタ８４及びタ８５が導通し、インバータ８１２の電源レベルはＶｐｐとなる。一方、ＸＡＳＥＬが“Ｈ”のとき、トランジスタ８６が導通し、インバータ８１２の電源レベルは内部電圧ＶＤＤとなる。トランスファーゲート３０８も、トランスファーゲート３０７と同様に構成されており、電源レベルＶｐｐ又はＶＤＤにより駆動される。ここで、Ｖｐｐは、Ｎｃｈトランジスタ２１４，２１５，２２５，２２６を駆動する場合にソース−ドレイン間に閾値電圧降下Ｖｔを発生させないような電圧であり、ＶＤＤは、Ｖｐｐよりも低く、Ｎｃｈトランジスタ２１４，２１５，２２５，２２６を駆動する場合にソース−ドレイン間に閾値電圧降下Ｖｔを発生させる電圧である。
【００２９】
（２−２）ライトアクセス時の動作
図７は、メモリセルに蓄積されていたデータに対して逆論理のデータを書き込んだ際のビット線レベルが変化する様子を示すタイミングチャートである。
【００３０】
カラムアクセスが始まりカラムアクセス中を示す信号ＢＵＲＳＴが“Ｈ”となると、ロウアクセス時に選択されていたメモリセルアレイに対してＸＡＳＥＬが“Ｌ”から“Ｈ”に変化する。ＸＡＳＥＬが“Ｌ”の時間帯ではインバータ８１２の電源レベルはＶｐｐであり、ＸＡＳＥＬが“Ｈ“レベルになるとインバータ８１２の電源レベルはＶＤＤになる。このとき、ＴＧＲは、ＧＮＤ−Ｖｐｐの信号振幅からＧＮＤ−ＶＤＤの信号振幅になる。ブロック選択線ＹＢＳＥＬｂ［ｋ］が”Ｈ“から”Ｌ“に変化すると、カラム選択線Ｙ［ｉ］が”Ｈ“となってセンスアンプ３０１とデータバスＤＢ，ＤＢｂとが接続されると同時に、ＴＧＲが”Ｌ“となってトランスファーゲート３０７，３０８によりセンスアンプ３０１とビット線対ＢＬ，ＢＬｂとが切り離される。その後、カラム選択線Ｙ［ｉ］が”Ｌ“となってデータバス接続回路３０６によりセンスアンプ３０１がデータバスＤＢ，ＤＢｂと切り離され、さらに、ＴＧＲが”Ｈ“（ＶＤＤ）となると、トランスファーゲート３０７，３０８によりセンスアンプ３０１とビット線対ＢＬ，ＢＬｂとが接続される。そして、センスアンプ３０１にラッチされたデータがビット線対ＢＬ，ＢＬｂを介してメモリセルに書き込まれる。
【００３１】
ここでは、トランジスタ２２６がＶＤＤ（＜Ｖｐｐ）で駆動されるため、センスアンプ３０１にラッチされたデータのレベルが閾値電圧降下Ｖｔだけ降下して伝達されることになり、ビット線ＢＬｂがＶＤＤ−Ｖｔまでしかチャージされない。その後、カラムアクセスが終了すると信号ＢＵＲＳＴが“Ｌ”となるため、ＸＡＳＥＬが“Ｌ”となり、インバータ８１２の電源レベルがＶｐｐに戻る。これにより、トランジスタ２２６がＶｐｐで駆動されることになり、ビット線ＢＬｂがＶＤＤまでチャージされる。
【００３２】
ＹＢＳＥＬ［ｌ］及びＹ［ｊ］が“Ｈ”に反転すると、第１実施形態の場合と同様に、センスアンプ３０１からビット線対ＢＬＲ［ｉ］及びＢＬｂＲ［ｉ］にデータが書き込まれるのと並行して、ＹＢＳＥＬ［ｌ］で選択されるメモリセルブロック１９のＹ［ｊ］で選択されるカラムにおいて、センスアンプ３０１へのデータのラッチが開始される。この際、メモリセルブロック１９のアドレスが下位アドレスＡ０−Ａ２で選択されているため、Ｙ［ｉ］とＹ［ｊ］では異なるメモリセルブロックＹＢＳＥＬ［ｋ］及びＹＢＳＥＬ［ｌ］が選択される。これにより、ブロックＹＢＳＥＬ［ｋ］及びカラムＹ［ｉ］におけるビット線対ＢＬＲ［ｉ］及びＢＬｂＲ［ｉ］への書き込み中にオーバラップして、メモリセルブロックＹＢＳＥＬ［ｌ］及びカラムＹ［ｊ］におけるセンスアンプ３０１へのデータのラッチを行うことができる。
（２−３）まとめ
本実施形態でも第１実施形態と同様に、センスアンプ３０１からビット線対ＢＬ及びＢＬｂを切り離した状態でデータをラッチするため、センスアンプ３０１に高速にデータをラッチできる。また、カラム選択線Ｙ［ｉ］とＹ［ｊ］とは別のメモリセルブロック１９属するため、ビット線同士の干渉を防止しつつ、カラム選択線Ｙ［ｉ］におけるセンスアンプ３０１からビット線ＢＬｂへのデータを書き込みと、次のカラム選択線Ｙ［ｊ］におけるセンスアンプ３０１へのデータのラッチとをオーバラップして行うことができる。
【００３３】
本実施形態に係る同期型ＤＲＡＭでは、カラムアクセス中（信号ＢＵＲＳＴ“Ｈ”の期間）にはトランスファーゲート３０７，３０８をＶｐｐよりも低いＶＤＤにより高速に駆動し、ビット線の“Ｈ”レベルを閾値電圧降下Ｖｔだけ電圧降下したＶＤＤ−Ｖｔまでチャージしておき、カラムアクセス終了後にビット線のレベルをＶＤＤまで補償するようにしたので、第１実施形態のようにトランスファーゲート３０８をＶＤＤで駆動するために、Ｎｃｈ及びＰｃｈのトランジスタで構成する必要がない。この結果、トランスファーゲート３０８を１個のトランジスタで構成することができ、チップ面積の増大を招くことなく、第１実施形態と同様にデータの書き込みを高速かつ正確に行うことができる。
【００３４】
【発明の効果】
本発明によれば、同期型ＤＲＡＭにおいて、センスアンプをビット線対から一端切り離した状態でセンスアンプにデータをラッチし、その後、センスアンプからビット線対にデータを書き込むようにするとともに、ビット線対へのデータの書き込み中にオーバラップして、別のメモリセルブロックのカラムのセンスアンプにデータをラッチするので、データの書き込みを高速かつ正確に行うことができる。
【図面の簡単な説明】
【図１】第１実施形態に係る同期型ＤＲＡＭの構成図。
【図２】メモリセルアレイの拡大図。
【図３】第１実施形態に係るセンスアンプ部１１０、センスアンプ＆データバス制御ブロック１１１の回路図。
【図４】第１実施形態において、メモリセルに蓄積されていたデータに対して逆論理のデータを書き込む際のビット線レベルが変化する様子を示すタイミングチャート。
【図５】第２実施形態に係る第２実施形態に係る同期型ＤＲＡＭの構成図。
【図６】第２実施形態に係るセンスアンプ部１１０、センスアンプ及びデータバス制御ブロック１１１の回路図。
【図７】メモリセルに蓄積されていたデータに対して逆論理のデータを書き込んだ際のビット線レベルが変化する様子を示すタイミングチャート。
【符号の説明】
１０ カラム選択パルス生成回路
１１ ライトクロック生成回路
１２ データバスイコライズ信号生成回路
１３ ライトドライバ＆データバスイコライザ
１４ プリデコーダ
１５ アドレスドライバ
１６ カラムデコーダ
１７ ロウデコーダ＆メインワード線ドライバ
１８ メモリセルアレイ
１９ メモリセルブロック
１１０ センスランプ部
１１１ センスアンプ＆データバス制御部
Claims (5)
- 選択されたカラムごとにデータを書き込む同期型ＤＲＡＭのデータ書込方法であって、
第１メモリセルブロックにおいて、選択されたカラムのセンスアンプをデータバスに接続すると同時に、前記センスアンプをビット線対から切り離し、前記データバスのデータを前記センスアンプにラッチする第１ラッチステップと、
前記センスアンプをデータバスから切り離し、バースト書き込み中は、前記第１メモリセルブロック内の前記センスアンプと前記ビット線との間に接続された第１トランジスタに閾値電圧降下が発生するような第１電圧範囲で前記第１トランジスタを駆動し、バースト書き込み終了後は、前記第１電圧範囲よりも広くかつ前記第１トランジスタに閾値電圧降下が発生しない第２電圧範囲で前記第１トランジスタを駆動して、前記センスアンプのデータを前記ビット線対に書き込む第１書込ステップと、
を含む同期型ＤＲＡＭのデータ書込方法。 - 前記第１メモリセルブロックのバースト書き込みに並行して、第２メモリセルブロックにおいて、選択されたカラムのセンスアンプを前記データバスに接続すると同時に、前記センスアンプをビット線対から切り離し、前記データバスのデータをセンスアンプにラッチする第２ラッチステップと、
前記センスアンプをデータバスから切り離し、前記第２メモリセルブロックのバースト書き込み中は、前記第２メモリセルブロック内の前記センスアンプと前記ビット線との間に接続された第２トランジスタを前記第１電圧範囲で駆動し、前記第２メモリセルブロックのバースト書き込み終了後は、前記第２電圧範囲で前記第２トランジスタを駆動して、前記センスアンプのデータを前記ビット線対に書き込む第２書込ステップと、
をさらに含む請求項１に記載の同期型ＤＲＡＭのデータ書込方法。 - 前記第１メモリセルブロックのセンスアンプは、前記第１メモリセルブロックとは反対側に配置された第３メモリセルブロックへのデータの書き込みも行うシェアードセンスアンプである、
請求項１又は２に記載の同期型ＤＲＡＭのデータ書込方法。 - カラムアクセスごとに論理が反転するビットを含むビット列からなる信号により、前記第１メモリセルブロックを選択する、請求項１から３のいずれかに記載の同期型ＤＲＡＭのデータ書込方法。
- 前記信号は、アドレス信号の下位３ビットである、請求項４に記載の同期型ＤＲＡＭのデータ書込方法。
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