JP4119105B2 - 半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、センスアンプを有する半導体メモリに関する。
【０００２】
【従来の技術】
図６は、従来のDRAMのメモリコアを示している。メモリコアには、４つのメモリブロックBLK0-3が形成されている。各メモリブロックBLKは、２つのメモリセルアレイALYおよびこれ等メモリセルアレイALYに共有されるセンスアンプ列RSA（RSA0-3）を有している。センスアンプ列RSAは、例えば図の横方向に沿って配置された1024個のセンスアンプ（図示せず）で構成されている。
メモリセルアレイALYは、ワード線WLおよびビット線BL（または/BL）により選択される複数のメモリセルMCを有している。センスアンプ列RSAには、図の横方向に沿って、第１活性化信号PSA（PSA0-3）、NSA（NSA0-3）、第２活性化信号/RCL（/RCL0-3）、および第３活性化信号WCL（WCL0-3）の信号線がそれぞれ配線されている。以降の説明では、各信号の符号（PSA、NSA、/RCL、WCL等）を、その信号が伝達される信号線の符号としても使用する。
【０００３】
また、メモリコアは、センスアンプ列RSAにそれぞれ対応する第１センスアンプ制御回路C1（C1-0、C1-1、C1-2、C1-3）、第２センスアンプ制御回路C2（C2-0、C2-1、C2-2、C2-3）、メモリセルアレイALYにそれぞれ対応するロウデコーダRDEC、およびコラムデコーダCDECを有している。
第１センスアンプ制御回路C1は、上位のロウアドレスR1、R0に応じて第１活性化信号PSA（PSA0-3）、NSA（NSA0-3）を活性化する。第１活性化信号PSA、NSAの活性化により、対応するセンスアンプ列RSA内の全センスアンプのラッチ（後述）が活性化される。第２センスアンプ制御回路C2は、上位のロウアドレスR1、R0に応じて第２活性化信号/RCLおよび第３活性化信号WCLを活性化する。
【０００４】
ロウデコーダRDECは、上位のロウアドレスR1、R0を含む３ビットのロウアドレスRADDに応じて活性化され、下位のロウアドレスRADDに応じてワード線WLを選択する。コラムデコーダCDECは、コラムアドレスCADDに応じて、コラム選択信号CL（CL0、1、...）を活性化する。コラム選択信号CLは、４つのメモリブロックBLK0-3に共通の信号である。コラム選択信号CLの活性化により、第１活性化信号PSA、NSAにより活性化されたセンスアンプ列RSAの所定のコラムスイッチ（後述）がオンする。すなわち、コラム選択信号CLに応じてセンスアンプが選択される。
【０００５】
図７は、図６のセンスアンプ列RSA0の詳細を示している。センスアンプ列RSA1-3も、センスアンプ列RSA0と同一の構造である。図７は、図６を９０度回転させた様子を示している。
センスアンプ列RSA0は、ビット線対BL、/BLにそれぞれ対応して複数のセンスアンプSAを有している。センスアンプSAの両端には、センスアンプSAとメモリセルアレイALYとを分離するアイソレーションゲートが形成されている。アイソレーションゲートは、それぞれ、ビット線選択信号/SBTL、/SBTRで制御されている。すなわち、センスアンプ列RSA0は、ビット線選択信号/SBTL、/SBTRにより、両側のメモリセルアレイALYに共有されている。
【０００６】
センスアンプSAは、ラッチ２、読み出し制御回路４、および書き込み制御回路６を有している。ラッチ２は、入力と出力を互いに接続した２つのCMOSインバータで構成されている。ラッチ２は、第１活性化信号PSA0、NSA0の活性化時（それぞれ高レベル、低レベル）に活性化され、ビット線BL（または/BL）のデータを増幅し、増幅したデータをラッチする。第１活性化信号線PSA0、NSA0は、センスアンプ列RSA0の全センスアンプSAに共通に配線されている。このため、第１活性化信号線PSA0、NSA0の配線長は長く、負荷容量は大きい。読み出し動作時および書き込み動作時に、第１活性化信号PSA0、NSA0の活性化により、センスアンプ列RSA0内の全ラッチ２が同時に活性化される。
【０００７】
読み出し制御回路４は、増幅トランジスタ４ａおよびスイッチトランジスタ４ｂ（コラムスイッチ）をビット線BL、/BL毎に有している。増幅トランジスタ４ａは、ゲートをビット線BL（または/BL）に接続し、ソースを第２活性化信号線/RCL0に接続している。スイッチトランジスタ４ｂは、ソースを増幅トランジスタ４ａのドレインに接続し、ゲートをコラム選択信号線CLに接続し、ドレインを読み出しデータバス線RDB0（または/RDB0）に接続している。第２活性化信号線/RCL0は、センスアンプ列RSA0の全センスアンプSAの増幅トランジスタ４ａに共通に配線されている。このため、第２活性化信号線/RCL0の配線長は長く、負荷容量は大きい。
【０００８】
増幅トランジスタ４ａは、ゲートで受けた読み出しデータを増幅し、ドレインに出力する機能を有している。このようにゲートをビット線に接続したセンスアンプの回路方式は、一般にダイレクトセンス方式と称されている。ダイレクトセンス方式では、ビット線BL、/BLは、読み出しデータバス線RDB0、/RDB0に直接接続されない。このため、メモリセルMCから読み出されたデータを完全に増幅する前にコラム選択信号CLを活性化しても、ビット線BL、/BL上のデータが破壊されることなく、読み出し動作は正しく実行される。すなわち、高速動作に適している。
【０００９】
書き込み制御回路６は、直列に接続された２つのスイッチトランジスタ６ａ、６ｂをビット線BL、/BL毎に有している。スイッチトランジスタ６ａの一端は、書き込みデータバス線WDB0（または/WDB）に接続されている。スイッチトランジスタ６ｂ（コラムスイッチ）の一端は、ビット線BL（または/BL）に接続されている。スイッチトランジスタ６ａ、６ｂの２つのゲートは、それぞれ第３活性化信号線WCL0およびコラム選択信号線CL（CL0-1）に接続されている。第３活性化信号線WCL0は、センスアンプ列RSA0の全センスアンプSAのスイッチトランジスタ６ａに共通に配線されている。このため、第３活性化信号線WCL0の配線長は長く、負荷容量は大きい。
【００１０】
図８は、上述したDRAMの動作を示している。この例では、DRAMは、スタンバイ状態STBYのときに、外部からアクティブコマンドACTVを受け、この後、読み出しコマンドREAD、書き込みコマンドWRITEを受け、読み出し動作および書き込み動作を順次実行する。さらに、DRAMは、書き込み動作の後、外部からプリチャージコマンドを受け、ビット線対BL、/BLをプリチャージ（イコライズ）する。
【００１１】
まず、アクティブコマンドACTVおよびロウアドレスRADDが供給される。ロウアドレスRADDに応じたメモリブロックBLKのビット線リセット信号/BRSが低レベルに変化し、ビット線対BL、/BLのプリチャージが解除される（図８（ａ））。図６のロウデコーダRDECは、ロウアドレスRADDに応じてワード線WLを活性化する（図８（ｂ））。ワード線WLの活性化により、メモリセルMCからビット線BL（または/BL）にデータが読み出される（図８（ｃ））。
【００１２】
次に、ロウアドレスRADDに対応する第１センスアンプ制御回路C1は、第１活性化信号PSA、NSAを活性化する（図８（ｄ））。第１活性化信号線PSA、NSAは、メモリブロックBLK内の全てのセンスアンプSAのラッチに接続されている。このため、第１活性化信号線PSA、NSAの活性化により、メモリブロックBLK内の全てのラッチ２が増幅動作を開始し、ビット線BL、/BLの電圧差が増幅される（図８（ｅ））。さらに、メモリブロックBLK内の全てのラッチ２は、増幅したデータをラッチする。
【００１３】
また、ロウアドレスRADDに対応する第２センスアンプ制御回路C2は、第２活性化信号/RCLおよび第３活性化信号WCLを活性化する（図８（ｆ））。第２活性化信号線/RCLの活性化により、図７の読み出し制御回路４における増幅トランジスタ４ａにソース電圧が供給され、増幅トランジスタ４ａが動作を開始する。第３活性化信号WCLの活性化により、図７の書き込み制御回路６におけるスイッチトランジスタ６ａがオンする。このとき、コラム選択信号CLは活性化されていないため、ビット線BL、/BLと書き込みデータバス線WDB、/WDBが接続されることはない。
【００１４】
なお、第２活性化信号線/RCLおよび第３活性化信号線WCLは、図６に示したように、メモリブロックBLKの全てのセンスアンプSAで共有されているため、その配線長が長く、配線容量等の負荷が大きい。その結果、第２活性化信号線/RCLおよび第３活性化信号線WCLの波形は鈍り、その伝達時間が長くなる。このため、第２活性化信号/RCLおよび第３活性化信号WCLは、読み出しコマンドREADおよび書き込みコマンドWRITEを待つことなく活性化される。例えば、読み出しコマンドREADを受けてから第２活性化信号/RCLを変化させたのでは、読み出し制御回路４の動作の開始が遅くなり、読み出しサイクルが長くなってしまう。書き込み制御回路６についても、同様である。
【００１５】
ビット線BL（または/BL）上のデータが増幅された後、読み出しコマンドREADおよびコラムアドレスCADDが供給される。図６のコラムデコーダCDECは、コラムアドレスCADDに応じてコラム選択信号CLのいずれかを活性化する（図８（ｇ））。コラム選択信号CLの活性化により、図７のスイッチトランジスタ４ｂがオンし、増幅トランジスタ４ａにより増幅された相補の読み出しデータが、読み出しデータバス線RDB、/RDBに伝達される。この後、図６のアンプAMPは、読み出しデータを増幅し、外部に出力する。
【００１６】
次に、書き込みコマンドWRITE、コラムアドレスCADD、および書き込みデータが供給される。このとき、ワード線WLおよびセンスアンプSAは活性化された状態を保持している。書き込みデータは、図６のアンプAMPにより増幅され、相補の書き込みデータとして書き込みデータバスWDB、/WDBに伝達される。コラムデコーダCDECは、コラムアドレスCADDに応じてコラム選択信号CLのいずれかを活性化する（図８（ｈ））。コラム選択信号CLの活性化により、図７の書き込み制御回路６におけるスイッチトランジスタ６ｂがオンし、書き込みデータバス線WDB、/WDBとビット線BL、/BLとがそれぞれ接続される。書き込みデータは、ビット線BL、/BLに伝達され、メモリセルMCに書き込まれる。（図８（ｉ））。
【００１７】
次に、プリチャージコマンドPREが供給される。プリチャージコマンドPREにより、ワード線WL、第１活性化信号PSA、NSA、および第２活性化信号/RCLおよび第３活性化信号WCLが非活性化される（図８（ｊ）、（ｋ）、（ｌ）、）。さらに、ビット線リセット信号/BRSが非活性化され（図８（ｍ））、ビット線対BL、/BLがプリチャージされる（図８（ｎ））。
【００１８】
【発明が解決しようとする課題】
従来のダイレクトセンス方式では、上述したように第２および第３活性化信号線/RCL、WCLが、センスアンプ列RSAの全センスアンプSAに接続されており、その配線長は長く、負荷容量は大きかった。このため、所望の読み出しサイクル時間および書き込みサイクル時間を得るためには、第２センスアンプ制御回路C2の動作をアクティブコマンドACTVに同期して開始させる必要があった。すなわち、読み出し制御回路４の増幅トランジスタ４ａおよび書き込み制御回路６のスイッチトランジスタ６ａを、読み出しコマンドREADおよび書き込みコマンドWRITEが供給される前に動作させなくてはならなかった。この結果、例えば、読み出し動作を実行する場合にも書き込み制御回路６を動作させなくてはならず、本来の動作に関係のない回路が動作することで、無駄な電力が消費されていた。
【００１９】
また、読み出し制御回路４および書き込み制御回路６は、配線長が長く、負荷の大きい第２および第３活性化信号線/RCL、WCLを駆動しなくてはならないため、大きな駆動能力が必要である。このため、読み出し動作時および書き込み動作時の消費電力が大きくなるという問題があった。さらに、大きな駆動能力を必要とする読み出し制御回路４および書き込み制御回路６が同時に動作するため、ピーク電流が大きいという問題があった。
【００２０】
本発明の目的は、半導体メモリの消費電力を削減することにある。特に、ダイレクトセンス方式のセンスアンプを有する半導体メモリにおいて、消費電力を削減することにある。
本発明の別の目的は、半導体メモリの読み出し動作および書き込み動作を高速に実行することにある。
【００２１】
【課題を解決するための手段】
本発明の半導体メモリでは、メモリセルアレイは、複数のメモリセルおよびこれ等メモリセルにそれぞれデータを伝達する複数のビット線を有している。各ビット線に対応して、複数のセンスアンプがそれぞれ形成されている。所定数のセンスアンプにより複数のセンスアンプ列が形成されている。各センスアンプは、ラッチ、増幅トランジスタ、およびコラムスイッチを有している。
ラッチは、第１活性化信号の活性化に応じてビット線上のデータを増幅し保持する。増幅トランジスタは、第２活性化信号の活性化をソースで受けたときに、ゲートで受けているビット線の電圧レベルを増幅する。コラムスイッチは、コラム選択信号の活性化に応じて増幅トランジスタのドレインを読み出しデータバス線に接続する。
【００２２】
第１センスアンプ制御回路は、第１活性化信号を生成する。第１活性化信号は、全てのセンスアンプに同時に供給される。すなわち、全てのセンスアンプのラッチは、同時に活性化され、ビット線上のデータを増幅する。複数の第２センスアンプ制御回路は、活性化タイミングが互いに異なる第２活性化信号をそれぞれ生成する。第２活性化信号は、異なるセンスアンプ列にそれぞれ供給される。すなわち、センスアンプの増幅トランジスタは、センスアンプ列毎に活性化される。換言すれば、センスアンプ列の数および一度に動作する増幅トランジスタの数は、第２活性化信号の本数に応じて設定される。
【００２３】
増幅トランジスタの動作数が減るため、読み出し動作時の消費電力が削減される。また、複数の第２活性化信号によりセンスアンプ列毎に増幅トランジスタを活性化するため、第２活性化信号を伝達する信号線の配線長を従来に比べ短くできる。信号線の負荷容量、配線抵抗等の負荷が小さくなるため、第２センスアンプ制御回路における第２活性化信号を生成するバッファ回路の駆動能力を小さくできる。この結果、読み出し動作におけるセンスアンプの消費電力を大幅に削減できる。
【００２４】
上記信号線の負荷が小さくなることで第２活性化信号の伝達時間を短縮でき、読み出し動作時間を短縮できる。上述したように、全てのラッチは、同時に活性化され、ビット線上のデータを増幅する。すなわち、各センスアンプは、予め、メモリセルから読み出されたデータをラッチにより増幅しておくことができる。このため、第２活性化信号を順次活性化するだけで多数のデータを高速かつ連続して外部に出力できる。
【００２５】
本発明の半導体メモリでは、ワード線は、メモリセルの記憶ノードとビット線との接続を制御する。アドレス入力回路は、ワード線を選択するロウアドレスおよびコラムスイッチを選択するコラムアドレスを受信する。第１センスアンプ制御回路は、ロウアドレスに応じて第１活性化信号を活性化する。第２センスアンプ制御回路は、ロウアドレスおよびコラムアドレスに応じて第２活性化信号を活性化する。ここで、ロウアドレスおよびコラムアドレスは、外部から時分割で供給されてもよく、同時に供給されてもよい。
【００２６】
上述したように、センスアンプ列の数は、第２活性化信号の本数に応じて設定される。センスアンプはビット線に接続されているため、センスアンプ列は、ビット線の配列方向（センスアンプの配列方向）に分割される。このため、第２活性化信号にコラムアドレスの論理を含めることで、メモリセルアレイのビット線に接続された複数のセンスアンプを、容易に、複数のセンスアンプ列として分割できる。一方、ロウアドレスだけで複数の第２活性化信号を生成する場合、ワード線の配列方向にセンスアンプ列を分割しなくてはならない。しかし、センスアンプはワード線の配列方向に並んでいないため、このような分割は不可能になる。
【００２７】
本発明の半導体メモリでは、ロウアドレスに応じて選択される複数のメモリブロックが形成されている。各メモリブロックは、メモリセルアレイと、このメモリセルアレイに沿って第１方向に配列された複数のセンスアンプ列とを有している。複数のメモリブロックが構成される場合にも、上述と同様、読み出し動作におけるセンスアンプの消費電力を大幅に削減できる。
【００２８】
本発明の半導体メモリでは、メモリブロックは、第１方向に直交する第２方向に配列されている。第１センスアンプ制御回路は、各メモリブロックの端に、第２の方向に沿って配置されている。第２センスアンプ制御回路は、メモリブロックの外側に、センスアンプ列に対応して第１方向に沿って配置されている。
第２センスアンプ制御回路の配列方向とセンスアンプ列の配列方向とが、ともに同じ第１方向であるため、第２活性化信号の信号線の配線長を、最短にできる。また、どのセンスアンプ列に対しても第２活性化信号の信号線の配線長を等しくできる。この結果、第２活性化信号の伝達時間をさらに短縮できる。
【００２９】
本発明の半導体メモリでは、第２活性化信号を伝達する第２活性化信号線を、コラム選択信号の信号線と同じ配線層を使用して配線している。一般に、コラム選択信号を伝達する信号線は、コラム選択信号を短時間で伝達するため、抵抗の低い配線層を使用して配線される。このため、第２活性化信号の伝達時間をさらに短縮できる。
【００３０】
本発明の半導体メモリでは、センスアンプ列は、メモリセルアレイに沿って第１方向に配列されている。第２活性化信号を伝達する第２活性化信号線は、センスアンプ列までコラム選択信号の信号線と同じ第１配線層を使用して第２方向に配線されている。また、第２活性化信号線は、センスアンプ列内で、第１活性化信号を伝達する第１活性化信号線と同じ第２配線層を使用して第１方向に配線されている。センスアンプ列までの比較的長い配線を、抵抗の低い第１配線層を使用して形成することで、第２活性化信号線のトータルの配線抵抗を下げることができる。このため、第２活性化信号の伝達時間を短縮できる。
【００３１】
本発明の半導体メモリでは、複数の第３センスアンプ制御回路は、活性化タイミングが互いに異なる第３活性化信号をそれぞれ生成する。センスアンプは、スイッチおよびコラムスイッチを有している。スイッチは、第３活性化信号のいずれかに応じてオンし、ビット線上のデータを伝達する。コラムスイッチは、コラム選択信号の活性化に応じて、ビット線をスイッチを介して書き込みデータバス線に接続する。
【００３２】
複数の第３活性化信号は、所定数のセンスアンプを含む複数のセンスアンプ列にそれぞれ供給されている。すなわち、センスアンプのスイッチは、センスアンプ列毎に活性化される。スイッチの動作数が減るため、書き込み動作時の消費電力が削減される。また、複数の第３活性化信号によりセンスアンプ列毎にスイッチを活性化するため、第３活性化信号を伝達する信号線の配線長を従来に比べ短くできる。信号線の負荷容量、配線抵抗等の負荷が小さくなるため、第３センスアンプ制御回路における第３活性化信号を生成するバッファ回路の駆動能力を小さくできる。この結果、書き込み動作におけるセンスアンプの消費電力を大幅に削減できる。第３活性化信号の伝達時間を短縮できるため、書き込み動作時間を短縮できる。
【００３３】
例えば、第３活性化信号を伝達する第３活性化信号線を、上述の第２活性化信号線と同様に、コラム選択信号の信号線と同じ配線層を使用して配線することで、さらに、第３活性化信号の伝達時間をさらに短縮できる。
本発明の半導体メモリでは、第２センスアンプ制御回路は、読み出し動作時に活性化され第２活性化信号を生成する。第３センスアンプ制御回路は、書き込み動作時に活性化され前記第３活性化信号を生成する。読み出し動作および書き込み動作において、それぞれ必要な制御回路のみが動作するため、消費電力を削減できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの一実施形態を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して形成されており、DRAMのメモリコアを有している。図中、太線で示した信号線は、複数本で構成されていることを示している。信号名および信号線名の頭の記号"/"は、その信号が負論理であること、および負論理の信号が伝達されることをそれぞれ示している。
【００３５】
半導体メモリは、コマンドバッファ１０、アドレスバッファ１２、データ入出力回路１４、コマンドデコーダ１６、ロウアドレスラッチ１８、コラムアドレスラッチ２０、動作制御回路２２、ロウプリデコーダ２４、コラムプリデコーダ２６、およびメモリコアMを有している。半導体メモリは、図示した以外にも、メモリセルをリフレッシュするためのリフレッシュ制御回路および動作モードを設定するモードレジスタ等を有している。
【００３６】
コマンドバッファ１０は、外部からコマンドCMDを受け、受けたコマンドCMDをコマンドデコーダ１６に出力している。アドレスバッファ１２は、外部からアドレスADDを受け、受けたアドレスADDをロウアドレスラッチ１８およびコラムアドレスラッチ２０に出力している。この半導体メモリは、アドレスマルチプレクス方式を採用しており、読み出し動作および書き込み動作に必要なアドレスADDをロウアドレスRADDとコラムアドレスCADDとに分けて受信する。データ入出力回路１４は、読み出し動作時にメモリコアMからの読み出しデータを外部に出力し、書き込み動作時に外部からの書き込みデータをメモリコアMに出力する。
【００３７】
コマンドデコーダ１６は、コマンドCMDを解析し、解析結果を動作制御回路２２に出力する。ロウアドレスラッチ１８は、ロウアドレスRADDをラッチし、ラッチしたアドレスをロウプリデコーダ２４に出力する。コラムアドレスラッチ２０は、コラムアドレスCADDをラッチし、ラッチしたアドレスをコラムプリデコーダ２６に出力する。
【００３８】
動作制御回路２２は、コマンドCMDの解析結果に応じた制御信号を出力する。動作制御回路２２は、コマンドCMDが読み出しコマンドREADおよび書き込みコマンドWRITEであるとき、それぞれ読み出し制御信号RDを書き込み制御信号WRを活性化する。動作制御回路２２は、コマンドCMDがアクティブコマンドまたはプリチャージコマンドであるとき、それぞれ制御信号を活性化する。
【００３９】
ロウプリデコーダ２４は、ロウアドレスRADDをデコードした信号をメモリコアMに出力する。コラムプリデコーダ２６は、コラムアドレスCADDをデコードした信号をメモリコアMに出力する。
メモリコアMは、ロウデコーダRDEC、コラムデコーダCDEC、アンプAMP、複数のメモリセルアレイALY、および複数のセンスアンプ列RSAを有している。アンプAMPは、メモリセルアレイALYから読み出される読み出しデータをCMOSレベルに増幅するセンスバッファおよび書き込みデータをメモリセルアレイALYに出力するライトアンプを有している。
【００４０】
図２は、図１のメモリコアMの詳細を示している。メモリセルアレイALY、ロウデコーダRDEC、コラムデコーダCDEC、アンプAMP、および第１センスアンプ制御回路C1は、従来（図６）と同じ構成であるため、詳細な説明を省略する。なお、本実施形態では、１つのデータ入出力端子に対応する回路について説明する。実際の回路では、メモリセルアレイALYおよびセンスアンプ列RSAは、データ入出力端子に対応してそれぞれ形成されている。
【００４１】
メモリコアMの４つのメモリブロックBLK0-3は、それぞれ２つのメモリセルアレイALYおよびこれ等メモリセルアレイALYに共有される複数のセンスアンプ列RSAを有している。メモリセルアレイALYは、ワード線WLおよびビット線BL（または/BL）により選択される複数のメモリセルMCを有している。
この実施形態では、各メモリブロックBLK0-3毎に４つのセンスアンプ列RSA00-03、10-13、20-23、30-33がそれぞれ形成されている。各メモリブロックBLKにおいて、４つのセンスアンプ列RSAは、２つのメモリセルアレイALYの間に、図の横方向（第１方向）に沿って配置されている。１つのセンスアンプ列RSAは、256個のセンスアンプ（図示せず）で構成されている。
【００４２】
また、メモリコアMは、第１センスアンプ制御回路C1（C1-0、C1-1、C1-2、C1-3）、第２センスアンプ制御回路C2（C2-0、C2-1、C2-2、C2-3）、８つのロウデコーダRDEC、およびコラムデコーダCDECを有している。
第１センスアンプ制御回路C1（C1-0、C1-1、C1-2、C1-3）は、各メモリブロックBLK内の４つセンスアンプ列RSAにそれぞれ対応して形成されており、図の最も右側のセンスアンプ列RSA（末尾の数字が"0"のセンスアンプ列RSA）の脇に配置されている。第１センスアンプ制御回路C1は、上位のロウアドレスR1、R0に応じて第１活性化信号PSA（PSA0-3）、NSA（NSA0-3）を活性化する。第１活性化信号PSA、NSAを伝達する信号線（第１活性化信号線PSA、NSA）は、各メモリブロックBLKにおける４つのセンスアンプ列RSAに共通に配線されている。第１活性化信号PSA、NSAの活性化により、４つのセンスアンプ列RSA内の全センスアンプ（1024個）のラッチ（後述する図３の符号３２）が活性化される。
【００４３】
第２センスアンプ制御回路C2は、上位のロウアドレスR1、R0および上位のコラムアドレスCADDに応じて第２活性化信号/RCL（/RCL00、10、20、30、/RCL01、11、21、31、/RCL02、12、22、32、/RCL03、13、23、33）、および第３活性化信号WCL（WCL00、10、20、30、WCL01、11、21、31、WCL02、12、22、32、/WCL03、13、23、33）を活性化する。ここで、各信号の末尾から２番目の数字は、メモリブロックBLKの番号に対応し、末尾の数字は、センスアンプ列RSAの末尾の数字に対応している。すなわち、第２センスアンプ制御回路C2は、センスアンプ列RSA毎に第２活性化信号/RCLおよび第３活性化信号WCLを生成する。
【００４４】
ロウデコーダRDECから最も遠い第２センスアンプ制御回路C2-3は、ロウアドレスR1、R0を供給する信号線が長くなり、ロウアドレスR1、R0の伝搬時間が、他の第２センスアンプ制御回路C2-0、C2-1，C2-2に比べると長くなる。しかし、ロウアドレスR1、R0は、後述するように、コラムアドレスCADDより十分前に供給されるため、伝搬時間の遅れは、アクセス時間等の動作時間に影響しない。
【００４５】
ロウデコーダRDECは、メモリセルアレイALYの右側にそれぞれ配置されている。ロウデコーダRDECは、上位のロウアドレスR1、R0を含む３ビットのロウアドレスRADDに応じて活性化され、下位のロウアドレスRADDに応じてワード線WLを選択する。
コラムデコーダCDECは、コラムアドレスCADDに応じて、コラム選択信号CL（CL0、1、...）を活性化する。コラム選択信号CLは、４つのメモリブロックBLK0-3に共通の信号である。コラム選択信号CLの活性化により、第１活性化信号PSA、NSAにより活性化されたセンスアンプ列RSAの所定のコラムスイッチ（後述）がオンする。すなわち、コラム選択信号CLに応じてセンスアンプが選択される。
【００４６】
第２活性化信号/RCLを伝達する信号線（第２活性化信号線/RCL）および第３活性化信号WCLを伝達する信号線（第３活性化信号線WCL）は、コラム選択信号線CLと同じ第１配線層を使用して第２センスアンプ制御回路C2からセンスアンプ列RSAまで第２方向に沿って配線されている。第２活性化信号線/RCLおよび第３活性化信号線WCLは、各センスアンプ列RSA内で、第１活性化信号線PSA、NSAと同じ第２配線層を使用して第１方向に沿って配線されている。
【００４７】
一般に、コラム選択信号CLを高速に伝達するため、コラム選択信号線CLは、抵抗の低い最上の配線層を使用して配線される。第２活性化信号線/RCLおよび第３活性化信号線WCLは、センスアンプ列RSAまでコラム選択信号線CLと同じ方向に配線されているので、コラム選択信号線CLと同じ最も抵抗の低い第１配線層を使用して配線することができる。センスアンプ列RSAまでの比較的長い配線を、抵抗の低い第１配線層を使用して形成したので、第２活性化信号線/RCLおよび第３活性化信号線WCLのトータルの配線抵抗を下げることができる。
【００４８】
また、各メモリブロックBLKにおいて、第２活性化信号線/RCLおよび第３活性化信号線WCLは、４つのセンスアンプ列RSA毎に配線されている。このため、第２活性化信号線/RCLおよび第３活性化信号線WCLを第１活性化信号線PSA、NSAに沿って配線した従来に比べ、その配線長を短くすることが可能になる。この結果、第２活性化信号/RCLおよび第３活性化信号WCLをセンスアンプ列RSAまで高速に伝達できる。さらに、第２活性化信号線/RCLおよび第３活性化信号線WCLの配線容量および配線抵抗等の負荷を、従来に比べ小さくできるため、第２センスアンプ制御回路C2の駆動能力を小さくできる。この結果、消費電力は小さくなる。
【００４９】
図３は、図２のセンスアンプ列RSAの詳細を示している。図３において、ワード線WL（WL0、WL1）は、図の縦方向に配線され、ビット線BL（BL0-2、BLL0-2、BLR0-2）、/BL（/BL0-2、/BLL0-2、/BLR0-2）は、図の横方向に配線されている。すなわち、図３は、図１を９０度回転させた状態を示している。
センスアンプSAは、それぞれビット線BL、/BLに接続されており、図の左右のメモリセルアレイALY側にそれぞれ配置された、ビット線リセット信号/SBRSL、/SBRSRで制御されるイコライズMOS（nMOSトランジスタ）と、ビット線選択信号/SBTL、/SBTRで制御されるアイソレーションゲート（nMOSトランジスタ）と、プリチャージ回路３０と、増幅機能を有するラッチ３２と、読み出し制御回路３４と、書き込み制御回路３６とを有している。
【００５０】
イコライズMOSは、センスアンプSAの両側に配置されたメモリセルアレイALYのビット線対BLL、/BLLおよびBLR、/BLRをそれぞれイコライズする。アイソレーションゲートは、ビット線選択信号/SBTL、/SBTRで制御されており、センスアンプSAと、図の左右両側のメモリセルアレイALYとをそれぞれ接続している。読み出し動作時および書き込み動作時において、ビット線選択信号/SBTLが高レベルに変化したときに、図の左側のメモリセルアレイALYが、センスアンプSAに接続され、ビット線選択信号/SBTRが高レベルに変化したときに、図の右側のメモリセルアレイALYが、センスアンプSAに接続される。４つのメモリブロックBLKに供給される８つのビット線選択信号/SBTL、/SBTRのうちいずれかが、ロウアドレスRADDに応じて高レベルに変化する。
【００５１】
プリチャージ回路３０は、ビット線BL、/BLの間に直列に接続された２つのnMOSトランジスタを有している。プリチャージ回路３０は、ビット線リセット信号/BRSが高レベルのときに動作し、ビット線BL、/BLにプリチャージ電圧VPRを供給する。
ラッチ３２は、入力と出力を互いに接続した２つのCMOSインバータで構成されている。CMOSインバータのpMOSトランジスタのソースには、第１活性化信号PSAが供給され、nMOSトランジスタのソースには、第１活性化信号NSAが供給されている。ラッチ３２は、第１活性化信号PSA、NSAがそれぞれ高レベル、低ベルのときに活性化され、ビット線BL、/BLの電圧差を増幅し、増幅した論理レベルをラッチする。
【００５２】
読み出し制御回路３４は、図７の読み出し制御回路４と同じ回路である。すなわち、本実施形態の半導体メモリは、ダイレクトセンス方式を採用している。読み出し制御回路３４は、増幅トランジスタ３４ａおよびスイッチトランジスタ３４ｂ（コラムスイッチ）をビット線BL、/BL毎に有している。増幅トランジスタ３４ａは、ゲートをビット線BL（または/BL）に接続し、ソースを第２活性化信号線/RCL（/RCL0-1）に接続している。スイッチトランジスタ３４ｂは、ソースを増幅トランジスタ３４ａのドレインに接続し、ゲートをコラム選択信号線CL（CL0-1）に接続し、ドレインを読み出しデータバス線RDB（RDB0-2）または/RDB（/RDB0-2）に接続している。
【００５３】
書き込み制御回路３６は、図７の書き込み制御回路６と同じ回路である。すなわち、直列に接続された２つのスイッチトランジスタ３６ａ、３６ｂをビット線BL、/BL毎に有している。スイッチトランジスタ３６ａの一端は、書き込みデータバス線WDB（WDB0-2）または/WDB（/WDB0-2）に接続されている。スイッチトランジスタ３６ｂ（コラムスイッチ）の一端は、ビット線BL（または/BL）に接続されている。スイッチトランジスタ３６ａ、３６ｂの２つのゲートは、それぞれ第３活性化信号線WCL0およびコラム選択信号線CL（CL0-1）に接続されている。
【００５４】
メモリセルアレイALYは、複数のメモリセルMCを有している。メモリセルMCは、データを記憶するキャパシタ、およびこのキャパシタをビット線BL（または/BL）に接続する転送トランジスタで構成されている。転送トランジスタのゲートは、ワード線WL（WL0-1）に接続されている。
なお、この実施形態では、読み出し動作および書き込み動作時にデータ入出力端子毎に、２ビットのデータがメモリコアMに入出力される。このため、コラム選択信号線CLは、２つのセンスアンプSAに共通して配線されている。
【００５５】
図４は、図１の第１センスアンプ制御回路C1（C1-0、C1-1、C1-2、C1-3）および第２センスアンプ制御回路C2-2の詳細を示している。第２センスアンプ制御回路C2-0、C2-1、C2-3は、入力されるコラムアドレスCADDが相違することを除き、第２センスアンプ制御回路C2-2と同一構成であるため、説明を省略する。
第１センスアンプ制御回路C1-0は、センスアンプ活性化線PSAを高電圧線に接続するpMOSトランジスタと、センスアンプ活性化線NSAを低電圧線に接続するnMOSトランジスタと、ロウアドレスR1、R0に応じてpMOSトランジスタおよびnMOSトランジスタを制御する論理ゲートと、ビット線リセット信号/BRSで制御されセンスアンプ活性化線PSA、NSAを互いに接続する複数のnMOSトランジスタとを有している。
【００５６】
第１センスアンプ制御回路C1-1、C1-2、C1-3は、供給されるロウアドレスが異なることを除き、第１センスアンプ制御回路C1-0と同じ構成である。例えば、ロウアドレスR1、R0が"00"のとき、第１センスアンプ制御回路C1-0のみが動作し、センスアンプ活性化線PSA0、NSA0がそれぞれ高電圧線、低電圧線に接続される。他のセンスアンプ活性化信号PSA、NSAは、プリチャージ状態に保持される。
【００５７】
第２センスアンプ制御回路C2-2は、ロウアドレスR1、R0、読み出し制御信号RD、およびコラムアドレスCADDのデコード信号CADECに応じて第２活性化信号/RCL0-3を活性化するNANDゲートと、ロウアドレスR1、R0、書き込み制御信号WR、およびデコード信号CADECに応じて第３活性化信号WCL0-3を活性化するAND回路とを有している。デコード信号CADECは、コラムアドレスCADDの上位２ビットにより生成される。ここで、第３活性化信号WCL0-3を生成する回路は、第３センスアンプ制御回路として動作する。
【００５８】
図に示した第２センスアンプ制御回路C2-2では、コラムアドレスCADDの上位２ビットが"10"のときに、デコード信号CADECが高レベルに変化する。例えば、ロウアドレスR1、R0が"01"、コラムアドレスCADDの上位２ビットが"10"のとき、第２活性化信号/RCL2および第３活性化信号WCL2が活性化される。このとき、図２に網掛けで示したセンスアンプ列RSA12の読み出し制御回路３４または書き込み制御回路３６が動作する。
【００５９】
図５は、上述した半導体メモリの動作を示している。図８と同じ動作については、詳細な説明を省略する。
まず、アクティブコマンドACTVおよびロウアドレスRADDが供給され、ビット線リセット信号/BRSが低レベルに変化し、ビット線対BL、/BLのプリチャージが解除される（図５（ａ））。ビット線リセット信号/BRS、/SBRSL、/SBRSRおよびビット線選択信号/SBTL、/SBTRは、図２において図示しなかったセンスアンプ制御回路により活性化される。
【００６０】
図１のロウデコーダRDECは、ロウアドレスRADDに応じてワード線WLを活性化する（図５（ｂ））。ワード線WLの活性化により、メモリセルMCからビット線BL（または/BL）にデータが読み出される（図５（ｃ））。
次に、第１センスアンプ制御回路C1は、ロウアドレスRADDに応じたメモリブロックBLKのセンスアンプ活性化信号PSA、NSAを活性化する（図５（ｄ））。センスアンプ活性化信号PSA、NSAの活性化により、メモリブロックBLK内の全てのラッチ３２が活性化され、増幅動作を開始する。ラッチ３２の活性化により、ビット線BL、/BLの電圧差が増幅される（図５（ｅ））。この時点では、第２活性化信号/RCLおよび第３活性化信号WCLは、活性化されない。
【００６１】
次に、読み出しコマンドREADおよびコラムアドレスCADDが供給される。第２センスアンプ制御回路C2は、先に供給されたロウアドレスRADDおよびコラムアドレスCADDに応じたセンスアンプ列RSAに対応する第２活性化信号/RCLを活性化する（図５（ｆ））。第２活性化信号/RCLの活性化により、図３の増幅トランジスタ３４ａが活性化され、ビット線BL、/BL上の読み出しデータが増幅される。この動作サイクルでは、書き込み制御信号WRは、活性化されないため、図４の第２センスアンプ制御回路C2-2のAND回路は動作せず、第３活性化信号WCLは活性化されない。このように、読み出し動作に不要な回路が動作しないため、消費電力が削減される。
【００６２】
また、図１のコラムデコーダCDECは、コラムアドレスCADDに応じてコラム選択信号CLのいずれかを活性化する（図５（ｇ））。コラム選択信号CLの活性化により、読み出し制御回路３４のスイッチトランジスタ３４ｂがオンし、増幅トランジスタ３４ａに増幅された相補の読み出しデータが読み出しデータバス線RDB、/RDBに読み出される。
【００６３】
次に、書き込みコマンドWRITE、コラムアドレスCADD、書き込みデータが供給される。第２センスアンプ制御回路C2は、先に供給されたロウアドレスRADDおよびコラムアドレスCADDに応じたセンスアンプ列RSAに対応する第３活性化信号WCLを活性化する（図５（ｈ））。第２活性化信号WCLの活性化により、図３の書き込み制御回路３６のスイッチトランジスタ３６ａがオンする。この動作サイクルでは、読み出し制御信号RDは、活性化されないため、図４の第２センスアンプ制御回路C2-2のNANDゲートは動作せず、第２活性化信号線/RCLは活性化されない。このように、書き込み動作に不要な回路が動作しないため、消費電力が削減される。
【００６４】
また、コラムデコーダCDECは、コラムアドレスCADDに応じてコラム選択信号CLのいずれかを活性化する（図５（ｉ））。コラム選択信号CLの活性化により、書き込み制御回路３６のスイッチトランジスタ３６ｂがオンし、書き込みデータバス線WDB、/WDB上の相補の書き込みデータがビット線BL、/BLに伝達される（図５（ｊ））。書き込みデータは、センスアンプSAのラッチ３２で増幅され、メモリセルMCに書き込まれる。
【００６５】
この後、図８と同様に、プリチャージコマンドPREが供給され、半導体メモリはスタンバイ状態STBYに移行する。
以上、本実施形態では、複数の第２活性化信号/RCLによりセンスアンプSAの増幅トランジスタ３４ａを、センスアンプ列RSA毎に活性化した。このため、増幅トランジスタ３４ａの動作数を減らすことができ、読み出し動作時の消費電力を削減できる。第２活性化信号線/RCLの配線長を従来に比べ短くできるため、信号線の負荷が小さくなり、第２センスアンプ制御回路C2における第２活性化信号/RCLを生成するNANDゲート（バッファ回路）の駆動能力を小さくできる。この結果、読み出し動作におけるセンスアンプSAの消費電力を大幅に削減できる。複数のメモリブロックBLKが第２方向に沿って配列される場合にも、読み出し動作時の消費電力を大幅に削減できる。
【００６６】
第２活性化信号線/RCLの負荷が小さくなるため、第２活性化信号/RCLの伝達時間を短縮できる。この結果、読み出し動作時間を短縮できる。
第２センスアンプ制御回路C2は、コラムアドレスの論理を用いて第２活性化信号を生成した。このため、センスアンプSAの領域をビット線BL、/BLの配列方向である第１方向に沿って容易に分割し、複数のセンスアンプ列RSAを構成できる。
【００６７】
第２センスアンプ制御回路C2をセンスアンプ列RSAに対応させて第１方向に配置したので、第２活性化信号線/RCLの配線長を、最短にできる。また、どのセンスアンプ列RSAに対しても第２活性化信号線/RCLの配線長を等しくできる。この結果、第２活性化信号/RCLの伝達時間をさらに短縮できる。
第２センスアンプ制御回路C2をコラムデコーダCDECに沿って配置したので、第２センスアンプ制御回路C2に供給されるコラムアドレスの信号線の配線長を最短にできる。
【００６８】
第２活性化信号線/RCLおよび第３活性化信号線WCLを、コラムスイッチ３４ｂを制御するコラム選択信号線CLと同じ低抵抗の第１配線層を使用して配線した。このため、第２活性化信号/RCLおよび第３活性化信号線WCLの伝達時間をさらに短縮できる。
第２活性化信号線/RCLおよび第３活性化信号線WCLを、センスアンプ列RSAまで第１配線層を使用して配線し、センスアンプ列RSA内で第１活性化信号線PSA、NSAと同じ第２配線層を使用して配線した。センスアンプ列RSAまでの比較的長い配線を、抵抗の低い第１配線層を使用して形成したので、第２活性化信号線/RCLおよび第３活性化信号線WCLのトータルの配線抵抗を下げることができる。
【００６９】
複数の第３活性化信号WCLによりセンスアンプSAのスイッチトランジスタ３６ａを、センスアンプ列RSA毎に活性化した。このため、スイッチトランジスタ３６ａの動作数を減らすことができ、書き込み動作時の消費電力を削減できる。第３活性化信号線WCLの配線長を従来に比べ短くできるため、信号線の負荷が小さくなり、第２センスアンプ制御回路C2における第３活性化信号WCLを生成するAND回路（バッファ回路、第３センスアンプ制御回路）の駆動能力を小さくできる。この結果、書き込み動作におけるセンスアンプSAの消費電力を大幅に削減できる。複数のメモリブロックBLKが第２方向に沿って配列される場合にも、書き込み動作時の消費電力を大幅に削減できる。
【００７０】
第３活性化信号線WCLの負荷が小さくなるため、第２活性化信号WCLの伝達時間を短縮できる。この結果、書き込み動作時間を短縮できる。
第２センスアンプ制御回路C1は、書き込み動作時に第２活性化信号/RCLのみを生成し、書き込み動作時に第３活性化信号WCLのみを生成した。読み出し動作および書き込み動作において、それぞれ必要な制御回路のみが動作するため、消費電力を削減できる。
【００７１】
なお、上述した実施形態では、本発明を、DRAMコアを有する半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、SDRAM（Synchronous DRAM）、またはDRAMコアを有するFCRAM（Fast Cycle RAM）に適用してもよい。
上述した実施形態では、本発明を、クロック非同期式の半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、クロック同期式の半導体メモリに適用してもよい。
【００７２】
上述した実施形態では、本発明を、アドレスマルチプレクス方式の半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、アドレスノンマルチプレクス方式の半導体メモリに適用してもよい。
上述した実施形態では、本発明を、１つのメモリコアMを有する半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、独立に動作する複数のメモリコア（バンク）を有する半導体メモリに適用してもよい。
【００７３】
上述した実施形態では、メモリブロックBLK内のセンスアンプSAを４つのセンスアンプ列RSAに分割した例について述べた。本発明はかかる実施形態に限定されるものではない。センスアンプ列RSAの数が多いほど、第２活性化信号線/RCLおよび第３活性化信号線WCLの配線負荷が小さくなるため、第２センスアンプ制御回路C2の駆動能力を小さくできる。したがって、センスアンプ列RSAの数が多いほど、動作時の消費電力を削減できる。
【００７４】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 複数のメモリセルおよび該メモリセルにそれぞれデータを伝達する複数のビット線を有するメモリセルアレイと、
前記ビット線に対応してそれぞれ形成され、該ビット線上のデータを増幅する複数のセンスアンプと、
第１活性化信号を生成する第１センスアンプ制御回路と、
活性化タイミングが互いに異なる第２活性化信号をそれぞれ生成する複数の第２センスアンプ制御回路とを備え、
前記センスアンプは、
前記第１活性化信号の活性化に応じてビット線上のデータを増幅し保持するラッチと、
前記第２活性化信号のいずれかの活性化をソースで受けたときに、ゲートで受けている前記ビット線の電圧レベルを増幅する増幅トランジスタと、
コラム選択信号の活性化に応じて前記増幅トランジスタのドレインを読み出しデータバス線に接続するコラムスイッチとを有し、
前記第１活性化信号は、全ての前記センスアンプに同時に供給され、
前記第２活性化信号は、所定数の前記センスアンプを含む複数のセンスアンプ列にそれぞれ供給されることを特徴とする半導体メモリ。
【００７５】
（付記２） 付記１記載の半導体メモリにおいて、
前記メモリセルの記憶ノードと前記ビット線との接続を制御するワード線と、
ワード線を選択するロウアドレスおよび前記コラムスイッチを選択するコラムアドレスを受信するアドレス入力回路とを備え、
前記第１センスアンプ制御回路は、前記ロウアドレスに応じて前記第１活性化信号を活性化し、
前記第２センスアンプ制御回路は、前記ロウアドレスおよび前記コラムアドレスに応じて前記第２活性化信号を活性化することを特徴とする半導体メモリ。
【００７６】
（付記３） 付記２記載の半導体メモリにおいて、
前記アドレス入力回路は、前記ロウアドレスおよび前記コラムアドレスを、時分割で受信することを特徴とする半導体メモリ。
（付記４） 付記２記載の半導体メモリにおいて、
前記メモリセルアレイと、該メモリセルアレイに沿って第１方向に配列された複数の前記センスアンプ列とを有し、前記ロウアドレスに応じて選択される複数のメモリブロックを備えていることを特徴とする半導体メモリ。
【００７７】
（付記５） 付記４記載の半導体メモリにおいて、
前記メモリブロックは、前記第１方向に直交する第２方向に配列され、
前記第１センスアンプ制御回路は、前記各メモリブロックの端に、前記第２の方向に沿って配置され、
前記第２センスアンプ制御回路は、前記メモリブロックの外側に、前記センスアンプ列に対応して前記第１方向に沿って配置されていることを特徴とする半導体メモリ。
【００７８】
（付記６） 付記５記載の半導体メモリにおいて、
前記第２活性化信号を伝達する第２活性化信号線は、前記コラムスイッチを制御するコラム選択信号の信号線と同じ前記第２の方向に配線されていることを特徴とする半導体メモリ。
（付記７） 付記５記載の半導体メモリにおいて、
前記第２活性化信号を伝達する第２活性化信号線は、前記コラムスイッチを制御するコラム選択信号の信号線と同じ配線層を使用して配線されていることを特徴とする半導体メモリ。
【００７９】
（付記８） 付記７記載の半導体メモリにおいて、
前記第２活性化信号線は、前記センスアンプ列まで前記コラム選択信号の信号線と同じ第１配線層を使用して前記第２方向に配線され、前記センスアンプ列内で、前記第１活性化信号を伝達する第１活性化信号線と同じ第２配線層を使用して前記第１方向に配線されていることを特徴とする半導体メモリ。
【００８０】
（付記９） 付記１記載の半導体メモリにおいて、
前記第２活性化信号を伝達する第２活性化信号線は、前記コラムスイッチを制御するコラム選択信号の信号線と同じ配線層を使用して配線されていることを特徴とする半導体メモリ。
（付記１０） 付記９記載の半導体メモリにおいて、
前記第２活性化信号線は、前記第１活性化信号を伝達する第１活性化信号線と直交する方向に配線されていることを特徴とする半導体メモリ。
【００８１】
（付記１１） 付記１記載の半導体メモリにおいて、
前記センスアンプ列は、前記メモリセルアレイに沿って第１方向に配列され、前記第２活性化信号を伝達する前記第２活性化信号線は、前記センスアンプ列まで前記コラム選択信号の信号線と同じ第１配線層を使用して前記第１方向に直交する第２方向に配線され、前記センスアンプ列内で、前記第１活性化信号を伝達する第１活性化信号線と同じ第２配線層を使用して前記第１方向に配線されていることを特徴とする半導体メモリ。
【００８２】
（付記１２） 付記１記載の半導体メモリにおいて、
活性化タイミングが互いに異なる第３活性化信号をそれぞれ生成する複数の第３センスアンプ制御回路を備え、
前記センスアンプは、
前記第３活性化信号のいずれかに応じてオンし、前記ビット線上のデータを伝達するスイッチと、
前記コラム選択信号の活性化に応じて、前記ビット線を前記スイッチを介して書き込みデータバス線に接続するコラムスイッチとを有し、
複数の前記第３活性化信号は、所定数の前記センスアンプを含む複数のセンスアンプ列にそれぞれ供給されていることを特徴とする半導体メモリ。
【００８３】
（付記１３） 付記１２記載の半導体メモリにおいて、
前記第２センスアンプ制御回路は、読み出し動作時に活性化され前記第２活性化信号を生成し、
前記第３センスアンプ制御回路は、書き込み動作時に活性化され前記第３活性化信号を生成することを特徴とする半導体メモリ。
【００８４】
（付記１４） 付記１２記載の半導体メモリにおいて、
前記第３活性化信号を伝達する第３活性化信号線は、前記コラムスイッチを制御するコラム選択信号の信号線と同じ配線層を使用して配線されていることを特徴とする半導体メモリ。
（付記１５） 付記１４記載の半導体メモリにおいて、
前記第３活性化信号線は、前記第１活性化信号を伝達する第１活性化信号線と直交する方向に配線されていることを特徴とする半導体メモリ。
【００８５】
（付記１６） 付記１２記載の半導体メモリにおいて、
前記センスアンプ列は、前記メモリセルアレイに沿って第１方向に配列され、前記第３活性化信号を伝達する第３活性化信号線は、前記センスアンプ列まで前記コラムスイッチを制御する信号線と同じ第１配線層を使用して前記第１方向に直交する第２方向に配線され、前記センスアンプ列内で前記第１活性化信号を伝達する第１活性化信号線と同じ第２配線層を使用して前記第１方向に配線されていることを特徴とする半導体メモリ。
【００８６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００８７】
【発明の効果】
本発明の半導体メモリでは、増幅トランジスタの動作数を減らすことで、読み出し動作時の消費電力を削減できる。第２活性化信号を伝達する信号線の配線長を従来に比べ短くできるため、第２センスアンプ制御回路の駆動能力を小さくできる。この結果、読み出し動作におけるセンスアンプの消費電力を大幅に削減できる。信号線の負荷が小さくなることで第２活性化信号の伝達時間が短縮でき、読み出し動作時間を短縮できる。
【００８８】
本発明の半導体メモリでは、第２活性化信号にコラムアドレスの論理を含めることで、メモリセルアレイのビット線に接続された複数のセンスアンプを、容易に、複数のセンスアンプ列として分割できる。
本発明の半導体メモリでは、複数のメモリブロックが構成される場合にも、読み出し動作時の消費電力を大幅に削減できる。
【００８９】
本発明の半導体メモリでは、第２活性化信号の信号線の配線長を短くでき、第２活性化信号の伝達時間をさらに短縮できる。
本発明の半導体メモリでは、第２活性化信号線を抵抗の低い配線層を使用して配線することで、第２活性化信号の伝達時間をさらに短縮できる。
【００９０】
本発明の半導体メモリでは、第２活性化信号線のトータルの配線抵抗を下げることで、第２活性化信号の伝達時間を短縮できる。
本発明の半導体メモリでは、増幅トランジスタの動作数を減らすことで、書き込み動作時の消費電力を削減できる。第３活性化信号を伝達する信号線の配線長を従来に比べ短くできるため、第３センスアンプ制御回路の駆動能力を小さくできる。この結果、書き込み動作におけるセンスアンプの消費電力を大幅に削減できる。信号線の負荷が小さくなることで第３活性化信号の伝達時間が短縮でき、書き込み動作時間を短縮できる。
【００９１】
本発明の半導体メモリでは、読み出し動作および書き込み動作において、それぞれ必要な制御回路のみが動作するため、消費電力を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１のメモリコアの詳細を示すブロック図である。
【図３】図２のセンスアンプ列の詳細を示す回路図である。
【図４】図１の第１および第２センスアンプ制御回路の詳細を示す回路図である。
【図５】本発明の低消費メモリの動作を示すタイミング図である。
【図６】従来のDRAMのメモリコアを示すブロック図である。
【図７】図６のセンスアンプ列の概要を示す回路図である。
【図８】従来のDRAMの動作を示すタイミング図である。
【符号の説明】
１０ コマンドバッファ
１２ アドレスバッファ
１４ データ入出力回路
１６ コマンドデコーダ
１８ ロウアドレスラッチ
２０ コラムアドレスラッチ
２２ 動作制御回路
２４ ロウプリデコーダ
２６ コラムプリデコーダ
３０ プリチャージ回路
３２ ラッチ
３４ 読み出し制御回路
３６ 書き込み制御回路
ACTV アクティブコマンド
ADD アドレス
ALY メモリセルアレイ
AMP アンプ
BL、/BL ビット線
BLK0-3 メモリブロック
C1 第１センスアンプ制御回路
C2 第２センスアンプ制御回路
CADD コラムアドレス
CDEC コラムデコーダ
CL コラム選択信号、コラム選択信号線
CMD コマンド
M メモリコア
MC メモリセル
PRE プリチャージコマンド
PSA、NSA 第１活性化信号、第１活性化信号線
RADD、R1、R0 ロウアドレス
/RCL 第２活性化信号、第２活性化信号線
RD 読み出し制御信号
RDEC ロウデコーダ
READ 読み出しコマンド
RSA センスアンプ列
WCL 第３活性化信号、第３活性化信号線
WL ワード線
WR 書き込み制御信号
WRITE 書き込みコマンド
【発明の属する技術分野】
本発明は、センスアンプを有する半導体メモリに関する。
【０００２】
【従来の技術】
図６は、従来のDRAMのメモリコアを示している。メモリコアには、４つのメモリブロックBLK0-3が形成されている。各メモリブロックBLKは、２つのメモリセルアレイALYおよびこれ等メモリセルアレイALYに共有されるセンスアンプ列RSA（RSA0-3）を有している。センスアンプ列RSAは、例えば図の横方向に沿って配置された1024個のセンスアンプ（図示せず）で構成されている。
メモリセルアレイALYは、ワード線WLおよびビット線BL（または/BL）により選択される複数のメモリセルMCを有している。センスアンプ列RSAには、図の横方向に沿って、第１活性化信号PSA（PSA0-3）、NSA（NSA0-3）、第２活性化信号/RCL（/RCL0-3）、および第３活性化信号WCL（WCL0-3）の信号線がそれぞれ配線されている。以降の説明では、各信号の符号（PSA、NSA、/RCL、WCL等）を、その信号が伝達される信号線の符号としても使用する。
【０００３】
また、メモリコアは、センスアンプ列RSAにそれぞれ対応する第１センスアンプ制御回路C1（C1-0、C1-1、C1-2、C1-3）、第２センスアンプ制御回路C2（C2-0、C2-1、C2-2、C2-3）、メモリセルアレイALYにそれぞれ対応するロウデコーダRDEC、およびコラムデコーダCDECを有している。
第１センスアンプ制御回路C1は、上位のロウアドレスR1、R0に応じて第１活性化信号PSA（PSA0-3）、NSA（NSA0-3）を活性化する。第１活性化信号PSA、NSAの活性化により、対応するセンスアンプ列RSA内の全センスアンプのラッチ（後述）が活性化される。第２センスアンプ制御回路C2は、上位のロウアドレスR1、R0に応じて第２活性化信号/RCLおよび第３活性化信号WCLを活性化する。
【０００４】
ロウデコーダRDECは、上位のロウアドレスR1、R0を含む３ビットのロウアドレスRADDに応じて活性化され、下位のロウアドレスRADDに応じてワード線WLを選択する。コラムデコーダCDECは、コラムアドレスCADDに応じて、コラム選択信号CL（CL0、1、...）を活性化する。コラム選択信号CLは、４つのメモリブロックBLK0-3に共通の信号である。コラム選択信号CLの活性化により、第１活性化信号PSA、NSAにより活性化されたセンスアンプ列RSAの所定のコラムスイッチ（後述）がオンする。すなわち、コラム選択信号CLに応じてセンスアンプが選択される。
【０００５】
図７は、図６のセンスアンプ列RSA0の詳細を示している。センスアンプ列RSA1-3も、センスアンプ列RSA0と同一の構造である。図７は、図６を９０度回転させた様子を示している。
センスアンプ列RSA0は、ビット線対BL、/BLにそれぞれ対応して複数のセンスアンプSAを有している。センスアンプSAの両端には、センスアンプSAとメモリセルアレイALYとを分離するアイソレーションゲートが形成されている。アイソレーションゲートは、それぞれ、ビット線選択信号/SBTL、/SBTRで制御されている。すなわち、センスアンプ列RSA0は、ビット線選択信号/SBTL、/SBTRにより、両側のメモリセルアレイALYに共有されている。
【０００６】
センスアンプSAは、ラッチ２、読み出し制御回路４、および書き込み制御回路６を有している。ラッチ２は、入力と出力を互いに接続した２つのCMOSインバータで構成されている。ラッチ２は、第１活性化信号PSA0、NSA0の活性化時（それぞれ高レベル、低レベル）に活性化され、ビット線BL（または/BL）のデータを増幅し、増幅したデータをラッチする。第１活性化信号線PSA0、NSA0は、センスアンプ列RSA0の全センスアンプSAに共通に配線されている。このため、第１活性化信号線PSA0、NSA0の配線長は長く、負荷容量は大きい。読み出し動作時および書き込み動作時に、第１活性化信号PSA0、NSA0の活性化により、センスアンプ列RSA0内の全ラッチ２が同時に活性化される。
【０００７】
読み出し制御回路４は、増幅トランジスタ４ａおよびスイッチトランジスタ４ｂ（コラムスイッチ）をビット線BL、/BL毎に有している。増幅トランジスタ４ａは、ゲートをビット線BL（または/BL）に接続し、ソースを第２活性化信号線/RCL0に接続している。スイッチトランジスタ４ｂは、ソースを増幅トランジスタ４ａのドレインに接続し、ゲートをコラム選択信号線CLに接続し、ドレインを読み出しデータバス線RDB0（または/RDB0）に接続している。第２活性化信号線/RCL0は、センスアンプ列RSA0の全センスアンプSAの増幅トランジスタ４ａに共通に配線されている。このため、第２活性化信号線/RCL0の配線長は長く、負荷容量は大きい。
【０００８】
増幅トランジスタ４ａは、ゲートで受けた読み出しデータを増幅し、ドレインに出力する機能を有している。このようにゲートをビット線に接続したセンスアンプの回路方式は、一般にダイレクトセンス方式と称されている。ダイレクトセンス方式では、ビット線BL、/BLは、読み出しデータバス線RDB0、/RDB0に直接接続されない。このため、メモリセルMCから読み出されたデータを完全に増幅する前にコラム選択信号CLを活性化しても、ビット線BL、/BL上のデータが破壊されることなく、読み出し動作は正しく実行される。すなわち、高速動作に適している。
【０００９】
書き込み制御回路６は、直列に接続された２つのスイッチトランジスタ６ａ、６ｂをビット線BL、/BL毎に有している。スイッチトランジスタ６ａの一端は、書き込みデータバス線WDB0（または/WDB）に接続されている。スイッチトランジスタ６ｂ（コラムスイッチ）の一端は、ビット線BL（または/BL）に接続されている。スイッチトランジスタ６ａ、６ｂの２つのゲートは、それぞれ第３活性化信号線WCL0およびコラム選択信号線CL（CL0-1）に接続されている。第３活性化信号線WCL0は、センスアンプ列RSA0の全センスアンプSAのスイッチトランジスタ６ａに共通に配線されている。このため、第３活性化信号線WCL0の配線長は長く、負荷容量は大きい。
【００１０】
図８は、上述したDRAMの動作を示している。この例では、DRAMは、スタンバイ状態STBYのときに、外部からアクティブコマンドACTVを受け、この後、読み出しコマンドREAD、書き込みコマンドWRITEを受け、読み出し動作および書き込み動作を順次実行する。さらに、DRAMは、書き込み動作の後、外部からプリチャージコマンドを受け、ビット線対BL、/BLをプリチャージ（イコライズ）する。
【００１１】
まず、アクティブコマンドACTVおよびロウアドレスRADDが供給される。ロウアドレスRADDに応じたメモリブロックBLKのビット線リセット信号/BRSが低レベルに変化し、ビット線対BL、/BLのプリチャージが解除される（図８（ａ））。図６のロウデコーダRDECは、ロウアドレスRADDに応じてワード線WLを活性化する（図８（ｂ））。ワード線WLの活性化により、メモリセルMCからビット線BL（または/BL）にデータが読み出される（図８（ｃ））。
【００１２】
次に、ロウアドレスRADDに対応する第１センスアンプ制御回路C1は、第１活性化信号PSA、NSAを活性化する（図８（ｄ））。第１活性化信号線PSA、NSAは、メモリブロックBLK内の全てのセンスアンプSAのラッチに接続されている。このため、第１活性化信号線PSA、NSAの活性化により、メモリブロックBLK内の全てのラッチ２が増幅動作を開始し、ビット線BL、/BLの電圧差が増幅される（図８（ｅ））。さらに、メモリブロックBLK内の全てのラッチ２は、増幅したデータをラッチする。
【００１３】
また、ロウアドレスRADDに対応する第２センスアンプ制御回路C2は、第２活性化信号/RCLおよび第３活性化信号WCLを活性化する（図８（ｆ））。第２活性化信号線/RCLの活性化により、図７の読み出し制御回路４における増幅トランジスタ４ａにソース電圧が供給され、増幅トランジスタ４ａが動作を開始する。第３活性化信号WCLの活性化により、図７の書き込み制御回路６におけるスイッチトランジスタ６ａがオンする。このとき、コラム選択信号CLは活性化されていないため、ビット線BL、/BLと書き込みデータバス線WDB、/WDBが接続されることはない。
【００１４】
なお、第２活性化信号線/RCLおよび第３活性化信号線WCLは、図６に示したように、メモリブロックBLKの全てのセンスアンプSAで共有されているため、その配線長が長く、配線容量等の負荷が大きい。その結果、第２活性化信号線/RCLおよび第３活性化信号線WCLの波形は鈍り、その伝達時間が長くなる。このため、第２活性化信号/RCLおよび第３活性化信号WCLは、読み出しコマンドREADおよび書き込みコマンドWRITEを待つことなく活性化される。例えば、読み出しコマンドREADを受けてから第２活性化信号/RCLを変化させたのでは、読み出し制御回路４の動作の開始が遅くなり、読み出しサイクルが長くなってしまう。書き込み制御回路６についても、同様である。
【００１５】
ビット線BL（または/BL）上のデータが増幅された後、読み出しコマンドREADおよびコラムアドレスCADDが供給される。図６のコラムデコーダCDECは、コラムアドレスCADDに応じてコラム選択信号CLのいずれかを活性化する（図８（ｇ））。コラム選択信号CLの活性化により、図７のスイッチトランジスタ４ｂがオンし、増幅トランジスタ４ａにより増幅された相補の読み出しデータが、読み出しデータバス線RDB、/RDBに伝達される。この後、図６のアンプAMPは、読み出しデータを増幅し、外部に出力する。
【００１６】
次に、書き込みコマンドWRITE、コラムアドレスCADD、および書き込みデータが供給される。このとき、ワード線WLおよびセンスアンプSAは活性化された状態を保持している。書き込みデータは、図６のアンプAMPにより増幅され、相補の書き込みデータとして書き込みデータバスWDB、/WDBに伝達される。コラムデコーダCDECは、コラムアドレスCADDに応じてコラム選択信号CLのいずれかを活性化する（図８（ｈ））。コラム選択信号CLの活性化により、図７の書き込み制御回路６におけるスイッチトランジスタ６ｂがオンし、書き込みデータバス線WDB、/WDBとビット線BL、/BLとがそれぞれ接続される。書き込みデータは、ビット線BL、/BLに伝達され、メモリセルMCに書き込まれる。（図８（ｉ））。
【００１７】
次に、プリチャージコマンドPREが供給される。プリチャージコマンドPREにより、ワード線WL、第１活性化信号PSA、NSA、および第２活性化信号/RCLおよび第３活性化信号WCLが非活性化される（図８（ｊ）、（ｋ）、（ｌ）、）。さらに、ビット線リセット信号/BRSが非活性化され（図８（ｍ））、ビット線対BL、/BLがプリチャージされる（図８（ｎ））。
【００１８】
【発明が解決しようとする課題】
従来のダイレクトセンス方式では、上述したように第２および第３活性化信号線/RCL、WCLが、センスアンプ列RSAの全センスアンプSAに接続されており、その配線長は長く、負荷容量は大きかった。このため、所望の読み出しサイクル時間および書き込みサイクル時間を得るためには、第２センスアンプ制御回路C2の動作をアクティブコマンドACTVに同期して開始させる必要があった。すなわち、読み出し制御回路４の増幅トランジスタ４ａおよび書き込み制御回路６のスイッチトランジスタ６ａを、読み出しコマンドREADおよび書き込みコマンドWRITEが供給される前に動作させなくてはならなかった。この結果、例えば、読み出し動作を実行する場合にも書き込み制御回路６を動作させなくてはならず、本来の動作に関係のない回路が動作することで、無駄な電力が消費されていた。
【００１９】
また、読み出し制御回路４および書き込み制御回路６は、配線長が長く、負荷の大きい第２および第３活性化信号線/RCL、WCLを駆動しなくてはならないため、大きな駆動能力が必要である。このため、読み出し動作時および書き込み動作時の消費電力が大きくなるという問題があった。さらに、大きな駆動能力を必要とする読み出し制御回路４および書き込み制御回路６が同時に動作するため、ピーク電流が大きいという問題があった。
【００２０】
本発明の目的は、半導体メモリの消費電力を削減することにある。特に、ダイレクトセンス方式のセンスアンプを有する半導体メモリにおいて、消費電力を削減することにある。
本発明の別の目的は、半導体メモリの読み出し動作および書き込み動作を高速に実行することにある。
【００２１】
【課題を解決するための手段】
本発明の半導体メモリでは、メモリセルアレイは、複数のメモリセルおよびこれ等メモリセルにそれぞれデータを伝達する複数のビット線を有している。各ビット線に対応して、複数のセンスアンプがそれぞれ形成されている。所定数のセンスアンプにより複数のセンスアンプ列が形成されている。各センスアンプは、ラッチ、増幅トランジスタ、およびコラムスイッチを有している。
ラッチは、第１活性化信号の活性化に応じてビット線上のデータを増幅し保持する。増幅トランジスタは、第２活性化信号の活性化をソースで受けたときに、ゲートで受けているビット線の電圧レベルを増幅する。コラムスイッチは、コラム選択信号の活性化に応じて増幅トランジスタのドレインを読み出しデータバス線に接続する。
【００２２】
第１センスアンプ制御回路は、第１活性化信号を生成する。第１活性化信号は、全てのセンスアンプに同時に供給される。すなわち、全てのセンスアンプのラッチは、同時に活性化され、ビット線上のデータを増幅する。複数の第２センスアンプ制御回路は、活性化タイミングが互いに異なる第２活性化信号をそれぞれ生成する。第２活性化信号は、異なるセンスアンプ列にそれぞれ供給される。すなわち、センスアンプの増幅トランジスタは、センスアンプ列毎に活性化される。換言すれば、センスアンプ列の数および一度に動作する増幅トランジスタの数は、第２活性化信号の本数に応じて設定される。
【００２３】
増幅トランジスタの動作数が減るため、読み出し動作時の消費電力が削減される。また、複数の第２活性化信号によりセンスアンプ列毎に増幅トランジスタを活性化するため、第２活性化信号を伝達する信号線の配線長を従来に比べ短くできる。信号線の負荷容量、配線抵抗等の負荷が小さくなるため、第２センスアンプ制御回路における第２活性化信号を生成するバッファ回路の駆動能力を小さくできる。この結果、読み出し動作におけるセンスアンプの消費電力を大幅に削減できる。
【００２４】
上記信号線の負荷が小さくなることで第２活性化信号の伝達時間を短縮でき、読み出し動作時間を短縮できる。上述したように、全てのラッチは、同時に活性化され、ビット線上のデータを増幅する。すなわち、各センスアンプは、予め、メモリセルから読み出されたデータをラッチにより増幅しておくことができる。このため、第２活性化信号を順次活性化するだけで多数のデータを高速かつ連続して外部に出力できる。
【００２５】
本発明の半導体メモリでは、ワード線は、メモリセルの記憶ノードとビット線との接続を制御する。アドレス入力回路は、ワード線を選択するロウアドレスおよびコラムスイッチを選択するコラムアドレスを受信する。第１センスアンプ制御回路は、ロウアドレスに応じて第１活性化信号を活性化する。第２センスアンプ制御回路は、ロウアドレスおよびコラムアドレスに応じて第２活性化信号を活性化する。ここで、ロウアドレスおよびコラムアドレスは、外部から時分割で供給されてもよく、同時に供給されてもよい。
【００２６】
上述したように、センスアンプ列の数は、第２活性化信号の本数に応じて設定される。センスアンプはビット線に接続されているため、センスアンプ列は、ビット線の配列方向（センスアンプの配列方向）に分割される。このため、第２活性化信号にコラムアドレスの論理を含めることで、メモリセルアレイのビット線に接続された複数のセンスアンプを、容易に、複数のセンスアンプ列として分割できる。一方、ロウアドレスだけで複数の第２活性化信号を生成する場合、ワード線の配列方向にセンスアンプ列を分割しなくてはならない。しかし、センスアンプはワード線の配列方向に並んでいないため、このような分割は不可能になる。
【００２７】
本発明の半導体メモリでは、ロウアドレスに応じて選択される複数のメモリブロックが形成されている。各メモリブロックは、メモリセルアレイと、このメモリセルアレイに沿って第１方向に配列された複数のセンスアンプ列とを有している。複数のメモリブロックが構成される場合にも、上述と同様、読み出し動作におけるセンスアンプの消費電力を大幅に削減できる。
【００２８】
本発明の半導体メモリでは、メモリブロックは、第１方向に直交する第２方向に配列されている。第１センスアンプ制御回路は、各メモリブロックの端に、第２の方向に沿って配置されている。第２センスアンプ制御回路は、メモリブロックの外側に、センスアンプ列に対応して第１方向に沿って配置されている。
第２センスアンプ制御回路の配列方向とセンスアンプ列の配列方向とが、ともに同じ第１方向であるため、第２活性化信号の信号線の配線長を、最短にできる。また、どのセンスアンプ列に対しても第２活性化信号の信号線の配線長を等しくできる。この結果、第２活性化信号の伝達時間をさらに短縮できる。
【００２９】
本発明の半導体メモリでは、第２活性化信号を伝達する第２活性化信号線を、コラム選択信号の信号線と同じ配線層を使用して配線している。一般に、コラム選択信号を伝達する信号線は、コラム選択信号を短時間で伝達するため、抵抗の低い配線層を使用して配線される。このため、第２活性化信号の伝達時間をさらに短縮できる。
【００３０】
本発明の半導体メモリでは、センスアンプ列は、メモリセルアレイに沿って第１方向に配列されている。第２活性化信号を伝達する第２活性化信号線は、センスアンプ列までコラム選択信号の信号線と同じ第１配線層を使用して第２方向に配線されている。また、第２活性化信号線は、センスアンプ列内で、第１活性化信号を伝達する第１活性化信号線と同じ第２配線層を使用して第１方向に配線されている。センスアンプ列までの比較的長い配線を、抵抗の低い第１配線層を使用して形成することで、第２活性化信号線のトータルの配線抵抗を下げることができる。このため、第２活性化信号の伝達時間を短縮できる。
【００３１】
本発明の半導体メモリでは、複数の第３センスアンプ制御回路は、活性化タイミングが互いに異なる第３活性化信号をそれぞれ生成する。センスアンプは、スイッチおよびコラムスイッチを有している。スイッチは、第３活性化信号のいずれかに応じてオンし、ビット線上のデータを伝達する。コラムスイッチは、コラム選択信号の活性化に応じて、ビット線をスイッチを介して書き込みデータバス線に接続する。
【００３２】
複数の第３活性化信号は、所定数のセンスアンプを含む複数のセンスアンプ列にそれぞれ供給されている。すなわち、センスアンプのスイッチは、センスアンプ列毎に活性化される。スイッチの動作数が減るため、書き込み動作時の消費電力が削減される。また、複数の第３活性化信号によりセンスアンプ列毎にスイッチを活性化するため、第３活性化信号を伝達する信号線の配線長を従来に比べ短くできる。信号線の負荷容量、配線抵抗等の負荷が小さくなるため、第３センスアンプ制御回路における第３活性化信号を生成するバッファ回路の駆動能力を小さくできる。この結果、書き込み動作におけるセンスアンプの消費電力を大幅に削減できる。第３活性化信号の伝達時間を短縮できるため、書き込み動作時間を短縮できる。
【００３３】
例えば、第３活性化信号を伝達する第３活性化信号線を、上述の第２活性化信号線と同様に、コラム選択信号の信号線と同じ配線層を使用して配線することで、さらに、第３活性化信号の伝達時間をさらに短縮できる。
本発明の半導体メモリでは、第２センスアンプ制御回路は、読み出し動作時に活性化され第２活性化信号を生成する。第３センスアンプ制御回路は、書き込み動作時に活性化され前記第３活性化信号を生成する。読み出し動作および書き込み動作において、それぞれ必要な制御回路のみが動作するため、消費電力を削減できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの一実施形態を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して形成されており、DRAMのメモリコアを有している。図中、太線で示した信号線は、複数本で構成されていることを示している。信号名および信号線名の頭の記号"/"は、その信号が負論理であること、および負論理の信号が伝達されることをそれぞれ示している。
【００３５】
半導体メモリは、コマンドバッファ１０、アドレスバッファ１２、データ入出力回路１４、コマンドデコーダ１６、ロウアドレスラッチ１８、コラムアドレスラッチ２０、動作制御回路２２、ロウプリデコーダ２４、コラムプリデコーダ２６、およびメモリコアMを有している。半導体メモリは、図示した以外にも、メモリセルをリフレッシュするためのリフレッシュ制御回路および動作モードを設定するモードレジスタ等を有している。
【００３６】
コマンドバッファ１０は、外部からコマンドCMDを受け、受けたコマンドCMDをコマンドデコーダ１６に出力している。アドレスバッファ１２は、外部からアドレスADDを受け、受けたアドレスADDをロウアドレスラッチ１８およびコラムアドレスラッチ２０に出力している。この半導体メモリは、アドレスマルチプレクス方式を採用しており、読み出し動作および書き込み動作に必要なアドレスADDをロウアドレスRADDとコラムアドレスCADDとに分けて受信する。データ入出力回路１４は、読み出し動作時にメモリコアMからの読み出しデータを外部に出力し、書き込み動作時に外部からの書き込みデータをメモリコアMに出力する。
【００３７】
コマンドデコーダ１６は、コマンドCMDを解析し、解析結果を動作制御回路２２に出力する。ロウアドレスラッチ１８は、ロウアドレスRADDをラッチし、ラッチしたアドレスをロウプリデコーダ２４に出力する。コラムアドレスラッチ２０は、コラムアドレスCADDをラッチし、ラッチしたアドレスをコラムプリデコーダ２６に出力する。
【００３８】
動作制御回路２２は、コマンドCMDの解析結果に応じた制御信号を出力する。動作制御回路２２は、コマンドCMDが読み出しコマンドREADおよび書き込みコマンドWRITEであるとき、それぞれ読み出し制御信号RDを書き込み制御信号WRを活性化する。動作制御回路２２は、コマンドCMDがアクティブコマンドまたはプリチャージコマンドであるとき、それぞれ制御信号を活性化する。
【００３９】
ロウプリデコーダ２４は、ロウアドレスRADDをデコードした信号をメモリコアMに出力する。コラムプリデコーダ２６は、コラムアドレスCADDをデコードした信号をメモリコアMに出力する。
メモリコアMは、ロウデコーダRDEC、コラムデコーダCDEC、アンプAMP、複数のメモリセルアレイALY、および複数のセンスアンプ列RSAを有している。アンプAMPは、メモリセルアレイALYから読み出される読み出しデータをCMOSレベルに増幅するセンスバッファおよび書き込みデータをメモリセルアレイALYに出力するライトアンプを有している。
【００４０】
図２は、図１のメモリコアMの詳細を示している。メモリセルアレイALY、ロウデコーダRDEC、コラムデコーダCDEC、アンプAMP、および第１センスアンプ制御回路C1は、従来（図６）と同じ構成であるため、詳細な説明を省略する。なお、本実施形態では、１つのデータ入出力端子に対応する回路について説明する。実際の回路では、メモリセルアレイALYおよびセンスアンプ列RSAは、データ入出力端子に対応してそれぞれ形成されている。
【００４１】
メモリコアMの４つのメモリブロックBLK0-3は、それぞれ２つのメモリセルアレイALYおよびこれ等メモリセルアレイALYに共有される複数のセンスアンプ列RSAを有している。メモリセルアレイALYは、ワード線WLおよびビット線BL（または/BL）により選択される複数のメモリセルMCを有している。
この実施形態では、各メモリブロックBLK0-3毎に４つのセンスアンプ列RSA00-03、10-13、20-23、30-33がそれぞれ形成されている。各メモリブロックBLKにおいて、４つのセンスアンプ列RSAは、２つのメモリセルアレイALYの間に、図の横方向（第１方向）に沿って配置されている。１つのセンスアンプ列RSAは、256個のセンスアンプ（図示せず）で構成されている。
【００４２】
また、メモリコアMは、第１センスアンプ制御回路C1（C1-0、C1-1、C1-2、C1-3）、第２センスアンプ制御回路C2（C2-0、C2-1、C2-2、C2-3）、８つのロウデコーダRDEC、およびコラムデコーダCDECを有している。
第１センスアンプ制御回路C1（C1-0、C1-1、C1-2、C1-3）は、各メモリブロックBLK内の４つセンスアンプ列RSAにそれぞれ対応して形成されており、図の最も右側のセンスアンプ列RSA（末尾の数字が"0"のセンスアンプ列RSA）の脇に配置されている。第１センスアンプ制御回路C1は、上位のロウアドレスR1、R0に応じて第１活性化信号PSA（PSA0-3）、NSA（NSA0-3）を活性化する。第１活性化信号PSA、NSAを伝達する信号線（第１活性化信号線PSA、NSA）は、各メモリブロックBLKにおける４つのセンスアンプ列RSAに共通に配線されている。第１活性化信号PSA、NSAの活性化により、４つのセンスアンプ列RSA内の全センスアンプ（1024個）のラッチ（後述する図３の符号３２）が活性化される。
【００４３】
第２センスアンプ制御回路C2は、上位のロウアドレスR1、R0および上位のコラムアドレスCADDに応じて第２活性化信号/RCL（/RCL00、10、20、30、/RCL01、11、21、31、/RCL02、12、22、32、/RCL03、13、23、33）、および第３活性化信号WCL（WCL00、10、20、30、WCL01、11、21、31、WCL02、12、22、32、/WCL03、13、23、33）を活性化する。ここで、各信号の末尾から２番目の数字は、メモリブロックBLKの番号に対応し、末尾の数字は、センスアンプ列RSAの末尾の数字に対応している。すなわち、第２センスアンプ制御回路C2は、センスアンプ列RSA毎に第２活性化信号/RCLおよび第３活性化信号WCLを生成する。
【００４４】
ロウデコーダRDECから最も遠い第２センスアンプ制御回路C2-3は、ロウアドレスR1、R0を供給する信号線が長くなり、ロウアドレスR1、R0の伝搬時間が、他の第２センスアンプ制御回路C2-0、C2-1，C2-2に比べると長くなる。しかし、ロウアドレスR1、R0は、後述するように、コラムアドレスCADDより十分前に供給されるため、伝搬時間の遅れは、アクセス時間等の動作時間に影響しない。
【００４５】
ロウデコーダRDECは、メモリセルアレイALYの右側にそれぞれ配置されている。ロウデコーダRDECは、上位のロウアドレスR1、R0を含む３ビットのロウアドレスRADDに応じて活性化され、下位のロウアドレスRADDに応じてワード線WLを選択する。
コラムデコーダCDECは、コラムアドレスCADDに応じて、コラム選択信号CL（CL0、1、...）を活性化する。コラム選択信号CLは、４つのメモリブロックBLK0-3に共通の信号である。コラム選択信号CLの活性化により、第１活性化信号PSA、NSAにより活性化されたセンスアンプ列RSAの所定のコラムスイッチ（後述）がオンする。すなわち、コラム選択信号CLに応じてセンスアンプが選択される。
【００４６】
第２活性化信号/RCLを伝達する信号線（第２活性化信号線/RCL）および第３活性化信号WCLを伝達する信号線（第３活性化信号線WCL）は、コラム選択信号線CLと同じ第１配線層を使用して第２センスアンプ制御回路C2からセンスアンプ列RSAまで第２方向に沿って配線されている。第２活性化信号線/RCLおよび第３活性化信号線WCLは、各センスアンプ列RSA内で、第１活性化信号線PSA、NSAと同じ第２配線層を使用して第１方向に沿って配線されている。
【００４７】
一般に、コラム選択信号CLを高速に伝達するため、コラム選択信号線CLは、抵抗の低い最上の配線層を使用して配線される。第２活性化信号線/RCLおよび第３活性化信号線WCLは、センスアンプ列RSAまでコラム選択信号線CLと同じ方向に配線されているので、コラム選択信号線CLと同じ最も抵抗の低い第１配線層を使用して配線することができる。センスアンプ列RSAまでの比較的長い配線を、抵抗の低い第１配線層を使用して形成したので、第２活性化信号線/RCLおよび第３活性化信号線WCLのトータルの配線抵抗を下げることができる。
【００４８】
また、各メモリブロックBLKにおいて、第２活性化信号線/RCLおよび第３活性化信号線WCLは、４つのセンスアンプ列RSA毎に配線されている。このため、第２活性化信号線/RCLおよび第３活性化信号線WCLを第１活性化信号線PSA、NSAに沿って配線した従来に比べ、その配線長を短くすることが可能になる。この結果、第２活性化信号/RCLおよび第３活性化信号WCLをセンスアンプ列RSAまで高速に伝達できる。さらに、第２活性化信号線/RCLおよび第３活性化信号線WCLの配線容量および配線抵抗等の負荷を、従来に比べ小さくできるため、第２センスアンプ制御回路C2の駆動能力を小さくできる。この結果、消費電力は小さくなる。
【００４９】
図３は、図２のセンスアンプ列RSAの詳細を示している。図３において、ワード線WL（WL0、WL1）は、図の縦方向に配線され、ビット線BL（BL0-2、BLL0-2、BLR0-2）、/BL（/BL0-2、/BLL0-2、/BLR0-2）は、図の横方向に配線されている。すなわち、図３は、図１を９０度回転させた状態を示している。
センスアンプSAは、それぞれビット線BL、/BLに接続されており、図の左右のメモリセルアレイALY側にそれぞれ配置された、ビット線リセット信号/SBRSL、/SBRSRで制御されるイコライズMOS（nMOSトランジスタ）と、ビット線選択信号/SBTL、/SBTRで制御されるアイソレーションゲート（nMOSトランジスタ）と、プリチャージ回路３０と、増幅機能を有するラッチ３２と、読み出し制御回路３４と、書き込み制御回路３６とを有している。
【００５０】
イコライズMOSは、センスアンプSAの両側に配置されたメモリセルアレイALYのビット線対BLL、/BLLおよびBLR、/BLRをそれぞれイコライズする。アイソレーションゲートは、ビット線選択信号/SBTL、/SBTRで制御されており、センスアンプSAと、図の左右両側のメモリセルアレイALYとをそれぞれ接続している。読み出し動作時および書き込み動作時において、ビット線選択信号/SBTLが高レベルに変化したときに、図の左側のメモリセルアレイALYが、センスアンプSAに接続され、ビット線選択信号/SBTRが高レベルに変化したときに、図の右側のメモリセルアレイALYが、センスアンプSAに接続される。４つのメモリブロックBLKに供給される８つのビット線選択信号/SBTL、/SBTRのうちいずれかが、ロウアドレスRADDに応じて高レベルに変化する。
【００５１】
プリチャージ回路３０は、ビット線BL、/BLの間に直列に接続された２つのnMOSトランジスタを有している。プリチャージ回路３０は、ビット線リセット信号/BRSが高レベルのときに動作し、ビット線BL、/BLにプリチャージ電圧VPRを供給する。
ラッチ３２は、入力と出力を互いに接続した２つのCMOSインバータで構成されている。CMOSインバータのpMOSトランジスタのソースには、第１活性化信号PSAが供給され、nMOSトランジスタのソースには、第１活性化信号NSAが供給されている。ラッチ３２は、第１活性化信号PSA、NSAがそれぞれ高レベル、低ベルのときに活性化され、ビット線BL、/BLの電圧差を増幅し、増幅した論理レベルをラッチする。
【００５２】
読み出し制御回路３４は、図７の読み出し制御回路４と同じ回路である。すなわち、本実施形態の半導体メモリは、ダイレクトセンス方式を採用している。読み出し制御回路３４は、増幅トランジスタ３４ａおよびスイッチトランジスタ３４ｂ（コラムスイッチ）をビット線BL、/BL毎に有している。増幅トランジスタ３４ａは、ゲートをビット線BL（または/BL）に接続し、ソースを第２活性化信号線/RCL（/RCL0-1）に接続している。スイッチトランジスタ３４ｂは、ソースを増幅トランジスタ３４ａのドレインに接続し、ゲートをコラム選択信号線CL（CL0-1）に接続し、ドレインを読み出しデータバス線RDB（RDB0-2）または/RDB（/RDB0-2）に接続している。
【００５３】
書き込み制御回路３６は、図７の書き込み制御回路６と同じ回路である。すなわち、直列に接続された２つのスイッチトランジスタ３６ａ、３６ｂをビット線BL、/BL毎に有している。スイッチトランジスタ３６ａの一端は、書き込みデータバス線WDB（WDB0-2）または/WDB（/WDB0-2）に接続されている。スイッチトランジスタ３６ｂ（コラムスイッチ）の一端は、ビット線BL（または/BL）に接続されている。スイッチトランジスタ３６ａ、３６ｂの２つのゲートは、それぞれ第３活性化信号線WCL0およびコラム選択信号線CL（CL0-1）に接続されている。
【００５４】
メモリセルアレイALYは、複数のメモリセルMCを有している。メモリセルMCは、データを記憶するキャパシタ、およびこのキャパシタをビット線BL（または/BL）に接続する転送トランジスタで構成されている。転送トランジスタのゲートは、ワード線WL（WL0-1）に接続されている。
なお、この実施形態では、読み出し動作および書き込み動作時にデータ入出力端子毎に、２ビットのデータがメモリコアMに入出力される。このため、コラム選択信号線CLは、２つのセンスアンプSAに共通して配線されている。
【００５５】
図４は、図１の第１センスアンプ制御回路C1（C1-0、C1-1、C1-2、C1-3）および第２センスアンプ制御回路C2-2の詳細を示している。第２センスアンプ制御回路C2-0、C2-1、C2-3は、入力されるコラムアドレスCADDが相違することを除き、第２センスアンプ制御回路C2-2と同一構成であるため、説明を省略する。
第１センスアンプ制御回路C1-0は、センスアンプ活性化線PSAを高電圧線に接続するpMOSトランジスタと、センスアンプ活性化線NSAを低電圧線に接続するnMOSトランジスタと、ロウアドレスR1、R0に応じてpMOSトランジスタおよびnMOSトランジスタを制御する論理ゲートと、ビット線リセット信号/BRSで制御されセンスアンプ活性化線PSA、NSAを互いに接続する複数のnMOSトランジスタとを有している。
【００５６】
第１センスアンプ制御回路C1-1、C1-2、C1-3は、供給されるロウアドレスが異なることを除き、第１センスアンプ制御回路C1-0と同じ構成である。例えば、ロウアドレスR1、R0が"00"のとき、第１センスアンプ制御回路C1-0のみが動作し、センスアンプ活性化線PSA0、NSA0がそれぞれ高電圧線、低電圧線に接続される。他のセンスアンプ活性化信号PSA、NSAは、プリチャージ状態に保持される。
【００５７】
第２センスアンプ制御回路C2-2は、ロウアドレスR1、R0、読み出し制御信号RD、およびコラムアドレスCADDのデコード信号CADECに応じて第２活性化信号/RCL0-3を活性化するNANDゲートと、ロウアドレスR1、R0、書き込み制御信号WR、およびデコード信号CADECに応じて第３活性化信号WCL0-3を活性化するAND回路とを有している。デコード信号CADECは、コラムアドレスCADDの上位２ビットにより生成される。ここで、第３活性化信号WCL0-3を生成する回路は、第３センスアンプ制御回路として動作する。
【００５８】
図に示した第２センスアンプ制御回路C2-2では、コラムアドレスCADDの上位２ビットが"10"のときに、デコード信号CADECが高レベルに変化する。例えば、ロウアドレスR1、R0が"01"、コラムアドレスCADDの上位２ビットが"10"のとき、第２活性化信号/RCL2および第３活性化信号WCL2が活性化される。このとき、図２に網掛けで示したセンスアンプ列RSA12の読み出し制御回路３４または書き込み制御回路３６が動作する。
【００５９】
図５は、上述した半導体メモリの動作を示している。図８と同じ動作については、詳細な説明を省略する。
まず、アクティブコマンドACTVおよびロウアドレスRADDが供給され、ビット線リセット信号/BRSが低レベルに変化し、ビット線対BL、/BLのプリチャージが解除される（図５（ａ））。ビット線リセット信号/BRS、/SBRSL、/SBRSRおよびビット線選択信号/SBTL、/SBTRは、図２において図示しなかったセンスアンプ制御回路により活性化される。
【００６０】
図１のロウデコーダRDECは、ロウアドレスRADDに応じてワード線WLを活性化する（図５（ｂ））。ワード線WLの活性化により、メモリセルMCからビット線BL（または/BL）にデータが読み出される（図５（ｃ））。
次に、第１センスアンプ制御回路C1は、ロウアドレスRADDに応じたメモリブロックBLKのセンスアンプ活性化信号PSA、NSAを活性化する（図５（ｄ））。センスアンプ活性化信号PSA、NSAの活性化により、メモリブロックBLK内の全てのラッチ３２が活性化され、増幅動作を開始する。ラッチ３２の活性化により、ビット線BL、/BLの電圧差が増幅される（図５（ｅ））。この時点では、第２活性化信号/RCLおよび第３活性化信号WCLは、活性化されない。
【００６１】
次に、読み出しコマンドREADおよびコラムアドレスCADDが供給される。第２センスアンプ制御回路C2は、先に供給されたロウアドレスRADDおよびコラムアドレスCADDに応じたセンスアンプ列RSAに対応する第２活性化信号/RCLを活性化する（図５（ｆ））。第２活性化信号/RCLの活性化により、図３の増幅トランジスタ３４ａが活性化され、ビット線BL、/BL上の読み出しデータが増幅される。この動作サイクルでは、書き込み制御信号WRは、活性化されないため、図４の第２センスアンプ制御回路C2-2のAND回路は動作せず、第３活性化信号WCLは活性化されない。このように、読み出し動作に不要な回路が動作しないため、消費電力が削減される。
【００６２】
また、図１のコラムデコーダCDECは、コラムアドレスCADDに応じてコラム選択信号CLのいずれかを活性化する（図５（ｇ））。コラム選択信号CLの活性化により、読み出し制御回路３４のスイッチトランジスタ３４ｂがオンし、増幅トランジスタ３４ａに増幅された相補の読み出しデータが読み出しデータバス線RDB、/RDBに読み出される。
【００６３】
次に、書き込みコマンドWRITE、コラムアドレスCADD、書き込みデータが供給される。第２センスアンプ制御回路C2は、先に供給されたロウアドレスRADDおよびコラムアドレスCADDに応じたセンスアンプ列RSAに対応する第３活性化信号WCLを活性化する（図５（ｈ））。第２活性化信号WCLの活性化により、図３の書き込み制御回路３６のスイッチトランジスタ３６ａがオンする。この動作サイクルでは、読み出し制御信号RDは、活性化されないため、図４の第２センスアンプ制御回路C2-2のNANDゲートは動作せず、第２活性化信号線/RCLは活性化されない。このように、書き込み動作に不要な回路が動作しないため、消費電力が削減される。
【００６４】
また、コラムデコーダCDECは、コラムアドレスCADDに応じてコラム選択信号CLのいずれかを活性化する（図５（ｉ））。コラム選択信号CLの活性化により、書き込み制御回路３６のスイッチトランジスタ３６ｂがオンし、書き込みデータバス線WDB、/WDB上の相補の書き込みデータがビット線BL、/BLに伝達される（図５（ｊ））。書き込みデータは、センスアンプSAのラッチ３２で増幅され、メモリセルMCに書き込まれる。
【００６５】
この後、図８と同様に、プリチャージコマンドPREが供給され、半導体メモリはスタンバイ状態STBYに移行する。
以上、本実施形態では、複数の第２活性化信号/RCLによりセンスアンプSAの増幅トランジスタ３４ａを、センスアンプ列RSA毎に活性化した。このため、増幅トランジスタ３４ａの動作数を減らすことができ、読み出し動作時の消費電力を削減できる。第２活性化信号線/RCLの配線長を従来に比べ短くできるため、信号線の負荷が小さくなり、第２センスアンプ制御回路C2における第２活性化信号/RCLを生成するNANDゲート（バッファ回路）の駆動能力を小さくできる。この結果、読み出し動作におけるセンスアンプSAの消費電力を大幅に削減できる。複数のメモリブロックBLKが第２方向に沿って配列される場合にも、読み出し動作時の消費電力を大幅に削減できる。
【００６６】
第２活性化信号線/RCLの負荷が小さくなるため、第２活性化信号/RCLの伝達時間を短縮できる。この結果、読み出し動作時間を短縮できる。
第２センスアンプ制御回路C2は、コラムアドレスの論理を用いて第２活性化信号を生成した。このため、センスアンプSAの領域をビット線BL、/BLの配列方向である第１方向に沿って容易に分割し、複数のセンスアンプ列RSAを構成できる。
【００６７】
第２センスアンプ制御回路C2をセンスアンプ列RSAに対応させて第１方向に配置したので、第２活性化信号線/RCLの配線長を、最短にできる。また、どのセンスアンプ列RSAに対しても第２活性化信号線/RCLの配線長を等しくできる。この結果、第２活性化信号/RCLの伝達時間をさらに短縮できる。
第２センスアンプ制御回路C2をコラムデコーダCDECに沿って配置したので、第２センスアンプ制御回路C2に供給されるコラムアドレスの信号線の配線長を最短にできる。
【００６８】
第２活性化信号線/RCLおよび第３活性化信号線WCLを、コラムスイッチ３４ｂを制御するコラム選択信号線CLと同じ低抵抗の第１配線層を使用して配線した。このため、第２活性化信号/RCLおよび第３活性化信号線WCLの伝達時間をさらに短縮できる。
第２活性化信号線/RCLおよび第３活性化信号線WCLを、センスアンプ列RSAまで第１配線層を使用して配線し、センスアンプ列RSA内で第１活性化信号線PSA、NSAと同じ第２配線層を使用して配線した。センスアンプ列RSAまでの比較的長い配線を、抵抗の低い第１配線層を使用して形成したので、第２活性化信号線/RCLおよび第３活性化信号線WCLのトータルの配線抵抗を下げることができる。
【００６９】
複数の第３活性化信号WCLによりセンスアンプSAのスイッチトランジスタ３６ａを、センスアンプ列RSA毎に活性化した。このため、スイッチトランジスタ３６ａの動作数を減らすことができ、書き込み動作時の消費電力を削減できる。第３活性化信号線WCLの配線長を従来に比べ短くできるため、信号線の負荷が小さくなり、第２センスアンプ制御回路C2における第３活性化信号WCLを生成するAND回路（バッファ回路、第３センスアンプ制御回路）の駆動能力を小さくできる。この結果、書き込み動作におけるセンスアンプSAの消費電力を大幅に削減できる。複数のメモリブロックBLKが第２方向に沿って配列される場合にも、書き込み動作時の消費電力を大幅に削減できる。
【００７０】
第３活性化信号線WCLの負荷が小さくなるため、第２活性化信号WCLの伝達時間を短縮できる。この結果、書き込み動作時間を短縮できる。
第２センスアンプ制御回路C1は、書き込み動作時に第２活性化信号/RCLのみを生成し、書き込み動作時に第３活性化信号WCLのみを生成した。読み出し動作および書き込み動作において、それぞれ必要な制御回路のみが動作するため、消費電力を削減できる。
【００７１】
なお、上述した実施形態では、本発明を、DRAMコアを有する半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、SDRAM（Synchronous DRAM）、またはDRAMコアを有するFCRAM（Fast Cycle RAM）に適用してもよい。
上述した実施形態では、本発明を、クロック非同期式の半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、クロック同期式の半導体メモリに適用してもよい。
【００７２】
上述した実施形態では、本発明を、アドレスマルチプレクス方式の半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、アドレスノンマルチプレクス方式の半導体メモリに適用してもよい。
上述した実施形態では、本発明を、１つのメモリコアMを有する半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、独立に動作する複数のメモリコア（バンク）を有する半導体メモリに適用してもよい。
【００７３】
上述した実施形態では、メモリブロックBLK内のセンスアンプSAを４つのセンスアンプ列RSAに分割した例について述べた。本発明はかかる実施形態に限定されるものではない。センスアンプ列RSAの数が多いほど、第２活性化信号線/RCLおよび第３活性化信号線WCLの配線負荷が小さくなるため、第２センスアンプ制御回路C2の駆動能力を小さくできる。したがって、センスアンプ列RSAの数が多いほど、動作時の消費電力を削減できる。
【００７４】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 複数のメモリセルおよび該メモリセルにそれぞれデータを伝達する複数のビット線を有するメモリセルアレイと、
前記ビット線に対応してそれぞれ形成され、該ビット線上のデータを増幅する複数のセンスアンプと、
第１活性化信号を生成する第１センスアンプ制御回路と、
活性化タイミングが互いに異なる第２活性化信号をそれぞれ生成する複数の第２センスアンプ制御回路とを備え、
前記センスアンプは、
前記第１活性化信号の活性化に応じてビット線上のデータを増幅し保持するラッチと、
前記第２活性化信号のいずれかの活性化をソースで受けたときに、ゲートで受けている前記ビット線の電圧レベルを増幅する増幅トランジスタと、
コラム選択信号の活性化に応じて前記増幅トランジスタのドレインを読み出しデータバス線に接続するコラムスイッチとを有し、
前記第１活性化信号は、全ての前記センスアンプに同時に供給され、
前記第２活性化信号は、所定数の前記センスアンプを含む複数のセンスアンプ列にそれぞれ供給されることを特徴とする半導体メモリ。
【００７５】
（付記２） 付記１記載の半導体メモリにおいて、
前記メモリセルの記憶ノードと前記ビット線との接続を制御するワード線と、
ワード線を選択するロウアドレスおよび前記コラムスイッチを選択するコラムアドレスを受信するアドレス入力回路とを備え、
前記第１センスアンプ制御回路は、前記ロウアドレスに応じて前記第１活性化信号を活性化し、
前記第２センスアンプ制御回路は、前記ロウアドレスおよび前記コラムアドレスに応じて前記第２活性化信号を活性化することを特徴とする半導体メモリ。
【００７６】
（付記３） 付記２記載の半導体メモリにおいて、
前記アドレス入力回路は、前記ロウアドレスおよび前記コラムアドレスを、時分割で受信することを特徴とする半導体メモリ。
（付記４） 付記２記載の半導体メモリにおいて、
前記メモリセルアレイと、該メモリセルアレイに沿って第１方向に配列された複数の前記センスアンプ列とを有し、前記ロウアドレスに応じて選択される複数のメモリブロックを備えていることを特徴とする半導体メモリ。
【００７７】
（付記５） 付記４記載の半導体メモリにおいて、
前記メモリブロックは、前記第１方向に直交する第２方向に配列され、
前記第１センスアンプ制御回路は、前記各メモリブロックの端に、前記第２の方向に沿って配置され、
前記第２センスアンプ制御回路は、前記メモリブロックの外側に、前記センスアンプ列に対応して前記第１方向に沿って配置されていることを特徴とする半導体メモリ。
【００７８】
（付記６） 付記５記載の半導体メモリにおいて、
前記第２活性化信号を伝達する第２活性化信号線は、前記コラムスイッチを制御するコラム選択信号の信号線と同じ前記第２の方向に配線されていることを特徴とする半導体メモリ。
（付記７） 付記５記載の半導体メモリにおいて、
前記第２活性化信号を伝達する第２活性化信号線は、前記コラムスイッチを制御するコラム選択信号の信号線と同じ配線層を使用して配線されていることを特徴とする半導体メモリ。
【００７９】
（付記８） 付記７記載の半導体メモリにおいて、
前記第２活性化信号線は、前記センスアンプ列まで前記コラム選択信号の信号線と同じ第１配線層を使用して前記第２方向に配線され、前記センスアンプ列内で、前記第１活性化信号を伝達する第１活性化信号線と同じ第２配線層を使用して前記第１方向に配線されていることを特徴とする半導体メモリ。
【００８０】
（付記９） 付記１記載の半導体メモリにおいて、
前記第２活性化信号を伝達する第２活性化信号線は、前記コラムスイッチを制御するコラム選択信号の信号線と同じ配線層を使用して配線されていることを特徴とする半導体メモリ。
（付記１０） 付記９記載の半導体メモリにおいて、
前記第２活性化信号線は、前記第１活性化信号を伝達する第１活性化信号線と直交する方向に配線されていることを特徴とする半導体メモリ。
【００８１】
（付記１１） 付記１記載の半導体メモリにおいて、
前記センスアンプ列は、前記メモリセルアレイに沿って第１方向に配列され、前記第２活性化信号を伝達する前記第２活性化信号線は、前記センスアンプ列まで前記コラム選択信号の信号線と同じ第１配線層を使用して前記第１方向に直交する第２方向に配線され、前記センスアンプ列内で、前記第１活性化信号を伝達する第１活性化信号線と同じ第２配線層を使用して前記第１方向に配線されていることを特徴とする半導体メモリ。
【００８２】
（付記１２） 付記１記載の半導体メモリにおいて、
活性化タイミングが互いに異なる第３活性化信号をそれぞれ生成する複数の第３センスアンプ制御回路を備え、
前記センスアンプは、
前記第３活性化信号のいずれかに応じてオンし、前記ビット線上のデータを伝達するスイッチと、
前記コラム選択信号の活性化に応じて、前記ビット線を前記スイッチを介して書き込みデータバス線に接続するコラムスイッチとを有し、
複数の前記第３活性化信号は、所定数の前記センスアンプを含む複数のセンスアンプ列にそれぞれ供給されていることを特徴とする半導体メモリ。
【００８３】
（付記１３） 付記１２記載の半導体メモリにおいて、
前記第２センスアンプ制御回路は、読み出し動作時に活性化され前記第２活性化信号を生成し、
前記第３センスアンプ制御回路は、書き込み動作時に活性化され前記第３活性化信号を生成することを特徴とする半導体メモリ。
【００８４】
（付記１４） 付記１２記載の半導体メモリにおいて、
前記第３活性化信号を伝達する第３活性化信号線は、前記コラムスイッチを制御するコラム選択信号の信号線と同じ配線層を使用して配線されていることを特徴とする半導体メモリ。
（付記１５） 付記１４記載の半導体メモリにおいて、
前記第３活性化信号線は、前記第１活性化信号を伝達する第１活性化信号線と直交する方向に配線されていることを特徴とする半導体メモリ。
【００８５】
（付記１６） 付記１２記載の半導体メモリにおいて、
前記センスアンプ列は、前記メモリセルアレイに沿って第１方向に配列され、前記第３活性化信号を伝達する第３活性化信号線は、前記センスアンプ列まで前記コラムスイッチを制御する信号線と同じ第１配線層を使用して前記第１方向に直交する第２方向に配線され、前記センスアンプ列内で前記第１活性化信号を伝達する第１活性化信号線と同じ第２配線層を使用して前記第１方向に配線されていることを特徴とする半導体メモリ。
【００８６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００８７】
【発明の効果】
本発明の半導体メモリでは、増幅トランジスタの動作数を減らすことで、読み出し動作時の消費電力を削減できる。第２活性化信号を伝達する信号線の配線長を従来に比べ短くできるため、第２センスアンプ制御回路の駆動能力を小さくできる。この結果、読み出し動作におけるセンスアンプの消費電力を大幅に削減できる。信号線の負荷が小さくなることで第２活性化信号の伝達時間が短縮でき、読み出し動作時間を短縮できる。
【００８８】
本発明の半導体メモリでは、第２活性化信号にコラムアドレスの論理を含めることで、メモリセルアレイのビット線に接続された複数のセンスアンプを、容易に、複数のセンスアンプ列として分割できる。
本発明の半導体メモリでは、複数のメモリブロックが構成される場合にも、読み出し動作時の消費電力を大幅に削減できる。
【００８９】
本発明の半導体メモリでは、第２活性化信号の信号線の配線長を短くでき、第２活性化信号の伝達時間をさらに短縮できる。
本発明の半導体メモリでは、第２活性化信号線を抵抗の低い配線層を使用して配線することで、第２活性化信号の伝達時間をさらに短縮できる。
【００９０】
本発明の半導体メモリでは、第２活性化信号線のトータルの配線抵抗を下げることで、第２活性化信号の伝達時間を短縮できる。
本発明の半導体メモリでは、増幅トランジスタの動作数を減らすことで、書き込み動作時の消費電力を削減できる。第３活性化信号を伝達する信号線の配線長を従来に比べ短くできるため、第３センスアンプ制御回路の駆動能力を小さくできる。この結果、書き込み動作におけるセンスアンプの消費電力を大幅に削減できる。信号線の負荷が小さくなることで第３活性化信号の伝達時間が短縮でき、書き込み動作時間を短縮できる。
【００９１】
本発明の半導体メモリでは、読み出し動作および書き込み動作において、それぞれ必要な制御回路のみが動作するため、消費電力を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１のメモリコアの詳細を示すブロック図である。
【図３】図２のセンスアンプ列の詳細を示す回路図である。
【図４】図１の第１および第２センスアンプ制御回路の詳細を示す回路図である。
【図５】本発明の低消費メモリの動作を示すタイミング図である。
【図６】従来のDRAMのメモリコアを示すブロック図である。
【図７】図６のセンスアンプ列の概要を示す回路図である。
【図８】従来のDRAMの動作を示すタイミング図である。
【符号の説明】
１０ コマンドバッファ
１２ アドレスバッファ
１４ データ入出力回路
１６ コマンドデコーダ
１８ ロウアドレスラッチ
２０ コラムアドレスラッチ
２２ 動作制御回路
２４ ロウプリデコーダ
２６ コラムプリデコーダ
３０ プリチャージ回路
３２ ラッチ
３４ 読み出し制御回路
３６ 書き込み制御回路
ACTV アクティブコマンド
ADD アドレス
ALY メモリセルアレイ
AMP アンプ
BL、/BL ビット線
BLK0-3 メモリブロック
C1 第１センスアンプ制御回路
C2 第２センスアンプ制御回路
CADD コラムアドレス
CDEC コラムデコーダ
CL コラム選択信号、コラム選択信号線
CMD コマンド
M メモリコア
MC メモリセル
PRE プリチャージコマンド
PSA、NSA 第１活性化信号、第１活性化信号線
RADD、R1、R0 ロウアドレス
/RCL 第２活性化信号、第２活性化信号線
RD 読み出し制御信号
RDEC ロウデコーダ
READ 読み出しコマンド
RSA センスアンプ列
WCL 第３活性化信号、第３活性化信号線
WL ワード線
WR 書き込み制御信号
WRITE 書き込みコマンド
Claims (5)
- 複数のメモリセルおよび該メモリセルにそれぞれデータを伝達する複数のビット線、および前記メモリセルの記憶ノードと前記ビット線との接続を制御するワード線を有するメモリセルアレイと、前記ビット線に対応してそれぞれ形成され、該ビット線上のデータを増幅する複数のセンスアンプを含み、該メモリセルアレイに沿って第１方向に配列された複数の前記センスアンプ列とを有し、前記第１方向に直交する第２方向に配列され、ロウブロックアドレスに応じて選択される複数のメモリブロックと、
前記ロウブロックアドレス、ワード線を選択するロウアドレスおよび前記コラムスイッチを選択するコラムアドレスを受信するアドレス入力回路と、
前記各メモリブロックの端に前記第２の方向に沿って配置され、前記ロウブロックアドレスに応じて第１活性化信号を生成する第１センスアンプ制御回路と、
前記複数のメモリブロックの外側に、前記センスアンプ列に対応して前記第１方向に沿って配置され、前記ロウブロックアドレスおよび上位のコラムアドレスに応じて、前記各メモリブロックの前記センスアンプ列毎に、活性化タイミングが互いに異なる第２活性化信号をそれぞれ生成する複数の第２センスアンプ制御回路とを備え、
前記センスアンプは、
前記第１活性化信号の活性化に応じてビット線上のデータを増幅し保持するラッチと、
前記第２活性化信号のいずれかの活性化をソースで受けたときに、ゲートで受けている前記ビット線の電圧レベルを増幅する増幅トランジスタと、
コラム選択信号の活性化に応じて前記増幅トランジスタのドレインを読み出しデータバス線に接続するコラムスイッチとを有し、
前記第１活性化信号は、全ての前記センスアンプに同時に供給され、
前記第２活性化信号は、所定数の前記センスアンプを含む複数のセンスアンプ列にそれぞれ供給され、
前記第２活性化信号を伝達する第２活性化信号線は、前記第２センスアンプ制御回路から前記各センスアンプ列まで、前記コラムスイッチを制御するコラム選択信号の信号線と同じ配線層を使用して配線されていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
複数の前記メモリブロックで共有され、前記メモリブロック群の外側に前記第２センスアンプ制御回路に隣接して配置され、前記コラム選択信号を出力するコラムデコーダを備え、
前記第２活性化信号線は、前記第２センスアンプ制御回路から前記センスアンプ列まで前記コラム選択信号の信号線と同じ第１配線層を使用して前記第２方向に配線され、前記センスアンプ列内で、前記第１活性化信号を伝達する第１活性化信号線と同じ第２配線層を使用して前記第１方向に配線されていることを特徴とする半導体メモリ。 - 複数のメモリセル、該メモリセルにそれぞれデータを伝達する複数のビット線、および前記メモリセルの記憶ノードと前記ビット線との接続を制御するワード線を有するメモリセルアレイと、前記ビット線に対応してそれぞれ形成され、該ビット線上のデータを増幅する複数のセンスアンプを含み該メモリセルアレイに沿って第１方向に配列された複数の前記センスアンプ列とを有し、前記第１方向に直交する第２方向に配列され、ロウブロックアドレスに応じて選択される複数のメモリブロックと、
前記ロウブロックアドレス、前記ワード線を選択するロウアドレスおよびコラムスイッチを選択するコラムアドレスを受信するアドレス入力回路と、
前記ロウブロックアドレスに応じて前記メモリブロック毎に第１活性化信号を生成する第１センスアンプ制御回路と、
前記ロウブロックアドレスおよび上位のコラムアドレスに応じて前記各メモリブロックの前記センスアンプ列毎に、活性化タイミングが互いに異なる第２活性化信号をそれぞれ生成する複数の第２センスアンプ制御回路とを備え、
前記センスアンプは、
前記第１活性化信号の活性化に応じてビット線上のデータを増幅し保持するラッチと、
前記第２活性化信号のいずれかの活性化をソースで受けたときに、ゲートで受けている前記ビット線の電圧レベルを増幅する増幅トランジスタと、
コラム選択信号の活性化に応じて前記増幅トランジスタのドレインを読み出しデータバス線に接続する前記コラムスイッチとを有することを特徴とする半導体メモリ。 - 請求項１または請求項３記載の半導体メモリにおいて、
活性化タイミングが互いに異なる第３活性化信号をそれぞれ生成する複数の第３センスアンプ制御回路を備え、
前記センスアンプは、
前記第３活性化信号のいずれかに応じてオンし、書き込みデータバス線上のデータを伝達するスイッチと、
前記コラム選択信号の活性化に応じて、前記ビット線を前記スイッチを介して前記書き込みデータバス線に接続するコラムスイッチとを有し、
複数の前記第３活性化信号は、所定数の前記センスアンプを含む複数のセンスアンプ列にそれぞれ供給されていることを特徴とする半導体メモリ。 - 請求項４記載の半導体メモリにおいて、
前記第２センスアンプ制御回路は、読み出し動作時に活性化され前記第２活性化信号を生成し、
前記第３センスアンプ制御回路は、書き込み動作時に活性化され前記第３活性化信号を生成することを特徴とする半導体メモリ。
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