JP3297392B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3297392B2 JP3297392B2 JP02027299A JP2027299A JP3297392B2 JP 3297392 B2 JP3297392 B2 JP 3297392B2 JP 02027299 A JP02027299 A JP 02027299A JP 2027299 A JP2027299 A JP 2027299A JP 3297392 B2 JP3297392 B2 JP 3297392B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- selection signal
- signal
- memory
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に同期式半導体記憶装置に関するものである。
特に同期式半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来の同期式半導体記憶装置の１つであ
るシンクロナスＤＲＡＭは、複数のメモリセルと、複数
のメモリセルからのデータに基づく電位がそれぞれ与え
られる複数のビット線と、複数のビット線の電位をそれ
ぞれ増幅する複数のセンスアンプと、複数のビット線と
データ線との間にそれぞれ接続される複数のカラムスイ
ッチとを有する。
るシンクロナスＤＲＡＭは、複数のメモリセルと、複数
のメモリセルからのデータに基づく電位がそれぞれ与え
られる複数のビット線と、複数のビット線の電位をそれ
ぞれ増幅する複数のセンスアンプと、複数のビット線と
データ線との間にそれぞれ接続される複数のカラムスイ
ッチとを有する。
【０００３】このシンクロナスＤＲＡＭは、カラム選択
信号により、カラムスイッチが順次選択され、選択され
たカラムスイッチに対応するメモリセルのデータに基づ
く電位を順次、データ線に与えるものである。
信号により、カラムスイッチが順次選択され、選択され
たカラムスイッチに対応するメモリセルのデータに基づ
く電位を順次、データ線に与えるものである。
【０００４】シンクロナスＤＲＡＭは、順次、データ線
に与えられた電位に基づくデータをクロック信号の立ち
上がりに応答して、外部へ出力するものであった。
に与えられた電位に基づくデータをクロック信号の立ち
上がりに応答して、外部へ出力するものであった。
【０００５】
【発明が解決しようとする課題】従来のシンクロナスＤ
ＲＡＭでは、カラムスイッチを１つずつ導通状態とし
て、隣接しあう２つのメモリセルのデータに基づく電位
を順次データ線へ与えるため、隣接しあう２つのメモリ
セルのデータに基づく電位をデータ線へ与えるのに相当
の時間を要する。
ＲＡＭでは、カラムスイッチを１つずつ導通状態とし
て、隣接しあう２つのメモリセルのデータに基づく電位
を順次データ線へ与えるため、隣接しあう２つのメモリ
セルのデータに基づく電位をデータ線へ与えるのに相当
の時間を要する。
【０００６】よって、従来のシンクロナスＤＲＡＭのア
レイ構成に於いて、クロック信号の立ち上がりと立ち下
がりで、隣接しあう２つのメモリセルのデータに基づく
電位を出力させるダブルデータレートのシンクロナスＤ
ＲＡＭを実現する場合、クロック信号の周期を長くしな
ければならず、高速動作ができないという問題があっ
た。
レイ構成に於いて、クロック信号の立ち上がりと立ち下
がりで、隣接しあう２つのメモリセルのデータに基づく
電位を出力させるダブルデータレートのシンクロナスＤ
ＲＡＭを実現する場合、クロック信号の周期を長くしな
ければならず、高速動作ができないという問題があっ
た。
【０００７】また、シンクロナスＤＲＡＭでは、１つの
メモリブロックの中のセンスアンプの数が非常に多い。
各センスアンプは、自身を活性化するために電源に接続
されるが、各センスアンプから電源までの距離は、それ
ぞれ異なっている。
メモリブロックの中のセンスアンプの数が非常に多い。
各センスアンプは、自身を活性化するために電源に接続
されるが、各センスアンプから電源までの距離は、それ
ぞれ異なっている。
【０００８】よって電源に最も遠い箇所にあるセンスア
ンプには、電源からセンスアンプまでの配線抵抗のため
電圧降下が生じる。
ンプには、電源からセンスアンプまでの配線抵抗のため
電圧降下が生じる。
【０００９】よってセンスアンプがビット線の電位を増
幅する速度が低下し、シンクロナスＤＲＡＭ全体として
の動作マージンが低下するという問題があった。
幅する速度が低下し、シンクロナスＤＲＡＭ全体として
の動作マージンが低下するという問題があった。
【００１０】
【課題を解決するための手段】上記問題を解決するため
に、本発明の半導体記憶装置は、ワード線と、前記ワー
ド線に接続され、データを格納するメモリセルと、前記
ワード線が選択されたとき、前記メモリセルに格納され
たデータに基づく電位が与えられるビット線と、前記ビ
ット線に与えられた電位を増幅するセンスアンプとをそ
れぞれ有する第１のメモリブロック、第２のメモリブロ
ック、第３のメモリブロック及び第４のメモリブロック
であって、前記第１のメモリセルブロックの前記ビット
線と第１のデータ線との間に接続され、第１のカラム選
択信号及び第１のブロック選択信号の信号値に応答し
て、導通状態となる第１の転送回路と、前記第２のメモ
リブロックの前記ビット線と第２のデータ線との間に接
続され、第２のカラム選択信号及び第２のブロック選択
信号の信号値に応答して、導通状態となる第２の転送回
路と、前記第３のメモリブロックの前記ビット線と前記
第１のデータ線との間に接続され、第３のカラム選択信
号及び前記第２のブロック選択信号の信号値に応答し
て、導通状態となる第３の転送回路と、前記第４のメモ
リブロックの前記ビット線と前記第２のデータ線との間
に接続され、第４のカラム選択信号及び前記第１のブロ
ック選択信号の信号値に応答して、導通状態となる第４
の転送回路とを有する。
に、本発明の半導体記憶装置は、ワード線と、前記ワー
ド線に接続され、データを格納するメモリセルと、前記
ワード線が選択されたとき、前記メモリセルに格納され
たデータに基づく電位が与えられるビット線と、前記ビ
ット線に与えられた電位を増幅するセンスアンプとをそ
れぞれ有する第１のメモリブロック、第２のメモリブロ
ック、第３のメモリブロック及び第４のメモリブロック
であって、前記第１のメモリセルブロックの前記ビット
線と第１のデータ線との間に接続され、第１のカラム選
択信号及び第１のブロック選択信号の信号値に応答し
て、導通状態となる第１の転送回路と、前記第２のメモ
リブロックの前記ビット線と第２のデータ線との間に接
続され、第２のカラム選択信号及び第２のブロック選択
信号の信号値に応答して、導通状態となる第２の転送回
路と、前記第３のメモリブロックの前記ビット線と前記
第１のデータ線との間に接続され、第３のカラム選択信
号及び前記第２のブロック選択信号の信号値に応答し
て、導通状態となる第３の転送回路と、前記第４のメモ
リブロックの前記ビット線と前記第２のデータ線との間
に接続され、第４のカラム選択信号及び前記第１のブロ
ック選択信号の信号値に応答して、導通状態となる第４
の転送回路とを有する。
【００１１】
【発明の実施の形態】図１は本発明の１実施の形態のシ
ンクロナスＤＲＡＭの回路図である。
ンクロナスＤＲＡＭの回路図である。
【００１２】図２は図１のシンクロナスＤＲＡＭのタイ
ミングチャートである。
ミングチャートである。
【００１３】図１及び図２を参照して１実施の形態のシ
ンクロナスＤＲＡＭについて説明する。
ンクロナスＤＲＡＭについて説明する。
【００１４】本実施の形態のシンクロナスＤＲＡＭは、
第１のメモリブロックＭＣＢ１、第２のメモリブロック
ＭＣＢ２、第３のメモリブロックＭＣＢ３及び第４のメ
モリブロックＭＣＢ４の少なくとも４つのメモリブロッ
クを有する。
第１のメモリブロックＭＣＢ１、第２のメモリブロック
ＭＣＢ２、第３のメモリブロックＭＣＢ３及び第４のメ
モリブロックＭＣＢ４の少なくとも４つのメモリブロッ
クを有する。
【００１５】以下各メモリブロックについて説明する。
【００１６】各メモリブロックは、行方向に延在する複
数のワード線ＷＬと、列方向に延在する複数のビット線
ＢＬ、／ＢＬと、複数のワード線ＷＬと複数のビット線
ＢＬ、／ＢＬの交差箇所にそれぞれ配置され、データを
格納する複数のメモリセルＭＣと、複数のワード線ＷＬ
の各々を選択する複数のワード線ドライバＷＤ、複数の
ビット線対（ＢＬ、／ＢＬ）の電位をそれぞれ増幅する
複数のセンスアンプＳＡと、複数のビット線電位固定回
路ＥＱＣと、複数の転送回路ＴＣと、カラム選択信号線
ＣＬ０、ＣＬ１…に与えられるカラム選択信号の信号値
に応答して、対応するセンスアンプＳＡの出力信号を対
応するサブデータ線対（ＳＤＬ１、／ＳＤＬ１）又は
（ＳＤＬ２、／ＳＤＬ２）に出力する複数のカラムスイ
ッチＣＬＳと、センスアンプ活性化信号ＳＡＳ、イコラ
イズ信号ＥＱＬ、ＥＱＲ及びアイソレーション信号ＩＳ
ＯＬ、ＩＳＯＲを出力する制御回路Ｃとを有する。
数のワード線ＷＬと、列方向に延在する複数のビット線
ＢＬ、／ＢＬと、複数のワード線ＷＬと複数のビット線
ＢＬ、／ＢＬの交差箇所にそれぞれ配置され、データを
格納する複数のメモリセルＭＣと、複数のワード線ＷＬ
の各々を選択する複数のワード線ドライバＷＤ、複数の
ビット線対（ＢＬ、／ＢＬ）の電位をそれぞれ増幅する
複数のセンスアンプＳＡと、複数のビット線電位固定回
路ＥＱＣと、複数の転送回路ＴＣと、カラム選択信号線
ＣＬ０、ＣＬ１…に与えられるカラム選択信号の信号値
に応答して、対応するセンスアンプＳＡの出力信号を対
応するサブデータ線対（ＳＤＬ１、／ＳＤＬ１）又は
（ＳＤＬ２、／ＳＤＬ２）に出力する複数のカラムスイ
ッチＣＬＳと、センスアンプ活性化信号ＳＡＳ、イコラ
イズ信号ＥＱＬ、ＥＱＲ及びアイソレーション信号ＩＳ
ＯＬ、ＩＳＯＲを出力する制御回路Ｃとを有する。
【００１７】各ビット線電位固定回路ＥＱＣは、対応す
るビット線対（ＢＬ、／ＢＬ）に接続され、イコライズ
信号ＥＱＬ又はＥＱＲの信号値に応答して、対応するビ
ット線対（ＢＬ、／ＢＬ）の電位を同一電位に固定す
る。
るビット線対（ＢＬ、／ＢＬ）に接続され、イコライズ
信号ＥＱＬ又はＥＱＲの信号値に応答して、対応するビ
ット線対（ＢＬ、／ＢＬ）の電位を同一電位に固定す
る。
【００１８】各転送回路ＴＣは、対応するビット線対
（ＢＬ、／ＢＬ）と対応するセンスアンプＳＡとの間に
それぞれ配置され、アイソレーション信号ＩＳＯＬ又は
ＩＳＯＲの信号値に応じて、対応するビット線対（Ｂ
Ｌ、／ＢＬ）の電位を対応するセンスアンプＳＡに転送
する。
（ＢＬ、／ＢＬ）と対応するセンスアンプＳＡとの間に
それぞれ配置され、アイソレーション信号ＩＳＯＬ又は
ＩＳＯＲの信号値に応じて、対応するビット線対（Ｂ
Ｌ、／ＢＬ）の電位を対応するセンスアンプＳＡに転送
する。
【００１９】各メモリブロックでは、メモリセルＭＣ、
ワード線ＷＬ、ビット線ＢＬ、／ＢＬ、ビット線電位固
定回路ＥＱＣ、転送回路ＴＣがセンスアンプＳＡの両側
に配置される。
ワード線ＷＬ、ビット線ＢＬ、／ＢＬ、ビット線電位固
定回路ＥＱＣ、転送回路ＴＣがセンスアンプＳＡの両側
に配置される。
【００２０】センスアンプＳＡはＮＭＯＳＴｒ１、Ｔｒ
２とＰＭＯＳＴｒ３、Ｔｒ４とからなる。ＰＭＯＳＴｒ
３の一端とＰＭＯＳＴｒ４の一端とはＰＭＯＳＴｒ５の
一端に接続される。ＰＭＯＳＴｒ５の他端は電源に接続
され、ＰＭＯＳＴｒ５は、センスアンプ活性化信号ＳＡ
Ｓが入力されるインバータＩＮＶの出力信号の信号値に
応答して、電源電位ＶＤＤをＰＭＯＳＴｒ３、Ｔｒ４に
与える。ＮＭＯＳＴｒ１、Ｔｒ２の一端はＮＭＯＳＴｒ
６の一端に接続される。ＮＭＯＳＴｒ６の他端は接地に
接続され、ＮＭＯＳＴｒ６は、センスアンプ活性化信号
ＳＡＳの信号値に応答して、接地電位ＶＳＳをＮＭＯＳ
Ｔｒ１、Ｔｒ２に与える。ＮＭＯＳＴｒ１の他端とＰＭ
ＯＳＴｒ３の他端とは、ＮＭＯＳＴｒ２のゲートとＰＭ
ＯＳＴｒ４のゲートとに接続される。ＮＭＯＳＴｒ２の
他端とＰＭＯＳＴｒ４の他端とは、ＮＭＯＳＴｒ１のゲ
ートとＰＭＯＳＴｒ３のゲートとに接続される。
２とＰＭＯＳＴｒ３、Ｔｒ４とからなる。ＰＭＯＳＴｒ
３の一端とＰＭＯＳＴｒ４の一端とはＰＭＯＳＴｒ５の
一端に接続される。ＰＭＯＳＴｒ５の他端は電源に接続
され、ＰＭＯＳＴｒ５は、センスアンプ活性化信号ＳＡ
Ｓが入力されるインバータＩＮＶの出力信号の信号値に
応答して、電源電位ＶＤＤをＰＭＯＳＴｒ３、Ｔｒ４に
与える。ＮＭＯＳＴｒ１、Ｔｒ２の一端はＮＭＯＳＴｒ
６の一端に接続される。ＮＭＯＳＴｒ６の他端は接地に
接続され、ＮＭＯＳＴｒ６は、センスアンプ活性化信号
ＳＡＳの信号値に応答して、接地電位ＶＳＳをＮＭＯＳ
Ｔｒ１、Ｔｒ２に与える。ＮＭＯＳＴｒ１の他端とＰＭ
ＯＳＴｒ３の他端とは、ＮＭＯＳＴｒ２のゲートとＰＭ
ＯＳＴｒ４のゲートとに接続される。ＮＭＯＳＴｒ２の
他端とＰＭＯＳＴｒ４の他端とは、ＮＭＯＳＴｒ１のゲ
ートとＰＭＯＳＴｒ３のゲートとに接続される。
【００２１】センスアンプＳＡの両側の転送回路ＴＣ
は、それぞれアイソレーション信号ＩＳＯＬ、ＩＳＯＲ
の信号値に応答して、対応するビット線対（ＢＬ，／Ｂ
Ｌ）の電位を対応するセンスアンプＳＡに転送する。各
転送回路ＴＣは、２つのＮＭＯＳＴｒ７，Ｔｒ８からな
る。ＮＭＯＳＴｒ７、Ｔｒ８の一端はそれぞれビット線
ＢＬ、／ＢＬに接続される。ＮＭＯＳＴｒ７、Ｔｒ８の
ゲートはアイソレーション信号が与えられる。ＮＭＯＳ
Ｔｒ７の他端はＮＭＯＳＴｒ１の他端とＰＭＯＳＴｒ３
の他端とに接続される。ＮＭＯＳＴｒ８の他端はＮＭＯ
ＳＴｒ２の他端とＰＭＯＳＴｒ４の他端とに接続され
る。
は、それぞれアイソレーション信号ＩＳＯＬ、ＩＳＯＲ
の信号値に応答して、対応するビット線対（ＢＬ，／Ｂ
Ｌ）の電位を対応するセンスアンプＳＡに転送する。各
転送回路ＴＣは、２つのＮＭＯＳＴｒ７，Ｔｒ８からな
る。ＮＭＯＳＴｒ７、Ｔｒ８の一端はそれぞれビット線
ＢＬ、／ＢＬに接続される。ＮＭＯＳＴｒ７、Ｔｒ８の
ゲートはアイソレーション信号が与えられる。ＮＭＯＳ
Ｔｒ７の他端はＮＭＯＳＴｒ１の他端とＰＭＯＳＴｒ３
の他端とに接続される。ＮＭＯＳＴｒ８の他端はＮＭＯ
ＳＴｒ２の他端とＰＭＯＳＴｒ４の他端とに接続され
る。
【００２２】またセンスアンプの両側のビット線電位固
定回路ＥＱＣは、それぞれイコライズ信号ＥＱＬ，ＥＱ
Ｒの信号値に応答して、対応するビット線対の電位を同
一電位に固定する。ビット線電位固定回路ＥＱＣは、Ｎ
ＭＯＳＴｒ９、Ｔｒ１０、Ｔｒ１１からなる。ＮＭＯＳ
Ｔｒ９、Ｔｒ１０はビット線対（ＢＬ、／ＢＬ）間に直
列に接続される。またＮＭＯＳ１１はビット線対（Ｂ
Ｌ、／ＢＬ）間に接続される。
定回路ＥＱＣは、それぞれイコライズ信号ＥＱＬ，ＥＱ
Ｒの信号値に応答して、対応するビット線対の電位を同
一電位に固定する。ビット線電位固定回路ＥＱＣは、Ｎ
ＭＯＳＴｒ９、Ｔｒ１０、Ｔｒ１１からなる。ＮＭＯＳ
Ｔｒ９、Ｔｒ１０はビット線対（ＢＬ、／ＢＬ）間に直
列に接続される。またＮＭＯＳ１１はビット線対（Ｂ
Ｌ、／ＢＬ）間に接続される。
【００２３】ＮＭＯＳＴｒ９、Ｔｒ１０、Ｔｒ１１の各
ゲートはイコライズ信号が与えられる。ＮＭＯＳＴｒ９
とＮＭＯＳＴｒ１０との接続点は、ビット線の電位を所
定の電位に設定するため、所定の電位が与えられる端子
に接続される。
ゲートはイコライズ信号が与えられる。ＮＭＯＳＴｒ９
とＮＭＯＳＴｒ１０との接続点は、ビット線の電位を所
定の電位に設定するため、所定の電位が与えられる端子
に接続される。
【００２４】制御回路Ｃは、動作信号線ＡＣＴＩＶＥに
与えられるアクテイブ信号ＡＣＴ及びブロック選択線Ｂ
ＬＫに与えられるブロック選択信号の信号値に応答し
て、センスアンプ活性化信号ＳＡＳ、イコライズ信号Ｅ
ＱＬ、ＥＱＲ、アイソレーション信号ＩＳＯＬ，ＩＳＯ
Ｒを出力する回路である。
与えられるアクテイブ信号ＡＣＴ及びブロック選択線Ｂ
ＬＫに与えられるブロック選択信号の信号値に応答し
て、センスアンプ活性化信号ＳＡＳ、イコライズ信号Ｅ
ＱＬ、ＥＱＲ、アイソレーション信号ＩＳＯＬ，ＩＳＯ
Ｒを出力する回路である。
【００２５】各メモリブロックはアクテイブ信号ＡＣＴ
及び対応するブロック選択信号の信号が所定の電位とな
ることにより選択状態に設定される。
及び対応するブロック選択信号の信号が所定の電位とな
ることにより選択状態に設定される。
【００２６】メモリブロック１の制御回路Ｃは、動作信
号線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ０、Ｂ
ＬＫ１に接続される。この制御回路Ｃは、ブロック選択
信号線ＢＬＫ０に与えられるブロック選択信号又はブロ
ック選択信号線ＢＬＫ１に与えられるブロック選択信号
のいずれかがハイレベルとなり、かつハイレベルのアク
テイブ信号ＡＣＴを入力することにより、メモリブロッ
ク１を選択状態とする。
号線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ０、Ｂ
ＬＫ１に接続される。この制御回路Ｃは、ブロック選択
信号線ＢＬＫ０に与えられるブロック選択信号又はブロ
ック選択信号線ＢＬＫ１に与えられるブロック選択信号
のいずれかがハイレベルとなり、かつハイレベルのアク
テイブ信号ＡＣＴを入力することにより、メモリブロッ
ク１を選択状態とする。
【００２７】メモリブロック１のセンスアンプＳＡの左
側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ
０とアドレス線ＰＸに接続される。メモリブロック１の
センスアンプの右側のワード線ドライバＷＤはブロック
選択信号線ＢＬＫ１とアドレス線ＰＸに接続される。
側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ
０とアドレス線ＰＸに接続される。メモリブロック１の
センスアンプの右側のワード線ドライバＷＤはブロック
選択信号線ＢＬＫ１とアドレス線ＰＸに接続される。
【００２８】メモリブロック２の制御回路Ｃは、動作信
号線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ２、Ｂ
ＬＫ３に接続される。この制御回路Ｃは、ブロック選択
信号線ＢＬＫ２に与えられるブロック選択信号又はブロ
ック選択信号線ＢＬＫ３に与えられるブロック選択信号
のいずれかがハイレベルとなり、かつハイレベルのアク
テイブ信号ＡＣＴを入力することにより、メモリブロッ
ク２を選択状態とする。
号線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ２、Ｂ
ＬＫ３に接続される。この制御回路Ｃは、ブロック選択
信号線ＢＬＫ２に与えられるブロック選択信号又はブロ
ック選択信号線ＢＬＫ３に与えられるブロック選択信号
のいずれかがハイレベルとなり、かつハイレベルのアク
テイブ信号ＡＣＴを入力することにより、メモリブロッ
ク２を選択状態とする。
【００２９】メモリブロック２のセンスアンプＳＡの左
側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ
２とアドレス線ＰＸに接続される。メモリブロック２の
センスアンプＳＡの右側のワード線ドライバＷＤはブロ
ック選択信号線ＢＬＫ３とアドレス線ＰＸに接続され
る。
側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ
２とアドレス線ＰＸに接続される。メモリブロック２の
センスアンプＳＡの右側のワード線ドライバＷＤはブロ
ック選択信号線ＢＬＫ３とアドレス線ＰＸに接続され
る。
【００３０】メモリブロック３の制御回路Ｃは、動作選
択線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ２、Ｂ
ＬＫ３に接続される。この制御回路Ｃは、ブロック選択
信号線ＢＬＫ２に与えられるブロック選択信号又はブロ
ック選択信号線ＢＬＫ３に与えられるブロック選択信号
のいずれかがハイレベルとなり、アクテイブ信号ＡＣＴ
を入力することにより、メモリブロック３を選択状態と
する。メモリブロック３のセンスアンプＳＡの左側のワ
ード線ドライバＷＤはブロック選択信号線ＢＬＫ２とア
ドレス線ＰＸに接続される。メモリブロック３のセンス
アンプの右側のワード線ドライバＷＤはブロック選択信
号線ＢＬＫ３とアドレス線ＰＸに接続される。
択線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ２、Ｂ
ＬＫ３に接続される。この制御回路Ｃは、ブロック選択
信号線ＢＬＫ２に与えられるブロック選択信号又はブロ
ック選択信号線ＢＬＫ３に与えられるブロック選択信号
のいずれかがハイレベルとなり、アクテイブ信号ＡＣＴ
を入力することにより、メモリブロック３を選択状態と
する。メモリブロック３のセンスアンプＳＡの左側のワ
ード線ドライバＷＤはブロック選択信号線ＢＬＫ２とア
ドレス線ＰＸに接続される。メモリブロック３のセンス
アンプの右側のワード線ドライバＷＤはブロック選択信
号線ＢＬＫ３とアドレス線ＰＸに接続される。
【００３１】メモリブロック４の制御回路Ｃは、動作選
択線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ０、Ｂ
ＬＫ１に接続される。この制御回路Ｃは、ブロック選択
信号線ＢＬＫ０に与えられるブロック選択信号又はブロ
ック選択信号線ＢＬＫ１に与えられるブロック選択信号
のいずれかがハイレベルとなり、ハイレベルのアクテイ
ブ信号ＡＣＴを入力することにより、メモリブロック４
を選択状態とする。メモリブロック４のセンスアンプＳ
Ａの左側のワード線ドライバＷＤはブロック選択信号線
ＢＬＫ０とアドレス線ＰＸに接続される。メモリブロッ
ク４のセンスアンプの右側のワード線ドライバＷＤはブ
ロック選択信号線ＢＬＫ１とアドレス線ＰＸに接続され
る。
択線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ０、Ｂ
ＬＫ１に接続される。この制御回路Ｃは、ブロック選択
信号線ＢＬＫ０に与えられるブロック選択信号又はブロ
ック選択信号線ＢＬＫ１に与えられるブロック選択信号
のいずれかがハイレベルとなり、ハイレベルのアクテイ
ブ信号ＡＣＴを入力することにより、メモリブロック４
を選択状態とする。メモリブロック４のセンスアンプＳ
Ａの左側のワード線ドライバＷＤはブロック選択信号線
ＢＬＫ０とアドレス線ＰＸに接続される。メモリブロッ
ク４のセンスアンプの右側のワード線ドライバＷＤはブ
ロック選択信号線ＢＬＫ１とアドレス線ＰＸに接続され
る。
【００３２】メモリブロック１及び４に於けるカラムス
イッチＣＬＳについて説明する。各カラムスイッチＣＬ
ＳはＮＭＯＳＴｒ１２、Ｔｒ１３からなる。ＮＭＯＳＴ
ｒ１２の一端は、対応するＮＭＯＳＴｒ７を介して対応
するビット線ＢＬに接続され、 ＮＭＯＳＴｒ１２の他
端は、サブデータ線／ＳＤＬ１に接続される。ＮＭＯＳ
Ｔｒ１３の一端は、対応するＮＭＯＳＴｒ８を介して対
応するビット線／ＢＬに接続され、 ＮＭＯＳＴｒ１３
の他端は、サブデータ線ＳＤＬ１に接続される。各カラ
ムスイッチのＴｒ１２、Ｔｒ１３は対応するカラム選択
信号線に接続される。
イッチＣＬＳについて説明する。各カラムスイッチＣＬ
ＳはＮＭＯＳＴｒ１２、Ｔｒ１３からなる。ＮＭＯＳＴ
ｒ１２の一端は、対応するＮＭＯＳＴｒ７を介して対応
するビット線ＢＬに接続され、 ＮＭＯＳＴｒ１２の他
端は、サブデータ線／ＳＤＬ１に接続される。ＮＭＯＳ
Ｔｒ１３の一端は、対応するＮＭＯＳＴｒ８を介して対
応するビット線／ＢＬに接続され、 ＮＭＯＳＴｒ１３
の他端は、サブデータ線ＳＤＬ１に接続される。各カラ
ムスイッチのＴｒ１２、Ｔｒ１３は対応するカラム選択
信号線に接続される。
【００３３】メモリブロック２及び４に於けるカラムス
イッチＣＬＳについて説明する。ビット線対に対応して
設けられる。各カラムスイッチＣＬＳはＮＭＯＳＴｒ１
２、Ｔｒ１３からなる。ＮＭＯＳＴｒ１２の一端は、対
応するＮＭＯＳＴｒ７を介して対応するビット線ＢＬに
接続され、 ＮＭＯＳＴｒ１２の他端は、サブデータ線
／ＳＤＬ２に接続される。ＮＭＯＳＴｒ１３の一端は、
対応するＮＭＯＳＴｒ８を介して対応するビット線／Ｂ
Ｌに接続され、 ＮＭＯＳＴｒ１３の他端は、サブデー
タ線ＳＤＬ２に接続される。
イッチＣＬＳについて説明する。ビット線対に対応して
設けられる。各カラムスイッチＣＬＳはＮＭＯＳＴｒ１
２、Ｔｒ１３からなる。ＮＭＯＳＴｒ１２の一端は、対
応するＮＭＯＳＴｒ７を介して対応するビット線ＢＬに
接続され、 ＮＭＯＳＴｒ１２の他端は、サブデータ線
／ＳＤＬ２に接続される。ＮＭＯＳＴｒ１３の一端は、
対応するＮＭＯＳＴｒ８を介して対応するビット線／Ｂ
Ｌに接続され、 ＮＭＯＳＴｒ１３の他端は、サブデー
タ線ＳＤＬ２に接続される。
【００３４】また第１のメモリブロックと第２のメモリ
ブロックの同一列のカラムスイッチは対応する共通のカ
ラム選択信号線ＣＬに接続される。第３のメモリブロッ
クと第４のメモリブロックの同一列のカラムスイッチは
対応する共通のカラム選択信号線ＣＬに接続される。
ブロックの同一列のカラムスイッチは対応する共通のカ
ラム選択信号線ＣＬに接続される。第３のメモリブロッ
クと第４のメモリブロックの同一列のカラムスイッチは
対応する共通のカラム選択信号線ＣＬに接続される。
【００３５】第１のメモリブロック及び第４のメモリブ
ロックにおいて、センスアンプＳＡの両側のワード線ド
ライバＷＤはそれぞれブロック選択信号ＢＬＫ０、ＢＬ
Ｋ１の信号値により動作状態となる。
ロックにおいて、センスアンプＳＡの両側のワード線ド
ライバＷＤはそれぞれブロック選択信号ＢＬＫ０、ＢＬ
Ｋ１の信号値により動作状態となる。
【００３６】第２のメモリブロック及び第３のメモリブ
ロックにおいて、センスアンプＳＡの両側のワード線ド
ライバＷＤはそれぞれブロック選択信号線ＢＬＫ２、Ｂ
ＬＫ３の信号値により動作状態となる。動作状態となっ
たワード線ドライバＷＤの内、さらにＸアドレスにより
選択されたワード線ドライバＷＤはそれに接続されるワ
ード線ＷＬの電位をハイレベルとする。
ロックにおいて、センスアンプＳＡの両側のワード線ド
ライバＷＤはそれぞれブロック選択信号線ＢＬＫ２、Ｂ
ＬＫ３の信号値により動作状態となる。動作状態となっ
たワード線ドライバＷＤの内、さらにＸアドレスにより
選択されたワード線ドライバＷＤはそれに接続されるワ
ード線ＷＬの電位をハイレベルとする。
【００３７】本実施の形態のシンクロナスＤＲＡＭで
は、従来のメモリセルアレイにおける奇数列のアドレス
に対応するデータが第１のメモリブロックに格納され、
偶数列のアドレスに対応するデータが第４のメモリブロ
ックに格納される。同様に、従来のメモリブロックにお
ける奇数列のアドレスに対応するデータが第２のメモリ
ブロックに格納され、偶数列のアドレスに対応するデー
タが第４のメモリブロックに格納される。
は、従来のメモリセルアレイにおける奇数列のアドレス
に対応するデータが第１のメモリブロックに格納され、
偶数列のアドレスに対応するデータが第４のメモリブロ
ックに格納される。同様に、従来のメモリブロックにお
ける奇数列のアドレスに対応するデータが第２のメモリ
ブロックに格納され、偶数列のアドレスに対応するデー
タが第４のメモリブロックに格納される。
【００３８】次に、本実施の形態のシンクロナスＤＲＡ
Ｍの動作について説明する。
Ｍの動作について説明する。
【００３９】図２は本実施の形態のシンクロナスＤＲＡ
Ｍのタイミングチャートである。
Ｍのタイミングチャートである。
【００４０】図２に於いて、ＥＱＬ１、ＥＱＬ４は、第
１及び第４のメモリブロックのイコライズ信号である。
１及び第４のメモリブロックのイコライズ信号である。
【００４１】まず各メモリブロックにローレベルのアク
テイブ信号ＡＣＴが入力されている初期状態の各メモリ
ブロックの各構成要素の状態について説明する。
テイブ信号ＡＣＴが入力されている初期状態の各メモリ
ブロックの各構成要素の状態について説明する。
【００４２】制御回路Ｃは、ハイレベルのイコライズ信
号ＥＱＬ、ＥＱＲ及びハイレベルとローレベルの間の中
間レベルのアイソレーション信号ＩＳＯＬ、ＩＳＯＲ及
びローレベルのセンスアンプ活性化信号ＳＡＳを出力す
る。
号ＥＱＬ、ＥＱＲ及びハイレベルとローレベルの間の中
間レベルのアイソレーション信号ＩＳＯＬ、ＩＳＯＲ及
びローレベルのセンスアンプ活性化信号ＳＡＳを出力す
る。
【００４３】各ワード線ドライバＷＤはブロック選択信
号線ＢＬＫ０〜ＢＬＫ７にそれぞれ与えられるブロック
選択信号が共にローレベルであり、非選択状態であるの
で、各ワード線はローレベルに設定される。
号線ＢＬＫ０〜ＢＬＫ７にそれぞれ与えられるブロック
選択信号が共にローレベルであり、非選択状態であるの
で、各ワード線はローレベルに設定される。
【００４４】各ビット線対（ＢＬ、／ＢＬ）は、イコラ
イズ信号ＥＱＬ、ＥＱＲがハイレベルであり、同一の１
／２ＶＤＤに設定される。センスアンプＳＡの両側の転
送回路ＴＣのトランジスタＴｒ７、Ｔｒ８は、アイソレ
ーション信号ＩＳＯＬ、ＩＳＯＲが中間レベルであり、
導通状態となっている。
イズ信号ＥＱＬ、ＥＱＲがハイレベルであり、同一の１
／２ＶＤＤに設定される。センスアンプＳＡの両側の転
送回路ＴＣのトランジスタＴｒ７、Ｔｒ８は、アイソレ
ーション信号ＩＳＯＬ、ＩＳＯＲが中間レベルであり、
導通状態となっている。
【００４５】ＮＭＯＳＴｒ6は、センスアンプ活性化信
号がローレベルのため非導通状態となっている。ＰＭＯ
ＳＴｒ５は、インバータＩＮＶの出力信号がハイレベル
のため非導通状態となる。
号がローレベルのため非導通状態となっている。ＰＭＯ
ＳＴｒ５は、インバータＩＮＶの出力信号がハイレベル
のため非導通状態となる。
【００４６】よって、センスアンプＳＡには、ＮＭＯＳ
６やＰＭＯＳ５を介して、電源電位ＶＤＤや接地電位Ｖ
ＳＳは与えられない。
６やＰＭＯＳ５を介して、電源電位ＶＤＤや接地電位Ｖ
ＳＳは与えられない。
【００４７】また各カラム選択線に与えられるカラム選
択信号はローレベルを出力しているので、カラムスイッ
チＣＳＬのＮＭＯＳＴｒ１２、Ｔｒ１３は非導通状態に
設定される。サブデータ線ＳＤＬ１、ＳＤＬ１及びサブ
データ線ＳＤＬ２、／ＳＤＬ２はハイレベルに設定され
る。
択信号はローレベルを出力しているので、カラムスイッ
チＣＳＬのＮＭＯＳＴｒ１２、Ｔｒ１３は非導通状態に
設定される。サブデータ線ＳＤＬ１、ＳＤＬ１及びサブ
データ線ＳＤＬ２、／ＳＤＬ２はハイレベルに設定され
る。
【００４８】次に、第１のメモリブロック及び第４のメ
モリブロックからデータを読み出す動作について説明す
る。
モリブロックからデータを読み出す動作について説明す
る。
【００４９】まず、ハイレベルのアクテイブ信号ＡＣＴ
が各メモリブロックに与えられる。
が各メモリブロックに与えられる。
【００５０】次にブロック選択線ＢＬＫ０乃至ＢＬＫ７
の内、ＢＬＫ０のブロック選択信号がハイレベルにな
り、ブロック選択線ＢＬＫ０に接続される第１のメモリ
ブロック及び第４のメモリブロックが選択される。また
Ｘアドレス信号ＰＸが各メモリブロックに出力され、第
１及び第４のメモリブロックの各センスアンプＳＡの左
側のワード線ドライバＷＤが選択される。
の内、ＢＬＫ０のブロック選択信号がハイレベルにな
り、ブロック選択線ＢＬＫ０に接続される第１のメモリ
ブロック及び第４のメモリブロックが選択される。また
Ｘアドレス信号ＰＸが各メモリブロックに出力され、第
１及び第４のメモリブロックの各センスアンプＳＡの左
側のワード線ドライバＷＤが選択される。
【００５１】以下、選択された第１及び第４のメモリブ
ロックの各ブロックの動作を説明する。
ロックの各ブロックの動作を説明する。
【００５２】ハイレベルのアクテイブ信号ＡＣＴ及びハ
イレベルのブロック選択信号線ＢＬＫ０に応答して、制
御回路Ｃは、ローレベルのイコライズ信号ＥＱＬ、ＥＱ
Ｒを出力し、ハイレベルのアイソレーション信号ＩＳＯ
Ｌを出力し、ローレベルのアイソレーション信号ＩＳＯ
Ｒを出力する。
イレベルのブロック選択信号線ＢＬＫ０に応答して、制
御回路Ｃは、ローレベルのイコライズ信号ＥＱＬ、ＥＱ
Ｒを出力し、ハイレベルのアイソレーション信号ＩＳＯ
Ｌを出力し、ローレベルのアイソレーション信号ＩＳＯ
Ｒを出力する。
【００５３】また、センスアンプＳＡの左側の選択され
たワードドライバＷＤは、それに接続されるワード線Ｗ
Ｌをハイレベルに設定する。
たワードドライバＷＤは、それに接続されるワード線Ｗ
Ｌをハイレベルに設定する。
【００５４】ここで、第１のメモリブロックでハイレベ
ルになるワード線ＷＬのアドレスと第４のメモリブロッ
クでハイレベルになるワード線ＷＬのアドレスとは従来
の回路における同一のアドレスに対応している。
ルになるワード線ＷＬのアドレスと第４のメモリブロッ
クでハイレベルになるワード線ＷＬのアドレスとは従来
の回路における同一のアドレスに対応している。
【００５５】ハイレベルに設定されたワード線ＷＬに接
続された複数のメモリセルＭＣから対応する複数のビッ
ト線対に、メモリセルＭＣのデータに基づいて、それぞ
れ電位が与えられ、各ビット線対に電位差が生じる。
続された複数のメモリセルＭＣから対応する複数のビッ
ト線対に、メモリセルＭＣのデータに基づいて、それぞ
れ電位が与えられ、各ビット線対に電位差が生じる。
【００５６】アイソレーション信号ＩＳＯＬがハイレベ
ルであるので、各センスアンプＳＡの左側の各転送回路
ＴＣのＮＭＯＳＴｒ７、Ｔｒ８は導通状態に設定され
る。各センスアンプの左側に配置された各ビット線対に
生じた電位は対応する各センスアンプＳＡに出力され
る。このときアイソレーション信号ＩＳＯＲがローレベ
ルであるので、センスアンプＳＡの右側の転送回路ＴＣ
のＮＭＯＳＴｒ７、Ｔｒ８は非導通状態に設定されてい
る。
ルであるので、各センスアンプＳＡの左側の各転送回路
ＴＣのＮＭＯＳＴｒ７、Ｔｒ８は導通状態に設定され
る。各センスアンプの左側に配置された各ビット線対に
生じた電位は対応する各センスアンプＳＡに出力され
る。このときアイソレーション信号ＩＳＯＲがローレベ
ルであるので、センスアンプＳＡの右側の転送回路ＴＣ
のＮＭＯＳＴｒ７、Ｔｒ８は非導通状態に設定されてい
る。
【００５７】次に、制御回路Ｃはハイレベルのセンスア
ンプ活性化信号ＳＡＳを出力する。これによりＮＭＯＳ
Ｔｒ６、ＰＭＯＳＴｒ５は導通状態に設定され、各セン
スアンプＳＡに電源電位ＶＤＤと接地電位ＶＳＳを与え
る。これにより各センスアンプＳＡは、対応する各ビッ
ト線対（ＢＬ、／ＢＬ）に生じる電位を増幅する。
ンプ活性化信号ＳＡＳを出力する。これによりＮＭＯＳ
Ｔｒ６、ＰＭＯＳＴｒ５は導通状態に設定され、各セン
スアンプＳＡに電源電位ＶＤＤと接地電位ＶＳＳを与え
る。これにより各センスアンプＳＡは、対応する各ビッ
ト線対（ＢＬ、／ＢＬ）に生じる電位を増幅する。
【００５８】第１のメモリブロックのビット線ＢＬはハ
イレベルとなり、第２のメモリブロックのビット線／Ｂ
Ｌはローレベルとなる。
イレベルとなり、第２のメモリブロックのビット線／Ｂ
Ｌはローレベルとなる。
【００５９】第４のメモリブロックのビット線ＢＬはロ
ーレベルとなり、第４のメモリブロックのビット線／Ｂ
Ｌはハイレベルとなる。
ーレベルとなり、第４のメモリブロックのビット線／Ｂ
Ｌはハイレベルとなる。
【００６０】次に、カラム選択線の内、カラム選択線Ｃ
Ｌ０に与えられるカラム選択信号がハイレベルに設定さ
れる。これにより、第１のメモリブロックの、カラム選
択線ＣＬ０に接続されるカラムスイッチＣＬＳは、対応
するセンスアンプＳＡによって増幅されたビット線対
（ＢＬ，／ＢＬ）の電位をサブデータ線対（／ＳＤＬ
１、ＳＤＬ１）に与える。これによって、サブデータ線
対（／ＳＤＬ１、ＳＤＬ１）に第１のメモリブロックの
メモリセルに格納されたデータに基づく電位が与えられ
る。
Ｌ０に与えられるカラム選択信号がハイレベルに設定さ
れる。これにより、第１のメモリブロックの、カラム選
択線ＣＬ０に接続されるカラムスイッチＣＬＳは、対応
するセンスアンプＳＡによって増幅されたビット線対
（ＢＬ，／ＢＬ）の電位をサブデータ線対（／ＳＤＬ
１、ＳＤＬ１）に与える。これによって、サブデータ線
対（／ＳＤＬ１、ＳＤＬ１）に第１のメモリブロックの
メモリセルに格納されたデータに基づく電位が与えられ
る。
【００６１】サブデータ線ＳＤＬ１はローレベルとな
り、サブデータ線／ＳＤＬ１はハイレベルとなる。
り、サブデータ線／ＳＤＬ１はハイレベルとなる。
【００６２】また、カラム選択線ＣＬ０に与えられるカ
ラム選択信号がハイレベルに設定されると同時にカラム
選択線ＣＬ１に与えられるカラム選択信号がハイレベル
に設定されることにより、第４のメモリブロックの、カ
ラム選択線ＣＬ１に接続されるカラムスイッチＣＬＳ
は、対応するセンスアンプＳＡによって増幅されたビッ
ト線対（ＢＬ，／ＢＬ）の電位をサブデータ線対（／Ｓ
ＤＬ２、ＳＤＬ２）に与える。これによって、サブデー
タ線対（／ＳＤＬ２、ＳＤＬ２）に第４のメモリブロッ
クのメモリセルに格納されたデータに基づく電位が与え
られる。
ラム選択信号がハイレベルに設定されると同時にカラム
選択線ＣＬ１に与えられるカラム選択信号がハイレベル
に設定されることにより、第４のメモリブロックの、カ
ラム選択線ＣＬ１に接続されるカラムスイッチＣＬＳ
は、対応するセンスアンプＳＡによって増幅されたビッ
ト線対（ＢＬ，／ＢＬ）の電位をサブデータ線対（／Ｓ
ＤＬ２、ＳＤＬ２）に与える。これによって、サブデー
タ線対（／ＳＤＬ２、ＳＤＬ２）に第４のメモリブロッ
クのメモリセルに格納されたデータに基づく電位が与え
られる。
【００６３】サブデータ線ＳＤＬ２はハイレベルとな
り、サブデータ線／ＳＤＬ２はローレベルとなる。
り、サブデータ線／ＳＤＬ２はローレベルとなる。
【００６４】またサブデータ線対（ＳＤＬ１、／ＳＤＬ
１）、（ＳＤＬ２、／ＳＤＬ２）は図９に示す後段のセ
レクタ回路ＳＥＬに接続される。このセレクタ回路ＳＥ
Ｌはクロック信号の立ち上がりに応答して、サブデータ
線対（ＳＤＬ１、／ＳＤＬ１）に与えられる電位に応答
する電位を出力し、クロック信号の立ち下がりに応答し
て、サブデータ線対（ＳＤＬ２、／ＳＤＬ２）に与えら
れる電位に応答する電位を出力する。
１）、（ＳＤＬ２、／ＳＤＬ２）は図９に示す後段のセ
レクタ回路ＳＥＬに接続される。このセレクタ回路ＳＥ
Ｌはクロック信号の立ち上がりに応答して、サブデータ
線対（ＳＤＬ１、／ＳＤＬ１）に与えられる電位に応答
する電位を出力し、クロック信号の立ち下がりに応答し
て、サブデータ線対（ＳＤＬ２、／ＳＤＬ２）に与えら
れる電位に応答する電位を出力する。
【００６５】次に、選択されない第２及び第３のメモリ
ブロックについて説明する。
ブロックについて説明する。
【００６６】選択されない第２及び第３のメモリブロッ
クに於いては、ハイレベルのアクテイブ信号ＡＣＴ及び
ローレベルのブロック選択信号線ＢＬＫ２、３を入力す
ることにより、制御回路Ｃは、ハイレベルのイコライズ
信号ＥＱＬ、ＥＱＲ及びローレベルのイコライズ信号Ｉ
ＳＯＬ、ＩＳＯＲ及びローレベルのセンスアンプ活性化
信号ＳＡＳを出力する。
クに於いては、ハイレベルのアクテイブ信号ＡＣＴ及び
ローレベルのブロック選択信号線ＢＬＫ２、３を入力す
ることにより、制御回路Ｃは、ハイレベルのイコライズ
信号ＥＱＬ、ＥＱＲ及びローレベルのイコライズ信号Ｉ
ＳＯＬ、ＩＳＯＲ及びローレベルのセンスアンプ活性化
信号ＳＡＳを出力する。
【００６７】各ワード線ドライバＷＤはブロック選択信
号ＢＬＫ２、ＢＬＫ３が共にローレベルであるので、非
選択状態であり、各ワード線はローレベルに設定され
る。
号ＢＬＫ２、ＢＬＫ３が共にローレベルであるので、非
選択状態であり、各ワード線はローレベルに設定され
る。
【００６８】各ビット線対（ＢＬ、／ＢＬ）は、イコラ
イズ信号ＥＱＬ、ＥＱＲがハイレベルであり、同一の１
／２ＶＤＤに設定される。各転送回路ＴＣのトランジス
タＴｒ７、Ｔｒ８は、アイソレーション信号ＩＳＯＬ、
ＩＳＯＲがローレベルであり、導通状態となっている。
イズ信号ＥＱＬ、ＥＱＲがハイレベルであり、同一の１
／２ＶＤＤに設定される。各転送回路ＴＣのトランジス
タＴｒ７、Ｔｒ８は、アイソレーション信号ＩＳＯＬ、
ＩＳＯＲがローレベルであり、導通状態となっている。
【００６９】ＮＭＯＳ6は、センスアンプ活性化信号が
ローレベルのため非導通状態となっている。ＰＭＯＳ５
は、インバータＩＮＶの出力信号がハイレベルのため非
導通状態となる。
ローレベルのため非導通状態となっている。ＰＭＯＳ５
は、インバータＩＮＶの出力信号がハイレベルのため非
導通状態となる。
【００７０】よって、センスアンプＳＡは、ＮＭＯＳ６
やＰＭＯＳ５を介して、電源電位ＶＤＤや接地電位ＶＳ
Ｓは与えられず、動作をしない。
やＰＭＯＳ５を介して、電源電位ＶＤＤや接地電位ＶＳ
Ｓは与えられず、動作をしない。
【００７１】本実施の形態では、従来のメモリブロック
における奇数列のアドレスに対応するデータが第１のメ
モリブロックに格納され、偶数列のアドレスに対応する
データが第４のメモリブロックに格納されることで、従
来のメモリブロックにおける隣接するアドレスのデータ
をそれぞれ第１のメモリブロック及び第４のメモリブロ
ックから同時に出力することができる。よって図９に示
すセレクタ回路により、従来と同一周波数又は早い周波
数のクロック信号の立ち上がりと立ち下がりの両方のタ
イミングでデータを出力することができるダブルデータ
レートのシンクロナスＤＲＡＭを実現できる。
における奇数列のアドレスに対応するデータが第１のメ
モリブロックに格納され、偶数列のアドレスに対応する
データが第４のメモリブロックに格納されることで、従
来のメモリブロックにおける隣接するアドレスのデータ
をそれぞれ第１のメモリブロック及び第４のメモリブロ
ックから同時に出力することができる。よって図９に示
すセレクタ回路により、従来と同一周波数又は早い周波
数のクロック信号の立ち上がりと立ち下がりの両方のタ
イミングでデータを出力することができるダブルデータ
レートのシンクロナスＤＲＡＭを実現できる。
【００７２】また本実施の形態の特徴として、第１及び
第３のメモリブロックでサブデータ線対を共有とし、第
２及び第３のメモリブロックでサブデータ線対を共有と
しているので、各メモリブロックでそれぞれサブデータ
線を備えた場合に比べて、構成回路が低減でき、回路面
積の縮小化が図れるという利点がある。
第３のメモリブロックでサブデータ線対を共有とし、第
２及び第３のメモリブロックでサブデータ線対を共有と
しているので、各メモリブロックでそれぞれサブデータ
線を備えた場合に比べて、構成回路が低減でき、回路面
積の縮小化が図れるという利点がある。
【００７３】また、メモリブロックを４つに分割してい
るので、１つのメモリブロック内のセンスアンプの数を
少なくできる。よって、例えば、メモリブロックとメモ
リブロックとの間に電源線を配設することにより、電源
線から各メモリブロックのセンスアンプまでの距離をほ
ぼ等しくすることにより、シンクロナスＤＲＡＭ全体と
しての読み出し動作を向上させることが可能となる。
るので、１つのメモリブロック内のセンスアンプの数を
少なくできる。よって、例えば、メモリブロックとメモ
リブロックとの間に電源線を配設することにより、電源
線から各メモリブロックのセンスアンプまでの距離をほ
ぼ等しくすることにより、シンクロナスＤＲＡＭ全体と
しての読み出し動作を向上させることが可能となる。
【００７４】図３乃至図７は、１実施の形態のシンクロ
ナスＤＲＡＭのデータの読み出し方法の様々な例を示し
ている図である。
ナスＤＲＡＭのデータの読み出し方法の様々な例を示し
ている図である。
【００７５】本実施の形態のシンクロナスＤＲＡＭで
は、バースト長を設定することができる。ここでバース
ト長とは読み出すデータ数を示している。
は、バースト長を設定することができる。ここでバース
ト長とは読み出すデータ数を示している。
【００７６】図３は、バースト長が２である場合のシン
クロナスＤＲＡＭの読み出し動作について示している。
外部からシンクロナスＤＲＡＭを動作可能状態に設定す
るためのＡＣＴＩＶＥＥコマンドが入力されると共に、
ワード線のアドレスＡ０＝０が入力される。その後、Ｒ
ｅａｄコマンドが入力されると共に、最初に読み出すデ
ータが格納されているメモリセルに対応するカラム選択
線のアドレスＡ０＝０（ＣＬ０を最初に立ち上げるアド
レス）が入力される。
クロナスＤＲＡＭの読み出し動作について示している。
外部からシンクロナスＤＲＡＭを動作可能状態に設定す
るためのＡＣＴＩＶＥＥコマンドが入力されると共に、
ワード線のアドレスＡ０＝０が入力される。その後、Ｒ
ｅａｄコマンドが入力されると共に、最初に読み出すデ
ータが格納されているメモリセルに対応するカラム選択
線のアドレスＡ０＝０（ＣＬ０を最初に立ち上げるアド
レス）が入力される。
【００７７】カラム選択線のアドレスが０であり、バー
スト長が２であるので、ＣＬ０とＣＬ１とを同時に立ち
上げる。
スト長が２であるので、ＣＬ０とＣＬ１とを同時に立ち
上げる。
【００７８】図４は、バースト長が４である場合のシン
クロナスＤＲＡＭの読み出し動作について示している。
シンクロナスＤＲＡＭを動作状態に設定するためのＡＣ
ＴＩＶＥＥコマンドが入力されると共に、ワード線のア
ドレスＡ０＝０が入力される。その後、Ｒｅａｄコマン
ドが入力されると共に、最初に読み出すデータが格納さ
れているメモリセルに対応するカラム選択線のアドレス
Ａ０＝０（ＣＬ０を最初に立ち上げる）が入力される。
クロナスＤＲＡＭの読み出し動作について示している。
シンクロナスＤＲＡＭを動作状態に設定するためのＡＣ
ＴＩＶＥＥコマンドが入力されると共に、ワード線のア
ドレスＡ０＝０が入力される。その後、Ｒｅａｄコマン
ドが入力されると共に、最初に読み出すデータが格納さ
れているメモリセルに対応するカラム選択線のアドレス
Ａ０＝０（ＣＬ０を最初に立ち上げる）が入力される。
【００７９】カラム選択線のアドレスが０であり、バー
スト長が４であるので、ＣＬ０とＣＬ１とを同時に立ち
上げる。その後、ＣＬ２とＣＬ３とを同時に立ち上げ
る。
スト長が４であるので、ＣＬ０とＣＬ１とを同時に立ち
上げる。その後、ＣＬ２とＣＬ３とを同時に立ち上げ
る。
【００８０】図５は、バースト長が４である場合のシン
クロナスＤＲＡＭの読み出し動作について示している。
カラム選択線のアドレスＡ０＝１（ＣＬ１を最初に立ち
上げるアドレス）が入力される。
クロナスＤＲＡＭの読み出し動作について示している。
カラム選択線のアドレスＡ０＝１（ＣＬ１を最初に立ち
上げるアドレス）が入力される。
【００８１】カラム選択線のアドレスが１であり、バー
スト長が４であるので、ＣＬ１とＣＬ２とを同時に立ち
上げる。その後、ＣＬ３とＣＬ０とを同時に立ち上げ
る。
スト長が４であるので、ＣＬ１とＣＬ２とを同時に立ち
上げる。その後、ＣＬ３とＣＬ０とを同時に立ち上げ
る。
【００８２】図６は、バースト長が４である場合のシン
クロナスＤＲＡＭの読み出し動作について示している。
カラム選択線のアドレスＡ０＝２（ＣＬ２を最初に立ち
上げるアドレス）が入力される。
クロナスＤＲＡＭの読み出し動作について示している。
カラム選択線のアドレスＡ０＝２（ＣＬ２を最初に立ち
上げるアドレス）が入力される。
【００８３】カラム選択線のアドレスが２であり、バー
スト長が４であるので、ＣＬ２とＣＬ３とを同時に立ち
上げる。その後、ＣＬ０とＣＬ１とを同時に立ち上げ
る。
スト長が４であるので、ＣＬ２とＣＬ３とを同時に立ち
上げる。その後、ＣＬ０とＣＬ１とを同時に立ち上げ
る。
【００８４】図７は、バースト長が４である場合のシン
クロナスＤＲＡＭの読み出し動作について示している。
カラム選択線のアドレスＡ０＝３（ＣＬ３を最初に立ち
上げるアドレス）が入力される。
クロナスＤＲＡＭの読み出し動作について示している。
カラム選択線のアドレスＡ０＝３（ＣＬ３を最初に立ち
上げるアドレス）が入力される。
【００８５】カラム選択線のアドレスが３であり、バー
スト長が４であるので、ＣＬ３とＣＬ０とを同時に立ち
上げる。その後、ＣＬ１とＣＬ２とを同時に立ち上げ
る。
スト長が４であるので、ＣＬ３とＣＬ０とを同時に立ち
上げる。その後、ＣＬ１とＣＬ２とを同時に立ち上げ
る。
【００８６】図８は、図１におけるワード線を選択する
回路の変形例を示す図である。
回路の変形例を示す図である。
【００８７】図８は分割ワード線方式の回路であり、第
１のメモリブロックと第３のメモリブロックのワード線
駆動回路が記載される。この回路は、第１及び第３のメ
モリブロックのセンスアンプＳＡの左側にあるワード線
を選択する回路である。
１のメモリブロックと第３のメモリブロックのワード線
駆動回路が記載される。この回路は、第１及び第３のメ
モリブロックのセンスアンプＳＡの左側にあるワード線
を選択する回路である。
【００８８】デコード回路Ｄはブロック選択線ＢＬＫ０
とＢＬＫ２と第１のＸアドレス線ＰＸ１に接続される。
デコード回路Ｄは複数のＮＡＮＤ回路から構成される。
読み出し時には、ブロック選択線及び第１のＸアドレス
線ＰＸ１に応答して選択された１つのＮＡＮＤ回路がロ
ーレベルに設定され、残りはハイレベルに設定される。
パワードライバＰＤは、ＰＭＯＳＴｒ２０、Ｔｒ２１と
ＮＭＯＳＴｒ２２、Ｔｒ２３とからなる回路とインバー
タＩＮＶ１、ＩＮＶ２とからなるドライバ回路を複数有
し、それぞれデコード回路Ｄの対応するＮＡＮＤ回路に
接続される。ＰＭＯＳＴｒ２１は高電位が与えられる端
子とノードＡとの間に接続される。ＰＭＯＳＴｒ２０は
高電位が与えられる端子とＰＭＯＳＴｒ２１のゲートと
の間に接続される。ＰＭＯＳＴｅ２０のゲートはノード
Ａに接続される。ＮＭＯＳＴｒ２２はＰＭＯＳＴｒ２１
のゲートと低電位が与えられる端子との間に接続され
る。ＮＭＯＳＴｒ２２のゲートはインバータＩＮＶ２の
出力に接続される。ＮＭＯＳＴｒ２３はノードＡと低電
位が与えられる端子とに接続される。ＮＭＯＳＴｒ２３
のゲートはＩＮＶ１の出力であるノードＢに接続され
る。
とＢＬＫ２と第１のＸアドレス線ＰＸ１に接続される。
デコード回路Ｄは複数のＮＡＮＤ回路から構成される。
読み出し時には、ブロック選択線及び第１のＸアドレス
線ＰＸ１に応答して選択された１つのＮＡＮＤ回路がロ
ーレベルに設定され、残りはハイレベルに設定される。
パワードライバＰＤは、ＰＭＯＳＴｒ２０、Ｔｒ２１と
ＮＭＯＳＴｒ２２、Ｔｒ２３とからなる回路とインバー
タＩＮＶ１、ＩＮＶ２とからなるドライバ回路を複数有
し、それぞれデコード回路Ｄの対応するＮＡＮＤ回路に
接続される。ＰＭＯＳＴｒ２１は高電位が与えられる端
子とノードＡとの間に接続される。ＰＭＯＳＴｒ２０は
高電位が与えられる端子とＰＭＯＳＴｒ２１のゲートと
の間に接続される。ＰＭＯＳＴｅ２０のゲートはノード
Ａに接続される。ＮＭＯＳＴｒ２２はＰＭＯＳＴｒ２１
のゲートと低電位が与えられる端子との間に接続され
る。ＮＭＯＳＴｒ２２のゲートはインバータＩＮＶ２の
出力に接続される。ＮＭＯＳＴｒ２３はノードＡと低電
位が与えられる端子とに接続される。ＮＭＯＳＴｒ２３
のゲートはＩＮＶ１の出力であるノードＢに接続され
る。
【００８９】パワードライバＰＤの各ドライバ回路は、
対応するＮＡＮＤ回路の出力がローレベルのとき、対応
するノードＡをハイレベルとして、対応するノードＢを
ローレベルに設定する。
対応するＮＡＮＤ回路の出力がローレベルのとき、対応
するノードＡをハイレベルとして、対応するノードＢを
ローレベルに設定する。
【００９０】パワードライバＰＤのドライバ回路は、入
力されるＮＡＮＤ回路の出力がハイレベルのとき、対応
するノードＡをローレベルとして、対応するノードＢを
ハイレベルに設定する。
力されるＮＡＮＤ回路の出力がハイレベルのとき、対応
するノードＡをローレベルとして、対応するノードＢを
ハイレベルに設定する。
【００９１】メインワードドライバＭＷＤは、第２のＸ
アドレス線ＰＸ２と、インバータＩＮＶとＮＯＲ回路か
らなるＯＲ回路ＯＲを介してブロック選択線ＢＬＫ０、
ＢＬＫ２とに接続される。
アドレス線ＰＸ２と、インバータＩＮＶとＮＯＲ回路か
らなるＯＲ回路ＯＲを介してブロック選択線ＢＬＫ０、
ＢＬＫ２とに接続される。
【００９２】メインワードドライバＭＷＤはＮＡＮＤ回
路ＮＤ１とインバータＩＮＶ３とＰＭＯＳＴｒ２６、Ｔ
ｒ２７とＮＭＯＳＴｒ２４、Ｔｒ２５とからなるドライ
バ回路を複数有する。ＰＭＯＳＴｒ２６はハイレベルの
電位が与えられる端子とＮＭＯＳＴｒ２５の一端に接続
される。 ＰＭＯＳＴｒ２７はハイレベルの電位が与え
られる端子とＮＭＯＳＴｒ２４の一端に接続される。Ｐ
ＭＯＳ２６のゲートはＮＭＯＳＴｒ２４の一端に接続さ
れ、 ＰＭＯＳＴｒ２７のゲートはＮＭＯＳＴｒ２５の
一端に接続される。ＮＭＯＳＴｒ２５の他端はローレベ
ルの電位が与えられる端子に接続され、そのゲートはイ
ンバータＩＮＶ３の出力に接続される。ＮＭＯＳＴｒ２
４の他端はローレベルの電位が与えられる端子に接続さ
れ、そのゲートはＮＡＮＤ回路ＮＤ１の出力に接続され
る。ＮＭＯＳＴｒ２５はメインワード線ＭＷＬに接続さ
れる。
路ＮＤ１とインバータＩＮＶ３とＰＭＯＳＴｒ２６、Ｔ
ｒ２７とＮＭＯＳＴｒ２４、Ｔｒ２５とからなるドライ
バ回路を複数有する。ＰＭＯＳＴｒ２６はハイレベルの
電位が与えられる端子とＮＭＯＳＴｒ２５の一端に接続
される。 ＰＭＯＳＴｒ２７はハイレベルの電位が与え
られる端子とＮＭＯＳＴｒ２４の一端に接続される。Ｐ
ＭＯＳ２６のゲートはＮＭＯＳＴｒ２４の一端に接続さ
れ、 ＰＭＯＳＴｒ２７のゲートはＮＭＯＳＴｒ２５の
一端に接続される。ＮＭＯＳＴｒ２５の他端はローレベ
ルの電位が与えられる端子に接続され、そのゲートはイ
ンバータＩＮＶ３の出力に接続される。ＮＭＯＳＴｒ２
４の他端はローレベルの電位が与えられる端子に接続さ
れ、そのゲートはＮＡＮＤ回路ＮＤ１の出力に接続され
る。ＮＭＯＳＴｒ２５はメインワード線ＭＷＬに接続さ
れる。
【００９３】メインワードドライバＭＷＤの各ワードド
ライバは、読み出し動作時、ハイレベルのアドレス選択
線ＢＬＫ０又はＢＬＫ２、及び第２のＸアドレス線ＰＸ
のハイレベルの信号に基づいて、メインワード線ＭＷＬ
の１つをローレベルに設定する。
ライバは、読み出し動作時、ハイレベルのアドレス選択
線ＢＬＫ０又はＢＬＫ２、及び第２のＸアドレス線ＰＸ
のハイレベルの信号に基づいて、メインワード線ＭＷＬ
の１つをローレベルに設定する。
【００９４】メインワードドライバＭＷＤの各ドライバ
回路は、ＯＲ回路の出力がローレベル又は入力される第
２のＸアドレス線の信号がローレベルのとき、メインワ
ード線ＭＷＬをハイレベルに設定する。
回路は、ＯＲ回路の出力がローレベル又は入力される第
２のＸアドレス線の信号がローレベルのとき、メインワ
ード線ＭＷＬをハイレベルに設定する。
【００９５】サブワードドライバＳＷＤは、ＰＭＯＳＴ
ｒ２８、Ｔｒ２９及びＮＭＯＳＴｒ３０、Ｔｒ３１、Ｔ
ｒ３２、Ｔｒ３３からなるドライバ回路を複数有する。
ＰＭＯＳＴｒ２９は対応するパワードライバＰＤのある
１つのドライバ回路（以後、第１ドライバ回路とする）
に接続されるノードＡとＮＭＯＳＴｒ３２とＮＭＯＳＴ
ｒ３３の各一端とに接続される。ＮＭＯＳＴｒ３２、Ｔ
ｒ３３の各他端はローレベルの電位が与えられる端子に
接続される。ＰＭＯＳＴｒ２９のゲートは対応するメイ
ンワード線ＭＷＬに接続される。ＮＭＯＳＴｒ３２ゲー
トは対応するメインワード線ＭＷＬに接続される。ＮＭ
ＯＳＴｒ３３のゲートはパワードライバＰＤの第１ドラ
イバ回路に接続されるノードＢに接続される。ＰＭＯＳ
Ｔｒ２９とＮＭＯＴｒ３３との接続点に対応するワード
線ＷＬが接続される。
ｒ２８、Ｔｒ２９及びＮＭＯＳＴｒ３０、Ｔｒ３１、Ｔ
ｒ３２、Ｔｒ３３からなるドライバ回路を複数有する。
ＰＭＯＳＴｒ２９は対応するパワードライバＰＤのある
１つのドライバ回路（以後、第１ドライバ回路とする）
に接続されるノードＡとＮＭＯＳＴｒ３２とＮＭＯＳＴ
ｒ３３の各一端とに接続される。ＮＭＯＳＴｒ３２、Ｔ
ｒ３３の各他端はローレベルの電位が与えられる端子に
接続される。ＰＭＯＳＴｒ２９のゲートは対応するメイ
ンワード線ＭＷＬに接続される。ＮＭＯＳＴｒ３２ゲー
トは対応するメインワード線ＭＷＬに接続される。ＮＭ
ＯＳＴｒ３３のゲートはパワードライバＰＤの第１ドラ
イバ回路に接続されるノードＢに接続される。ＰＭＯＳ
Ｔｒ２９とＮＭＯＴｒ３３との接続点に対応するワード
線ＷＬが接続される。
【００９６】ＰＭＯＳＴｒ２８は対応するパワードライ
バＰＤの第１ドライバ回路とは別のドライバ回路（以後
第２ドライバ回路とする）に接続されるノードＡとＮＭ
ＯＳＴｒ３０とＮＭＯＳＴｒ３１の各一端とに接続され
る。ＮＭＯＳＴｒ３０、Ｔｒ３１の各他端はローレベル
の電位が与えられる端子に接続される。ＰＭＯＳＴｒ２
８のゲートは対応するメインワード線ＭＷＬに接続され
る。ＮＭＯＳＴｒ３１のゲートは対応するメインワード
線ＭＷＬに接続される。ＮＭＯＳＴｒ３０のゲートはパ
ワードライバＰＤの第２ドライバ回路に接続されるノー
ドＢに接続される。ＰＭＯＳＴｒ２８とＮＭＯＴｒ３０
との接続点に対応するワード線ＷＬが接続される。
バＰＤの第１ドライバ回路とは別のドライバ回路（以後
第２ドライバ回路とする）に接続されるノードＡとＮＭ
ＯＳＴｒ３０とＮＭＯＳＴｒ３１の各一端とに接続され
る。ＮＭＯＳＴｒ３０、Ｔｒ３１の各他端はローレベル
の電位が与えられる端子に接続される。ＰＭＯＳＴｒ２
８のゲートは対応するメインワード線ＭＷＬに接続され
る。ＮＭＯＳＴｒ３１のゲートは対応するメインワード
線ＭＷＬに接続される。ＮＭＯＳＴｒ３０のゲートはパ
ワードライバＰＤの第２ドライバ回路に接続されるノー
ドＢに接続される。ＰＭＯＳＴｒ２８とＮＭＯＴｒ３０
との接続点に対応するワード線ＷＬが接続される。
【００９７】サブワードドライバの各ドライバ回路は、
対応するパワードライバＰＤの対応するドライバ回路の
ノードＡがハイレベルになると、それに接続されるＰＭ
ＯＳＴｒ２８又はＴｒ２９を介して対応するワード線に
ハイレベルの電位を与える。
対応するパワードライバＰＤの対応するドライバ回路の
ノードＡがハイレベルになると、それに接続されるＰＭ
ＯＳＴｒ２８又はＴｒ２９を介して対応するワード線に
ハイレベルの電位を与える。
【００９８】次に図８の回路の動作について説明する。
【００９９】第１のメモリブロックＭＣＢ１の１つのワ
ード線の電位がハイレベルとなる場合について説明す
る。
ード線の電位がハイレベルとなる場合について説明す
る。
【０１００】先ず、ブロック選択線ＢＬＫ０にハイレベ
ルのブロック選択信号が与えられる。
ルのブロック選択信号が与えられる。
【０１０１】デコード回路ＤはＢＬＫ０に接続されたＮ
ＡＮＤ回路の内、第１のＸアドレス信号ＰＸ１により選
択された１つのＮＡＮＤ回路の出力のみをローレベルに
設定し、他のＮＡＮＤ回路の出力はハイレベルに設定す
る。
ＡＮＤ回路の内、第１のＸアドレス信号ＰＸ１により選
択された１つのＮＡＮＤ回路の出力のみをローレベルに
設定し、他のＮＡＮＤ回路の出力はハイレベルに設定す
る。
【０１０２】ローレベルを出力しているＮＡＮＤ回路に
接続されるパワードライバＰＤの第１ドライバ回路に接
続されるノードＡがハイレベルに設定され、ノードＢが
ローレベルに設定される。ハイレベルを出力しているＮ
ＡＮＤ回路に接続されるその他のドライバ回路に接続さ
れるノードＡがローレベルに設定され、ノードＢがハイ
レベルに設定される。
接続されるパワードライバＰＤの第１ドライバ回路に接
続されるノードＡがハイレベルに設定され、ノードＢが
ローレベルに設定される。ハイレベルを出力しているＮ
ＡＮＤ回路に接続されるその他のドライバ回路に接続さ
れるノードＡがローレベルに設定され、ノードＢがハイ
レベルに設定される。
【０１０３】第１のメモリブロックに対応するサブワー
ドドライバＳＷＤのドライバ回路の内、ハイレベルのノ
ードＡに接続されるＰＭＯＳＴｒ２９又はＴｒ２８のみ
オンする。オンしたＰＭＯＳＴｒ２９又はＴｒ２８に接
続されるワード線ＷＬがハイレベルとなる。その他のワ
ード線はローレベルを維持する。
ドドライバＳＷＤのドライバ回路の内、ハイレベルのノ
ードＡに接続されるＰＭＯＳＴｒ２９又はＴｒ２８のみ
オンする。オンしたＰＭＯＳＴｒ２９又はＴｒ２８に接
続されるワード線ＷＬがハイレベルとなる。その他のワ
ード線はローレベルを維持する。
【０１０４】図８では、第１のメモリブロックと第３の
メモリブロックのセンスアンプの左側のワード線を選択
する回路について説明した。図８に於いて、ブロック選
択線ＢＬＫ０をＢＬＫ１とし、ブロック選択信号線ＢＬ
Ｋ２をＢＬＫ３とすることにより、第１のメモリブロッ
クと第３のメモリブロックのセンスアンプＳＡの右側の
ワード線を選択する回路を実現できる。また、図８に於
いて、ブロック選択線ＢＬＫ０をＢＬＫ２とし、ブロッ
ク選択線ＢＬＫ２をＢＬＫ０とし、第１のメモリブロッ
クＭＣＢ１を第２のメモリブロックＭＣＢ２に置き換
え、第３のメモリブロックＭＣＢ３を第４のメモリブロ
ックＭＣＢ４に置き換えることにより、第２のメモリブ
ロックと第４のメモリブロックのセンスアンプＳＡの左
側のワード線を選択する回路を実現できる。また、図８
に於いて、ブロック選択線ＢＬＫ０をＢＬＫ３とし、ブ
ロック選択線ＢＬＫ２をＢＬＫ１にし、第１のメモリブ
ロックＭＣＢ１を第２のメモリブロックＭＣＢ２に置き
換え、第３のメモリブロックＭＣＢ３を第４のメモリブ
ロックＭＣＢ４に置き換えることにより、第２のメモリ
ブロックと第４のメモリブロックのセンスアンプＳＡの
右側のワード線を選択する回路を実現できる。
メモリブロックのセンスアンプの左側のワード線を選択
する回路について説明した。図８に於いて、ブロック選
択線ＢＬＫ０をＢＬＫ１とし、ブロック選択信号線ＢＬ
Ｋ２をＢＬＫ３とすることにより、第１のメモリブロッ
クと第３のメモリブロックのセンスアンプＳＡの右側の
ワード線を選択する回路を実現できる。また、図８に於
いて、ブロック選択線ＢＬＫ０をＢＬＫ２とし、ブロッ
ク選択線ＢＬＫ２をＢＬＫ０とし、第１のメモリブロッ
クＭＣＢ１を第２のメモリブロックＭＣＢ２に置き換
え、第３のメモリブロックＭＣＢ３を第４のメモリブロ
ックＭＣＢ４に置き換えることにより、第２のメモリブ
ロックと第４のメモリブロックのセンスアンプＳＡの左
側のワード線を選択する回路を実現できる。また、図８
に於いて、ブロック選択線ＢＬＫ０をＢＬＫ３とし、ブ
ロック選択線ＢＬＫ２をＢＬＫ１にし、第１のメモリブ
ロックＭＣＢ１を第２のメモリブロックＭＣＢ２に置き
換え、第３のメモリブロックＭＣＢ３を第４のメモリブ
ロックＭＣＢ４に置き換えることにより、第２のメモリ
ブロックと第４のメモリブロックのセンスアンプＳＡの
右側のワード線を選択する回路を実現できる。
【０１０５】図８では、第１のメモリブロックＭＣＢ１
と第３のメモリブロックＭＣＢ３でメインワードドライ
バを共有することができるので、回路面積の縮小化が図
れる。
と第３のメモリブロックＭＣＢ３でメインワードドライ
バを共有することができるので、回路面積の縮小化が図
れる。
【０１０６】
【発明の効果】請求項１記載の発明では、第１のメモリ
セルブロックと第２のメモリセルブロックでデータ線を
共有しているので、回路面積の縮小化が図れると共にメ
モリブロックを４つに分割しているので、各ブロック当
たりのセンスアンプの数を少なくできるので、電源線を
適切に配設することにより、データの読み出し速度を向
上させることができる。
セルブロックと第２のメモリセルブロックでデータ線を
共有しているので、回路面積の縮小化が図れると共にメ
モリブロックを４つに分割しているので、各ブロック当
たりのセンスアンプの数を少なくできるので、電源線を
適切に配設することにより、データの読み出し速度を向
上させることができる。
【０１０７】また請求項２記載の発明では、クロック信
号の立ち上がりと立ち下がりのタイミングでデータを出
力できるダブルデータレートの同期式半導体記憶装置を
実現できる。
号の立ち上がりと立ち下がりのタイミングでデータを出
力できるダブルデータレートの同期式半導体記憶装置を
実現できる。
【図１】本発明の第１の実施の形態のシンクロナスＤＲ
ＡＭの回路図
ＡＭの回路図
【図２】図１のシンクロナスＤＲＡＭのタイミングチャ
ート
ート
【図３】図１のシンクロナスＤＲＡＭの読み出し方法を
示す図
示す図
【図４】図１のシンクロナスＤＲＡＭの読み出し方法を
示す図
示す図
【図５】図１のシンクロナスＤＲＡＭＭの読み出し方法
を示す図
を示す図
【図６】図１のシンクロナスＤＲＡＭの読み出し方法を
示す図
示す図
【図７】図１のシンクロナスＤＲＡＭの読み出し方法を
示す図
示す図
【図８】図１のワード線を選択する回路の変形例
【図９】本発明のセレクタ回路の要部ブロック図
ＭＣ メモリセル ＷＬ ワード線 ＢＬ、／ＢＬ ビット線 ＳＤＬ１、／ＳＤＬ１、ＳＤＬ２、／ＳＤＬ２ サブデ
ータ線 ＥＱＣ ビット線電位固定回路 ＴＣ 転送回路 ＳＡ センスアンプ Ｃ 制御回路 ＣＬＳ カラムスイッチ ＣＬ０、ＣＬ１，ＣＬ２、ＣＬ３ カラム選択線
ータ線 ＥＱＣ ビット線電位固定回路 ＴＣ 転送回路 ＳＡ センスアンプ Ｃ 制御回路 ＣＬＳ カラムスイッチ ＣＬ０、ＣＬ１，ＣＬ２、ＣＬ３ カラム選択線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 - 11/4099
Claims (8)
- 【請求項１】ワード線と、前記ワード線に接続され、デ
ータを格納するメモリセルと、前記ワード線が選択され
たとき、前記メモリセルに格納されたデータに基づく電
位が与えられるビット線と、前記ビット線に与えられた
電位を増幅するセンスアンプとをそれぞれ有する第1の
メモリブロック、第2のブロック、第3のメモリブロック
及び第4のメモリブロックであって、 前記第１のメモリセルブロックの前記ビット線と第１の
データ線との間に接続され、第１のカラム選択信号及び
第１のブロック選択信号の信号値に応答して、導通状態
となる第１の転送回路と、前記第２のメモリブロックの
前記ビツト線と第２のデータ線との間に接続され、第２
のカラム選択信号及び第２のブロック選択信号の信号値
に応答して、導通状態となる第２の転送回路と、前記第
３のメモリブロックの前記ビット線と前記第1のデータ
線との間に接続され、第３のカラム選択信号及び前記第
２のブロック選択信号の信号値に応答して、導通状態と
なる第３の転送回路と、前記第4のメモリブロックの前
記ビット線と前記第２のデータ線との間に接続され、第
４のカラム選択信号及び前記第１のブロック選択信号の
信号値に応答して、導通状態となる第４の転送回路とを
有することを特徴とする半導体記憶装置。 - 【請求項２】前記第１のカラム選択信号及び前記第２の
カラム選択信号とは同一信号であり、前記第３のカラム
選択信号と前記第４のカラム選択信号とは同一信号であ
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】所定電位の前記第１のカラム選択信号と前
記所定電位の前記第４のカラム選択信号とがそれぞれ前
記第１の転送回路と前記第４の転送回路へほぼ同時に入
力することにより、前記第１のメモリブロックから前記
第１の転送回路を介して前記第１のデータ線ヘデータが
出力される時間と、前記第４のメモリブロックから前記
第４の転送回路を介して前記第２のデータ線ヘデータが
出力される時間とはほぼ同時となることを特徴とする請
求項１又は２記載の半導体記憶装置。 - 【請求項４】前記第１の転送回路は、前記第１のメモリ
ブロックの前記ビット線と前記第１のデータ線との間に
直列に接続される第１のトランジスタと第２のトランジ
スタとにより構成され、前記第１のトランジスタは前記
第１のブロック選択信号の信号値に応答して導通状態と
なり、前記第２のトランジスタは前記第1のカラム選択
信号の信号値に応答して導通状態となり、前記第２の転
送回路は、前記第２のメモリブロックの前記ビット線と
前記第２のデータ線との間に直列に接続される第３のト
ランジスタと第４のトランジスタとにより構成され、前
記第３のトランジスタは前記第２のブロック選択信号の
信号値に応答して導通状態となり、前記第４のトランジ
スタは前記第２のカラム選択信号の信号値に応答して導
通状態となり、前記第３の転送回路は、前記第３のメモ
リブロツクの前記ビット線と前記第１のデータ線との間
に直列に接続される第５のトランジスタと第６のトラン
ジスタとにより構成され、前記第５のトランジスタは前
記第２のブロック選択信号の信号値に応答して導通状態
となり、前記第６のトランジスタは前記第３のカラム選
択信号の信号値に応答して導通状態となり、前記第４の
転送回路は前記第4のメモリブロックの前記ビット線と
前記第２のデータ線との間に直列に接続される第７のト
ランジスタと第８のトランジスタとにより構成され、前
記第７のトランジスタは前記第１のブロツク選択信号の
信号値に応答して導通状態となり、前記第８のトランジ
スタは前記第４のカラム選択信号の信号値に応答して導
通状態となることを特徴とする請求項１乃至３何れか記
載の半導体記憶装置。 - 【請求項５】メインワード線を駆動するメインワードド
ライバと、前記メインワードドライバに接続され、第１
のブロック選択信号、アドレス信号及び前記メインワー
ド線の電位に応答して、前記第１のメモリブロックのワ
ード線を選択する第1のサブワードドライバと、前記メ
インワードドライバに接続され、前記第２のブロック選
択信号、第２のアドレス信号及び前記メインワード線の
電位に応答して、前記第３のメモリブロックのワード線
を選択する第２のサブワードドライバとを有することを
特徴とする請求項１乃至４何れか記載の半導体記憶装
置。 - 【請求項６】ブロック選択信号によって選択され、複数
のメモリセルに蓄積された情報をアクセスする第１ない
し第４のメモリブロックと、 この第１及び第3のメモリブロックのそれぞれに接続さ
れる第１のデータラインと、 前記第２及び第４のメモリブロックのそれぞれに接続さ
れる第２のデータラインと、 前記第１ないし第４のメモリブロックと第１または第２
のデータラインとを、カラム選択信号に応答して選択的
にそれぞれ接続する第１ないし第４のスイッチ回路とを
有する半導体記憶装置において、 前記第１及び第４のメモリブロックは第１共通ブロック
選択信号によって選択され、前記第２及び第３のメモリ
ブロックは第２共通ブロック選択信号によって選択され
前記第１及び第２のスイッチ回路には第１共通カラム選
択信号が与えられ、前記第３及び第４のスイッチ回路に
は第２共通カラム選択信号が与えられる半導体記憶装
置。 - 【請求項７】前記第１および第２のメモリブロックなら
びに前記第３および第４のメモリブロックは第1の方向
に配列され、 前記第１および第３のメモリブロックならびに前記第２
および第４のメモリブロックは前記第1の方向と実質的
に直交する第２の方向に配列された請求項６記載の半導
体記憶装置。 - 【請求項８】前記第１および第２共通カラム選択信号を
供給する配線が前記第1の方向に配列され、 前記第１および第２のデータラインは前記第２の方向に
配列された請求項７記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02027299A JP3297392B2 (ja) | 1999-01-28 | 1999-01-28 | 半導体記憶装置 |
| US09/460,982 US6188630B1 (en) | 1999-01-28 | 1999-12-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02027299A JP3297392B2 (ja) | 1999-01-28 | 1999-01-28 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002053417A Division JP3881565B2 (ja) | 2002-02-28 | 2002-02-28 | シンクロナスｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222875A JP2000222875A (ja) | 2000-08-11 |
| JP3297392B2 true JP3297392B2 (ja) | 2002-07-02 |
Family
ID=12022559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02027299A Expired - Fee Related JP3297392B2 (ja) | 1999-01-28 | 1999-01-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6188630B1 (ja) |
| JP (1) | JP3297392B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7731965B2 (en) | 2005-02-17 | 2010-06-08 | Abbott Lab | Human ring specific BNP antibodies |
| US7939069B2 (en) | 2005-11-09 | 2011-05-10 | Abbott Laboratories | Human BNP immunospecific antibodies |
| US7998480B2 (en) | 2005-11-09 | 2011-08-16 | Abbott Laboratories | Human BNP immunospecific antibodies |
| US8013112B2 (en) | 2006-09-07 | 2011-09-06 | Abbott Laboratories | Compositions comprising human brain natriuretic peptide (BNP) fragments |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172935B1 (en) | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
| KR100326939B1 (ko) * | 1999-09-02 | 2002-03-13 | 윤덕용 | 고속 열 사이클이 가능한 메모리의 파이프라인 구조 |
| KR100487918B1 (ko) * | 2002-08-30 | 2005-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100213602B1 (ko) * | 1988-05-13 | 1999-08-02 | 가나이 쓰도무 | 다이나믹형 반도체 기억장치 |
| JPH0729376A (ja) * | 1993-07-14 | 1995-01-31 | Ricoh Co Ltd | 半導体メモリ装置及びデータ読み書き方法 |
| KR100240419B1 (ko) * | 1997-03-18 | 2000-01-15 | 윤종용 | 반도체 메모리 장치 및 그것의 데이터 독출 방법 |
| JP3908338B2 (ja) * | 1997-06-30 | 2007-04-25 | 富士通株式会社 | 半導体記憶装置 |
-
1999
- 1999-01-28 JP JP02027299A patent/JP3297392B2/ja not_active Expired - Fee Related
- 1999-12-15 US US09/460,982 patent/US6188630B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7731965B2 (en) | 2005-02-17 | 2010-06-08 | Abbott Lab | Human ring specific BNP antibodies |
| US7939069B2 (en) | 2005-11-09 | 2011-05-10 | Abbott Laboratories | Human BNP immunospecific antibodies |
| US7998480B2 (en) | 2005-11-09 | 2011-08-16 | Abbott Laboratories | Human BNP immunospecific antibodies |
| US8013112B2 (en) | 2006-09-07 | 2011-09-06 | Abbott Laboratories | Compositions comprising human brain natriuretic peptide (BNP) fragments |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000222875A (ja) | 2000-08-11 |
| US6188630B1 (en) | 2001-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100234455B1 (ko) | 반도체 기억장치 | |
| US6240039B1 (en) | Semiconductor memory device and driving signal generator therefor | |
| JP2009277341A (ja) | Ｓｒａｍセルの書き込みマージンを改善する書き込みアシスト回路 | |
| JP5019579B2 (ja) | 半導体記憶装置 | |
| JPH09134592A (ja) | 半導体メモリ装置のサブワードラインデコーダ及びその半導体メモリ装置 | |
| JP3291206B2 (ja) | 半導体記憶装置 | |
| EP0704850A2 (en) | Dynamic memory | |
| US6337820B1 (en) | Dynamic memory device performing stress testing | |
| JP3297392B2 (ja) | 半導体記憶装置 | |
| JP2000195278A (ja) | 不揮発性強誘電体メモリ装置 | |
| US7817491B2 (en) | Bank control device and semiconductor device including the same | |
| JP2002025251A (ja) | 半導体記憶装置 | |
| CN101399073B (zh) | 半导体存储器装置 | |
| CN115410613A (zh) | 存储器设备和用于执行连续存储器访问的方法 | |
| JP2003059294A (ja) | 半導体記憶装置 | |
| KR100361863B1 (ko) | 반도체 메모리 장치 | |
| JP2003100079A (ja) | 半導体記憶装置 | |
| JP4119105B2 (ja) | 半導体メモリ | |
| JP3881565B2 (ja) | シンクロナスｄｒａｍ | |
| US6674685B2 (en) | Semiconductor memory device having write column select gate | |
| US6201741B1 (en) | Storage device and a control method of the storage device | |
| JPH08147980A (ja) | 半導体記憶装置 | |
| US7359267B2 (en) | Method of transferring data | |
| JPH1064267A (ja) | ディラム | |
| JP4458730B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020326 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080412 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090412 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090412 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100412 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100412 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110412 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120412 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130412 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140412 Year of fee payment: 12 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |