CN101399073B - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，包括在列方向上堆叠的多个存储库、对应于该多个存储库的全局数据线以及用于复用对应于每个所述存储库的多个局部数据线上的数据以将复用结果传输到全局数据线的公共全局数据线驱动单元。

Description

半导体存储器装置
相关申请的交叉引用
本发明要求分别于2007年9月28日和2008年4月30日提交的韩国专利申请No.2007-0098223和2008-0040928的优先权，其全部内容通过引用包含于此。
技术领域
本发明涉及一种用于制造半导体存储器装置的方法，尤其涉及一种用于制造半导体存储器装置的列控制块的方法。
背景技术
如动态随机存取存储器(DRAM)装置的多数半导体存储器装置采用分层数据总线结构。也就是说，局部数据总线设置在存储库区域中，且全局数据总线设置在外围区域中。局部数据总线本身可以分层布置。
图1示出DRAM装置的数据总线结构。
参考图1，存储库包括以矩阵形状形成的多个单元阵列。第一至第四段数据总线SIO<0>、SIO<1>、SIO<2>和SIO<3>设置在单元阵列中的行方向上。第一至第十六局部数据总线LIO0至LIO15设置在垂直于第一至第四段数据总线SIO<0>、SIO<1>、SIO<2>、SIO<3>的列方向上。一般来说，第一至第四段数据总线SIO<0>、SIO<1>、SIO<2>、SIO<3>和第一至第十六局部数据总线LIO0至LIO15以不同的线路来实现。
尽管该图中没有示出，但是在存储库下的外围区域中的行方向上设置第一至第十六全局数据总线GIO0至GIO15。在存储器单元阵列和第一至第十六全局数据总线GIO0至GIO15之间设置列控制块。该列控制块包括写驱动器WD和数据总线感测放大器IOSA。
图2A示出用于DRAM装置的读操作的数据传输路径。
参考图2A，当DRAM装置进行读操作时，该数据传输路径在其中具有存储器单元MC、第一和第二位线BL和BLB、位线感测放大器BLSA、第一和第二段数据总线SIO和SIOB、第一和第二局部数据总线LIO和LIOB、数据总线感测放大器IOSA和全局数据总线GIO。
其中，在第一至第二位线BL和BLB与位线感测放大器BLSA之间布置由位线分离信号BISH控制的两个NMOS晶体管。在第一至第二段数据总线SIO、SIOB与第一至第二局部数据总线LIO、LIOB之间布置由列选择信号YI控制的两个PMOS晶体管。在第一至第二段数据总线SIO、SIOB与第一至第二局部数据总线LIO、LIOB之间布置由输入/输出切换控制信号IOSW控制的两个NMOS晶体管。
图2B是图2A中电路的操作波形图。在下文中，参照图2B描述该DRAM装置的读操作。
当施加有效命令时，对与该有效命令同时施加的行地址进行解码以选择字线WL。这样，字线WL被激活。因此，连接到激活的字线WL的存储器单元MC中的单元晶体管被接通。单元电容器以及第一和第二位线BL、BLB共享电荷。由于该电荷共享，第一位线BL和第二位线BLB具有电压差。
位线感测放大器BLSA被启动以感测第一位线BL和第二位线BLB之间的电压差。然后，位线感测放大器BLSA将该电压差放大到下拉功率SB和上拉功率RTO电平。在图2B中，第一位线BL被放大到地电压ASS电平并且第二位线BLB被放大到核心电压VCORE电平。
同时，从该有效命令的施加开始经过特定时间段tRCD之后施加读命令。对与读命令同时施加的列地址进行解码以选择一个位线。也就是说，对应于所选择的位线的列选择信号YI被激活。由列选择信号YI控制的两个PMOS晶体管被接通。这样，第一至第二位线BL、BLB和第一至第二段数据总线SIO、SIOB相互连接。结果，第一和第二段数据总线SIO和SIOB上的数据被传输到第一和第二局部数据总线LIO和LIOB。
输入/输出切换控制信号IOSW被激活并且由输入/输出切换控制信号IOSW控制的两个NMOS晶体管被接通。这样，第一和第二段数据总线SIO和SIOB上的数据被传输到第一和第二局部数据总线LIO和LIB。
此外，当由读命令产生的选通信号IOSASTB被激活时，数据总线感测放大器IOSA被启动。这样，数据总线感测放大器IOSA被启动以感测并且然后放大第一和第二局部数据总线LIO和LIOB上的数据。在对应于感测到并且放大后的数据的电平驱动全局数据总线GIO。
在禁止位线感测放大器BLSA之前，将由位线感测放大器BLSA放大的数据重存储在存储器单元MC中。然后，第一和第二位线BL和BLB被预充电。
数据总线感测放大器IOSA包括用于感测和放大第一和第二局部数据总线LIO和LIOB上的数据的感测放大电路。数据总线感测放大器IOSA还包括用于在对应于感测到并且放大后的数据的电平驱动全局数据总线GIO的全局数据总线驱动电路。
图3A示出布置在数据总线感测放大器IOSA中的感测放大电路。
参考图3A，数据总线感测放大器IOSA包括二级放大电路。第一放大电路300A包括电流镜型差分放大器，其镜部分并联连接。该电流镜型差分放大器由第一选通信号IOSTB1控制。第一和第二局部数据总线LIO和LIOB是差分输入端子。第二放大电路300B包括CMOS交叉耦合型差分放大器。该CMOS交叉耦合型差分放大器由第二选通信号IOSTB2控制。该CMOS交叉耦合型差分放大器接收来自第一放大电路300A的第一和第二输出信号D0和D0B。
图3B是图3A中的感测放大电路的操作波形图。
当输入/输出切换控制信号IOSW被激活时，第一和第二段数据总线SIO和SIOB连接到第一和第二局部数据总线LIO和LIOB。这样，第一和第二段数据总线SIO和SIOB的电位被传输到第一和第二局部数据总线LIO和LIOB。
从输入/输出切换控制信号ISOW的激活开始经过特定时间段tA之后激活第一选通信号IOSTB1。时间tA是容限时间，用于发展第一和第二局部数据总线LIO和LIOB，直到第一放大电路300A具有足够的电压差dV以感测第一和第二局部数据总线LIO和LIOB。
在从第一选通信号IOSTB1的激活开始经过特定时间段tB之后激活第二选通信号IOSTB2(或iostb2)。tB是第二放大电路300B的容限时间。
第一和第二局部数据总线LIO和LIOB以电源电压VDD电平被预充电。同样地，第一和第二输出端子OUTNOD和OUTBNOD以电源电压VDD电平被预充电。
图4是数据总线感测放大器IOSA中的全局数据总线驱动电路的电路图。
参考图4，该全局数据驱动电路包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、上拉PMOS晶体管MP1和下拉NMOS晶体管MN1。第一反相器INV1接收感测放大电路的正输出信号OUT。第二反相器INV2接收第一反相器INV1的输出信号。第三反相器INV3接收感测放大电路的负信号OUTB。第四反相器INV4接收第三反相器INV3的输出信号。第五反相器INV5接收第四反相器INV4的输出信号。上拉PMOS晶体管MP1具有分别连接到全局数据总线GIO和第二反相器INV2的源极和漏极。上拉PMOS晶体管MP1接收第二反相器INV2的输出信号作为栅极输入。下拉NMOS晶体管NM1具有分别连接到地电压端子VSS和全局数据总线GIO的源极和漏极。下拉NMOS晶体管NM1接收第五反相器INV5的输出信号作为栅极输入。
近来，高度集成DRAM装置采用堆叠存储库结构，以通过堆叠两个以上的存储库来减小电路尺寸。当采用该堆叠存储库结构时，解码电路共享多个存储库。这样，有可能减小整个解码电路尺寸。
图5是具有堆叠存储库结构的DRAM装置中的读路径的框图。
参考图5，在列方向上堆叠两个存储库。也就是说，在第一存储库BANK0上设置第二存储库BANK1。对应于第二存储库BANK1的第一局部数据总线LIO_UP经由第一存储库BANK0设置到全局数据总线GIO。对应于第一存储库BANK0的第二局部数据总线LIO_DN设置到全局数据总线GIO。
在第一存储库BANK0和全局数据总线GIO之间设置对应于第一存储库BANK0的第一列控制单元和对应于第二存储库BANK1的第二列控制单元。在第一和第二列控制单元中分别采用图1的写驱动器WD和图1的数据总线感测放大器IOSA。
本发明涉及数据总线感测放大器IOSA中的数据总线驱动电路。因此，省略关于写驱动器WD的描述。
具体来说，第一列控制单元包括用于感测和放大第二局部数据总线LIO_DN上的数据的感测放大电路(图3A)和数据总线驱动电路(图4)。第二列控制单元包括用于感测和放大第一局部数据总线LIO_UP上的数据的感测放大电路和数据驱动电路。
在典型的堆叠存储库结构中，每个存储库包括列控制块中的数据总线驱动电路。因此，列控制块的尺寸较大。
发明内容
本发明的实施例涉及提供一种用于制造半导体存储器装置的列控制块的方法。
这提供了一种可以最小化堆叠存储库结构中的数据总线驱动电路的电路尺寸的半导体存储器装置。
根据本发明的一个方面，提供一种半导体存储器装置，该半导体存储器装置包括在列方向上堆叠的多个存储库、对应于该多个存储库的全局数据线、用于复用(multiplex)对应于每个存储库的多个局部线上的数据以将该复用结果传输到全局数据线的公共全局数据线驱动单元。
根据本发明的另一方面，提供一种半导体存储器装置，该半导体存储器装置包括第一存储库、连同第一存储库在列方向上设置的第二存储库、对应于第一存储库和第二存储库的全局数据线、用于感测和放大对应于第一存储库的第一局部数据总线上的数据的第一感测放大单元、用于感测和放大对应于第二存储库的第二局部数据总线上的数据的第二感测放大单元、以及用于复用从第一感测放大单元和第二感测放大单元输出的数据以将复用结果传输到全局数据线的公共全局数据线驱动单元。
附图说明
图1示出DRAM装置的数据总线结构。
图2A示出用于该DRAM装置的读操作的数据传输路径。
图2B是图2A中电路的操作波形图。
图3A示出在数据总线感测放大器IOSA中布置的感测放大电路。
图3B是图3A中的感测放大电路的操作波形图。
图4是数据总线感测放大器IOSA中的全局数据总线驱动电路的电路图。
图5是具有堆叠存储库结构的DRAM装置中的读路径的框图。
图6是根据本发明实施例的具有堆叠存储库结构的DRAM装置中的读路径的框图。
图7是该DRAM装置中的读路径的框图。
图8是图7中的公共数据总线驱动单元GIODRV_COM的电路图。
具体实施方式
本发明的实施例涉及一种用于制造半导体存储器装置的列控制块的方法。
图6是根据本发明实施例的具有堆叠存储库结构的DRAM装置中的读路径的框图。
参考图6，本实施例中的DRAM装置包括在列方向上堆叠的第一和第二存储库BANK0和BANK1、对应于所堆叠的第一和第二存储库BANK0和BANK1的全局数据总线GIO、以及用于复用分别对应于第一和第二存储库BANK0和BANK1的第一和第二局部数据总线LIO_DN和LIO_UP上的数据并将复用结果传输到全局数据总线GIO的公共全局数据总线驱动单元GIODRV_COM。
在图6中，第二存储库BANK1设置在第一存储库BANK0上。也就是说，实现了二存储库BANK0堆叠结构。然而，可以堆叠四个以上的存储库。对应于第二存储库BANK1的第二局部数据总线LIO_UP经由第一存储库BANK1设置到公共数据总线驱动单元。对应于第一存储库BANK0的第一局部数据总线LIO_UP被设置到公共数据总线驱动单元。
也就是说，在本实施例中，现有技术的数据总线驱动电路没有分配给每个存储库。堆叠的存储库共享该数据总线驱动电路。
图7是该DRAM装置中的读路径的框图。
参考图7，该DRAM装置包括第一存储库BANK0、与第一存储库BANK0在列方向上堆叠的第二存储库BANK1、对应于第一和第二存储库BANK0和BANK1的全局数据总线GIO、用于感测和放大对应于第一存储库BANK0的第一局部数据总线LIO_DN上的数据的第一感测放大电路DBSA0、用于感测和放大对应于第二存储库BANK1的第二局部数据总线LIO_UP上的数据的第二感测放大电路DBSA1、以及用于复用来自第一和第二感测放大电路DBSA0和DBSA1的数据并将复用结果传输到全局数据总线GIO的公共全局数据总线驱动单元GIODRV_COM。
与图5中所示的典型方法相比较，第一和第二感测放大电路DBSA0和DBSA1的结构与图3A的数据总线感测放大器的结构相同。
然而，图3A的数据总线感测放大器没有分配给每个存储库。第一和第二存储库BANK0和BANK1共享一个图3A的数据总线感测放大器。也就是说，有可能节省一个图3A的数据总线感测放大器的电路尺寸。
图8是图7中的公共数据总线驱动单元GIODRV_COM的电路图。
参考图8，公共数据总线驱动单元GIODRV_COM包括复用单元800、缓冲单元810以及输出驱动单元820。复用单元800复用并输出来自第一感测放大电路DBSA0的第一正和负输出信号LIO_DNS和LIOB_DNS以及来自第二感测放大电路DBSA1的第二正和负信号LIO_UPS和LIOB_UPS。缓冲单元810缓冲复用单元800的输出。输出驱动单元820响应于缓冲单元810的输出信号以向上/向下驱动全局数据总线GIO。
复用单元800包括第一与非门NAND11和第二与非门NAND12。第一与非门NAND11接收第二感测放大电路DBSA1的第二正信号LIO_UPS和第一感测放大电路DBSA0的第一负输出信号LIO_DNS。第二与非门NAND12接收第一感测放大电路DBSA0的负输出信号LIOB_DNS和第二感测放大电路DBSA1的第二负信号LIOB_UPS。
缓冲单元810包括第一至第三反相器INV11、INV12和INV13。第一反相器INV11接收第一与非门NAND11的输出信号。第二反相器INV12接收第二与非门NAND12的输出信号。第三反相器INV13接收第三反相器INV13的输出信号。
输出驱动单元820包括上拉PMOS晶体管MP11和下拉NMOS晶体管MN11。上拉PMOS晶体管MP11具有分别连接到电源电压VDD端子和全局数据总线GIO的源极和漏极，并接收第一反相器INV11的输出信号。下拉NMOS晶体管MN11具有分别连接到地电压VSS端子和全局数据总线GIO的源极和漏极，并接收第三反相器INV13的输出信号。
下面简要说明根据本发明实施例的DRAM装置中的读操作。
当施加有效命令并激活第一存储库BANK0的字线时，数据通过随后的读命令被传输到位线、段数据总线以及第一局部数据总线LIO_DN。第一感测放大电路DBSA0感测并放大第一局部数据总线LIO_DN上的数据。因此，第一正和负输出信号LIO_DNS和LIOB_DNS具有对应于感测到并放大的数据的电平。
对应于第一局部数据总线LIO_DN的第二存储库BANK1的第二局部数据总线LIO_UP以电源电压VDD电平被预充电。也就是说，第二感测放大电路DBSA1的第二正和负信号LIO_UPS和LIOB_UPS被固定为高电平。
因此，复用单元800中的第一与非门NAND11反相并输出第一感测放大电路DBSA0的第一正信号LIO_DNS。第二与非门NAND12反相并输出第一感测放大电路DBSA0的第一负输出信号LIOB_DNS。也就是说，第一感测放大电路DBSA0的输出信号被选择性地输出。输出驱动单元820在对应于输出信号的电平驱动全局数据总线GIO。
相反，当第二存储库BANK1被激活时，复用单元800选择性地输出第二感测放大电路DBSA1的输出信号。
在本发明中，数据总线驱动电路被共享，因此列控制块尺寸被大大减小。结果，净芯片产量增加。
尽管已经关于特定实施例描述了本发明，但是本发明的上述实施例是说明性的而不是限制性的。对于本领域的技术人员来说，在不脱离所附权利要求中限定的精神和范围的情况下，显然可以进行各种变化和修改。
例如，在本实施例中，堆叠两个存储库。然而，本发明可应用于包括四个以上的偶数个存储库的存储库结构。
此外，在本实施例中，复用单元包括两个与非门。然而，该复用单元可以用其它方法来实现。
另外，作为例子，将本发明应用于DRAM。然而，还可以将其应用于具有堆叠存储库结构和分层数据总线结构的其它半导体存储器装置。

Claims (5)

1.一种半导体存储器装置，包括：
第一存储库；
连同所述第一存储库在列方向上设置的第二存储库；
对应于所述第一存储库和所述第二存储库的全局数据线；
第一感测放大单元，被配置成感测并放大对应于所述第一存储库的第一局部数据线上的数据；
第二感测放大单元，被配置成感测并放大对应于所述第二存储库的第二局部数据线上的数据；以及
公共全局数据线驱动单元，被配置成复用从所述第一感测放大单元和所述第二感测放大单元输出的数据并将其复用结果传输到所述全局数据线，
其中所述公共全局数据线驱动单元由所述第一感测放大单元和所述第二感测放大单元共享，
其中所述公共全局数据线驱动单元包括：
复用单元，被配置成复用所述第一感测放大单元的正/负输出信号和所述第二感测放大单元的正/负输出信号，然后输出复用结果作为所述复用单元的输出信号；
缓冲单元，被配置成缓冲所述复用单元的所述输出信号；以及
输出驱动单元，被配置成响应于所述缓冲单元的输出信号上拉/下拉驱动所述全局数据线。
2.根据权利要求1所述的半导体存储器装置，其中所述复用单元包括：第一与非门，被配置成接收所述第一感测放大单元的正输出信号和接收所述第二感测放大单元的正输出信号；以及第二与非门，被配置成接收所述第一感测放大单元的负输出信号和接收所述第二感测放大单元的负输出信号。
3.根据权利要求2所述的半导体存储器装置，其中所述缓冲单元包括：
第一反相器，被配置成接收所述第一与非门的输出信号；
第二反相器，被配置成接收所述第二与非门的输出信号；以及
第三反相器，被配置成接收所述第二反相器的输出信号。
4.根据权利要求3所述的半导体存储器装置，其中所述输出驱动单元包括：上拉PMOS晶体管，其具有分别连接到电源电压端子和所述全局数据线的源极和漏极，并被配置成接收所述第一反相器的输出作为其栅极输入；以及下拉NMOS晶体管，其具有分别连接到地电压端子和所述全局数据线的源极和漏极，并被配置成接收所述第三反相器的输出信号作为其栅极输入。
5.根据权利要求1所述的半导体存储器装置，其中所述第一局部数据线和所述第二局部数据线包括正数据线和负数据线，在不传输数据的时间段中这两个数据线中的每一个以电源电压电平被预充电。
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