KR20060023200A - 분리형 글로발 입출력라인쌍을 가지는 스택뱅크구조의반도체 메모리 장치 - Google Patents

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Abstract

분리형 글로발 입출력라인쌍을 가지는 스택뱅크구조의 반도체 메모리 장치가 게시된다. 본 발명의 스택뱅크구조의 반도체 메모리 장치에서는, 제1 및 제2 스위치에 의하여, 제1 메모리 뱅크의 입출력선인 제1 서브 글로발 입출력라인쌍과 제2 메모리 뱅크의 입출력선인 제2 서브 글로발 입출력라인쌍은 전기적으로 분리된다. 그러므로, 글로발 입출력라인쌍의 실질적 부하는 현저히 감소된다. 또한, 본 발명의 스택뱅크구조의 반도체 메모리 장치에서는, 하나의 메모리 뱅크에 대한 데이타의 입출력이 진행된 후에, 프리차아지를 위한 시간의 경과없이도 바로 다른 메모리 뱅크에 대한 데이타의 입출력을 위한 동작이 진행될 수 있다. 따라서, 본 발명의 스택뱅크구조의 반도체 메모리 장치에서는, 글로발 입출력 라인쌍(GIO, /GIO)을 디벨로프(develop) 및 프리차아지(precharge)에 소요되는 시간이 단축되므로, 동작속도가 현저히 개선된다.
메모리, 글로발 입출력선, 동작속도, 스택뱅크

Description

분리형 글로발 입출력라인쌍을 가지는 스택뱅크구조의 반도체 메모리 장치{Stack-Bank type Semiconductor Memory Device having seperated GIO}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치에서의 GIO쌍 구조를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 스택뱅크구조의 반도체 메모리 장치를 나타내는 도면이다.
도 3은 도 2의 센스앰프를 나타내는 회로도이다.
도 4는 본 발명의 스택뱅크구조의 반도체 메모리 장치의 동작효과를 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
BANK1 : 제1 메모리 뱅크 BANK2 : 제2 메모리 뱅크
MGIO, /MGIO : 메인 글로발 입출력라인쌍
SGIO1, /SGIO1: 제1 서브 글로발 입출력라인쌍
SGIO2, /SGIO2: 제2 서브 글로발 입출력라인쌍
SW1 : 제1 스위치 SW2 : 제2 스위치
SEL1: 제1 뱅크선택신호 SEL2: 제2 뱅크선택신호
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 스택뱅크구조(Stack-Bank type)의 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 다수개의 메모리 뱅크들을 가진다. 그리고, 각 메모리 뱅크들 각각은 행과 열로 구성되는 매트릭스상에 배치되는 복수개의 메모리셀들을 포함한다. 메모리셀은 기입모드에서 입력되는 데이타를 저장하며, 독출모드에서는 저장된 데이타를 인출한다. 그리고, 인출되는 데이타는 메모리셀, 비트라인쌍(BL,/BL), 로컬 입출력라인쌍(LIO, /LIO), 글로발 입출력라인쌍(GIO, /GIO) 등의 경로를 거쳐 외부로 출력한다. 한편, 대부분의 반도체 메모리 장치에서, 메모리 뱅크들은 스택뱅크구조로 형성된다. 여기서, '스택뱅크구조'란 2이상의 메모리 뱅크들이 글로발 입출력라인쌍(GIO, /GIO)의 진행방향으로 적층되는 구조를 말한다.
도 1은 종래의 스택뱅크구조의 반도체 메모리 장치를 나타내는 도면이다. 종래의 스택뱅크구조의 반도체 메모리 장치에서는, 글로발 입출력라인쌍(GIO, /GIO)은 적층되는 2개의 메모리 뱅크(BANK1, BANK2)와 공통적으로 연결된다.
그런데, 도 1의 스택뱅크구조의 반도체 메모리 장치에서는, 글로발 입출력 라인쌍(GIO, /GIO)에는, 제1 메모리 뱅크(BANK1)와 제2 메모리 뱅크(BANK2)에서 발생하는 부하(load)들이 모두 작용하게 된다. 그러므로, 반도체 메모리 장치의 구동시에 부가되는 부하도 매우 크게 된다. 따라서, 종래의 스택뱅크구조의 반도체 메모리 장치에서는, 글로발 입출력 라인쌍(GIO, /GIO)을 디벨로프(develop) 및 프리차아지(precharge)에 소요되는 시간이 길게 되고, 결과적으로 반도체 메모리 장치의 전체적 동작속도가 저하된다는 문제점이 발생한다.
본 발명의 목적은 종래의 기술의 문제점을 개선하기 위한 것으로서, 글로발 입출력 라인쌍의 디벨로프 및 프리차아지에 소요되는 시간을 단축시키고, 동작속도가 개선되는 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 동일한 메인 글로발 입출력라인쌍을 통하여 데이타를 입출력하는 제1 및 제2 메모리 뱅크를 가지는 스택뱅크구조의 반도체 메모리 장치에 관한 것이다. 본 발명의 스택뱅크구조의 반도체 메모리 장치는, 상기 제1 및 제2 메모리 뱅크, 상기 메인 글로발 입출력라인쌍, 제1 및 제2 서브 글로발 입출력라인쌍, 제1 및 제2 스위치를 구비한다. 상기 제1 및 제2 메모리 뱅크는 상기 메인 글로발 입출력라인쌍 방향으로 적층된다. 상 기 제1 및 상기 제2 서브 글로발 입출력라인쌍은 각각 상기 제1 및 상기 제2 메모리 뱅크의 데이타를 입출력한다. 상기 제1 및 상기 제2 스위치는 각각 상기 제1 및 상기 제2 서브 글로발 입출력라인쌍과 상기 메인 글로발 입출력라인쌍의 연결을 제어한다.
바람직하기로는, 본 발명의 스택뱅크구조의 반도체 메모리 장치는, 상기 메인 글로발 입출력라인쌍의 데이타를 증폭하는 센스앰프를 더 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명의 스택뱅크구조의 반도체 메모리 장치가 상세히 기술된다.
도 2는 본 발명의 일실시예에 따른 스택뱅크구조의 반도체 메모리 장치를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 스택뱅크구조의 반도체 메모리 장치는 제1 및 제2 메모리 뱅크(BANK1, BANK2), 메인 글로발 입출력라인쌍(MGIO, /MGIO), 제1 서브 글로발 입출력라인쌍(SGIO1, /SGIO1), 제2 서브 글로발 입출력라인쌍(SGIO2, /SGIO2), 제1 및 제2 스위치(SW1, SW2)를 구비한다. 바람직하기로는, 센스앰프(SA)가 더 구비된다.
본 명세서에서는, 설명의 편의를 위하여, 메인 글로발 입출력라인쌍(MGIO, /MGIO), 제1 서브 글로발 입출력라인쌍(SGIO1, /SGIO1), 제2 서브 글로발 입출력라인쌍(SGIO2, /SGIO2)은 '글로발 입출력라인쌍(GIO, /GIO)'로 통칭될 수 있다. 그리고, 알려진 바와 같이, 제1 메모리 뱅크(BANK1)과 제2 메모리 뱅크(BANK2)에는 다수개의 글로발 입출력라인쌍(GIO, /GIO)들이 형성된다. 물론, 상기 다수개의 글로발 입출력라인쌍(GIO, /GIO)들은 별도의 어드레스에 의하여 구별될 수 있다. 그러나, 상기 다수개의 글로발 입출력라인쌍(GIO, /GIO)들에 대한 구별은, 본 발명을 기술함에 있어서, 실익(實益)이 없다. 그러므로, 본 명세서에서는, 설명의 편의를 위하여, 다수개의 글로발 입출력라인쌍(GIO, /GIO)들은 동일한 참조부호로 도시된다.
다시 도 2를 참조하면, 상기 제1 메모리 뱅크(BANK1)과 상기 제2 메모리 뱅크(BANK2)는 제1 서브 글로발 입출력라인쌍(SGIO1, /SGIO1), 제2 서브 글로발 입출력라인쌍(SGIO2, /SGIO2), 메인 글로발 입출력라인쌍(MGIO, /MGIO)의 진행방향으로 적층되어 구성된다. 그러므로, 도 2에 도시되는 반도체 메모리 장치는 스택뱅크구조이다.
상기 제1 서브 글로발 입출력라인쌍(SGIO1, /SGIO1)는 상기 제1 메모리 뱅크(BANK1)에 대하여 데이타를 입출력하며, 상기 제2 서브 글로발 입출력라인쌍(SGIO2, /SGIO2)는 상기 제2 메모리 뱅크(BANK2)에 대하여 데이타를 입출력한다.
상기 제1 스위치(SW1)는 상기 제1 서브 글로발 입출력라인쌍(SGIO1, /SGIO1)과 상기 메인 글로발 입출력라인쌍(MGIO, /MGIO)의 연결을 제어하고, 상기 제1 스 위치(SW2)는 상기 제2 서브 글로발 입출력라인쌍(SGIO2, /SGIO2)과 상기 메인 글로발 입출력라인쌍(MGIO, /MGIO)의 연결을 제어한다. 바람직하기로는, 상기 제1 스위치(SW1)는 상기 제1 메모리 뱅크(BANK1)를 선택하는 제1 뱅크선택신호(SEL1)에 의하여 게이팅되는 모스트랜지스터이며, 상기 제2 스위치(SW2)는 상기 제2 메모리 뱅크(BANK2)를 선택하는 제2 뱅크선택신호(SEL2)에 의하여 게이팅되는 모스트랜지스터이다.
따라서, 상기 제1 메모리 뱅크(BANK1)가 선택되어 상기 제1 뱅크선택신호(SEL1)가 "H(high)"로 활성되면, 상기 제1 서브 글로발 입출력라인쌍(SGIO1, /SGIO1)이 상기 메인 글로발 입출력라인쌍(MGIO, /MGIO)에 연결된다. 이때, 상기 제2 뱅크선택신호(SEL2)는 "L(low)"상태이다. 그러므로, 상기 제1 서브 글로발 입출력라인쌍(SGIO1, /SGIO1)과 상기 메인 글로발 입출력라인쌍(MGIO, /MGIO)의 연결은 차단된다. 즉, 상기 제1 메모리 뱅크(BANK1)의 선택시에는, 상기 제2 서브 글로발 입출력라인쌍(SGIO2, /SGIO2)에 연결되는 제2 메모리 뱅크(BANK2)의 부하는 배제된다. 마찬가지로, 상기 제2 메모리 뱅크(BANK2)의 선택시에는, 상기 제1 서브 글로발 입출력라인쌍(SGIO1, /SGIO1)에 연결되는 제1 메모리 뱅크(BANK1)의 부하는 배제된다.
결국, 제1 메모리 뱅크(BANK1)와 제2 메모리 뱅크(BANK2)의 서브 글로발 입출력라인쌍들은 실질적으로 분리되어 디벨로프(develope) 및 프리차아지(precharge)된다. 그러므로, 상기 서브 글로발 입출력라인쌍들의 구동시에, 부가되는 부하의 크기도 실질적으로 감소된다.
상기 센스앰프(SA)는 상기 메인 글로발 입출력라인쌍(MGIO, /MGIO)의 데이타를 증폭한다. 바람직하기로는, 상기 센스앰프(SA)는, 도 3에 도시되는 바와 같은 래치형이다. 그러므로, 상기 센스앰프(SA)는 감지되는 상기 메인 글로발 입출력라인쌍(MGIO, /MGIO)의 데이타를 래치한다. 그리고, 새로운 데이타가 상기 메인 글로발 입출력라인쌍(MGIO, /MGIO)에 전송되면, 상기 센스앰프(SA)는 다시 감지증폭하여 새로운 데이타를 저장한다.
도 3을 참조하면, 상기 센스앰프(SA)는, 제1 뱅크선택신호(SEL1) 또는 제2 뱅크선택신호(SEL2)가 "H"로 활성하면, 인에이블된다. 즉, 상기 센스앰프(SA)는, 제1 메모리 뱅크(BANK1)과 제2 메모리 뱅크(BANK2) 중의 어느하나가 선택되는 경우에, 상기 메인 글로발 입출력라인쌍(MGIO, /MGIO)의 데이타를 감지증폭한다. 도 3에서는, 본 발명의 기술적 특징을 명확히 나타내기 위하여, 본 발명의 요지와 관련없는 다른 신호들에 대한 도시는 생략된다.
도 4는 본 발명의 스택뱅크구조의 반도체 메모리 장치의 동작효과를 설명하기 위한 도면이다. 본 발명에서는, 글로발 입출력선쌍(GIO, /GIO)의 부하의 감소로 인하여 디벨로프 및 프리차아지 시간이, 종래기술에 비하여, 현저히 단축됨을 알 수 있다(t1 참조). 또한, 본 발명에 의하면, 상기 메인 글로발 입출력선(MGIO, /MGIO)에, 상기 제1 서브 글로발 입출력선(SGIO1, /SGIO1)과 제2 서브 글로발 입출력선(SGIO2, /SGIO2)이 동시에 연결되는 경우도 배제된다. 따라서, 하나의 메모리 뱅크에 대한 데이타의 입출력이 진행된 후에, 프리차아지를 위한 시간의 경과없이도 다른 메모리 뱅크에 대한 데이타의 입출력을 위한 동작이 진행될 수 있다. 그러 므로, 본 발명의 스택뱅크구조의 반도체 메모리 장치에 의하면, 동작속도가 현저히 개선된다(t2 참조).
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 스택뱅크구조의 반도체 메모리 장치에서는, 제1 및 제2 스위치에 의하여, 제1 메모리 뱅크의 입출력선인 제1 서브 글로발 입출력라인쌍과 제2 메모리 뱅크의 입출력선인 제2 서브 글로발 입출력라인쌍은 전기적으로 분리된다. 그러므로, 글로발 입출력라인쌍의 실질적 부하는 현저히 감소된다.
또한, 본 발명의 스택뱅크구조의 반도체 메모리 장치에서는, 하나의 메모리 뱅크에 대한 데이타의 입출력이 진행된 후에, 프리차아지를 위한 시간의 경과없이도 바로 다른 메모리 뱅크에 대한 데이타의 입출력을 위한 동작이 진행될 수 있다.
따라서, 본 발명의 스택뱅크구조의 반도체 메모리 장치에서는, 글로발 입출력 라인쌍(GIO, /GIO)을 디벨로프(develop) 및 프리차아지(precharge)에 소요되는 시간이 단축되므로, 동작속도가 현저히 개선된다.

Claims (4)

  1. 동일한 메인 글로발 입출력라인쌍을 통하여 데이타를 입출력하는 제1 및 제2 메모리 뱅크를 가지는 스택뱅크구조의 반도체 메모리 장치로서, 상기 제1 및 제2 메모리 뱅크는 상기 메인 글로발 입출력라인쌍 방향으로 적층되는 상기 스택뱅크구조의 반도체 메모리 장치에 있어서,
    상기 제1 메모리 뱅크;
    상기 제2 메모리 뱅크;
    상기 메인 글로발 입출력라인쌍
    상기 제1 메모리 뱅크의 데이타를 입출력하는 제1 서브 글로발 입출력라인쌍;
    상기 제2 메모리 뱅크의 데이타를 입출력하는 제2 서브 글로발 입출력라인쌍;
    상기 제1 서브 글로발 입출력라인쌍과 상기 메인 글로발 입출력라인쌍의 연결을 제어하는 제1 스위치; 및
    상기 제2 서브 글로발 입출력라인쌍과 상기 메인 글로발 입출력라인쌍의 연결을 제어하는 제2 스위치를 구비하는 것을 특징으로 하는 스택뱅크구조의 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 메인 글로발 입출력라인쌍의 데이타를 증폭하는 센스앰프를 더 구비하는 것을 특징으로 하는 스택뱅크구조의 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 센스앰프는
    래치형인 것을 특징으로 하는 스택뱅크구조의 반도체 메모리 장치.
  4. 제1 항 내지 제3 항 중의 어느하나의 항에 있어서, 상기 제1 스위치 및 제2 스위치는
    모스 트랜지스터인 것을 특징으로 하는 스택뱅크구조의 반도체 메모리 장치.
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