KR100849720B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 어느 하나의 컬럼 디코더 신호에 응답하여 비트라인의 데이터를 데이터 버스 라인으로 전달하는 비트라인 센스앰프 사이에, 어느 다른 하나의 컬럼 디코더 신호에 응답하여 동작하는 비트라인 센스앰프를 배치하는 센스앰프 배치 방법에 관한 것이다.
반도체 메모리, 센스앰프, 컬럼 디코더 신호, 비트라인

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1 은 종래 기술에 의한 비트라인 센스앰프의 배치 구성을 나타낸 도면.
도 2 는 본 발명에 의한 비트라인 센스앰프 배치 구성을 나타낸 도면.
도 3 은 본 발명의 다른 실시예에 따른 비트라인 센스앰프 배치 구성을 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 셀 어레이
20, 20' : 센스앰프
21, 21' : 비트라인
YS : 컬럼 선택 스위치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인 센스앰프 배치 방법에 관한 것이다.
일반적으로 디램(DRAM)과 같은 반도체 메모리 소자는 매트릭스 배열구조로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(Capacitor)로 구성된 많은 셀들이 각각 접속되어 이루어진 셀 블럭을 포함한다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램 소자는 액티브 커맨드가 인가되면 로우 어드레스 신호들을 디코딩하여 셀 블럭의 워드라인 중에서 어느 하나를 선택하는 로우 디코딩(Row Decoding) 동작을 수행한다.
이때, 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍에 실리게 되고, 센스앰프의 동작시점을 알리는 신호가 인에이블되어 선택된 센스앰프가 구동한다.
상기 센스앰프가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트라인쌍이 큰 전위차로 디벨롭(develop)되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써, 비트라인쌍에 전달되어 있던 데이터는 데이터 버스 라인으로 전달된 후, 소자 외부로 출력된다.
한편, 도 1 은 종래 기술에 의한 비트라인 센스앰프의 배치 구성을 나타낸 도면으로, 하나의 컬럼 디코더 출력신호(YI)에 의해 복수의 비트라인 센스앰프(20)가 동작하도록 구성된다. 즉, 하나의 컬럼 디코더 출력신호(YI)에 의해 비트라인 센스앰프의 데이터가 데이터 버스 라인(LIO)으로 전달되는 데이터 입출력 방법을 사용하고 있다.
그러나, 기존의 방법에서는 도 1 에 도시한 바와 같이 하나의 컬럼 디코더 출력신호(YI1)를 공유하는 비트라인 센스앰프(20), 즉 비트라인쌍(21)들이 서로 인접하게 배치되어 있어서 라이트 동작시 인접 센스앰프의 비트라인간의 커플링 노이즈에 의해 라이트 특성이 저하되는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제 중 하나는 비트라인쌍간에 발생할 수 있는 커플링 노이즈를 감소시키는 비트라인 센스앰프 배치 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제 중 하나는 비트라인쌍간의 커플링 노이즈를 감소시켜 라이트 동작 특성을 개선하여 디램의 리프레쉬 특성을 개선하는 비트라인 센스앰프 배치 방법을 제공하는 것이다.
삭제
본 발명의 일 실시예에 따른 본 발명의 반도체 메모리 장치는 해당 비트라인의 데이터를 증폭하고, 제1컬럼 디코더 신호에 응답하여 증폭된 데이터를 제1데이터 버스 라인에 전달하는 복수의 제1센스앰프와; 해당 비트라인의 데이터를 증폭하고, 제2컬럼 디코더 신호에 응답하여 증폭된 데이터를 제2데이터 버스 라인에 전달하는 복수의 제2센스앰프;를 포함하고, 상기 각각의 제1센스앰프 사이에는 상기 제2센스앰프를, 상기 각각의 제2센스앰프 사이에는 상기 제1센스앰프를 배치하여 구성한다.
그리고, 다른 실시예에 따른 본 발명의 반도체 메모리 장치는 제1비트라인쌍과 제1데이터 버스라인 사이에 연결된 제1센스앰프; 제2비트라인쌍과 제2데이터 버스라인 사이에 연결된 제2센스앰프; 제3비트라인쌍과 제1데이터 버스라인 사이에 연결된 제3센스앰프; 및 제4비트라인쌍과 제2데이터 버스라인 사이에 연결된 제4센스앰프;를 포함하고, 상기 제1 내지 제4센스앰프는 서로 인접하여 순차적으로 배치하여 구성한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 2 는 본 발명에 의한 비트라인 센스앰프 배치 구성을 나타낸 도면이다.
도 2 에 도시한 바와 같이, 본 발명은 복수의 컬럼 디코더 신호(YI0, YI1) 중 어느 하나의 컬럼 디코더 신호(YI0)에 응답하여 비트라인(21)의 데이터를 데이터 버스 라인(LIO)으로 전달하는 복수의 비트라인 센스앰프(20) 사이에, 어느 다른 하나의 컬럼 디코더 신호(YI2)에 응답하여 동작하는 복수의 비트라인 센스앰프(20')를 배치하여 구성한다.
상기 비트라인 센스앰프 배치 시, 어느 하나의 컬럼 디코더 신호(YI0)에 응답하여 동작하는 비트라인 센스앰프(20) 사이에 다른 컬럼 디코더 신호(YI2)에 응답하여 동작하는 비트라인 센스앰프(20') 중 어느 하나의 비트라인 센스앰프를 배치하여 구성한다.
즉, 어느 하나의 컬럼 디코더 신호(YI1)에 의해 제어되는 비트라인 센스앰프(20) 사이에 다른 컬럼 디코더 신호(YI2)에 의해 제어되는 비트라인 센스앰프(20') 중 어느 하나를 배치하여 구성한다.
물론, 본원의 도 2 에 도시한 실시예에서는 어느 하나의 컬럼 디코더 신호(YI1)에 의해 제어되는 비트라인 센스앰프(20) 사이에 다른 컬럼 디코더 신호(YI2)에 의해 제어되는 하나의 비트라인 센스앰프(20')를 배치하여 구성하였으나, 다른 실시예로 상기 비트라인 센스앰프(20) 사이에 다른 컬럼 디코더 신호(YI2)에 의해 제어되는 하나 이상의 비트라인 센스앰프(20')를 배치하여 구성할 수도 있다.
그리고, 다른 실시예에 따른 본 발명의 반도체 메모리 장치는 해당 비트라인의 데이터를 증폭하고, 제1컬럼 디코더 신호(YI1)에 응답하여 증폭된 데이터를 제1데이터 버스 라인에 전달하는 복수의 제1센스앰프(20)와, 해당 비트라인의 데이터를 증폭하고, 제2컬럼 디코더 신호(YI2)에 응답하여 증폭된 데이터를 제2데이터 버스 라인에 전달하는 복수의 제2센스앰프(20')를 포함하고, 상기 각각의 제1센스앰 프(20) 사이에는 상기 제2센스앰프(20')를, 상기 각각의 제2센스앰프(20') 사이에는 상기 제1센스앰프(20)를 배치하여 구성한다.
도 3 은 본 발명의 또 다른 실시예에 따른 비트라인 센스앰프 배치 구성을 나타낸 도면으로, 도 3 에 도시한 바와 같이, 제1비트라인쌍(1')과 제1데이터 버스라인(제1LIO) 사이에 연결된 제1센스앰프(1)와, 제2비트라인쌍(2')과 제2데이터 버스라인(제2LIO) 사이에 연결된 제2센스앰프(2)와, 제3비트라인쌍(3')과 제1데이터 버스라인(제1LIO) 사이에 연결된 제3센스앰프(3)와, 제4비트라인쌍(4')과 제2데이터 버스라인(제2LIO) 사이에 연결된 제4센스앰프(4)를 포함하고, 상기 제1 내지 제4센스앰프는 서로 인접하여 순차적으로 배치된다.
여기서, 상기 제1 및 제3 센스앰프(1),(3)는 제1컬럼 디코더 신호(YI1)에 응답하여 제1데이터 버스라인(제1LIO)에 연결되고, 상기 제2 및 제4 센스앰프(2)(4)는 제2컬럼 디코더 신호(YI2)에 응답하여 제2데이터 버스라인(제2LIO)에 연결된다.
위와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.
먼저, 비트라인쌍(21)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 코어전압으로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다.
그리고, 이 상태에서 센스 앰프가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(21)의 전위는 각각 코어전압(Vcore)와 접지전압(Vss)으로 변하게 된다.
그 이후 리드/라이트 커맨드가 입력되면, 컬럼 디코딩 신호에 의해 선택된 컬럼 선택 스위치(YS)가 턴-온되고, 상기 컬럼 선택 스위치(YS)의 턴-온으로 비트라인쌍(21)에 전달되어 있던 데이터는 데이터 버스 라인(LIO)으로 전달된 후, 소자 외부로 출력된다.
이때, 본 발명은 어느 하나의 컬럼 디코더 신호(YI1)에 의해 제어되는 비트라인 센스앰프(20) 사이에, 다른 컬럼 디코더 신호(YI2)에 의해 제어되는 비트라인 센스앰프(20')를 배치하여 구성하므로 비트라인쌍(21)(21')간에 발생하는 커플링 노이즈를 감소시킨다.
예를 들어, 도 2에서 컬럼 디코더 신호(YI1)가 활성화되면, 해당 컬럼 선택 스위치(YS)가 턴-온되고, 상기 컬럼 선택 스위치(YS)의 턴-온으로 비트라인쌍(21)에 전달되어 있던 데이터는 데이터 버스 라인(LIO)으로 전달된다.
이때, 비트라인쌍(21)과 인접한 비트라인쌍(21')은 다른 컬럼 디코더 신호(YI2)에 의해 제어되므로 비활성화 상태이다. 따라서, 상기 비트라인쌍(21)(21')간에 발생할 수 있는 커플링 노이즈가 감소된다.
즉, 하나의 컬럼 디코더 신호에 의해 제어되는 비트라인쌍들을 인접되지 않도록 배치하여 상호 비트라인쌍간에 발생할 수 있는 커플링 노이즈를 감소시키는 것이다.
상술한 바와 같이, 본 발명은 하나의 컬럼 디코더 신호에 의해 제어되는 센 스앰프들을 인접되지 않도록 배치하여 비트라인쌍간에 발생할 수 있는 커플링 노이즈를 감소시키는 효과가 있다.
또한, 본 발명은 비트라인쌍간의 커플링 노이즈를 감소시켜 라이트 동작 특성을 개선하여 디램의 리프레쉬 특성을 개선하는 효과가 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 해당 비트라인의 데이터를 증폭하고, 제1컬럼 디코더 신호에 응답하여 증폭된 데이터를 제1데이터 버스 라인에 전달하는 복수의 제1센스앰프와;
    해당 비트라인의 데이터를 증폭하고, 제2컬럼 디코더 신호에 응답하여 증폭된 데이터를 제2데이터 버스 라인에 전달하는 복수의 제2센스앰프;
    를 포함하고,
    상기 각각의 제1센스앰프 사이에는 상기 제2센스앰프가, 상기 각각의 제2센스앰프 사이에는 상기 제1센스앰프가 배치됨을 특징으로 하는 반도체 메모리 장치
  4. 제1비트라인쌍과 제1데이터 버스라인 사이에 연결된 제1센스앰프;
    제2비트라인쌍과 제2데이터 버스라인 사이에 연결된 제2센스앰프;
    제3비트라인쌍과 제1데이터 버스라인 사이에 연결된 제3센스앰프; 및
    제4비트라인쌍과 제2데이터 버스라인 사이에 연결된 제4센스앰프;
    를 포함하고,
    상기 제1 내지 제4센스앰프는 서로 인접하여 순차적으로 배치됨을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 및 제3 센스앰프는 제1컬럼 디코더 신호에 응답하여 제1데이터 버스라인에 연결됨을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제2 및 제4 센스앰프는 제2컬럼 디코더 신호에 응답하여 제2데이터 버스라인에 연결됨을 특징으로 하는 반도체 메모리 장치.
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KR20020035907A (ko) * 2000-11-07 2002-05-16 박종섭 반도체 메모리 장치의 센스앰프 연결 구조
KR100575005B1 (ko) 2005-03-23 2006-05-02 삼성전자주식회사 공유된 오픈 비트라인 센스 앰프 구조를 갖는 메모리 장치

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