KR100911196B1 - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명의 반도체 메모리 장치는, 제 1 비트라인 쌍 및 제 2 비트라인 쌍에 포함되는 라인들 중 어느 하나에 접속되는 메모리 셀을 복수 개 구비하는 셀 매트; 제 1 비트라인 이퀄라이즈 신호에 응답하여 정 센싱 라인과 부 센싱 라인을 감지 증폭하는 센스 앰프; 컬럼 선택 신호에 응답하여 상기 정 센싱 라인과 상기 부 센싱 라인을 각각 제 1 데이터 버스 및 제 2 데이터 버스에 접속하는 컬럼 선택부; 및 제 2 비트라인 이퀄라이즈 신호와 정 공유 제어 신호 및 부 공유 제어 신호에 응답하여 상기 정 센싱 라인과 상기 제 1 비트라인 쌍의 정 제 1 비트라인 또는 상기 제 2 비트라인 쌍의 정 제 2 비트라인을 접속하는 공유 제어부;를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 센스 앰프, 비트라인
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 오픈 비트라인(Open Bit Line) 구조를 갖는 반도체 메모리 장치의 메모리 블록에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 캐패시터로 이루어지는 수많은 메모리 셀을 구비하여 데이터를 저장한다. 각각의 메모리 셀에는 워드라인(Word Line)과 비트라인(Bit Line)이 연결되고, 상기 워드라인은 서브 워드라인 드라이버(Sub-Word Line Driver)와, 상기 비트라인은 비트라인 센스 앰프(Bit Line Sense Amplifier)와 연결된다. 상기 비트라인은 라인 쌍으로 이루어지며 각 비트라인 쌍에는 서로 위상이 반대인 데이터가 실리게 된다. 각각의 비트라인 쌍은 로컬 데이터 버스(local Data Bus) 쌍과 연결되며, 각 비트라인과 로컬 데이터 버스는 컬럼 어드레스를 디코딩함에 따라 생성되는 컬럼 선택 신호에 의해 그 접속 여부가 결정된다.
종래의 반도체 메모리 장치는 오픈 비트라인 구조의 메모리 블록을 채택하여 그 집적도를 향상시켰다. 즉, 각각의 비트라인 센스 앰프를 정 비트라인(BL)과 부 비트라인(/BL)을 통해 서로 다른 셀 매트에 접속시켰으며, 이로 인해 셀 매트 내의 메모리 셀의 배치에 있어서 잉여 공간을 제거하고 조밀한 배치를 구현할 수 있었다.
이하, 종래의 반도체 메모리 장치의 메모리 블록을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 장치의 메모리 블록의 구성을 나타낸 블록도로서, 메모리 블록에 구비되는 복수 개의 셀 매트 중 2개와 그 사이에 배치되는 센스 앰프들을 예시적으로 나타낸 것이다.
도시한 바와 같이, 종래의 반도체 메모리 장치의 메모리 블록은 제 1 셀 매트(1)와 제 2 셀 매트(2)를 구비하였으며, 상기 제 1 셀 매트(1)와 상기 제 2 셀 매트(2)의 사이에 제 1 내지 제 4 센스 앰프(3-1 ~ 3-4)가 배치되었다.
상기 제 1 셀 매트(1)에는 4개의 비트라인 쌍((BL1, /BL1) ~ (BL4, /BL4))이 순차적으로 배치되며, 6개의 서브 워드라인(SWL1 ~ SWL6)과 각각 교차되는 지점에 각각의 메모리 셀이 구비된다. 상기 제 2 셀 매트(2) 또한 상기 제 1 셀 매트(1)와 유사한 구조로 구성되며, 단지 4개의 비트라인 쌍((/BL1, BL1) ~ (/BL4, BL4))의 배치 순서가 약간 상이할 뿐이다. 여기에서 서브 워드라인 드라이버 블록은 별도로 표시하지 않았다.
상기 제 1 센스 앰프(3-1)는 정 제 1 비트라인(BL1)을 통해 상기 제 1 셀 매트(1)와, 부 제 1 비트라인(/BL1)을 통해 상기 제 2 셀 매트(2)와 연결된다. 그리고 상기 제 2 센스 앰프(3-2)는 정 제 2 비트라인(BL2)을 통해 상기 제 1 셀 매 트(1)와, 부 제 2 비트라인(/BL2)을 통해 상기 제 2 셀 매트(2)와 연결된다. 또한 상기 제 1 센스 앰프(3-3)는 정 제 3 비트라인(BL3)을 통해 상기 제 1 셀 매트(1)와, 부 제 3 비트라인(/BL3)을 통해 상기 제 2 셀 매트(2)와 연결된다. 상기 제 4 센스 앰프(3-4)는 정 제 4 비트라인(BL4)을 통해 상기 제 1 셀 매트(1)와, 부 제 4 비트라인(/BL4)을 통해 상기 제 2 셀 매트(2)와 연결된다.
상기 제 1 내지 제 4 센스 앰프(3-1 ~ 3-4)는 비트라인 이퀄라이즈 신호(bleq)에 응답하여 동작하며, 상기 비트라인 이퀄라이즈 신호(bleq)의 디스에이블시에는 하이 레벨(High Level) 센싱을 위한 제 1 센스 앰프 전원 전압(여기에서는, RTO 전압(RTO)) 레벨과 로우 레벨(Low Level) 센싱을 위한 제 2 센스 앰프 전원 전압(여기에서는, SB 전압(SB)) 레벨로 각각의 정 비트라인과 부 비트라인 또는 부 비트라인과 정 비트라인을 감지 증폭한다. 반면에 상기 제 1 내지 제 4 센스 앰프(3-1 ~ 3-4)는 상기 비트라인 이퀄라이즈 신호(bleq)가 인에이블되면 각각의 정 비트라인과 부 비트라인을 비트라인 프리차지 전압(Vblp) 레벨로 프리차지 하는 동작을 수행한다.
여기에 도시하지는 않았지만, 상기 제 1 셀 매트(1)의 좌측에는 상기 제 1 셀 매트(1)와 부 제 1 내지 제 4 비트라인(/BL1 ~ /BL4)을 통해 연결되는 센스 앰프들이 존재할 것이다. 또한 상기 제 2 셀 매트(2)의 우측에는 상기 제 2 셀 매트(2)와 정 제 1 내지 제 4 비트라인(BL1 ~ BL4)을 통해 연결되는 센스 앰프들이 존재할 것이다.
제 1 컬럼 선택부(4-1)는 제 1 내지 제 4 컬럼 선택 신호(YS<1:4>)에 응답하 여, 상기 제 1 셀 매트(1)와 연결된 정 제 1 내지 제 4 비트라인(BL1 ~ BL4)과 정 제 1 내지 제 4 로컬 데이터 버스(LIO1 ~ LIO4)를 연결하는 기능을 수행한다. 또한 제 2 컬럼 선택부(4-2)는 상기 제 1 내지 제 4 컬럼 선택 신호(YS<1:4>)에 응답하여 상기 제 2 셀 매트(2)와 연결된 부 제 1 내지 제 4 비트라인(/BL1 ~ /BL4)과 부 제 1 내지 제 4 로컬 데이터 버스(/LIO1 ~ /LIO4)를 연결하는 기능을 수행한다.
이와 같이 구성된 종래의 반도체 메모리 장치의 메모리 블록에서는, 상기 제 1 셀 매트(1)의 4개의 정 비트라인과 상기 제 2 셀 매트(2)의 4개의 부 비트라인을 감지 증폭하기 위해 4개의 센스 앰프가 구비되었다. 그리고 각각의 센스 앰프들은 도시한 것과 같이 하나의 비트라인 쌍과 연결됨에도, 필요 이상의 면적을 차지하였다. 즉, 이와 같은 메모리 블록의 배치에 의해, 각 센스 앰프들에 할당된 공간들 내에는 잉여 공간이 발생하게 되었고, 이는 반도체 메모리 장치의 고집적화 구현을 저해하는 요소로서 작용하게 되었다.
상술한 바와 같이, 반도체 메모리 장치를 고집적화 구현하기 위해서는 보다 효율적인 메모리 블록의 공간 배치가 필요하게 되며, 이에 따른 새로운 기술의 도입이 요구된다. 그러나 종래 기술의 메모리 블록에서는 센스 앰프들의 배치에 있어서, 잉여 공간이 발생하게 되며 이를 제거하여 면적 마진을 증가시키기 용이하지 않다는 기술적 한계가 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 면적 마진을 증가시키는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 고집적화 구현이 가능한 반도체 메모리 장치를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제 1 비트라인 쌍 및 제 2 비트라인 쌍에 포함되는 라인들 중 어느 하나에 접속되는 메모리 셀을 복수 개 구비하는 셀 매트; 제 1 비트라인 이퀄라이즈 신호에 응답하여 정 센싱 라인과 부 센싱 라인을 감지 증폭하는 센스 앰프; 컬럼 선택 신호에 응답하여 상기 정 센싱 라인과 상기 부 센싱 라인을 각각 제 1 데이터 버스 및 제 2 데이터 버스에 접속하는 컬럼 선택부; 및 제 2 비트라인 이퀄라이즈 신호와 정 공유 제어 신호 및 부 공유 제어 신호에 응답하여 상기 정 센싱 라인과 상기 제 1 비트라인 쌍의 정 제 1 비트라인 또는 상기 제 2 비트라인 쌍의 정 제 2 비트라인을 접속하는 공유 제어부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 복수 개의 정 비트라인과 부 비트라인이 각각 교차적으로 배치되는 제 1 셀 매트; 복수 개의 부 비트라인과 정 비트라인이 각각 교차적으로 배치되는 제 2 셀 매트; 및 제 1 및 제 2 비트라인 이퀄라이즈 신호와 정 공유 제어 신호 및 부 공유 제어 신호에 응답하여 상기 제 1 셀 매트의 정 제 1 비트라인과 상기 제 2 셀 매트의 부 제 1 비트라인 또는 상기 제 1 셀 매트의 정 제 2 비트라인과 상기 제 2 셀 매트의 부 제 2 비트라인을 감지 증폭하는 센스 앰프;를 포함하는 것을 특징으로 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치는, 하나의 센스 앰프가 복수 개의 비트라인 쌍을 감지 증폭하는 오픈 비트라인 구조의 메모리 블록을 구현함으로써, 면적 마진을 증가시키는 효과가 있다.
아울러, 본 발명의 반도체 메모리 장치는, 센스 앰프들을 배치함에 있어 잉여 공간을 제거함으로써, 메모리 블록의 면적 마진을 증가시키고 고집적화 구현을 가능하게 하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메모리 블록의 구성을 나타낸 블록도로서, 메모리 블록에 구비되는 복수 개의 셀 매트 중 2개와 그 사이에 배치되는 센스 앰프들을 예시적으로 나타낸 것이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메모리 블록은, 4개의 비트라인 쌍((BL1, /BL1) ~ (BL4, /BL4))이 배치되는 제 1 셀 매트(10); 4개의 비트라인 쌍((/BL1, BL1) ~ (/BL4, BL4))이 배치되는 제 2 셀 매트(20); 제 1 비트라인 이퀄라이즈 신호(bleq1)에 응답하여 정 제 1 센싱 라 인(SL1)과 부 제 1 센싱 라인(/SL1)을 감지 증폭하는 제 1 센스 앰프(30-1); 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)에 응답하여 정 제 2 센싱 라인(SL2)과 부 제 2 센싱 라인(/SL2)을 감지 증폭하는 제 2 센스 앰프(30-2); 제 1 및 제 2 컬럼 선택 신호(YS<1:2>)에 응답하여 상기 제 1 센싱 라인 쌍(SL1, /SL1)과 상기 제 2 센싱 라인 쌍(SL2, /SL2)을 각각 정 제 1 내지 제 4 로컬 데이터 버스(LIO1 ~ LIO4)에 접속하는 제 1 컬럼 선택부(40-1); 제 3 및 제 4 컬럼 선택 신호(YS<3:4>)에 응답하여 상기 제 1 센싱 라인 쌍(SL1, /SL1)과 상기 제 2 센싱 라인 쌍(SL2, /SL2)을 각각 부 제 1 내지 제 4 로컬 데이터 버스(/LIO1 ~ /LIO4)에 접속하는 제 2 컬럼 선택부(40-2); 제 2 비트라인 이퀄라이즈 신호(bleq2)와 제 1 및 제 2 공유 제어 신호 쌍((shcnt1, /shcnt1), (shcnt2, /shcnt2))에 응답하여, 상기 정 제 1 센싱 라인(SL1)과 정 제 1 비트라인(BL1) 또는 정 제 2 비트라인(BL2)을 접속하고, 상기 정 제 2 센싱 라인(SL2)과 정 제 3 비트라인(BL3) 또는 정 제 4 비트라인(BL4)을 접속하는 제 1 공유 제어부(50-1); 및 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)와 상기 제 1 및 제 2 공유 제어 신호 쌍((shcnt1, /shcnt1), (shcnt2, /shcnt2))에 응답하여, 상기 부 제 1 센싱 라인(/SL1)과 부 제 1 비트라인(/BL1) 또는 부 제 2 비트라인(/BL2)을 접속하고, 상기 부 제 2 센싱 라인(/SL2)과 부 제 3 비트라인(/BL3) 또는 부 제 4 비트라인(/BL4)을 접속하는 제 2 공유 제어부(50-2);를 포함한다.
여기에서, 상기 제 1 및 제 2 비트라인 이퀄라이즈 신호(bleq1, bleq2)와 상기 제 1 및 제 2 공유 제어 신호 쌍((shcnt1, /shcnt1), (shcnt2, /shcnt2))은 커 맨드 어드레스 디코더로부터 생성되는 신호들로서, 당업자라면 상기 커맨드 어드레스 디코더의 구성을 변경함으로써 용이하게 구현할 수 있는 기술에 의해 생성되는 신호들이다.
도 1 및 도 2를 비교하면, 상기 제 1 셀 매트(10)와 상기 제 2 셀 매트(20)의 구성은 종래 기술과 다르지 않음을 알 수 있다. 즉, 상기 제 1 셀 매트(10)를 살펴보면, 4개의 비트라인 쌍((BL1, /BL1) ~ (BL4, /BL4))이 순차적으로 배치되며, 6개의 서브 워드라인(SWL1 ~ SWL6)과 각각 교차되는 지점에 각각의 메모리 셀이 구비된다. 복수 개의 메모리 셀 각각은 상기 4개의 비트라인 쌍((BL1, /BL1) ~ (BL4, /BL4))에 포함되는 8개의 라인들 중 어느 하나에 접속된다. 한편, 상기 제 1 센스 앰프(30-1)와 상기 제 2 센스 앰프(30-2)는 각각 두 개의 비트라인 쌍과 접속되는 구성을 갖는다. 이와 같은 센스 앰프의 구성에 의해, 센스 앰프는 두 개만 배치될 수 있으며, 다수의 센스 앰프의 배치에 따른 불필요한 잉여 공간의 발생을 억제할 수 있게 된다.
상기 제 1 센스 앰프(30-1)와 상기 제 2 센스 앰프(30-2)는 각각 한 쌍의 비트라인에만 접속되는 것이 아니므로, 상기 센스 앰프들이 감지 증폭하는 라인은, 비트라인 쌍과 구별되는 명칭으로서 상기 제 1 센싱 라인 쌍(SL1, /SL1)과 상기 제 2 센싱 라인 쌍(SL2, /SL2)이라 명명하였다. 이처럼, 상기 비트라인 쌍과 상기 센싱 라인 쌍이 구분됨에 따라, 프리차지 동작을 위한 비트라인 이퀄라이즈 신호도 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)와 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)로 구분된다. 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)는 상기 제 1 센싱 라인 쌍(SL1, /SL1)과 상기 제 2 센싱 라인 쌍(SL2, /SL2)이 비트라인 프리차지 전압(Vblp) 레벨로 프리차지되도록 하는 기능을 수행한다. 그리고 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)는 상기 정 제 1 비트라인(BL1)과 상기 정 제 2 비트라인(BL2), 상기 정 제 3 비트라인(BL3)과 상기 정 제 4 비트라인(BL4), 상기 부 제 1 비트라인(/BL1)과 상기 부 제 2 비트라인(/BL2) 및 상기 부 제 3 비트라 인(/BL3)과 상기 부 제 4 비트라인(/BL4)이 각각 프리차지되도록 하는 기능을 수행한다.
상기 반도체 메모리 장치의 노멀 동작시, 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)와 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)는 동시에 인에이블 된다. 그러나 상기 반도체 메모리 장치의 리프레쉬 동작시에는, 제 1 내지 제 6 서브 워드라인(SWL1 ~ SWL6) 중 인에이블 된 서브 워드라인에 접속된 모든 비트라인이 활성화된다. 이 때, 상기 정 제 1 비트라인(BL1)과 상기 정 제 2 비트라인(BL2)이 동시에 상기 정 제 1 센싱 라인(SL1)과 접속되지 않도록, 상기 제 1 공유 제어 신호 쌍(shcnt1, /shcnt1)은 각각 그 인에이블 구간을 달리 한다. 그리고 리프레쉬 동작이 진행중일 때에는, 상기 제 1 센싱 라인 쌍(SL1, /SL1)을 프리차지시키기 위해 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)는 인에이블 될 수 있으나, 상기 정 제 1 비트라인(BL1)과 상기 정 제 2 비트라인(BL2)이 서로 접속되는 것을 방지하기 위해 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)는 인에이블 되지 않는다.
상기 제 1 센스 앰프(30-1)에서, 상기 정 제 1 공유 제어 신호(shcnt1)가 인에이블 되면, 상기 정 제 1 센싱 라인(SL1)은 상기 제 1 셀 매트(10)에 접속되는 상기 정 제 1 비트라인(BL1)과 연결되고, 상기 부 제 1 센싱 라인(/SL1)은 상기 제 2 셀 매트(20)에 접속되는 상기 부 제 1 비트라인(/BL1)과 연결된다. 반면에, 상기 부 제 1 공유 제어 신호(shcnt2)가 인에이블 되면, 상기 정 제 1 센싱 라인(SL1)은 상기 제 1 셀 매트(10)에 접속되는 상기 정 제 2 비트라인(BL2)과 연결되고, 상기 부 제 1 센싱 라인(/SL1)은 상기 제 2 셀 매트(20)에 접속되는 상기 부 제 2 비트 라인(/BL2)과 연결된다. 따라서, 상기 제 1 센스 앰프(30-1)는 상기 정 제 1 공유 제어 신호(shcnt1)의 인에이블시에는 상기 제 1 비트라인 쌍(BL1, /BL1)을 감지 증폭하고, 상기 부 제 1 공유 제어 신호(/shcnt1)의 인에이블시에는 상기 제 2 비트라인 쌍(BL2, /BL2)을 감지 증폭하는 동작을 수행하는 것으로 볼 수 있다.
이처럼, 종래와는 다른 상기 센스 앰프들과 비트라인들 간의 연결 관계가 설정됨에 따라, 상기 제 1 컬럼 선택부(40-1)와 상기 제 2 컬럼 선택부(40-2) 또한 종래와는 다른 구성을 갖게 된다. 즉, 상기 제 1 컬럼 선택부(40-1)는 상기 제 1 및 제 2 컬럼 선택 신호(YS<1:2>)에만 응답하여 동작하고, 상기 제 2 컬럼 선택부(40-2)는 상기 제 3 및 제 4 컬럼 선택 신호(YS<3:4>)에만 응답하여 동작한다.
상술한 것과 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 하나의 센스 앰프가 두 개의 비트라인 쌍에 대한 감지 증폭 동작을 수행하고, 공유 제어 신호를 이용하여 이를 제어함으로써, 불필요한 센스 앰프들의 배치에 따른 메모리 블록의 면적 손실을 감소시킬 수 있다.
도 3은 도 2에 도시한 반도체 메모리 장치의 메모리 블록의 상세 구성도로서, 설명의 편의상 상기 제 1 센스 앰프(30-1)는 블록으로 나타내고, 상기 제 1 컬럼 선택부(40-1)의 일부 구성, 상기 제 2 컬럼 선택부(40-2)의 일부 구성, 상기 제 1 공유 제어부(50-1)의 일부 구성 및 상기 제 2 공유 제어부(50-2)의 일부의 구성을 나타내었다.
상기 제 1 센스 앰프(30-1)는 제 1 센스 앰프 전원 전압(이하, RTO 전압(RTO)), 제 2 센스 앰프 전원 전압(이하, SB 전압(SB)) 및 비트라인 프리차지 전 압(Vblp)을 인가 받고, 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)에 응답하여 상기 제 1 센싱 라인 쌍(SL1, /SL1)을 감지 증폭한다. 즉, 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)가 디스에이블 되면 상기 제 1 센싱 라인 쌍(SL1, /SL1)에 상기 RTO 전압(RTO)과 상기 SB 전압(SB)을 각각 인가하거나 상기 SB 전압(SB)과 상기 RTO 전압(RTO)을 각각 인가하고, 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)가 인에이블 되면 상기 제 1 센싱 라인 쌍(SL1, /SL1)을 상기 비트라인 프리차지 전압(Vblp)로 프리차지한다.
상기 제 1 컬럼 선택부(40-1)는 상기 정 제 1 센싱 라인(SL1)과 상기 정 제 1 로컬 데이터 버스(LIO1) 사이에 구비되어 상기 제 1 컬럼 선택 신호(YS<1>)의 제어를 받는 제 1 트랜지스터(TR1); 및 상기 부 제 1 센싱 라인(/SL1)과 상기 정 제 2 로컬 데이터 버스(LIO2) 사이에 구비되어 상기 제 1 컬럼 선택 신호(YS<1>)의 제어를 받는 제 2 트랜지스터(TR2);를 포함한다.
상기 제 2 컬럼 선택부(40-2)는 상기 정 제 1 센싱 라인(SL1)과 상기 부 제 2 로컬 데이터 버스(/LIO2) 사이에 구비되어 상기 제 3 컬럼 선택 신호(YS<3>)의 제어를 받는 제 3 트랜지스터(TR3); 및 상기 부 제 1 센싱 라인(/SL1)과 상기 부 제 1 로컬 데이터 버스(/LIO1) 사이에 구비되어 상기 제 3 컬럼 선택 신호(YS<3>)의 제어를 받는 제 4 트랜지스터(TR4);를 포함한다.
상기 제 1 공유 제어부(50-1)는 상기 정 제 1 센싱 라인(SL1)과 상기 제 1 셀 매트(10)에 연결되는 상기 정 제 1 비트라인(BL1) 사이에 구비되어 상기 정 제 1 공유 제어 신호(shcnt1)의 제어를 받는 제 5 트랜지스터(TR5); 상기 정 제 1 센 싱 라인(SL1)과 상기 제 1 셀 매트(10)에 연결되는 상기 정 제 2 비트라인(BL2) 사이에 구비되어 상기 부 제 1 공유 제어 신호(/shcnt1)의 제어를 받는 제 6 트랜지스터(TR6); 상기 제 1 셀 매트(10)에 연결되는 상기 정 제 1 비트라인(BL1)과 상기 비트라인 프리차지 전압(Vblp)의 공급단 사이에 구비되어 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)의 제어를 받는 제 7 트랜지스터(TR7); 및 상기 제 1 셀 매트(10)에 연결되는 상기 정 제 2 비트라인(BL2)과 상기 비트라인 프리차지 전압(Vblp)의 공급단 사이에 구비되어 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)의 제어를 받는 제 8 트랜지스터(TR8);를 포함한다.
상기 제 2 공유 제어부(50-2)는 상기 부 제 1 센싱 라인(/SL1)과 상기 제 2 셀 매트(20)에 연결되는 상기 부 제 1 비트라인(/BL1) 사이에 구비되어 상기 정 제 1 공유 제어 신호(shcnt1)의 제어를 받는 제 9 트랜지스터(TR9); 상기 부 제 1 센싱 라인(/SL1)과 상기 제 2 셀 매트(20)에 연결되는 상기 부 제 2 비트라인(/BL2) 사이에 구비되어 상기 부 제 1 공유 제어 신호(/shcnt1)의 제어를 받는 제 10 트랜지스터(TR10); 상기 제 2 셀 매트(20)에 연결되는 상기 부 제 1 비트라인(/BL1)과 상기 비트라인 프리차지 전압(Vblp)의 공급단 사이에 구비되어 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)의 제어를 받는 제 11 트랜지스터(TR11); 및 상기 제 2 셀 매트(20)에 연결되는 상기 부 제 2 비트라인(/BL2)과 상기 비트라인 프리차지 전압(Vblp)의 공급단 사이에 구비되어 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)의 제어를 받는 제 12 트랜지스터(TR12);를 포함한다.
이와 같은 구성에 의해, 상기 정 제 1 공유 제어 신호(shcnt1)가 인에이블 되면, 상기 정 제 1 센싱 라인(SL1)과 상기 제 1 셀 매트(10)에 연결되는 상기 정 제 1 비트라인(BL1)이 접속되고, 상기 부 제 1 센싱 라인(/SL1)과 상기 제 2 셀 매트(20)에 연결되는 상기 부 제 1 비트라인(/BL1)이 접속된다. 반면에, 상기 부 제 1 공유 제어 신호(/shcnt1)가 인에이블 되면, 상기 정 제 1 센싱 라인(SL1)과 상기 제 1 셀 매트(10)에 연결되는 상기 정 제 2 비트라인(BL2)이 접속되고, 상기 부 제 1 센싱 라인(/SL1)과 상기 제 2 셀 매트(20)에 연결되는 상기 부 제 2 비트라인(/BL2)이 접속된다.
상기 제 2 비트라인 이퀄라이즈 신호(bleq2)는 상기 제 1 셀 매트(10) 또는 상기 제 2 셀 매트(20)에서 리프레쉬 동작이 수행되면, 상기 정 제 1 비트라인(BL1)과 상기 정 제 2 비트라인(BL2) 또는 상기 부 제 1 비트라인(/BL1)과 상기 부 제 2 비트라인(/BL2)이 연결되는 것을 방지하기 위해 디스에이블 된다. 그리고 리프레쉬 동작 이외의 구간에서는 상기 제 1 센스 앰프(30-1)에 입력되는 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)와 같은 인에이블 구간을 갖는다.
도 4a는 도 2에 도시한 반도체 메모리 장치의 메모리 블록의 노멀 동작을 설명하기 위한 타이밍도이고, 도 4b는 도 2에 도시한 반도체 메모리 장치의 메모리 블록의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도 4a를 참조하면, 노멀 동작시 액티브 신호(act)가 인에이블 된 후 임의의 서브 워드라인(SWL<i>)이 활성화되는 구간 동안, 상기 정 제 1 공유 제어 신호(shcnt1)는 인에이블 되고 상기 부 제 1 공유 제어 신호(/shcnt1)는 디스에이블 되어 있다. 이에 따라, 상기 제 1 비트라인 쌍(BL1, /BL1)은 활성화되나, 상기 제 2 비트라인 쌍(BL2, /BL2)은 활성화되지 않는다. 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)와 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)는 상기 임의의 서브 워드라인(SWL<i>)이 비활성화된 이후 인에이블 된다.
도 4b를 참조하면, 리프레쉬 신호(rfsh)가 인에이블 된 후 임의의 서브 워드라인(SWL<i>)이 활성화되는 구간 동안, 상기 정 제 1 공유 제어 신호(shcnt1)가 인에이블 되면 상기 제 1 비트라인 쌍(BL1, /BL1)이 활성화되고, 상기 부 제 1 공유 제어 신호(/shcnt1)가 인에이블 되면 상기 제 2 비트라인 쌍(BL2, /BL2)이 활성화된다. 여기에서, 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)는 상기 정 제 1 공유 제어 신호(shcnt1)와 상기 부 제 1 공유 제어 신호(/shcnt1)의 인에이블 구간의 사이에서 인에이블 되며, 이에 따라 상기 제 1 센싱 라인 쌍(SL1, /SL1)이 프리차지 된다. 그러나 이 때, 상기 정 제 1 비트라인(BL1)과 상기 정 제 2 비트라인(BL2) 또는 상기 부 제 1 비트라인(/BL1)과 상기 부 제 2 비트라인(/BL2)의 접속을 방지하기 위해, 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)는 인에이블 되지 않는다. 상기 제 1 비트라인 이퀄라이즈 신호(bleq1)와 상기 제 2 비트라인 이퀄라이즈 신호(bleq2)는 상기 임의의 서브 워드라인(SWL<i>)이 비활성화된 이후에 함께 인에이블 된다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치는 하나의 센스 앰프가 두 개의 비트라인 쌍에 대한 감지 증폭 동작을 수행한다. 이러한 배치를 지원하기 위해서는, 복수 개의 공유 제어 신호를 활용하여 센스 앰프와 비트라인 쌍들 간의 연 결 관계를 적절히 제어하여야만 한다. 그리고 원활한 리프레쉬 동작을 지원하기 위해 별도의 비트라인 이퀄라이즈 신호를 활용한다. 이와 같은 본 발명의 반도체 메모리 장치의 구성에 의해, 센스 앰프의 비효율적인 배치에 따른 불필요한 잉여 면적의 발생을 억제할 수 있게 된다. 또한, 메모리 블록 내의 면적 마진을 증가시켜 반도체 메모리 장치의 고집적화 구현을 보다 효율적으로 지원할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 반도체 메모리 장치의 메모리 블록의 구성을 나타낸 블록도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메모리 블록의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 반도체 메모리 장치의 메모리 블록의 상세 구성도,
도 4a는 도 2에 도시한 반도체 메모리 장치의 메모리 블록의 노멀 동작을 설명하기 위한 타이밍도,
도 4b는 도 2에 도시한 반도체 메모리 장치의 메모리 블록의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 제 1 셀 매트 20 : 제 2 셀 매트
30-1 : 제 1 센스 앰프 30-2 : 제 2 센스 앰프
40-1 : 제 1 컬럼 선택부 40-2 : 제 2 컬럼 선택부
50-1 : 제 1 공유 제어부 50-2 : 제 2 공유 제어부
Claims (10)
- 제 1 비트라인 쌍 및 제 2 비트라인 쌍에 포함되는 라인들 중 어느 하나에 접속되는 메모리 셀을 복수 개 구비하는 셀 매트;제 1 비트라인 이퀄라이즈 신호에 응답하여 정 센싱 라인과 부 센싱 라인을 감지 증폭하는 센스 앰프;컬럼 선택 신호에 응답하여 상기 정 센싱 라인과 상기 부 센싱 라인을 각각 제 1 데이터 버스 및 제 2 데이터 버스에 접속하는 컬럼 선택부; 및제 2 비트라인 이퀄라이즈 신호와 정 공유 제어 신호 및 부 공유 제어 신호에 응답하여 상기 정 센싱 라인과 상기 제 1 비트라인 쌍의 정 제 1 비트라인 또는 상기 제 2 비트라인 쌍의 정 제 2 비트라인을 접속하는 공유 제어부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 센스 앰프는, 상기 제 1 비트라인 이퀄라이즈 신호가 디스에이블 되면 상기 정 센싱 라인과 상기 부 센싱 라인에 제 1 센스 앰프 전원 전압과 제 2 센스 앰프 전원 전압을 각각 인가하거나 상기 제 2 센스 앰프 전원 전압과 상기 제 1 센스 앰프 전원 전압을 각각 인가하고, 상기 제 1 비트라인 이퀄라이즈 신호가 인에이블 되면 상기 정 센싱 라인과 상기 부 센싱 라인을 비트라인 프리차지 전압 레벨로 프리차지하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 공유 제어부는, 상기 정 공유 제어 신호가 인에이블 되면 상기 정 센싱 라인과 상기 정 제 1 비트라인을 접속하고, 상기 부 공유 제어 신호가 인에이블 되면 상기 정 센싱 라인과 상기 정 제 2 비트라인을 접속하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 공유 제어부는, 상기 제 2 비트라인 이퀄라이즈 신호가 인에이블 되면 상기 정 제 1 비트라인과 상기 정 제 2 비트라인을 접속하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 정 공유 제어 신호, 상기 부 공유 제어 신호, 상기 제 1 비트라인 이퀄라이즈 신호 및 상기 제 2 비트라인 이퀄라이즈 신호는 커맨드 어드레스 디코더로부터 생성되며,상기 제 2 비트라인 이퀄라이즈 신호는 리프레쉬 동작시에는 디스에이블 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
- 복수 개의 정 비트라인과 부 비트라인이 각각 교차적으로 배치되는 제 1 셀 매트;복수 개의 부 비트라인과 정 비트라인이 각각 교차적으로 배치되는 제 2 셀 매트; 및제 1 및 제 2 비트라인 이퀄라이즈 신호와 정 공유 제어 신호 및 부 공유 제어 신호에 응답하여 상기 제 1 셀 매트의 정 제 1 비트라인과 상기 제 2 셀 매트의 부 제 1 비트라인 또는 상기 제 1 셀 매트의 정 제 2 비트라인과 상기 제 2 셀 매트의 부 제 2 비트라인을 감지 증폭하는 센스 앰프;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 센스 앰프는, 상기 정 공유 제어 신호가 인에이블 되면 상기 정 제 1 비트라인과 상기 부 제 1 비트라인을 감지 증폭하고, 상기 부 공유 제어 신호가 인에이블 되면 상기 정 제 2 비트라인과 상기 부 제 2 비트라인을 감지 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 센스 앰프는, 노멀 동작시, 상기 제 1 및 제 2 비트라인 이퀄라이즈 신호가 디스에이블 되면 상기 정 제 1 비트라인과 상기 부 제 1 비트라인 또는 상기 정 제 2 비트라인과 상기 부 제 2 비트라인에 제 1 센스 앰프 전원 전압과 제 2 센스 앰프 전원 전압을 각각 인가하거나 상기 제 2 센스 앰프 전원 전압과 상기 제 1 센스 앰프 전원 전압을 각각 인가하고, 상기 제 1 및 제 2 비트라인 이퀄라이즈 신호가 인에이블 되면 상기 정 제 1 비트라인, 상기 부 제 1 비트라인, 상기 정 제 2 비트라인 및 상기 부 제 2 비트라인을 비트라인 프리차지 전압 레벨로 프리차지하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 8 항에 있어서,상기 센스 앰프는, 리프레쉬 동작시, 상기 제 1 비트라인 이퀄라이즈 신호가 디스에이블 되면 상기 정 제 1 비트라인과 상기 부 제 1 비트라인 또는 상기 정 제 2 비트라인과 상기 부 제 2 비트라인에 상기 제 1 센스 앰프 전원 전압과 상기 제 2 센스 앰프 전원 전압을 각각 인가하거나 상기 제 2 센스 앰프 전원 전압과 상기 제 1 센스 앰프 전원 전압을 각각 인가하고, 상기 제 1 비트라인 이퀄라이즈 신호가 인에이블 되면 기 감지 증폭되었던 비트라인 쌍을 상기 비트라인 프리차지 전압 레벨로 프리차지하며,상기 리프레쉬 동작이 종료되고 상기 제 1 및 상기 제 2 비트라인 이퀄라이즈 신호가 인에이블 되면, 상기 정 제 1 비트라인, 상기 부 제 1 비트라인, 상기 정 제 2 비트라인 및 상기 부 제 2 비트라인을 상기 비트라인 프리차지 전압 레벨로 프리차지하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서,상기 정 공유 제어 신호, 상기 부 공유 제어 신호, 상기 제 1 비트라인 이퀄 라이즈 신호 및 상기 제 2 비트라인 이퀄라이즈 신호는 커맨드 어드레스 디코더로부터 생성되며,상기 제 2 비트라인 이퀄라이즈 신호는 상기 리프레쉬 동작시에는 디스에이블 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
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