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Die
Erfindung betrifft eine Anordnung mit einer Gruppe nebeneinander
verlaufender Signalleitungspaare und einer Gruppe von Verstärkern, die
jeweils einem der Signalleitungspaare zugeordnet sind, um Differenzen
der elektrischen Potentiale auf den beiden Signalleitungen des jeweiligen
Signalleitungspaars zu verstärken.
Dabei ist vorgesehen, die Anschlusskonfiguration zwischen den Signalleitungen
und den zugehörigen
Verstärker
derart zu optimieren, dass eine Einkopplung von Störsignalen
auf den beiden Signalleitungen eines Paares bei allen Signalleitungspaaren
möglichst
gleichmäßig stattfindet.
Ferner betrifft die Erfindung ein Verfahren zum Optimieren der Anschlusskonfiguration
zwischen den Signalleitungspaaren und den Verstärkern.
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Elektronische
Schaltungen, wie z. B. Halbleiterschaltungen, verwenden im Betrieb
elektrische Signale, die sich in der Regel in Form einer zeitlichen Entwicklung
der elektrischen Spannung auf ihren internen Leiterstrukturen äußern. Abhängig vom
Schaltungstyp muss der Spannungsverlauf dieser Signale dabei bestimmten
Spezifikationen genügen,
um das Zusammenwirken der einzelnen Schaltungsteile zu gewährleisten.
Ein zu starkes Abweichen der Signale bestimmter Schaltungsteile
von der Vorgabe, z. B. infolge von auf den jeweiligen Schaltungsteile
auftretenden Störsignalen,
kann zu einem fehlerhaften Verhalten der gesamten Halbleiterschaltung
führen.
Neben verschiedenen von Außen
auf die Halbleiterschaltung und ihre Signale einwirkenden Störfaktoren,
können
vor allem auch interne durch die gegenseitige kapazitive Beeinflussung
der Schaltungsteile verursachte Störfaktoren für das Auftreten solcher Störsignale verantwortlich
sein. In der Regel wird bei einer internen Störung das elektrische Potential
einer betroffenen Leiterbahn durch kapazitiv von einem benachbarten
Schaltungsteil, wie z. B. einer benachbarten Leiterbahn (Aggressorleitung)
oder Verstärkerschaltung,
eingekoppelte Störsignale
in unerwünschter
Weise verändert.
Solche parasitären Kopplungseffekte
treten vermehrt bei Leiterbahnen auf, die in einem sehr geringen
Abstand nebeneinander angeordnet sind. Daher können die kritischen Kopplungseffekte
mit immer kleiner werdenden Strukturbreiten drastisch zunehmen.
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Abgesehen
von den strukturellen Merkmalen der beteiligten Leiterstrukturen
bzw. Schaltungsteile hängt
die Höhe
eines auf einer Leiterbahn auftretenden Interferenzsignals insbesondere
von dem aktuellen Signalpegel bzw. Signalpegelhub auf dem benachbarten
Aggressor-Schaltungsteil ab. Daher zeigt der eingekoppelte Störsignalanteil
in der Regel ein proportionales Verhalten zu dem Signal bzw. Signalpegelhub
des Aggressor-Schaltungsteils.
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Besonders
störend
können
sich solche eingekoppelten Interferenzsignale bei Signalleitungen auswirken,
die im Betrieb der Halbleiterschaltung nur ein relativ schwaches
Signal aufweisen bzw. bei denen im Betrieb nur sehr geringe Abweichungen
des elektrischen Potentials erlaubt sind. Solche Signalleitungen
kommen zum Beispiel in modernen Speichervorrichtungen vor, wo aufgrund
der hohen Integrationsdichte eine Vielzahl von Speicherzellen mitsamt zugehöriger Bit-
und Wortleitungen sowie Leseverstärker auf engstem Raum realisiert
sind. Eine solche Speichervorrichtung stellt beispielsweise ein
dynamischer Speicher mit wahlfreiem Zugriff (DRAM) dar. Bei diesem
Speichertyp werden Informationseinheiten in Form bestimmter Ladungen
in speziellen jeweils einen Speicherkondensator umfassenden Speicherzellen
abgelegt. Beim Auslesen einer Informations einheit wird der jeweilige
Speicherkondensator mit der zugehörigen Bitleitung verbunden.
Durch einen Ladungstransfer vom Speicherkondensator auf die Bitleitung
erfährt
das elektrische Potential der Bitleitung eine Auslenkung, deren
Richtung von dem jeweiligen Ladungszustand des Speicherzellenkondensators
und damit von der gespeicherten Information abhängt. Um sie zu bestimmen, vergleicht
ein spezieller Leseverstärker
das elektrische Potential der Bitleitung mit einem konstanten elektrischen
Potential einer Referenz-Bitleitung. Aufgrund der relativ kleinen
Kapazität,
die ein Speicherkondensator in Bezug auf die Bitleitung darstellt,
fällt die
Potentialauslenkung auf der Bitleitung und damit die zu detektierende
Potentialdifferenz zwischen der jeweiligen Begleitung und ihrer
Referenzleitung nur sehr gering aus. Dies macht den DRAM-Speicher
besonders empfindlich gegenüber
Interferenzsignalen, die unsymmetrisch auf die beiden Bitleitungen
eines komplementären
Bitleitungspaars eingekoppelt werden. Denn eine durch eine unsymmetrische
Einkopplung auf den Bitleitungen eines Bitleitungspaars verursachte
Potentialdifferenz muss durch die Ladung des Speicherkondensators
kompensiert werden. Hieraus ergibt sich in etwa der Hälfte aller
Fälle ein
reduzierter Signalabstand zwischen dem Low- und dem High-Zustand
auf der Bitleitung. Eine solche Reduktion des Signalabstands kann
jedoch zur Folge haben, dass eine Interpretation der ausgelesenen
Information durch die hierfür
zuständige
Auswerteschaltung nicht mehr eindeutig möglich ist. Die unsymmetrische
bzw. unbalancierte Störsignaleinkopplung führt somit
zur Reduktion des Signal-Margin-Budgets des dynamischen Speichers.
Ferner kann durch die unsymmetrische Kopplung auch die Bewertungszeit (sensing
time) verlängert
werden. Die Degradation der Bewertungszeit führt schließlich zur geringeren Zugriffsgeschwindigkeit
des Speichers. Ebenso können
auch weitere Eigenschaften der Speichervorrichtung, wie z. B. ihre
Zuverlässigkeit, durch
die unbalancierte Störsignaleinkopplung
auf den Bitleitungspaaren negativ beeinflusst werden.
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Um
die vom Hersteller garantierte Datenintegrität zu gewährleisten, muss sichergestellt
werden, dass die eingekoppelten Störsignale im regulären Betrieb
nicht zu kritischen Verfälschungen
der Potentialdifferenz des Nutzsignals auf dem komplementären Bitleitungspaar
führen
können.
Dies kann beispielsweise durch Erhöhung der Potentialdifferenz zwischen
dem High- und dem Low-Zustand erfolgen, indem etwa das Verhältnis zwischen
der Speicherzellenkapazität
und der Bitleitungskapazität
zugunsten der Speicherzellenkapazität erhöht wird. Denn eine größere Speicherzellenkapazität bedingt
einen höheren
Signalabstand zwischen den logischen Zuständen auf der jeweiligen Bitleitung.
Hierdurch können unbalancierte
Interferenzsignale besser kompensiert werden. Allerdings ist die
Größe der Speicherzellenkapazität in der
Regel unmittelbar mit dem Platzbedarf des jeweiligen Speicherkondensators
oder der Komplexität
des Designs und damit auch der Speicherzelle selbst verbunden, was
zwangsläufig
zu einer unerwünschten
Limitierung der Speicherdichte führt.
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Allgemein
können
ferner die auf Leitungen eingekoppelte Störsignalanteile zugunsten des
Nutzsignalanteils durch ein Anpassen des Designs der betreffenden
Leitungen reduziert werden. So lassen sich z. B. mithilfe relativ
kurzer Wort- und Bitleitungen, verdrehten Bitleitungen (Twisted-Bitline-Konzept)
oder geeigneter Abschirmmaßnahmen
zwischen den Bitleitungen die Kopplungseigenschaften der im Speicherzellenfeld
verlaufenden Bitleitungen positiv beeinflussen. Allerdings sind
auch diese Maßnahmen
in der Regel mit einem höheren
Flächenbedarf
verbunden. Auch sind diese speziell auf Reduktion der Störsignaleinkopplung
im Zellenfeld ausgelegten Maßnahmen
nicht geeignet, um unsymmetrische Störsignaleinkopplungen auf den
Bitleitungen zu reduzieren, die im Bereich der Leseverstärker verursacht
werden. Dies bezieht sich sowohl auf Störsignaleinkopplungen, die durch
gegenseitige Beeinflussung der in diesem Bereich besonders eng nebeneinander
verlaufenden Bitleitungen verursacht werden, als auch auf solche,
die durch die Leseverstärker
selbst verursacht werden.
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Aus
der
DE 2004 006
948 A1 ist ein DRAM bekannt, bei dem ein verdrilltes Bitleitungslayout
zur Störsignalunterdrückung verwendet
wird. In der
US 5,058,058 ist
ein DRAM mit einer Leseverstärkeranordnung
dargestellt, die offene Bitleitungen aufweist.
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Es
ist Aufgabe der Erfindung, eine Anordnung von Signalleitungspaaren
und Verstärkern
bereitzustellen, bei der die bekannten Nachteile reduziert sind.
Insbesondere soll eine Speichervorrichtung zur Verfügung gestellt
werden, die bessere Zugriffszeiten ermöglicht bzw. eine höhere Integrationsdichte
erlaubt. Ferner ist es Aufgabe der Erfindung verbesserte Vorrichtungen
mit einer solchen Anordnung bereitzustellen. Ferner ist es Aufgabe
der Erfindung ein Verfahren zum Optimieren des Anschlussschemas
von Signalleitungspaaren und Verstärkern bereitzustellen. Diese
Aufgabe wird durch eine Anordnung gemäß Anspruch 1, eine integrierte
Schaltung gemäß Anspruch
12, eine Platine gemäß Anspruch
14 und ein System gemäß Anspruch
15 gelöst.
Ferner wird die Aufgabe durch ein Verfahren gemäß Anspruch 16 gelöst. Weitere
vorteilhafte Ausführungsformen
der Erfindung sind in den abhängigen
Ansprüchen
angegeben.
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Gemäß der Erfindung
ist eine Anordnung von Signalleitungspaaren und Verstärkern vorgesehen,
bei der jedem Signalleitungspaar einer Gruppe parallel zueinander
verlaufender und unmittelbar benachbarter Signalleitungspaare jeweils
ein Verstärker
aus einer Gruppe in Signalleitungsrichtung aufeinander folgend angeordneter
Verstärker
zugeordnet ist, der sich senkrecht zur Signalleitungsrichtung über mehrere
Signalleitungspaare der Signalleitungspaar-Gruppe erstreckt. Dabei
umfasst jedes Signalleitungspaar eine erste und eine zweite Signalleitung,
zwischen denen der dem jeweiligen Signalleitungspaar zugeordnete
Verstärker
angeordnet ist, wobei der Verstärker
eine Diffe renz der elektrischen Potentiale auf den beiden Signalleitungen
verstärkt. Es
ist vorgesehen, dass die Position eines einem bestimmten Signalleitungspaar
zugeordneten Verstärkers
in der Verstärker-Gruppe
entlang der Signalleitungsrichtung derart gewählt ist, dass eine erste Kopplungsstrecke,
welche die erste dem jeweiligen Verstärker zugeordnete Signalleitung
gemeinsam mit ihren benachbarten Leitungen entlang der Verstärker-Gruppe
bildet, und eine zweite Kopplungsstrecke, welche die zweite dem
jeweiligen Verstärker
zugeordnete Signalleitung gemeinsam mit ihren benachbarten Leitungen
entlang der Verstärker-Gruppe bildet,
im Wesentlichen die gleichen Kopplungseigenschaften aufweisen. Diese
Anordnung erlaubt, dass auf den beiden Signalleitungen eines Signalleitungspaars
im Wesentlichen die gleichen Störsignale eingekoppelt
werden. Durch die damit verbesserte Kopplungssymmetrie des Signalleitungspaars
wird die Verfälschung
des im Betrieb auf den beiden Signalleitungen als eine Potentialdifferenz
auftretenden Nutzsignals reduziert. Insbesondere bei Speichervorrichtungen,
bei denen ein Leseverstärker
eine Informationseinheit anhand einer relativ kleinen Potentialdifferenz
zwischen zwei komplementären
Bitleitungen detektiert, lässt
sich mithilfe der hier beschriebenen Anordnung die für ein sicheres
Erkennen der Information notwendige Potentialdifferenz reduzieren. Bei
dynamischen Speichervorrichtungen können somit die Speicherkapazitäten der
Speicherzellen reduziert werden, ohne dass eine höhere Fehlerrate
oder eine verminderte Ausbeute auftritt. Alternativ ist mithilfe
der Erfindung auch eine höhere
Ausbeute bei der Herstellung der Speichervorrichtung möglich.
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In
einer vorteilhaften Ausführungsform
der Erfindung ist die Position jedes der Verstärker in der Verstärker-Gruppe
entlang der Signalleitungsrichtung derart gewählt, dass der Grad der Abweichung zwischen
den Kopplungseigenschaften der ersten und der zweiten Kopplungsstrecke
eines einem Verstärker
zugeordne ten Signalleitungspaars bei allen Signalleitungspaaren
der Signalleitungspaar-Gruppe im Wesentlichen gleich groß ist. Alternativ
ist die Position jedes der Verstärker
in der Verstärker-Gruppe entlang
der Signalleitungsrichtung jeweils derart gewählt, dass das Verhältnis, welches
die auf der ersten und der zweiten Signalleitung eines dem jeweiligen Verstärker zugeordneten
Signalleitungspaars von ihren jeweils benachbarten Leitungen eingekoppelten Interferenzsignale
zueinander aufweisen, bei allen Signalleitungspaaren der Signalleitungspaar-Gruppe im Wesentlichen
gleich groß ist.
Die verbesserte Kopplungssymmetrie erlaubt eine Reduktion der Speicherzellengröße und damit
eine höhere
Integrationsdichte oder alternativ eine schnellere Bewertungszeit.
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In
einer weiteren vorteilhaften Ausführungsform der Erfindung ist
vorgesehen, dass eine Steuerleitung angrenzend an ein Signalleitungspaar
angeordnet ist, wobei das jeweilige Signalleitungspaar einem Verstärker zugeordnet
ist, der im Wesentlichen in der Mitte der sich in Signalleitungsrichtung
erstreckenden Verstärker-Gruppe
angeordnet ist. Gerade Steuerleitungen, deren Signale hohe Pegelhübe aufweisen,
können
besonders starke Störsignale
auf benachbarten Signalleitungen erzeugen. Somit lässt sich
mithilfe dieser Ausführungsform
eine unbalancierte Einkopplung auf dem benachbarten Signalleitungspaar
reduzieren.
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Weitere
vorteilhafte Ausführungsformen
der Erfindung sehen vor, dass die Signalleitungspaare zwei voneinander
getrennte Untergruppen bilden. Ferner ist vorgesehen, dass auch
die Verstärker
Untergruppen bilden, denen jeweils eine eigene Auswahlleitung zugeordnet
ist. Dabei sind den Signalleitungspaaren einer Signalleitungspaar-Untergruppe jeweils
nur Verstärker
einer einzigen Verstärker-Untergruppe
zugeordnet. Durch diese spezielle Anordnung lässt sich die Wahrscheinlichkeit dafür erhöhen, dass
bei einem Ausfall zweier benachbarter Bitleitungen anstatt zwei
nur noch eine die betreffenden Bitleitungen bzw. Bitleitungspaare
enthaltene Verstärker-Untergruppe
durch redundante Elemente ausgetauscht werden muss. Hierdurch lässt sich
die Ausfallquote einer integrierten Schaltung senken.
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Gemäß einer
weiteren vorteilhaften Ausführungsform
der Erfindung umfasst eine Verstärker-Untergruppe
jeweils nur unmittelbar benachbarte Verstärker. Mithilfe dieser Anordnung
kann die Zuordnung der gemeinsamen Auswahlleitung zu der Verstärker-Untergruppe besonders
einfach realisiert werden.
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Eine
besonders vorteilhafte Ausführungsform
der Erfindung sieht vor, dass eine Gruppe von acht Signalleitungspaaren
einer Gruppe von acht in Signalleitungsrichtung aufeinander folgend
angeordneten Verstärkern
zugeordnet sind, wobei die Signalleitungspaar-Gruppe von zwei parallel
zu den Signalleitungspaaren verlaufenden Steuerleitungen begrenzt
wird und zwei voneinander abgeschirmte Untergruppen mit jeweils
vier Signalleitungspaaren bildet. Dabei ist das erste Signalleitungspaar
dem vierten Verstärker
zugeordnet, wobei das zweite Signalleitungspaar dem achten Verstärker zugeordnet
ist, wobei das dritte Signalleitungspaar dem dritten Verstärker zugeordnet
ist, wobei das vierte Signalleitungspaar dem ersten Verstärker zugeordnet
ist, wobei das fünfte
Signalleitungspaar dem sechsten Verstärker zugeordnet ist, wobei
das sechste Signalleitungspaar dem zweiten Verstärker zugeordnet ist, wobei
das siebte Signalleitungspaar dem siebten Verstärker zugeordnet ist und wobei
das achte Signalleitungspaar dem fünften Verstärker zugeordnet ist. Mit Hilfe
dieser speziellen Anordnung ist es möglich, eine besonders schnelle
Bewertung der Potentialdifferenz auf den beiden Signalleitungen
jedes Signalleitungspaars zu erreichen.
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In
einer weiteren besonders vorteilhaften Ausführungsform der Erfindung ist
vorgesehen, dass eine Gruppe von acht Signalleitungspaaren einer Gruppe
von acht in Signalleitungsrichtung aufeinander folgend angeordneten
Verstärkern
zugeordnet sind, wobei die Signalleitungspaar-Gruppe von zwei parallel
zu den Signalleitungspaaren verlaufenden Steuerleitungen begrenzt
wird und zwei voneinander abgeschirmte Untergruppen mit jeweils
vier Signalleitungspaaren bildet, wobei das erste Signalleitungspaar
dem vierten Verstärker,
das zweite Signalleitungspaar dem achten Verstärker, das dritte Signalleitungspaar
dem zweiten Verstärker,
das vierte Signalleitungspaar dem sechsten Verstärker, das fünfte Signalleitungspaar dem
dritten Verstärker,
das sechste Signalleitungspaar dem siebten Verstärker, das siebte Signalleitungspaar
dem ersten Verstärker, und
das achte Signalleitungspaar dem fünften Verstärker zugeordnet ist. Mithilfe
dieser speziellen Anordnung ist es möglich, einen optimalen Signalgewinn
und gleichzeitig eine schnelle Bewertung der Potenzialdifferenz
auf den beiden Signalleitungen jedes Signalleitungspaars zu erreichen.
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In
einer weiteren besonders vorteilhaften Ausführungsform der Erfindung ist
vorgesehen, dass eine Gruppe von acht Signalleitungspaaren einer Gruppe
von acht in Signalleitungsrichtung aufeinander folgend angeordneten
Verstärkern
zugeordnet sind, wobei die Signalleitungspaar-Gruppe von zwei parallel
zu den Signalleitungspaaren verlaufenden Steuerleitungen begrenzt
wird und zwei voneinander abgeschirmte Untergruppen mit jeweils
vier Signalleitungspaaren bildet, wobei das erste Signalleitungspaar
dem vierten Verstärker
zugeordnet ist, wobei das zweite Signalleitungspaar dem dritten
Verstärker, das
dritte Signalleitungspaar dem ersten Verstärker, das vierte Signalleitungspaar
dem zweiten Verstärker,
das fünfte
Signalleitungspaar dem siebten Verstärker, das sechste Signallei tungspaar
dem achten Verstärker,
das siebte Signalleitungspaar dem sechsten Verstärker und das achte Signalleitungspaar
dem fünften
Verstärker
zugeordnet ist. Bei dieser speziellen Anordnung bilden die Verstärker zwei
Untergruppen, die jeweils einer Signalleitungspaar-Untergruppe zugeordnet
sind. Hierdurch wird die Wahrscheinlichkeit reduziert, dass bei
einem Ausfall zweier benachbarter Signalleitungspaare alle Verstärker der Verstärker-Gruppe
durch redundante Elemente ersetzt werden müssen. Gleichzeitig erlaubt
diese Anordnung eine besonders schnelle Bewertung der Potenzialdifferenz
auf den beiden Signalleitungen jedes Signalleitungspaars, was sich
bei einer Speicherschaltung durch eine schnellere Bewertungszeit
bemerkbar macht.
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In
einer weiteren besonders vorteilhaften Ausführungsform der Erfindung ist
vorgesehen, dass eine Gruppe von acht Signalleitungspaaren einer Gruppe
von acht in Signalleitungsrichtung aufeinander folgend angeordneten
Verstärkern
zugeordnet sind, wobei die Signalleitungspaar-Gruppe von zwei parallel
zu den Signalleitungspaaren verlaufenden Steuerleitungen begrenzt
wird und zwei voneinander abgeschirmte Untergruppen mit jeweils
vier Signalleitungspaaren bildet, wobei das erste Signalleitungspaar
dem vierten Verstärker,
das zweite Signalleitungspaar dem ersten Verstärker, das dritte Signalleitungspaar
dem dritten Verstärker,
das vierte Signalleitungspaar dem zweiten Verstärker, das fünfte Signalleitungspaar dem
siebten Verstärker,
das sechste Signalleitungspaar dem achten Verstärker, das siebte Signalleitungspaar
dem sechsten Verstärker
und das achte Signalleitungspaar dem fünften Verstärker zugeordnet ist. Auch bei
dieser speziellen Anordnung bilden die Verstärker zwei Untergruppen, die
jeweils einer Signalleitungspaar-Untergruppe
zugeordnet sind. Hierdurch wird die Wahrscheinlichkeit reduziert, dass
bei einem Ausfall zweier benachbarter Signalleitungspaare alle Verstärker der
Verstärker-Gruppe durch
redundante Elemente ersetzt werden müssen. Ferner erlaubt diese
Anordnung einen optimalen Signalgewinn bei gleichzeitig relativ
schneller Bewertung der Potentialdifferenz auf den beiden Signalleitungen
jedes Signalleitungspaars. Bei einer DRAM-Speicherschaltung führt dies
zu einer Reduzierung des Verlusts an Signal auf dem Bitleitungspaar
und somit zur Erhöhung
des Signal-Margin.
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Ferner
sieht die Erfindung ein Verfahren zum Optimieren eines Anschlussschemas
einer Anordnung von Signalleitungspaaren und zugeordneten Verstärkern vor,
bei dem jedem Signalleitungspaar einer Signalleitungspaar-Gruppe
jeweils ein Verstärker
einer Verstärker-Gruppe
zugeordnet wird, um eine Differenz der elektrischen Potentiale auf
einer ersten und einer zweiten Signalleitung des jeweiligen Signalleitungspaars
zu verstärken.
Dabei wird die Position des zwischen den beiden Signalleitungen des
jeweiligen Signalleitungspaars angeordneten Verstärkers in
der Verstärker-Gruppe
entlang der Signalleitungsrichtung derart gewählt, dass die Kopplungsstrecken,
welche die beiden Signalleitungen des jeweiligen Signalleitungspaars
gemeinsam mit ihren jeweils benachbarten Leitungen entlang der Verstärker-Gruppe
bildet, im Wesentlichen die gleichen Kopplungseigenschaften aufweisen.
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Im
Folgenden wird die Erfindung anhand von Figuren näher dargestellt.
Es zeigen:
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1 eine
Anordnung mit einem herkömmlichen
Verbindungsschema von Bitleitungspaaren und zugehörigen Leseverstärkern;
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2 ein
erstes Ausführungsbeispiel
mit einer Anordnung gemäß der Erfindung,
wobei das Verbindungsschema hinsichtlich einer besonders guten Bewertungszeit
optimiert wurde;
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3 ein
zweites Ausführungsbeispiel
mit einer Anordnung gemäß der Erfindung,
wobei das Verbindungsschema hinsichtlich eines besonders guten Signalgewinns
bei gleichzeitig guter Bewertungszeit optimiert wurde;
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4 ein
drittes Ausführungsbeispiel
mit einer Anordnung gemäß der Erfindung,
wobei das Verbindungsschema hinsichtlich einer besonders guten Bewertungszeit
optimiert wurde;
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5 ein
viertes Ausführungsbeispiel
mit einer Anordnung gemäß der Erfindung,
wobei das Verbindungsschema hinsichtlich eines guten Signalgewinns
optimiert wurde;
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6 ein
System, wie z. B, ein Computersystem, mit einer Platine und einer
auf der Platine angeordneten Speichervorrichtung, die eine erfindungsgemäße Anordnung
aufweist.
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Die 1 zeigt
eine Anordnung von insgesamt 16 Signalleitungen bl1, /bl1, bl2,
/bl2, bl3, /bl3, bl4, /bl4, bl5, /bl5, bl6, /bl6, bl7, /bl7, bl8,
/bl8 und acht zugehörigen
Verstärkern
SA1–SA8.
Eine solche Anordnung kommt z. B. in einer Speichervorrichtung M, wie
dem dynamischen Speicher mit wahlfreiem Zugriff (DRAM), vor. Eine
solche Speichervorrichtung M umfasst in der Regel eine Vielzahl
von Speicherzellen, die in einem Zellenfeld angeordnet sind. Das
Zellenfeld wird von einander kreuzenden Wort- und Bitleitungen matrixförmig durchzogen,
wobei die Speicherzellen jeweils an den Kreuzungspunkten zwischen
den Wort- und den Bitleitungen angeordnet sind (Speicherzellen und
Wortleitungen sind in der 1 nicht
dargestellt). Mithilfe der Wort- und der Bitleitungen können die
Speicherzellen individuell adressiert werden. Bei einem DRAM-Speicher schaltet
eine Wortleitung einen Auswahltransistor der ausgewählten Speicherzelle,
der den Speicherkondensator der jeweiligen Speicherzelle mit der
zugehörigen
Bitleitung bl elektrisch verbindet. Über die als Signalleitung dienende
Bitleitung bl wird dann eine bestimmte Ladung aus der Speicherzelle
ausgelesen oder in die Speicherzelle geschrieben. Zum Auslesen der
Speicherzelle wird eine mit der zugehörigen Bit leitung verbundene
Verstärkerschaltung
SA verwendet, der so genannte Lese- oder Abfühlverstärker (Sense Amplifier). Dieser
Verstärker
SA detektiert eine durch die Ladung des Speicherzellenkondensators
auf der zugehörigen
Bitleitung bl hervorgerufene Potentialauslenkung. Um auch noch geringste
Potentialänderungen
auf der Bitleitung bl verlässlich
zu erfassen, kommt hierbei in der Regel ein differentiell arbeitender
Leseverstärker
SA zum Einsatz, der das elektrische Potential der jeweiligen Bitleitung
bl mit dem elektrischen Potential einer Referenzleitung /bl vergleicht.
Als Referenzleitung /bl wird dabei regelmäßig eine andere Bitleitung
verwendet, die ebenfalls an dem jeweiligen Leseverstärker SA
angeschlossen ist. In der 1 erstrecken
sich die als Rechtecke dargestellten Leseverstärker SA über die gesamte Bitleitungspaar-Gruppe
B. Die Bitleitungspaare BL und die Leseverstärker SA liegen in verschiedenen
Ebenen, wobei eine Bitleitung bl und ihre Referenz-Bitleitung /bl
jeweils mittels eines eigenen Kontakts P an einen dem ihnen zugeordneten
Leseverstärker
SA angeschlossen sind. Die Kontakte P sind in der 1 ebenfalls
rein schematisch dargestellt. Eine Bitleitung bl und ihre Referenz-Bitleitung /bl bilden
zusammen ein komplementäres
Bitleitungspaar BL. In der hier gezeigten so genannten Open-Bitline-Architektur sind
die Bitleitung bl und ihrer Referenz-Bitleitung /bl beidseitig des gemeinsamen
Leseverstärkers
SA angeordnet.
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Die
in der 1 dargestellten 16 Signalleitungen bl1–bl8 und
/bl1–/bl8
bilden acht komplementäre
Bitleitungspaare BL1– BL8,
die in einer Bitleitungspaar-Gruppe B organisiert sind. Den Bitleitungspaaren
BL1–BL8
der Bitleitungspaar-Gruppe B ist dabei eine Gruppe von insgesamt
8 Leseverstärkern
SA1–SA8
zugeordnet. Innerhalb der Bitleitungspaar-Gruppe B sind die Bitleitungspaare
in zwei Untergruppen B1, B2 zu je vier benachbarten Bitleitungspaaren
BL1–BL4
und BL5–BL8
zusam mengefasst, die durch eine parallel zu ihnen verlaufende Auswahlleitung
CSL voneinander getrennt sind. Aus Gründen der Übersichtlichkeit sind in den
Figuren nicht alle der Bitleitungen bl, /bl, Bitleitungspaare BL, Leseverstärker SA
und Kopplungsstrecken C, /C mit einem eigenen Bezugszeichen versehen.
Zur Verdeutlichung der Verteilung dieser Strukturen innerhalb der
jeweiligen Anordnung weisen jeweils nur das erste und das letzte
Bitleitungspaar BL1, BL4, BL5, BL8 der Bitleitungspaargruppe B bzw.
Bitleitungspaar-Untergruppe B sowie jeweils nur der erste und der
letzte Leseverstärker
SA1, SA8 der Verstärkergruppe
S bzw. der Verstärker-Untergruppe
S1, S2 ein Bezugszeichen auf. Aufgrund der hohen Integrationsdichte
moderner DRAM-Speicherschaltungen ist der Abstand zwischen den Bitleitungspaaren
BL untereinander sowie der Abstand zwischen einem Bitleitungspaar
BL und einer benachbarten Auswahl- oder Steuerleitung CSL, NCS,
PCS äußerst gering. Dies
bedingt eine hohe Kopplungsanfälligkeit
der Bitleitungen. Diese wird noch weiter begünstigt durch die relativ lange
Strecke, auf der die Leitungen BL, CSL, NCS, PCS im Bereich der
Leseverstärker
und im Zellenfeld nebeneinander verlaufenden. Daher können auch
relativ schwache Signale auf den Leitungen störende Interferenzsignale verursachen.
Die auf gegenseitige Beeinflussung der Leitungen zurückzuführenden
Kopplungseffekte treten besonders stark bei unmittelbar benachbarten
Leitungen auf, da einerseits die kapazitive Kopplung zweier Leitungen stark
von dem Abstand der betreffenden Leitungen abhängt und andererseits die metallischen
Leitungen BL, CSL als gegenseitige Abschirmungen fungieren. Die
kapazitive Kopplung zwischen jeweils zwei unmittelbar benachbarten
Bitleitungen bl, /bl ist in der 1 schematisch
durch kleine Rauten zwischen den jeweiligen Bitleitungen bl, /bl
angedeutet.
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Da
bei einem DRAM-Speicher zwei komplementäre Bitleitungen bl, /bl eines
Bitleitungspaars BL vom zugehörigen
Leseverstärker SA
auf unterschiedliche elektrische Potentiale gezogen werden, ist
die Wirkung dieser Bitleitungen bl, /bl auf die benachbarten Bitleitungspaare
in der Regel unsymmetrisch. Als besonders kritisch erweist sich
die gegenseitige Beeinflussung allerdings nur bei Bitleitungspaaren,
deren Auslesephasen, d. h. Signalbildungs- und Bewertungsphasen,
eine zeitliche Überschneidung
aufweisen.
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Neben
Kopplungseffekten, die durch eine gegenseitige Beeinflussung der
Bit- und Steuerleitungen verursacht werden, können sich auch solche Kopplungseffekte
als besonders störend
erweisen, die durch benachbarte Schaltungsteile, wie z. B. durch
die Leseverstärker,
auf den Bitleitungen verursacht werden. Beim Aktivieren eines Leseverstärkers SA
können
auf den internen Leitungen des jeweiligen Leseverstärkers relativ
hohe Signale auftreten, die das elektrische Potential der unmittelbar
darüber oder
darunter verlaufenden Bitleitungen bl, /bl negativ beeinflussen
können.
Da jeder Leseverstärker
SA der im Wesentlichen in Bitleitungsrichtung bzw. entlang der Bitleitungen
bl, /bl angeordneten Leseverstärker-Gruppe
S nur bezogen auf das ihm jeweils zugeordnete Bitleitungspaar BL
symmetrisch angeordnet ist, treten die durch den jeweiligen Leseverstarker
SA auf den weiteren Bitleitungspaaren BL der Gruppe B verursachten
Interferenzsignale typischerweise nicht symmetrisch auf. Sofern
sich die Leseverstärker
SA, wie bei dem in der 1 gezeigten DRAM-Speicher der
Fall, über
mehrere Bitleitungspaare BL der Bitleitungspaar-Gruppe B erstrecken, so
dass ein Bitleitungspaar entlang mehrerer Leseverstärker läuft, können sich
die unsymmetrischen Einkopplungen der verschiedenen Leseverstärker SA überlagern.
Eine ungünstige
Anschlusskonfiguration zwischen den Leseverstärkern SA und den Bitleitungspaaren
BL kann dann leicht dazu führen,
dass die durch die Leseverstärker
SA verursachten Interferenzsignale bei einigen Bitleitungspaaren
BL der Bitleitungspaar-Gruppe B im Wesentlichen symmetrisch bzw.
balanciert eingekoppelt werden, während auf anderen Bitleitungspaaren
BL die Interferenzsignale besonders unsymmetrisch bzw. unbalanciert auftreten.
Diese Streuung der Einkopplungssymmetrie bzw. Einkopplungsasymmetrie
innerhalb der Bitleitungspaar-Gruppe B kann sich sehr negativ auf
die Performance der gesamten Speichervorrichtung 2 auswirken.
Um bestimmte Eigenschaften, wie z. B. die Datenintegrität, zu gewährleisten,
muss die Speichervorrichtung nämlich
so ausgelegt sein bzw. betrieben werden, dass eine zufrieden stellende
Performance für
alle Bitleitungspaare BL möglich
ist. Dies bedingt jedoch zwangsläufig,
dass zumindest bei einem Teil der Bitleitungspaare das Leistungspotenzial nicht
optimal ausnutzt wird.
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Da
das in der 1 gezeigte bisherige Schaltungskonzept
eine Berücksichtigung
der internen Kopplung im Bereich der Leseverstärker nicht vorsieht, wird der
durch Kopplungseffekte auf bestimmten Bitleitungspaaren bedingte
Signalverbrauch in der Regel durch eine erhöhte Speicherzellenkapazität kompensiert,
was entweder die Produktionsausbeute reduziert oder eine größere Zellfläche erfordert.
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Um
die Leistungsfähigkeit
der gesamten Speichervorrichtung bzw. die Ausbeute des Herstellungsprozesses
der Speichervorrichtung zu erhöhen oder
eine höhere
Integrationsdichte zu erreichen, soll im Folgenden die Anschlusskonfiguration
zwischen den Bitleitungspaaren und den Leseverstärkern gemäß der Erfindung optimiert werden.
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In
den folgenden Figuren werden vier Ausführungsbeispiele der erfindungsgemäßen Anordnung
näher beschrieben,
bei denen die Anschlusskonfiguration zwischen den Bitleitungspaaren
und den zugeordneten Leseverstärkern
jeweils nach verschiedenen Kriterien optimiert wurde. Ziel einer
solchen Optimierung ist stets, eine Verbesserung der Performance
des gesamten Speichers zu erreichen. Daher ist es sinnvoll, die
hier aufgezeigten Kriterien zur Verbesserung der Einkopplungs-Symmetrie
nicht nur bei einzelnen, sondern bei allen Bitleitungspaaren BL
einer Gruppe B zu verwenden. Aus diesem Grund sind die hier beispielhaft
dargestellten Anschlusskonfigurationen vor allem dahingehend optimiert,
dass die Performance der schlechtesten Bitleitungspaare der Gruppe
B verbessert wird und die gewünschten
Eigenschaften (z. B. beste Sensing-Time oder ein optimales Signal-Margin)
somit möglichst homogen über die
gesamte Bitleitungspaar-Gruppe B oder abhängig von der jeweiligen Anwendung
auch über
nur einen Teil der Bitleitungspaar-Gruppe B verteilt sind.
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Dies
wird im Wesentlichen dadurch erreicht, dass durch die gewählte Anschlusskonfiguration
die unsymmetrische Störsignaleinkopplung
auf einem Bitleitungspaar BL insbesondere während des Auslesevorgangs limitiert
wird. Insbesondere werden die während
der Auslese- bzw. Bewertungsphase durch parasitäre Kopplungseffekte auf den
beiden komplementären
Bitleitungen bl, /bl eines Bitleitungspaars BL erzeugten Potentialdifferenzen
so weit reduziert, dass die beim Auslesen einer Speicherzelleninformation
zwischen der jeweiligen Bitleitung bl und ihrer Referenz-Bitleitung
/bl erzeugte Potentialdifferenz nicht verfälscht werden kann.
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Verantwortlich
für die
Einkopplung von Störsignalen
auf einer Bitleitung ist die Kopplungsstrecke C, /C, welche die
jeweilige Bitleitung bl, /bl mit den ihr benachbarten Schaltungsteilen
bildet. Sie bestimmt die Anfälligkeit
der Bitleitung für
Störsignale.
Wie stark diese Störsignale
auf der jeweiligen Bitleitung tatsächlich auftreten und wie kritisch
sie sich für
den Betrieb der Halbleiterschaltung 2 tatsächlich erweisen,
hängt dabei
von den Kopplungseigenschaften der Kopplungsstre cke C, /C ab. Diese
werden in erster Linie durch die Geometrie der Bitleitung und insbesondere
durch ihre Länge
bestimmt, auf der Störsignale
einkoppeln können.
Dabei spielt der Abschnitt der Bitleitung, auf dem sie nahe bei
ihren Nachbarleitungen oder den ihr benachbarten Schaltungsteilen
verläuft,
eine entscheidende Rolle. Auch der Abstand der Bitleitung zu den
ihr benachbarten Leitungen bzw. Schaltungsteilen ist für die Höhe der eingekoppelten
Interferenzsignale und damit für
die Kopplungseigenschaften der Kopplungsstrecke wesentlich. Ferner
ist auch die Signalstärke
auf den benachbarten Leiterstrukturen wichtig für die Bestimmung, inwieweit
die betreffenden Leiterstrukturen für das Auftreten von Interferenzsignalen
auf der Bitleitung verantwortlich sind. So beeinflusst z. B. eine
Leitung, deren Signal einen relativ hohen Pegel bzw. Pegelhub aufweisen,
die benachbarte Bitleitung typischerweise wesentlich mehr, als eine
gleichwertige Leitung mit nur einem relativ niedrigen Signalpegel bzw.
Signalpegelhub. Darüber
hinaus können
die Kopplungseigenschaften einer Kopplungsstrecke auch durch den
Signalverlauf auf der jeweiligen Bitleitung und den ihr benachbarten
Leitungen bzw. Schaltungsteilen bestimmt sein. Da eingekoppelte
Interferenzsignale bei einem DRAM-Speicher sich vorwiegend nur während des
Auslesevorgangs einer Speicherzelle, d. h. während der Signalbildungs- und Bewertungsphase
auf der jeweiligen Bitleitung, besonders kritisch auswirken, sind
Signale benachbarter Schaltungsteile, die keine oder nur eine vernachlässigbar
kleine zeitliche Überschneidung
mit der kritischen Auslese- bzw. Bewertungsphasen der jeweiligen
Bitleitung aufweisen, für
das Auftreten kritischer Zustände
nicht verantwortlich. Diese Signale bzw. die jeweiligen Schaltungsteile
spielen bei der Bestimmung der Kopplungseigenschaften der Kopplungsstrecke
keine oder nur eine vernachlässigbare
Rolle und können
daher unberücksichtigt
bleiben. Da sich das Störsignal
auf jeder Bitleitung anteilig aus den eingekoppelten Interferenzsignalen
aller Nachbarleitungen bzw. Nachbarschaltungsteilen der jeweiligen Bitleitung
zusammensetzt, müssen
bei der Bestimmung der Kopplungseigenschaften der Kopplungsstrecke
einer Bitleitung sämtliche
Kopplungen zwischen der jeweiligen Bitleitung und den verschiedenen
Leitungen bzw. Schaltungsteilen berücksichtigt werden.
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Um
eine möglichst
gute Einkopplungssymmetrie bei einem Bitleitungspaar BL zu erreichen, müssen die
Kopplungsstrecken C, /C, welche die beiden komplementären Bitleitungen
bl, /bl des jeweiligen Bitleitungspaars BL mit ihren jeweils benachbarten
Leiterstrukturen entlang der Leseverstärkeranordnung S bilden, im
Wesentlichen die gleichen Kopplungseigenschaften aufweisen. Dabei
müssen bei
der Optimierung unter anderem der Verlauf und der Abstand der beteiligten
Leitungen bzw. Leiterstrukturen sowie ihre zeitlichen Signalentwicklungen berücksichtigt
werden. Bei der Optimierung der Kopplungsstrecken C, /C für mehrere
unmittelbar benachbarte Bitleitungspaare BL muss ferner auch die gegenseitige
Interdependenz der Kopplungsstrecken C, C/ aller beteiligten Bitleitungen
bl, /bl berücksichtigt
werden. Denn die Zuordnung eines Leseverstärkers SA zu einem Bitleitungspaar
BL wirkt sich stets auch auf das Verhältnis der Kopplungsstrecken
der benachbarten Bitleitungspaare aus und umgekehrt. Aufgrund dieser
gegenseitigen Abhängigkeit
der Kopplungsstrecken benachbarter Bitleitungen kann sich das Auffinden
einer optimalen Anschlusskonfiguration bei einer Anordnungen mit
mehreren Bitleitungspaaren BL und zugehörigen Leseverstärkern SA
unter Umständen
als sehr aufwändig
bzw. rechenintensiv erweisen, zumal die gegenseitigen Wechselwirkungen
aller beteiligen Leitungen gegebenenfalls für eine Vielzahl möglicher
Anschlusspermutationen und Betriebssituationen berechnet und miteinander
verglichen werden müssen.
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Die 2 zeigt
eine spezielle Anordnung, bei der das Anschlussschema zwischen den
Leseverstärkern
und den Bitlei tungspaaren mithilfe des erfindungsgemäßen Verfahrens
optimiert wurde. Hierbei wurde die Position der Leseverstärker SA
innerhalb der Leseverstärker-Anordnung
S jeweils so gewählt,
dass bei keinem der Bitleitungspaare BL1–BL8 der Gruppe B während des
Betriebs der Speichervorrichtung und insbesondere während der kritischen
Auslese- bzw. Signalbildungs- oder Bewertungsphase auf einem Bitleitungspaar
eine besonders unsymmetrische Einkopplung von Interferenzsignalen
auf dem jeweiligen Bitleitungspaar stattfindet. Die Zuordnung der
Leseverstarker wurde dabei vor allem dahingehend optimiert, dass
alle Bitleitungspaare BL1–BL8
der Gruppe B eine möglichst
gute Bewertungszeit erlauben. Somit zeichnet sich ein DRAM-Speicher
mit der in 2 gezeigten Anordnung durch
eine relativ geringe Streuung der Einkopplungsasymmetrie sowie eine
besonders gute Bewertungszeit (sensing time) aus.
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Wie
in der 2 dargestellt, ist das erste Bitleitungspaar BL1
der Bitleitungspaar-Gruppe B vorzugsweise an dem vierten Leseverstärker SA4
angeschlossen, der im Wesentlichen in der Mitte der Leseverstärker-Gruppe
S angeordnet ist. Hierdurch wird erreicht, dass die Signale der
unmittelbar benachbarten Steuerleitung NCS symmetrisch auf den beiden Bitleitungen
bl1, /bl1 des ersten Bitleitungspaars BL1 einkoppeln. Aus demselben
Grund wird das achte Bitleitungspaar BL8 vorzugsweise an den fünften Leseverstärker SA5
angeschlossen. Vorzugsweise wird das zweite Bitleitungspaar BL2
ferner an den achten Leseverstärker
SA8, das dritte Bitleitungspaar BL3 an den dritten Leseverstärker SA3,
das vierte Bitleitungspaar BL4 an den ersten Leseverstärker SA1, das
fünfte
Bitleitungspaar BL5 an den sechsten Leseverstärker SA6, das sechste Bitleitungspaar
BL6 an den zweiten Leseverstärker
SA6 und das siebte Bitleitungspaar BL7 an den siebten Leseverstärker SA7 angeschlossen.
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Bei
der zwischen den beiden Bitleitungspaar-Gruppen B1, B2 angeordneten
Leitung CL kann es sich beispielsweise um eine Auswahlleitung CSL handeln.
Während
die beiden Steuerleitungen NCS, PCS zur Aktivierung der Leseverstärker SA
der Leseverstärker-Gruppe
S dienen und daher eine Änderung
ihres elektrischen Potentials während
der kritischen Auslese- bzw. Bewertungsphase der Bitleitungspaare
BL erfahren, weist die Leitung CL während dieser Zeit vorzugsweise
ein konstantes elektrisches Potential auf. Dies wurde bei der Optimierung der
Anschlusskonfiguration entsprechend berücksichtigt.
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Die 3 zeigt
eine zweite Anordnung mit einem weiteren besonders vorteilhaften
Anschlussschema zwischen den Bitleitungspaaren und den zugehörigen Leseverstärkern. Mithilfe
des erfindungsgemäßen Verfahrens
wurde die Anordnung hierbei so optimiert, dass abgesehen von einer
guten Bewertungszeit (sensing time) auch eine Reduktion der durch
Kopplungseffekte auf den jeweiligen Bitleitungspaaren verursachten
Signalverluste (bestes Signal-Margin) erreicht wurde.
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Die
beiden dem ersten und dem achten Bitleitungspaar BL1, BL8 zugeordneten
Leseverstärker SA4,
SA5 weisen hierbei vorzugsweise analog zu der in der 2 gezeigten
Anordnung eine im Wesentlichen mittlere Position in der sich in
Bitleitungsrichtung erstreckenden Leseverstärker-Gruppe S auf. Ferner ist
das zweite Bitleitungspaar BL2 vorzugsweise an den achten Leseverstarker
SA8, das dritte Bitleitungspaar BL3 an den zweiten Leseverstärker SA2,
das vierte Bitleitungspaar BL4 an den sechsten Leseverstärker SA6,
das fünfte
Bitleitungspaar BL5 an den dritten Leseverstärker SA3, das sechste Bitleitungspaar
BL6 an den siebten Leseverstärker
SA7 und das siebte Bitleitungspaar BL7 an den ersten Leseverstärker SA1
angeschlossen.
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Bei
einem DRAM-Speicher können
mehrere Leseverstärker
SA einer Leseverstärker-Gruppe
S gemeinsam adressiert werden. Typischerweise sind sie daher auch
einer gemeinsamen Auswahlleitung CSL zugeordnet, die eine Verbindung
zwischen dem globalen Datenpfad und den zugehörigen Leseverstärkern herstellt.
Die einer Auswahlleitung CSL zugeordneten Leseverstärker SA
gehören
logisch daher zu einer gemeinsamen Y-Adresse. Bei der hier beispielhaft
gezeigten Anordnung mit einer Gruppe S von insgesamt acht Leseverstärkern SA1–SA8 und zugehörigen Bitleitungspaaren
BL1–BL8
sind in der Regel jeweils vier Leseverstärker SA1–SA4, SA5–SA8 einer gemeinsamen Auswahlleitung
CSL (Column-Select-Line) zugeordnet. Aufgrund der gemeinsamen Adressierung
werden bei einem Ausfall einer einem bestimmten Leseverstärker zugeordneten
Bitleitung neben dem jeweiligen Leseverstärker und der zugehörigen Bitleitung
in der Regel auch alle anderen der selben Auswahlleitung CSL zugeordneten
Leseverstärker
und Bitleitungen durch redundante Elemente ersetzt. Da bei der Zuordnung
der Leseverstärker
SA zu den Bitleitungspaaren BL in den 2 und 3 die
Zugehörigkeit
der jeweiligen Leseverstärker
SA bzw. der Bitleitungen zu den Auswahlleitungen CSL keine Berücksichtigung
findet, können
unter anderem unmittelbar benachbarte Bitleitungen BL auch an Leseverstärker SA
angeschlossen werden, die nicht der selben Auswahlleitung CSL zugeordnet
sind. Eine solche Zuordnung kann sich in bestimmten Fällen allerdings
als nachteilig erweisen. Denn bei einem Ausfall von zwei unmittelbar
benachbarten Bitleitungen besteht die Gefahr, dass gleich zwei Auswahlleitungen
CSL ersetzt werden müssen. Da
Verunreinigungen während
des Herstellungsprozesses relativ häufig zwei unmittelbar benachbarte Bitleitungen
betreffen, ist diese Gefahr relativ hoch.
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Daher
kann es vorteilhaft sein unmittelbar benachbarte Bitleitungspaare
BL nur an Leseverstärker
SA anzuschließen,
die derselben Auswahlleitung CSL angehören. Bei einem gleichzeitigen Ausfall zweier
benachbarter Bitleitungen BL muss dann in der Regel nur noch eine
Auswahlleitung CSL ersetzt werden. Dieser Aspekt wurde bei den in
den beiden folgenden 4 und 5 dargestellten
Ausführungsbeispielen
berücksichtigt.
Hierbei bilden die ersten vier Leseverstärker SA1, SA2, SA3, SA4 der Leseverstärker-Gruppe
S eine erste Untergruppe S1, der nur Bitleitungspaare BL1, Bl2,
BL3, BL4 der oberen Bitleitungspaar-Untergruppe B1 zugeordnet sind. Hingegen
sind den letzten vier Leseverstärkern
SA5, SA6, SA7, SA8 der Leseverstärker-Gruppe
S, die zusammen eine zweite Untergruppe S2 bilden, nur Bitleitungspaaren
BL5, BL6, BL7, BL8 der unteren Bitleitungspaar-Untergruppe B2 zugeordnet.
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Dabei
ist in der 4 das der oberen Steuerleitung
NCS unmittelbar benachbarte erste Bitleitungspaar BL1 analog zu
den vorhergehenden Ausführungsbeispielen
der Erfindung vorzugsweise dem im Wesentlichen in der Mitte der
Leseverstärker-Gruppe
S angeordneten vierten Leseverstärker SA4
zugeordnet. Die Zuordnung der weiteren Bitleitungspaare und Leseverstärker ist
vorzugsweise so gewählt,
dass das zweite Bitleitungspaar BL2 an den dritten Leseverstärker SA3,
das dritte Bitleitungspaar BL3 an den ersten Leseverstärker SA1
und das vierte Bitleitungspaar BL4 an den zweiten Leseverstärker SA2
angeschlossen ist. Auch in der zweiten Bitleitungspaar-Untergruppe
B2 ist das der unteren Steuerleitung PCS unmittelbar benachbarte
achte Bitleitungspaar BL8 analog zu den in den vorherigen Figuren
gezeigten Anordnungen vorzugsweise dem ebenfalls im Wesentlichen
in der Mitte der Leseverstärker-Gruppe
S angeordneten fünften
Leseverstärker
SA5 zugeordnet. Hingegen sind die weiteren Bitleitungspaare der
unteren Bitleitungspaar-Untergruppe B2 vorzugsweise so den verbleibenden
Leseverstärkern
zugeordnet, dass das fünfte
Bitleitungspaar BL5 an den siebten Leseverstärker SA7, das sechste Bitleitungspaar
BL6 an den achten Leseverstärker SA8
und das siebte Bitleitungspaar BL7 an den sechsten Leseverstärker SA6
angeschlossen ist.
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Analog
zur 4 zeigt auch die 5 eine Anschlusskonfiguration,
bei der unmittelbar benachbarte Bitleitungspaare BL stets an Leseverstärker SA angeschlossen
werden, die derselben Auswahlleitung CSL zugeordnet sind. Allerdings
ist die in der 5 gezeigte Anschlusskonfiguration
so optimiert worden, dass eine besonders guter Signalgewinn möglich ist.
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Auch
in dem in 5 gezeigten vierten Ausführungsbeispiel
der Erfindung ist das der oberen Steuerleitung NCS unmittelbar benachbarte
erste Bitleitungspaar BL1 analog zu den in den vorhergehenden Figuren
gezeigten Anordnungen vorzugsweise dem vierten Leseverstärker SA4
zugeordnet. Ferner ist die Zuordnung der weiteren Bitleitungspaare und
Leseverstärker
so gewählt,
dass das zweite Bitleitungspaar BL2 an den ersten Leseverstärker SA1, das
dritte Bitleitungspaar BL3 an den dritten Leseverstärker SA3
und das vierte Bitleitungspaar BL4 an den zweiten Leseverstärker SA2
angeschlossen ist. Schließlich
ist auch in der zweiten Bitleitungspaar-Untergruppe B2 das der unteren
Steuerleitung PCS unmittelbar benachbarte achte Bitleitungspaar BL8
analog zur den in den vorhergehenden Figuren gezeigten Anordnungen
vorzugsweise an den eine mittlere Position aufweisenden fünften Leseverstärker SA5
angeschlossen. Ferner sind die weiteren Bitleitungspaare und Leseverstärker einander
vorzugsweise so zugeordnet, dass das fünfte Bitleitungspaar BL5 an
den siebten Leseverstärker
SA7, das sechste Bitleitungspaar BL6 an den achten Leseverstärker SA8
und das siebte Bitleitungspaar BL7 an den sechsten Leseverstärker SA6
angeschlossen ist.
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Der
durch die in den vorangegangenen Figuren beispielhaft dargestellte
erfindungsgemäße Optimierung
der Anschlusskonfigura tion erreichbare Gewinn beim Signal-Margin
kann durchaus 10% und mehr betragen. Anders gesagt lässt sich
die Speicherzellenkapazität
um circa 10% verringern, ohne dass Einbußen der Ausbeute während der
Herstellung zu erwarten sind. Im Ergebnis ermöglicht die Optimierung der
Anschlusskonfiguration eine Reduktion der Herstellungskosten oder
eine Verbesserung der Integrationsfähigkeit für ein bestimmtes Speicherzellen-Konzept.
Wie in der vorhergehenden Beschreibung erläutert, hängen die Kopplungseigenschaften
der Bitleitungspaare BL von unterschiedlichen Größen ab, wie z. B. dem Signalpegel
oder dem zeitlichen Signalverlauf auf einer Nachbarleitung. Dieses
eröffnet
grundsätzlich
die Möglichkeit
bei der Optimierung der Anschlusskonfiguration auch eine Anpassung
dieser Größen vorzunehmen,
z. B. indem eine andere, günstigere
Zugriffsreihenfolge auf benachbarte Bitleitungspaare BL gewählt wird.
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In
der 6 ist schematisch ein die erfindungsgemäße Anordnung
umfassendes System 4 dargestellt, das beispielsweise als
ein Computersystem oder ein anderes elektronisches System, wie zum
Beispiel ein Telefon, eine Kamera oder ein PDA, ausgebildet sein
kann. Die erfindungsgemäße Anordnung 1 kann
dabei Teil einer Speichervorrichtung 2 sein, die auf einer
Platine 3, z. B. auf einer Hauptplatine des Computersystems 4,
angeordnet ist. Die Platine 3 kann auch als ein auf der
Hauptplatine steckbares Modul ausgebildet sein (hier nicht gezeigt).
Die Verwendung der erfindungsgemäßen Anordnung 1 innerhalb
eines Computersystems 4 ist nicht nur auf eine DRAM-Speichervorrichtung 2 eingeschränkt. Vielmehr
kann sie auch in anderen Speichervorrichtungen realisiert werden.
Auch sind die in der vorhergehenden Beschreibung, den Ansprüchen und
den Zeichnungen anhand einer Speichervorrichtung dargestellte erfindungsgemäße Anschlusskonfigurationen
grundsätzlich
auch bei anderen integrierten Schaltungen anwendbar, bei denen eine
entsprechende Signalleitungspaar-Gruppe in der hier dargestellten
Weise an eine entsprechende Verstärker-Gruppe angeschlossen wird.
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- bl,
/bl
- komplementäre Bitleitungen
- BL
- komplementäres Bitleitungspaar
- B
- Gruppe
von Bitleitungspaaren
- B1,
B2
- Bitleitungspaar-Untergruppe
- SA
- Leseverstärker
- S
- Gruppe
von Leseverstärkern
- S1,
S2
- Leseverstärker-Untergruppe
- CSL,
NCS, PCS
- Steuerleitungen
- CL
- Leitung
mit festem elektrischen Potential
- P
- Kontakt
- C,
/C
- Kopplungsstrecke
einer Bitleitung
- 1
- Anordnung
- 2
- Speichervorrichtung
- 3
- Platine
mit einer Speichervorrichtung
- 4
- Computersystem
mit einer Platine