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Die vorliegende Erfindung bezieht
sich allgemein auf Speicherzellen und insbesondere auf einen dynamischen
Direktzugriffsspeicher, der offene Bitleitungszellarrays aufweist,
und auf ein Verfahren zur Bitleitungskonfiguration zum Lesen von
Daten aus einer Speicherzelle.
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In einer Speichervorrichtung ist
die Zellfläche der
wesentlichste Faktor, der die Chipgröße bestimmt. Ein Reduzieren
der Speicherzellgröße weist eine
große
Auswirkung auf Kostenwirksamkeit und Kompatibilität mit Gehäusen vorheriger
Generationen auf. Eine wichtige Betrachtung beim Reduzieren der
Größe einer
Speicherzelle ist die Konfiguration der Bit- und Komplementärbitleitungen.
Die Anordnung der Bit- und
Komplementärbitleitungen
beeinflußt
das Rauschen und ein Zwischenbitleitungskoppeln.
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Es gibt zwei herkömmliche Anordnungen von Bit-
und Komplementärbitleitungen.
Die verdrillte, gefaltete Bitleitungskonfiguration, wie z. B. in 1 gezeigt ist, wurde bisher
aufgrund ihrer Rauschimmunität
in den meisten Dynamikdirektzugriffsspeicher-(DRAM-)Zellen verwendet.
Insbesondere ist ein Leseverstärker
(SA) 104 mit einer Bitleitung 106 und einer Komplementärbitleitung 108 in
einem Speicherzellarray 102 gekoppelt. Wie gezeigt ist, sind
die Bitleitungen verdrillt, was ein reduziertes Zwischenbitleitungskoppeln
liefert. Mit den jüngsten Verbesserungen
in der Halbleiterherstellung hat diese Konfiguration eine minimale
Zellgröße von 8
F2 erzielt, wobei F eine minimale Merkmalsgröße ist.
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Wenn die kleinere Zellgröße die Gesamtchipgröße reduzieren
soll, wird oft eine offene Bitleitungskonfiguration verwen det. Die
offene Bitleitungskonfiguration weist eine Zellfläche von
6 F2 (oder 4 F2)
auf und liefert eine einfache Struktur. Die offene Bitleitungskonfiguration
leidet jedoch aufgrund des unterschiedlichen Orts der Bitleitungen
an Rauschen. Dies bedeutet, daß,
da die Bitleitung und die Komplementärbitleitungen unterschiedlichen
Arrays zugeordnet sind, die Bitleitung und die Komplementärbitleitungen
einem unterschiedlichen Rauschen ausgesetzt sind, das nicht aufgehoben
werden kann. Entsprechend müssen
die großen
inhärenten Rauschpegel
reduziert werden, um die offene Bitleitungskonfiguration zu einer
annehmbareren Option zu machen.
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Insbesondere Bezug nehmend auf 2 ist eine herkömmliche
offene Bitleitungskonfiguration gezeigt. Ein Leseverstärkerarray 202,
das einen Bitleitungsleseverstärker 204 umfaßt, detaillierter
in 3 gezeigt, befindet
sich zwischen zwei Zellarrayblöcken.
Der herkömmliche
Leseverstärker 301 weist eine
Verstärkervorladeschaltung 302 auf,
die ein Paar Transistoren 304 und 306 umfaßt, die
zwischen die Bitleitungen 206 und 208 geschaltet
sind. Ein Spannungs-Bitleitungs-Äquivalent-(VBLEQ-)Spannungspegel 308 ist
mit den Transistoren 304 und 306 gekoppelt, während ein
PC-Signal 310 mit
den Gates der Transistoren 304 und 306 sowie dem
Gate eines Transistors 312 gekoppelt ist. Die Funktionsweise des
Leseverstärkers
aus 3 ist im Stand der
Technik bekannt.
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Wieder Bezug nehmend auf 2 wirkt eine der beiden
Bitleitungen 206 oder 208 während einer Leseoperation als
eine Referenzleitung. Folglich sind Scheinkantenzellarrays (Dummy-Kantenzellarrays) 210 nötig, um
eine Bitleitungslast für
das Kanten-Bitleitungs-Leseverstärker-Array 202 anzupassen, wenn
Daten aus einem Array von Zellen 212 gelesen werden. Dieses
Scheinkantenzellarray erhöht
im allgemeinen die Größe des Chips.
Ein weiteres wesentliches Problem der offenen Bitleitungskonfiguration ist
der große
Pegel an Rauschen, der Bitleitungen zugeordnet ist, die in separaten
Arrays angeordnet sind. Dies senkt den Lesespielraum, was die Leseoperation
instabil und eine Zellauffrischzeit schlecht macht. Zusätzlich zu
einem Arrayrauschen ist das Zwischenbitleitungskopplungsrauschen
in der herkömmlichen
offenen Bitleitungskonfiguration groß, was den Lesespielraum ebenso
reduziert. Diese Zwischenbitkopplung kann nicht beseitigt werden.
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Folglich besteht ein Bedarf nach
einer verbesserten Bitleitungskonfiguration zum Lesen von Daten
aus offenen Bitleitungszellen.
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Es ist die Aufgabe der vorliegenden
Erfindung, eine Speichervorrichtung mit verbesserten Charakteristika
oder ein verbessertes Verfahren zum Lesen und Schreiben von Daten
in einer Speichervorrichtung zu schaffen.
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Diese Aufgabe wird durch eine Speichervorrichtung
gemäß Anspruch
1, 5 oder 11 oder ein Verfahren gemäß Anspruch 16, 21 oder 26 gelöst.
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Die vorliegende Erfindung bezieht
sich auf eine Speicherzelle, die eine quasi gefaltete Bitleitungslese-
bzw. -erfassungsanordnung mit einem offenen Bitleitungszellarray
aufweist. Das Speicherzellarrayrauschen verschiedener Ausführungsbeispiele der
vorliegenden Erfindung ist verglichen mit einer herkömmlichen
Speichervorrichtung, die eine offene Bitleitungskonfiguration aufweist,
vernachlässigbar. Ebenso
kann die verdrillte Bitleitungsstruktur gemäß einem Ausführungsbeispiel
der Erfindung verwendet werden, um das Zwischenbitleitungskopplungsrauschen
zu reduzieren. Die Ausführungsbeispiele
der vorliegenden Erfindung reduzieren die Größe des Kantenarrays, reduzieren
die Leseleistungsanforderungen und liefern einen einfachen Bitleitungsentwurf.
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Gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung weist eine Speichervorrichtung eine Mehrzahl
von Leseverstärkern,
wobei jeder Leseverstärker
einen Zugriff auf Da ten, die Arrays von Zellen zugeordnet sind,
ermöglicht;
ein Bitleitungspaar, das mit jedem Leseverstärker gekoppelt ist und eine
Bitleitung und eine Komplementärbitleitung
aufweist; und eine Mehrzahl von Wortleitungen auf, die einem Array
von Zellen zugeordnet sind. Gemäß weiteren
Aspekten der Erfindung wird eine Mehrzahl von Schaltern eingesetzt,
um einen Zugriff auf Speicherzellen der Speichervorrichtung zu ermöglichen.
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Die Anordnung der Speichervorrichtung
ermöglicht
es, daß ein
VBLEQ-Spannungspegel direkt mit den Bitleitungen und Komplementärbitleitungen der
Speichervorrichtung gekoppelt werden kann. Schließlich ist
auch ein verbesserter Leseverstärker, der
eine Vorladeschaltung eines einzelnen Transistors aufweist, beschrieben.
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Gemäß einem weiteren Aspekt der
vorliegenden Erfindung ist ein Verfahren zur Bitleitungskonfiguration
zum Lesen oder Schreiben von Daten in einer Speichervorrichtung
beschrieben. Das Verfahren weist ein Bereitstellen eines Bitleitungspaars, das
eine Bitleitung und eine Komplementärbitleitung aufweist, und ein
Koppeln des Bitleitungspaars mit einer Mehrzahl von Leseverstärkern auf.
Eine Mehrzahl von Schaltern ist ebenso in dem Bitleitungspaar vorgesehen,
was einen Zugriff auf eine Speicherzelle zum Lesen oder Schreiben
von Daten in der Speicherzelle erlaubt.
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Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen
näher erläutert. Es
zeigen:
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1 ein
Schaltungsdiagramm eines Abschnitts einer herkömmlichen Speicherzelle, die
eine verdrillte gefaltete Bitleitungskonfiguration aufweist;
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2 ein
Schaltungsdiagramm eines Abschnitts einer herkömmlichen Speicherzelle, die
eine offene Bitleitungskonfiguration aufweist;
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3 ein
Schaltungsdiagramm eines herkömmlichen
Bitleitungsleseverstärkers;
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4 ein
Schaltungsdiagramm eines Abschnitts einer Speicherzelle gemäß der vorliegenden Erfindung;
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5 ein
Schaltungsdiagramm eines Bitleitungsleseverstärkers, der in 4 verwendet wird, gemäß der vorliegenden Erfindung;
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6 eine
vergrößerte Ansicht
der Speicherzelle aus 4 gemäß der vorliegenden
Erfindung;
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7 eine
vergrößerte Ansicht
der Speicherzelle aus 4,
die die Operation der Zelle durch ein Freigeben einer ersten Wortleitung
gemäß der vorliegenden
Erfindung zeigt;
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8 eine
vergrößerte Ansicht
der Speicherzelle aus 4,
die die Operation der Zelle durch ein Freigeben einer zweiten Wortleitung
gemäß der vorliegenden
Erfindung zeigt;
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9 eine
vergrößerte Ansicht
der Speicherzelle aus 4,
die die Operation der Zelle durch ein Freigeben einer dritten Wortleitung
gemäß der vorliegenden
Erfindung zeigt;
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10 eine
vergrößerte Ansicht
der Speicherzelle aus 4,
die die Operation der Zelle durch ein Freigeben einer vierten Wortleitung
gemäß der vorliegenden
Erfindung zeigt;
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11 ein
Schaltungsdiagramm eines Abschnitts einer Speicherzelle, die eine
verdrillte Bitleitungspaarkonfiguration aufweist, gemäß der vorliegenden
Erfindung;
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12 ein
Schaltungsdiagramm der Speicherzelle aus 11, das das reduzierte Zwischenbitleitungskopplungsrauschen
gemäß der vorliegenden
Erfindung zeigt; und
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13 einen
Entwurf, der einen Schalter, der in einer verdrillten Bitleitungspaarkonfiguration implementiert
ist, gemäß der vorliegenden
Erfindung zeigt.
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Die vorliegende Erfindung bezieht
sich auf eine Speicherzelle, die eine quasi gefaltete Bitleitungslese-
bzw. -erfassungsanordnung mit einem offenen Bitleitungszellarray
aufweist. Zuerst Bezug nehmend auf 4 ist
ein Schaltungsdiagramm eines Abschnitts einer Speicherzelle gemäß der vorliegenden
Erfindung gezeigt. Ein Array 402 weist eine Mehrzahl von
Speicherzellen 404 auf, die mit Wortleitungen 406 gekoppelt
sind. Ein Leseverstärkerarray 408,
das einen Leseverstärker 410 aufweist,
ist mit einer Bitleitung 412 oder einer Komplementärbitleitung 414 gekoppelt.
Wie in 5 gezeigt ist,
könnte ein
Leseverstärker 410 eine
Vorladeschaltung eines einzelnen Transistors 502, der ein
Gate aufweist, das mit dem PC-Signal 310 gekoppelt ist,
gemäß der vorliegenden
Erfindung verwenden. Da alle Bitleitungen durch eine Mehrzahl von
Schaltern verbunden sind, können
die beiden Transistoren 304 und 306 eines herkömmlichen
Leseverstärkers
aus 3 beseitigt werden
und das VBLEQ kann an alle der Bitleitungen angelegt werden, wie
dies gezeigt ist.
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In der herkömmlichen offenen Bitkonfiguration
ist nicht jede Bitleitung mit anderen Bitleitungen in anderen Zellblockarrays
verbunden. Das Ausführungsbeispiel
aus 4 der vorliegenden
Erfindung verbindet Bitleitungen durch alle Zellblockarrays und weist
vorzugsweise eine Mehrzahl von Schaltern zu. Die Schalter sind vorzugsweise
in einem Zickzack-Muster derart implementiert, daß zwei Schalter nicht parallel
pro einem Paar Bitleitungen plaziert sind. Wie Bezug nehmend auf
spätere
Figuren detaillierter beschrieben ist, könnte ein Abstand eines Schalters
exakt gleich zweimal einem Bitleitungsabstand sein. Das Ausführungsbeispiel
aus 4 erfordert ebenso
ein Scheinkantenarray 416 zur Lastanpassung des Kantenleseverstärkerarrays 408.
Die Größe des Scheinkantenarrays
ist jedoch in etwa eine Hälfte
des anderen Zellarrayblocks. Dies bedeutet, daß, wenn N die Anzahl von Segmenten
eines Zellarrayblocks ist, das Scheinkantenarray nur N/2 Segmente
benötigt.
Entsprechend nimmt die Speichervorrichtung der vorliegenden Erfindung
verglichen mit einer herkömmlichen
Speichervorrichtung mit offenem Bitleitungszellarray weniger Fläche ein.
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Schließlich folgt gemäß der vorliegenden
Erfindung das direkte Anlegen eines VBLEQ-Signals an die Bit- und
die Komplementärbitleitungen.
Da die Bitleitungen, die Leseverstärkern in einer Spalte zugeordnet
sind, alle durch Schalter verbunden sind, kann VBLEQ direkt an der
Scheinkante mit einer Bitleitung verbunden sein, was die Bitleitungsvorladezeit
kürzer
macht. Im Gegensatz zu herkömmlichen Leseverstärkern, die
einen Vorladeschaltungsaufbau aufweisen, der drei Transistoren aufweist,
kann der Vorladeschaltungsaufbau der vorliegenden Erfindung auf
einen Transistor vereinfacht werden, der mit einer Bitleitung und
seiner Komplementärbitleitung verbunden
ist, oder sogar gemäß einer
erlaubten Vorladezeit beseitigt werden. Der vereinfachte Vorladeschaltungsaufbau
der vorliegenden Erfindung führt zu
einer reduzierten Leseverstärkerfläche.
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Bezug nehmend 6 ist eine vergrößerte Ansicht der Speicherzelle
aus 4 gemäß der vorliegenden
Erfindung gezeigt. Eine Mehrzahl von Schaltern 602–614,
dargestellt durch rechteckige Kästen,
ist in einer ersten Bitleitung 412 enthalten, während Schalter 620–626 in
einer zweiten Bitleitung 414 enthalten sind. Die Operation
der Schalter wird Bezug nehmend auf die 7–10 detaillierter beschrieben,
während
der Entwurf der Schalter in einem Halb leiterbauelement Bezug nehmend
auf 13 detaillierter
beschrieben wird. Ein ausgefüllter
(d. h. dunkler) rechteckiger Kasten zeigt an, daß der Schalter eingeschaltet
ist, während
ein freier (d. h. heller) rechteckiger Kasten anzeigt, daß der Schalter
ausgeschaltet ist. Alle Bitleitungssegmente sind während eines
Vorladens durch Schalter verbunden. Wenn die Anzahl von Wortleitungen
in einem Zellarrayblock M ist, wird ein Zellblockarray durch die
Anzahl von Segmenten N geteilt, wobei in 6 N = 4 gilt. Deshalb weist ein segmentierter
Zellblock M/N Wortleitungen auf. Obwohl zwei Wortleitungen pro Segment
gezeigt sind, könnten
mehr Wortleitungen gemäß der vorliegenden
Erfindung verwendet werden.
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Bezug nehmend auf die 7–10 ist
die Operation der Speichervorrichtung der vorliegenden Erfindung
während
eines Lesens und Schreibens beschrieben. Eine vergrößerte Ansicht
der Speicherzelle aus 4 zeigt
die Operation der Zelle durch ein Freigeben einer ersten Wortleitung
gemäß der vorliegenden
Erfindung. Da es in dem Ausführungsbeispiel der 7–10 vier
Segmente gibt, gibt es insgesamt vier Fälle für eine Wortleitungsaktivierung.
In 7 ist eine Wortleitung 702 in
dem Zellarraysegment 0 aktiviert. Die sechs Schalter pro
einem Bitleitungspaar sind ausgeschaltet, was zwei Paare von Bitleitungen
erzeugt, die in einem quasi gefalteten Stil konfiguriert sind. Insbesondere
sind Schalter 602, 606, 612, 620, 622 und 626 ausgeschaltet,
was ein Bitleitungspaar (BL und /BL bezeichnet) erzeugt, das jedem
der Leseverstärker 410 und 411 zugeordnet ist,
was es dem Leseverstärker 410 ermöglicht,
Daten von einer Zelle (d. h. der Zelle, die der Bitleitung 414 zugeordnet
ist) zu lesen, und dem Leseverstärker 411 ermöglicht,
Daten von einer weiteren Zelle (d. h. der Zelle, die der Bitleitung 412 zugeordnet
ist) zu lesen.
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Wie in 8 gezeigt
ist, ist eine Wortleitung in dem Zellarraysegment 1 aktiviert.
Wie in 7 sind ebenso
sechs Schalter für
ein Paar von Bitleitungen ausgeschaltet.
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Dieses Mal sind Schalter 604, 608, 614, 620, 622 und 626 ausgeschaltet,
was es dem Leseverstärker 410 ermöglicht,
Daten von der Zelle zu lesen, die der Bitleitung 412 zugeordnet
ist, und dem Leseverstärker 411 ermöglicht,
Daten von der Zelle zu lesen, die der Bitleitung 414 zugeordnet
ist. Wie in 9 gezeigt
ist, ist eine Wortleitung in dem Zellarraysegment 2 aktiviert.
Die Schalter 602, 608, 612, 620, 624 und 626 sind
nun für
ein Paar von Bitleitungen ausgeschaltet, was es ermöglicht,
daß der
Leseverstärker 410 Daten
von einer Zelle liest, die der Bitleitung 414 zugeordnet
ist, und dem Leseverstärker 411 ermöglicht,
Daten von einer Zelle zu lesen, die der Bitleitung 412 zugeordnet
sind. Schließlich
ist, wie in 10 gezeigt
ist, eine Wortleitung in dem Zellarraysegment 3 aktiviert.
Die Schalter 604, 610, 614, 620, 624 und 626 sind
ausgeschaltet, was es dem Leseverstärker 410 ermöglicht,
Daten von einer Zelle zu lesen, die der Bitleitung 412 zugeordnet
ist, und dem Leseverstärker 411 ermöglicht,
Daten von einer Zelle zu lesen, die der Bitleitung 414 zugeordnet
ist.
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Das Ausführungsbeispiel der 7-10 liefert eine Anzahl von Vorteilen.
Wenn z. B. die Länge
der Bitleitung an einem Zellarrayblock L ist, weist ein Paar von
Bitleitungen eine Länge
L auf und ein weiteres Paar von Bitleitungen weist eine Länge L/2
auf. Wie in der Figur gezeigt ist, ist jeder Bitleitungsleseverstärker mit
jedem Paar von Bitleitungen verbunden, das durch Schalter segmentiert
ist. Da eine quasi gefaltete Bitleitungskonfiguration während eines Lesens
hergestellt wird, wird ein Arrayrauschen verglichen mit der herkömmlichen
offenen Bitleitungskonfiguration dramatisch reduziert. Ferner weist
ein Paar von Bitleitungen eine kurze Länge auf (z. B. L/2). Als ein
Ergebnis ist der Leseleistungsverbrauch aufgrund der leichteren
Bitleitungsbelastung reduziert. Die herkömmliche Bitleitungsbelastung
pro Leseverstärker
beträgt
4 CBL, wobei ein CLB gleich einer Bitleistungskapazität ist, die
eine Länge
L aufweist, wohingegen die Speichervorrichtung der vorliegenden
Erfindung eine Belastung von 3 CBL aufweist, wenn N = 4 gilt. Folglich
wird der Leseleistungsverbrauch um 25% reduziert.
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Bezug nehmend auf 11 ist ein Schaltungsdiagramm eines Abschnitts
einer Speicherzelle, die eine verdrillte Bitleitungspaarkonfiguration
aufweist, gemäß der vorliegenden
Erfindung gezeigt. Während
Speicherzellen, die eine herkömmliche
offene Bitleitungskonfiguration aufweisen, das Zwischenbitleitungskopplungsrauschen
nicht aufheben können,
reduziert das Ausführungsbeispiel
aus 11, das eine verdrillte
Bitleitungskonfiguration verwendet, das Zwischenbitrauschen. Die
Operation der Schalter aus 11 ist
die gleiche wie Bezug nehmend auf die 7-10 beschrieben wurde. Dies bedeutet,
daß die
Schalter für
die jeweiligen Bitleitungspaare, obwohl sie sich aufgrund der verdrillten Bitleitungspaarkonfiguration
an unterschiedlichen physischen Orten befinden, wie oben beschrieben ein- oder ausgeschaltet
sind. Das Zwischenbitleitungskopplungsrauschen des Ausführungsbeispiels aus 11 ist in 12 dargestellt. Wenn die Opfer-Bitleitung
(d. h. eine Bitleitung, die eine Interferenz empfängt) 1204 (oder 1206)
ist, ruft die Aggressor-Bitleitung (d. h. die Bitleitung, die ein
Zwischenbitkopplungsrauschen schafft) 1208, 1210, 1214 und 1216 ein
gewisses Zwischenbitleitungskopplungsrauschen an 1204 (oder 1206)
hervor. 6V ist der Spannungspegel eines Zwischenbitleitungskopplungsrauschens
von einem Viertel-Bitleitungssegment (das bedeutet Länge L/4).
Wie am besten in 12 zu
sehen ist, empfängt
die Opfer-Bitleitung 1204 (oder 1206) + 26 V und –26 V gleichzeitig
von den Aggressor-Bitleitungen 1208, 1210, 1214 und 1216.
Deshalb wird das gesamte Zwischenbitleitungskopplungsrauschen zu
der Opfer-Bitleitung 1204 (oder 1206) aufgehoben.
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Schließlich ist 13 ein weiterer vergrößerter Entwurf eines Abschnitts
einer Speicherzelle, der die Schalter gemäß der vorliegenden Erfindung
zeigt. Ein wichtiger Aspekt der vorliegenden Erfindung besteht darin,
daß die
verdrillte Bitleitung auf einem Schalter implementiert sein kann, wodurch
zusätzlich Fläche, die
zum Verdrillen nötig
ist, beseitigt wird. Üblicherweise
benötigt
die verdrillte Bitleitungsimplementierung eine weitere Metallschicht
zur Kreuzung der Bitleitungsschicht. Keine zusätzliche Schicht wird jedoch
bei diesem Ausführungsbeispiel
der vorliegenden Erfindung benötigt,
was die Prozeßkomplexität und die
Kosten der Speichervorrichtung reduziert. 13 zeigt einen beispielhaften Entwurf
für die
verdrillte Bitleitung und die Schalter.
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Insbesondere ist ein Zellarraysegment 1302, das
einen ersten Schalter 1303 und einen zweiten Schalter 1305 aufweist,
gezeigt. Ein Gate 1306, das dem ersten Schalter 1303 zugeordnet
ist, und ein Gate 1307, das dem zweiten Schalter 1305 zugeordnet
ist, sind gezeigt. Ähnlich
sind eine erste Bitleitung 1308 und eine zweite Bitleitung 1309,
wobei jede derselben dem Zellarraysegment zugeordnet ist, gezeigt.
Der Schalter 1303 weist das Gate 1306, einen ersten
Aktivbereich 1310 und einen Drain- bzw. Source-Kontakt 1312 und 1314 auf.
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Ähnlich
weist der Schalter 1305 das Gate 1307, einen zweiten
Aktivbereich 1320 und einen Drain- bzw. Source-Kontakt 1322 und 1324 auf.
Die resultierenden Transistoren erzeugen Schalter, wie in der Technik
bekannt ist, die geöffnet
oder geschlossen werden können,
um die Bitleitungspaare zu erzeugen, wie oben beschrieben wurde.