DE4312651C2 - Dram - Google Patents

Description

Die Erfindung betrifft einen DRAM nach dem Oberbegriff des Anspruches 1.

Ein DRAM nach dem Oberbegriff des Anspruchs 1 ist aus der DE 41 09 774 A1 bekannt.

In letzter Zeit ist der Bedarf an Halbleiterspeichereinrichtungen mit der bemerkenswerten Verbreitung von Informationsverarbeitungsgeräten wie z. B. Computern schnell angestiegen. Ferner werden eine große Speicherkapazität und ein schneller Betrieb gefordert. Unter diesen Umständen ist eine Technologie für eine hohe Integration und ein schnelles Reaktionsvermögen oder hohe Zuverlässigkeit der Halbleiterspeichereinrichtungen entwickelt worden.

Unter den Halbleiterspeichereinrichtungen ist ein DRAM (dynamischer Direktzugriffsspeicher) bekannt, das Information wahlfrei ein-/aus­ geben kann. Ein DRAM weist im allgemeinen ein Speicherzellenfeld, das einen Speicherbereich zum Speichern einer Mehrzahl von Informationen, und eine Peripherieschaltung, die zur Kommunikation zwischen dem Speicherbereich und der Umgebung notwendig ist, auf.

Fig. 25 zeigt ein Blockschaltbild der Gesamtstruktur eines DRAM. Wie in Fig. 25 dargestellt ist, weist ein DRAM ein Speicherzellenfeld 58, einen Adreßpuffer 54, einen Zeilendekoder 55, einen Spaltendekoder 56 und einen Leseverstärker 63 auf. Das Speicherzellenfeld 58 weist eine Mehrzahl von Speicherzellen zum Speichern eines Informationsdatensignals auf. Der Adreßpuffer 54 empfängt externe Adreßsignale A₀ bis A₉ zum Auswählen einer Speicherzelle, die eine Einheitsspeicherschaltung bildet. Der Zeilendekoder 55 und der Spaltendekoder 56 dekodieren ein Adreßsignal, um die Speicherzelle zu bestimmen. Der Leseverstärker 63 ist mit dem Speicherfeld 58 verbunden, um ein Signal zu verstärken und zu lesen, das in der festgelegten Speicherzelle gespeichert ist. Ein Eingabepuffer 59 und ein Ausgabepuffer 60 sind über ein I/O-Gatter 57 mit dem Speicherfeld 58 verbunden. Der Eingabepuffer 59 gibt ein Datensignal ein, der Ausgabepuffer 60 gibt ein Datensignal aus. Der Adreßpuffer 54 ist so geschaltet, daß er externe Adreßsignale ext.A₀ bis A₉ oder interne Adreßsignale Q₀ bis Q₈, die von einem Refresh-Zähler 53 erzeugt werden, empfängt. Eine Refresh-Steuerung 52 hängt von der Taktlage eines Signals ab, das an einen Taktsignalgenerator 51 angelegt wird, um den Refresh-Zähler 53 zu treiben. Der Taktsignalgenerator 51 erzeugt ein Taktsignal, das ein Steuersignal für den jeweiligen Abschnitt darstellt.

Das eine große Fläche auf dem Halbleiterchip belegende Speicherfeld 58 weist eine Mehrzahl von Speicherzellen auf, die in einer Matrix angeordnet sind, um Einheitsspeicherinformation zu speichern. Fig. 26 ist ein schematisches Schaltbild, das eine Ersatzschaltung von vier Bitspeicherzellen darstellt, die das Speicherfeld 58 bilden. Das Speicherfeld 58 weist eine Mehrzahl von Wortleitungen 301a, 301b, 301c und 301d, die sich parallel in Zeilenrichtung erstrecken, und eine Mehrzahl von Bitleitungen 302a und 302b, die sich parallel in Spaltenrichtung erstrecken, auf. Speicherzellen 303 sind in der Nähe der Kreuzungen der Wortleitungen 301a bis 301d mit den Bitleitungen 302a und 302b gebildet. Jede Speicherzelle 303 weist einen MOS-(Metall-Oxid-Halbleiter-)Transistor 304 und einen Kondensator 305 auf. Die Speicherzelle ist also eine 1-Transistor-1- Kondensator-Speicherzelle. Eine Speicherzelle dieses Typs erleichtert aufgrund ihrer einfachen Struktur die Vergrößerung der Speicherfeldintegration und wird daher häufig in einem hochkapazitiven DRAM verwendet. Ein in Fig. 26 gezeigtes Paar von Bitleitungen 302a und 302b, das parallel zum Leseverstärker 63 angeordnet ist, wird im folgenden als gefalteter Bitleitungstyp bezeichnet.

Wie in Fig. 26 dargestellt ist, ist die Gate-Elektrode des MOS- Transistors 304 mit der Wortleitung 301a, eine erste Source/Drain- Elektrode mit einer Elektrode des Kondensators 305 und die zweite Source/Drain-Elektrode mit der Bitleitung 302a verbunden. Beim Datenschreiben wird eine vorbestimmte Spannung an die Wortleitung 301a angelegt, wodurch der MOS-Transistor 304 leitend gemacht wird, so daß die der Bitleitung 302a zugeführten Ladungen im Kondensator 305 gespeichert werden. Beim Datenlesen wird eine vorbestimmte Spannung an die Wortleitung 301a angelegt, wodurch der MOS- Transistor 304 leitend gemacht wird, so daß im Kondensator 305 gespeicherte Ladungen über die Bitleitung 302a abgezogen werden.

Fig. 27 zeigt ein Beispiel für eine planare Teilanordnung des DRAM, der als Ersatzschaltung in Fig. 26 dargestellt ist. In Fig. 27 sind vier Speicherzellen gezeigt, wobei jede Speicherzelle einen MOS- Transistor Q1, Q2, Q3 bzw. Q4 und einen Kondensator Cs1, Cs2, Cs3 bzw. Cs4 aufweist, die jeweils in einem der Betriebsbereiche A1, A2, A3 bzw. A4 gebildet sind. Eine Gate-Elektrode, die jeweils einen der Transistoren A1-A4 bildet, weist einen Abschnitt von einer der Wortleitungen 301a bis 301d entsprechend der jeweiligen Speicherzelle auf. Über den Wortleitungen 301a-301d sind Bitleitungen 302a und 302b so gebildet, daß sie von den Wortleitungen 301a-301d isoliert sind und diese kreuzen. Die Bitleitungen 302a und 302b sind über Kontaktlöcher C1, C2 und C3 mit den Speicherzellen verbunden.

Fig. 28 zeigt ein Beispiel für die Querschnittstruktur einer Speicherzelle entlang der Achse Z-Z in Fig. 27. Fig. 28 zeigt zwei Bitspeicherzellen 303. Die Speicherzelle 303 weist einen MOS- Transistor 304 und einen Kondensator 305 auf. Der MOS-Transistor 304 weist ein Paar von Source/Drain-Bereichen 306a und 306b, die in einem Abstand voneinander in einem Siliziumsubstrat 340 gebildet sind, und eine Gate-Elektrode 308 (301b, 301c), die auf der Oberfläche des Siliziumsubstrats 340 mit einem Gate-Oxidfilm 307 dazwischen gebildet ist, auf. Der Kondensator 305 weist eine untere Elektrode (Speicherknoten) 309, die mit einer der Source/Drain- Bereiche 306a des MOS-Transistors 304 verbunden ist, eine dielektrische Schicht 310, die auf der Deckfläche der unteren Elektrode 309 gebildet ist, und eine obere Elektrode (Zellenplatte) 311, die die Deckfläche der dielektrischen Schicht 310 bedeckt, auf. Die untere Elektrode 309 und die obere Elektrode 311 bestehen z. B. aus Polysilizium. Ein Kondensator mit dieser Stapelstruktur wird als Stapelkondensator bezeichnet. Ein erstes Ende des Stapelkondensators 305 erstreckt sich auf den oberen Abschnitt der Gate-Elektrode 308 mit einem Isolierfilm 312 dazwischen, und das zweite Ende erstreckt sich auf den oberen Abschnitt eines Feldoxidfilms 313. Die Oberfläche des Siliziumsubstrats 340, auf dem der Kondensator 305 und ähnliches gebildet sind, ist mit einem dicken Zwischenschicht- Isolierfilm 314 bedeckt. Die auf dem Zwischenschicht-Isolierfilm 314 gebildete Bitleitung 302b ist mit dem zweiten der Source/Drain- Bereiche 306b des MOS-Transistors 304 über ein Kontaktloch 315 verbunden.

Bei der Speicherzellenstruktur des in den Fig. 27 und 28 gezeigten DRAM ist ein Kontaktloch 315 für zwei Speicherzellen 303, 303 (zwei Bit) gebildet. Das bedeutet, daß ein Bitleitungskontakt für zwei Bits geschaffen ist. Daher muß das Kontaktloch 315 so klein wie möglich gemacht werden, wenn die Hochintegration und die Miniaturisierung der Speicherzellenstruktur des DRAM fortschreiten. Das führt zu einem Anstieg des Kontaktwiderstands. Durch das kleinere Kontaktloch kann das Verdrahtungsmaterial für den Kontaktbereich nicht in ausreichendem Maße eingelagert werden, was zu einer Verminderung der Zuverlässigkeit führt. Wenn die Hochintegration und die Miniaturisierung der Speicherzellenstruktur des DRAM fortschreiten, wird ferner der Abstand zwischen den Bitleitungen enger. Das macht die Herstellung der Bitleitungen sehr schwierig.

Aus der EP 0 350 057 A1 ist ein DRAM bekannt, bei dem die Schwell­ spannung eines MOS-Transistors einer DRAM-Zelle durch Einstellen der Substratvorspannung des MOS-Transistors gesteuert wird.

Aufgabe der Erfindung ist es, einen höher integrierten DRAM mit einer erhöhten Zuverlässigkeit zu ermöglichen.

Die Aufgabe wird gelöst durch einen DRAM nach Anspruch 1.

Ein Feldeffekttransistor, der einen Teil einer Speicherzelle bildet, weist zwei Gate-Elektroden mit unterschiedlichen Schwellenspannungen auf. Der ersten Gate-Elektrode bzw. Subtransfer-Gate-Elektrode wird entweder eine niedrigere oder eine höhere Spannung als die erste Schwellenspannung zugeführt, so daß das erste Gate bzw. Transfer-Gate-Elektrode geöffnet oder geschlossen werden kann. Der zweiten Gate-Elektrode wird entweder eine niedrigere oder eine höhere Spannung als die zweite Schwellenspannung zugeführt, so daß das zweite Gate geöffnet oder geschlossen wird. Es gibt vier Kombinationen der Spannungen, die an die erste bzw. zweite Gate-Elektrode angelegt werden. Nur wenn eine höhere Spannung als die erste Schwellenspannung an die erste Gate- Elektrode und eine höhere Spannung als die zweite Schwellenspannung an die zweite Gate-Elektrode angelegt werden, öffnen das erste und das zweite Gate, und ein Kondensator, der mit dem Feldeffekttransistor verbunden ist, kann Ladungen speichern oder abgeben. Eine Bitleitung ist mit einer Source/Drain-Elektrode des Feldeffekttransistors auf der gegenüberliegenden Seite verbunden, der nicht mit dem Kondensator verbunden ist. Wie oben beschrieben worden ist, werden die an die erste und die zweite Gate-Elektrode angelegten Spannungen kombiniert, und nur eine von den vier Kombination der angelegten Spannungen macht den Feldeffekttransistor leitend, der mit dem Kondensator verbunden ist. Entsprechend den vier Kombinationen der angelegten Spannungen kann unter vier Feldeffekttransistoren ein Feldeffekttransistor ausgewählt und leitend gemacht werden, wodurch die vier Feldeffekttransistoren mit einer Bitleitung verbunden werden können. Das bedeutet, daß vier Speicherzellen mit einer Bitleitung verbunden werden können. Dadurch kann die Anzahl der Bitleitungskontakte von einem für zwei Speicherzellen (zwei Bit) auf einen für vier Speicherzellen (vier Bit) vermindert werden. Folglich wird die Anzahl der Bitleitungen um die Hälfte reduziert. Das führt zu einem Anstieg der von einem Bitleitungskontakt in einem Bereich zwischen Bitleitungen belegten Fläche und zu einer Verminderung des Kontaktwiderstands. Darüber hinaus kann der Abstand zwischen den Bitleitungen vergrößert werden, weil die Anzahl der Bitleitungen um die Hälfte vermindert werden kann.

Wie oben beschrieben worden ist, kann die Anzahl der Bitleitungskontakte vergleichsweise reduziert werden, so daß die Schwierigkeiten bei der Herstellung einer Bitleitung und der Anstieg des Kontaktwiderstands durch die Hochintegration des DRAM und die Miniaturisierung der Speicherzellenstruktur des DRAM gelöst werden können, wodurch eine höhere Zuverlässigkeit des DRAM erreicht wird.

In Übereinstimmung mit einer bevorzugten Ausführungsform des erfindungsgemäßen DRAM sind die ersten Gate-Elektroden unter der Mehrzahl von Speicherzellen verbunden. Im Feldeffekttransistor sind die erste Gate-Elektrode und die zweite Gate-Elektrode voneinander isoliert und benachbart zueinander auf der Hauptoberfläche eines Halbleitersubstrats gebildet, wobei ein Gate-Isolierfilm dazwischen liegt. Der Feldeffekttransistor weist einen ersten und einen zweiten Dotierbereich in einem Abstand voneinander, der durch die erste und zweite Gate-Elektrode gegeben ist, auf der Hauptoberfläche des Halbleitersubstrats auf. Der erste Dotierbereich wird von vier Speicherzellen geteilt.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild der Gesamtstruktur eines dynamischen Direktzugriffsspeichers (DRAM);

Fig. 2 ein schematisches Schaltbild einer Ersatzschaltung, das vier Bitspeicherzellen eines Speicherfeldes des DRAM darstellt;

Fig. 3 eine Draufsicht auf die Anordnung der Speicherzellen nach einer ersten Ausführungsform der Erfindung;

Fig. 4 einen Querschnitt entlang der Achse X-X in Fig. 3;

Fig. 5-8 Teildraufsichten, die nacheinander den Aufbau in den jeweiligen Herstellungsschritten für die Speicherzellen bei der ersten Ausführungsform (Fig. 3) der Erfindung zeigen;

Fig. 9-14 Teilquerschnitte, die nacheinander den Querschnitt in den jeweiligen Herstellungsschritten für die Speicherzellen bei der ersten Ausführungsform (Fig. 4) der Erfindung zeigen;

Fig. 15 eine Draufsicht auf die Anordnung der Speicherzellen nach einer zweiten Ausführungsform der Erfindung;

Fig. 16 einen Querschnitt entlang der Achse Y-Y in Fig. 15;

Fig. 17 und 18 Teildraufsichten, die nacheinander den Aufbau in den jeweiligen Herstellungsschritten für die Speicherzellen bei der zweiten Ausführungsform (Fig. 15) der Erfindung zeigen;

Fig. 19-24 Querschnitte, die nacheinander den Querschnitt in den jeweiligen Herstellungsschritten für die Speicherzellen bei der zweiten Ausführungsform (Fig. 16) der Erfindung zeigen;

Fig. 25 ein Blockschaltbild der Gesamtstruktur eines DRAM,

Fig. 26 ein schematisches Schaltbild einer Ersatzschaltung, das die Struktur von vier Bitspeicherzellen des DRAM von Fig. 25 darstellt;

Fig. 27 eine Teildraufsicht auf den Aufbau des Speicherfeldes von Fig. 26; und

Fig. 28 einen Teilquerschnitt entlang der Achse Z-Z in Fig. 27.

Wie in Fig. 1 gezeigt ist, weist ein DRAM ein Speicherfeld 58, einen Adreßpuffer 54, einen Zeilendekoder 55, einen Spaltendekoder 56 und einen Leseverstärker 63 auf. Das Speicherzellenfeld 58 weist eine Mehrzahl von Speicherzellen zum Speichern eines Datensignals auf. Der Adreßpuffer 54 empfängt ein Adreßsignal zum Auswählen einer Speicherzelle. Der Zeilendekoder 55 und der Spaltendekoder 56 dekodieren ein Adreßsignal, um die Speicherzelle zu bestimmen. Der Leseverstärker 63 ist mit dem Speicherfeld 58 verbunden, um ein Signal zu verstärken und zu lesen, das in einer Speicherzelle gespeichert ist. Ein Eingabepuffer 59 und ein Ausgabepuffer 60 sind über ein I/O-Gatter 57 mit dem Speicherfeld 58 verbunden, um Daten ein- und auszugeben.

Der Adreßpuffer 54 ist so geschaltet, daß er externe Adreßsignale ext.A₀ bis A₉ oder interne Adreßsignale Q₀ bis Q₈, die von einem Refresh-Zähler 53 erzeugt werden, empfängt. Der Zeilendekoder 55 ist mit dem Adreßpuffer 54 verbunden, um Zeilenadreßsignale RA₀-RA₈ zu empfangen, die vom Adreßpuffer 54 erzeugt werden. Die vom Adreßpuffer 54 erzeugten Zeilenadreßsignale RA₇, RA₈ werden einer Transfer-Gate-Potentialsteuerschaltung 61 und einer Subtransfer- Gate-Potentialsteuerschaltung 62 zugeführt. In Abhängigkeit von diesen Zeilenadreßsignalen RA₇ und RA₈ legt die Transfer-Gate- Potentialsteuerschaltung 61 einen Transfer-Gate-Potentialpegel V_TG an den Zeilendekoder 55 an, und die Subtransfer-Gate- Potentialsteuerschaltung 62 legt einen Subtransfer-Gate- Potentialpegel V_STG an das Speicherfeld 58 an. Damit weist der Peripheriesteuerabschnitt des DRAM zusätzlich zu den gewöhnlichen Funktionen noch Steuerschaltungen für ein Subtransfer-Gate-Potential und ein Transfer-Gate-Potential auf.

In Fig. 2 ist eine Ersatzschaltung der vier Bitspeicherzellen dargestellt, die das in Fig. 1 gezeigte Speicherfeld 58 bilden. Das Speicherfeld weist eine Mehrzahl von Wortleitungen, die sich parallel in Zeilenrichtung erstrecken, und eine Mehrzahl von Bitleitungen, die sich parallel in Spaltenrichtung erstrecken, auf. Im Speicherfeld nach der vorliegenden Erfindung sind vier Speicherzellen M1, M2, M3 und M4 in der Umgebung der Kreuzungen von zwei Wortleitungen 1 und 2 mit einer Bitleitung gebildet, wie in Fig. 2 gezeigt ist. Vier Speicherzellen M1-M4 sind mit derselben Bitleitung 115 verbunden. Die Speicherzelle M1 weist einen MOS- Transistor mit einem Transfer-Gate A und einem Subtransfer-Gate a sowie einen Kondensator I auf. Die Speicherzelle M2 weist einen MOS- Transistor mit einem Transfer-Gate B und einem Subtransfer-Gate b sowie einen Kondensator II auf. Die Speicherzelle M3 weist einen MOS-Transistor mit einem Transfer-Gate C und einem Subtransfer-Gate c sowie einen Kondensator III auf. Die Speicherzelle M4 weist einen MOS-Transistor mit einem Transfer-Gate D und einem Subtransfer-Gate d sowie einen Kondensator IV auf. Die Subtransfer-Gates a-d sind miteinander verbunden. Die Transfer-Gates A und D haben niedrige Schwellenspannungen (Vth) und die Transfer-Gates B und C hohe Schwellenspannungen. Die Subtransfer-Gates a und d haben hohe Schwellenspannungen und die Subtransfer-Gates b und c niedrige Schwellenspannungen. Die Transfer-Gates A und C sind mit der Wortleitung 1 (108a) und die Transfer-Gates B und D mit der Wortleitung 2 (108b) verbunden. Alle Subtransfer-Gates sind mit derselben Subtransfer-Gate-Leitung 111 im Speicherfeld verbunden.

Unter Bezugnahme auf Fig. 2 wird nun ein Verfahren zum Auswählen eines der vier Kondensatoren I-IV beschrieben. Tabelle 1 zeigt die Spannungspegel, die an die Wortleitungen 1 und 2 und die Subtransfer-Gates zum Auswählen von einem der vier Kondensatoren I-IV angelegt werden.

Tabelle 1

Unter Bezugnahme auf Fig. 2 und Tabelle 1 wird ein Auswahlverfahren für einen Kondensator beschrieben. Für den Fall des Auswählens von Kondensator I wird zuerst ein mittlerer Spannungspegel (etwa 3V), der zwischen der hohen Schwellenspannung und der niedrigen Schwellenspannung des Transfer-Gates liegt, an die Wortleitung 1 angelegt. Dadurch öffnet das Transfer-Gate A und das Transfer-Gate C bleibt geschlossen. Ein niedriger Spannungspegel (0V), der niedriger als die niedrige Schwellenspannung des Transfer-Gates ist, wird an die Wortleitung 2 angelegt. Dadurch bleiben die Transfer- Gates B und D geschlossen. Das bedeutet, daß die Wortleitung 2 nicht-ausgewählt ist. Ein hoher Spannungspegel (5V), der höher als die hohe Schwellenspannung des Subtransfer-Gates ist, wird an die Subtransfer-Gate-Leitung 111 angelegt. Dadurch werden alle Subtransfer-Gates a-d geöffnet. Dadurch wird nur der MOS-Transistor, in dem das Transfer-Gate A und das Subtransfer-Gate a offen sind, leitend gemacht, und damit wird der Kondensator I ausgewählt. Somit werden beim Datenschreiben Ladungen, die der Bitleitung 115 zugeführt werden, im Kondensator I gespeichert, und beim Datenlesen werden die im Kondensator I gespeicherten Ladungen über die Bitleitung 115 abgezogen.

Für den Fall des Auswählens von Kondensator II wird ein niedriger Spannungspegel (0V) an die Wortleitung 1 angelegt. Dadurch bleiben die Transfer-Gatter A und C geschlossen. Das bedeutet, daß die Wortleitung 1 nicht ausgewählt ist. Eine hoher Spannungspegel (5V), der höher als die hohe Schwellenspannung des Transfer-Gates ist, wird an die Wortleitung 2 angelegt. Dadurch werden die Transfer- Gates B und D geöffnet. Ein mittlerer Spannungspegel (etwa 3V), der zwischen der hohen Schwellenspannung und der niedrigen Schwellenspannung des Transfer-Gates liegt, wird an die Subtransfer- Gate-Leitung 111 angelegt. Dadurch werden die Subtransfer-Gates b und c geöffnet. Daher wird nur der MOS-Transistor, in dem das Transfer-Gate B und das Subtransfer-Gate b offen sind, leitend gemacht, und damit wird der Kondensator II ausgewählt.

Für den Fall des Auswählens von Kondensator III wird ein hoher Spannungspegel (ungefähr 5V) an die Wortleitung 1 angelegt. Dadurch werden die Transfer-Gatter A und C geöffnet. Eine niedriger Spannungspegel (0V) wird an die Wortleitung 2 angelegt. Dadurch bleiben die Transfer-Gates B und D geschlossen. Das bedeutet, daß die Wortleitung 2 nicht ausgewählt ist. Ein mittlerer Spannungspegel (etwa 3V) wird an die Subtransfer-Gate-Leitung 111 angelegt. Dadurch werden die Subtransfer-Gates b und c geöffnet. Daher wird nur der MOS-Transistor, in dem das Transfer-Gate C und das Subtransfer-Gate c offen sind, leitend gemacht, und damit wird der Kondensator III ausgewählt.

Für den Fall des Auswählens von Kondensator IV wird ein niedriger Spannungspegel (0V) an die Wortleitung 1 angelegt. Dadurch bleiben die Transfer-Gatter A und C geschlossen. Das bedeutet, daß die Wortleitung 1 nicht ausgewählt ist. Ein mittlerer Spannungspegel (etwa 3V) wird an die Wortleitung 2 angelegt. Dadurch öffnet Transfer-Gate D. Ein hoher Spannungspegel (etwa 5V) wird an die Subtransfer-Gate-Leitung 111 angelegt, wodurch alle Subtransfer- Gates a-d öffnen. Daher wird nur der MOS-Transistor, in dem das Transfer-Gate D und das Subtransfer-Gate d offen sind, leitend gemacht, und damit wird der Kondensator IV ausgewählt.

Die Adreßinformation betreffend die Auswahl einer Speicherzelle, d. h. eines Kondensators, wie oben beschrieben wird folgendermaßen verarbeitet. Wie in Fig. 1 gezeigt ist, wird die Adreßinformation, die eine zu lesende oder zu schreibende Speicherzelle betrifft, im Adreßpuffer 54 bereitgehalten, und m-Bit Speicherzellen werden durch Auswählen einer bestimmten Wortleitung durch den Zeilendekoder 55 (Auswählen von einer Wortleitung aus n Wortleitungen) mit den Leseverstärkern 63 über eine Bitleitung gekoppelt. Eine bestimmte Bitleitung wird dann durch den Spaltendekoder 56 ausgewählt (Auswählen von einer Bitleitung aus m Bitleitungen), und einer der Leseverstärker wird mit einer Eingabe/Ausgabeschaltung gekoppelt. Das Lesen oder Schreiben wird entsprechend einem Befehl der Steuerschaltung ausgeführt.

Wie in Fig. 1 und Tabelle 1 dargestellt ist, wird bei der vorliegenden Erfindung eine Speicherzelle entsprechend einer Kombination der Zeilenadreßsignale RA₇, RA₈, die vom Adreßpuffer 54 zugeführt werden, aus den vier Speicherzellen ausgewählt, die mit einer Bitleitung verbunden sind. Mit anderen Worten steuert die Transfer-Gate-Potentialsteuerschaltung 61 die Spannung, die an eine Wortleitung angelegt wird, entsprechend einer Kombination von zwei niederwertigen Stellen des Zeilenadreßsignals (RA₇, RA₈). Die Subtransfer-Gate-Potentialsteuerschaltung 62 steuert die Spannung, die an ein Subtransfer-Gate angelegt wird, entsprechend einer Kombination von zwei niederwertigen Stellen des Zeilenadreßsignals (RA₇, RA₈).

Ausführungsform 1

Unter Bezugnahme auf die Fig. 3 und 4 wird nun die Struktur einer Speicherzelle nach einer ersten Ausführungsform der vorliegenden Erfindung beschrieben.

Wie in Fig. 3 gezeigt ist, sind vier Gräben 102a-102d gebildet, um ein Kontaktloch 114 einer Bitleitung zu umgeben. Vier Kondensatoren entsprechend den jeweiligen Gräben 102a-102d sind gebildet, um das Kontaktloch 114 der Bitleitung zu umgeben. Jede Speicherzelle ist innerhalb eines Betriebsbereichs geschaffen, der von der gestrichelten Linie 103 eingeschlossen wird. Ein Isolieroxidfilm ist am Rand des von der gestrichelten Linie 103 eingeschlossenen Bereichs gebildet. Die Transfer-Gates von zwei MOS-Transistoren, die zwei Speicherzellen bilden, die das Kontaktloch 114 umgeben, weisen einen Teil einer Wortleitung 108b auf. Die Transfer-Gates von zwei MOS- Transistoren, die zwei Speicherzellen unter den vier Speicherzellen bilden, die das Kontaktloch 114 umgeben, weisen einen Teil einer Wortleitung 108a auf. Ein Subtransfer-Gate ist außerhalb des Bereichs geschaffen, der durch die unterbrochene Linie 111 eingeschlossen ist. Eine Zellenplatte ist so gebildet, daß sie sich über einen Bereich erstreckt, der von der unterbrochenen Linie 106 eingeschlossen wird.

Wie in den Fig. 2 und 4 dargestellt ist, sind zwei Speicherzellen M1 und M2 auf beiden Seiten des Kontaktlochs 114 der Bitleitung gebildet. Die Speicherzelle M1 weist ein Transfer-Gate 108a(A) mit einer niedrigen Schwellenspannung, ein Subtransfer-Gate 111(a) mit einer hohen Schwellenspannung und einen Kondensator I auf. Die Speicherzelle M2 weist ein Transfer-Gate 108b(B) mit einer hohen Schwellenspannung, ein Subtransfer-Gate 111(b) mit einer niedrigen Schwellenspannung und einen Kondensator II auf. Ein Isolieroxidfilm 103 ist auf einem p-Siliziumsubstrat 101 gebildet, um den Betriebsbereich mit den Speicherzellen M1 und M2 zu umgeben. Gräben 102a und 102b sind im p-Siliziumsubstrat 101 geschaffen. Unter Verwendung des Grabens 102a weist der Kondensator I einen Speicherknoten 104a, einen dielektrischen Kondensatorfilm 105a und eine Zellenplatte 106 auf. Unter Verwendung des Grabens 102b weist der Kondensator II einen Speicherknoten 104b, einen dielektrischen Kondensatorfilm 105b und eine Zellenplatte 106 auf. N⁺- Diffusionsbereiche, die die Speicherknoten 104a, 104b bilden, sind entlang der Seitenwand und der Bodenfläche der Gräben 102a bzw. 102b geschaffen. Die dielektrischen Kondensatorfilme 105a und 105b sind auf der Seitenwand und den Bodenflächen der Gräben 102a bzw. 102b gebildet. Die Zellenplatte 106 ist so geschaffen, daß sie die Gräben 102a, 102b füllt. Die Transfer-Gates 108a, 108b sind auf dem p- Siliziumsubstrat 101 geschaffen, wobei die Transfer-Gate-Oxidfilme 107a bzw. 107b dazwischen liegen. Ein Source/Drain-Bereich 109a, 109b ist in einem Abschnitt zwischen dem Transfer-Gate 108a und dem Graben 102a bzw. einem Abschnitt zwischen dem Transfer-Gate 108b und dem Graben 102b des Siliziumsubstrats 101 gebildet. Die Source/Drain-Bereiche 109a, 109b sind so geschaffen, daß sie mit den Speicherknoten 104a bzw. 104b verbunden sind. Ein Subtransfer-Gate 111 ist über dem Siliziumsubstrat 101 mit dem Subtransfer-Gate- Oxidfilm 110 dazwischen gebildet. Der andere Source/Drain-Bereich 112 ist über das Kontaktloch 114 mit der Bitleitung 115 verbunden. Die Bitleitung 115 ist so geschaffen, daß sie sich auf einem Zwischenschicht-Isolierfilm 113 erstreckt.

Im folgenden wird ein Herstellungsverfahren für die Speicherzelle nach der ersten Ausführungsform, die in den Fig. 3 und 4 gezeigt ist, beschrieben.

Wie in den Fig. 5 und 9 dargestellt ist, wird ein Isolieroxidfilm 103 gebildet, der den Betriebsbereich für vier Speicherzellen an einer gewünschten Stelle des p-Siliziumsubstrats 101 umgibt. Unter Verwendung von Photolithographie- und Trockenätzungsverfahren werden Gräben 102a-102d zur Bildung von vier Kondensatoren an den gewünschten Stellen des p-Siliziumsubstrats 101 innerhalb des Bereichs geschaffen, der durch den Isolieroxidfilm 103 umgeben ist. Anschließend werden unter Anwendung von Ionenimplantationsverfahren n⁺-Diffusionsbereiche 104a, 104b entlang der Seitenwand und der Bodenfläche der Gräben 102a bzw. 102b gebildet.

Wie in den Fig. 6 und 10 dargestellt ist, wird das gesamte Siliziumsubstrat 101 oxidiert, so daß die dielektrischen Kondensatorfilme 105a, 105b auf den Seitenwänden und den Bodenflächen der Gräben 102a bzw. 102b geschaffen werden. Anschließend wird eine Polysiliziumschicht zur Bildung einer Elektrode (Zellenplatte) eines Kondensators auf der gesamten Oberfläche des Siliziumsubstrats 101 unter Verwendung eines LPCVD- (Niederdruck-CVD-)Verfahrens gebildet. Dann wird ein bestimmtes Photolackmuster geschaffen, unter Verwendung dieses Musters als Maske wird die Polysiliziumschicht einer Trockenätzung unterworfen, wodurch die Zellenplatte 106 gebildet wird.

Wie in Fig. 11 gezeigt ist, wird ein Photolackfilm 117 selektiv auf dem ganzen Siliziumsubstrat 101 gebildet, um nur die Bereiche freizulegen, in denen Transfer-Gates B, C (Fig. 2) mit jeweils einer hohen Schwellenspannung geschaffen werden. Mit dem Photolackfilm 117 und der Zellenplatte 106 als Maske werden Borionen (B⁺) in das Siliziumsubstrat 101 implantiert.

Wie in den Fig. 7 und 12 dargestellt ist, wird die gesamte Oberfläche des Siliziumsubstrats 101 oxidiert, um Transfer-Gate- Oxidfilme 107a, 107b zu schaffen. Gleichzeitig wird auch die Oberfläche der Zellenplatte 106 oxidiert, und ein Oxidfilm 107 wird gebildet. Auf der gesamten Oberfläche des Siliziumsubstrats 101 wird unter Verwendung eines LPCVD-Verfahrens eine Polysiliziumschicht geschaffen. Die Polysiliziumschicht wird mittels Photolithographie und Trockenätzung selektiv entfernt, wodurch Transfer-Gates (Wortleitungen) 108a, 108b gebildet werden.

Wie in Fig. 13 gezeigt ist, wird ein Photolackfilm 118 selektiv auf dem Siliziumsubstrat 101 gebildet, um nur diejenigen Bereiche freizulegen, in denen Subtransfer-Gates a, d (Fig. 2) mit jeweils einer hohen Schwellenspannung gebildet werden. Mit der Zellenplatte 106, dem Transfer-Gate 108a und dem Photolackfilm 118 als Maske werden Borionen (B⁺) selektiv in das Siliziumsubstrat 101 implantiert.

Wie in den Fig. 8 und 14 dargestellt ist, werden nach dem Entfernen des Photolackfilms 118 Arsenionen (AS⁺) oder Phosphorionen (P⁺) als n-Fremdatome in einen Bereich des Siliziumsubstrats 101 implantiert, der zwischen den Transfer-Gates 108a, 108b und der Zellenplatte 106 freiliegt. Dadurch werden Source/Drain-Bereiche 109a, 109b als n- Diffusionsbereiche gebildet. Die gesamte Oberfläche des Siliziumsubstrats 101 wird oxidiert, und ein Subtransfer-Gate- Oxidfilm 110 wird gebildet. Anschließend wird über der gesamten Oberfläche des Siliziumsubstrats 101 eine Polysiliziumschicht geschaffen. Die Polysiliziumschicht wird gemustert, und ein Subtransfer-Gate 111 wird gebildet. Arsenionen (AS⁺) oder Phosphorionen (P⁺), die n-Fremdatome darstellen, werden in einen Bereich des Siliziumsubstrats 101 implantiert, der von den Subtransfer-Gates 111 freigelegt wird. Dadurch wird ein Source/Drain-Bereich 112 aus einem n-Diffusionsbereich geschaffen.

Schließlich wird ein Zwischenschicht-Isolierfilm 113 gebildet, wie in Fig. 4 gezeigt ist. Ein Kontaktloch 114 wird im Zwischenschicht- Isolierfilm 113 geschaffen, um die Oberfläche des Source/Drain- Bereichs 112 freizulegen. Die Bitleitung 115 wird durch das Kontaktloch 114 hindurch gebildet, um einen Kontakt mit dem Source/Drain-Bereich 112 herzustellen. Die Bitleitung 115 besteht aus einer Aluminiumlegierung oder einem Metallsilizid. Der Zwischenschicht-Isolierfilm 113 besteht aus einem Oxidfilm, der durch ein CVD-Verfahren gebildet wird.

Wie oben beschrieben worden ist, wird damit die Speicherzellenstruktur einer Ausführungsform der vorliegenden Erfindung mit einem Grabenkondensator hergestellt.

Ausführungsform 2

Unter Bezugnahme auf die Fig. 15 und 16 wird nun eine Speicherzellenstruktur mit einem Stapelkondensator nach einer zweiten Ausführungsform beschrieben.

Wie in Fig. 15 dargestellt ist, sind vier Kondensatoren gebildet, um ein Kontaktloch 214 in einer Bitleitung zu umgeben. Jeder Kondensator weist einen Speicherknoten 204a, 204b, 204c oder 204d auf. Ein Betriebsbereich für jede der vier Speicherzellen, die das Kontaktloch 214 umgeben, ist in einem Abschnitt gebildet, der von der unterbrochenen Linie 203 umgeben wird. Mit anderen Worten ist ein Isolieroxidfilm außerhalb des Bereichs geschaffen, der von der unterbrochenen Linie 203 umgeben wird. Die Transfer-Gates von zwei MOS-Transistoren, die zwei Speicherzellen auf der oberen Seite des Kontaktlochs 214 bilden, weisen einen Teil der Wortleitung 208a auf, während die Transfer-Gates von zwei MOS-Transistoren, die zwei Speicherzellen auf der unteren Seite des Kontaktlochs 214 bilden, weisen einen Teil der Wortleitung 208b auf. Speicherknoten- Kontaktlöcher 217a, 217d sind auf der oberen Seite der Wortleitung 208a geschaffen. Speicherknoten-Kontaktlöcher 217c, 217b sind auf der unteren Seite der Wortleitung 208b geschaffen. Die Speicherknoten 204a-204d sind so gebildet, daß sie über die Speicherknoten-Kontaktlöcher 217a-217d jeweils in Kontakt mit den Source/Drain-Bereichen der MOS-Transistoren stehen. Eine Zellenplatte befindet sich außerhalb des Bereichs, der von der gestrichelten Linie 206 umgeben ist. Ein Subtransfer-Gate ist außerhalb des Bereichs geschaffen, der von der gestrichelten Linie 211 umgeben ist. Eine Bitleitung 215 ist mit den vier Speicherzellen über das Kontaktloch 214 verbunden und kreuzt die Wortleitungen 208a, 208b.

Wie in den Fig. 2 und 16 dargestellt ist, sind die zwei Speicherzellen M1 und M2 auf beiden Seiten des Kontaktlochs 214 in der Bitleitung gebildet. Die Speicherzelle M1 weist einen MOS- Transistor mit einem Transfer-Gate 208a(A) und einem Subtransfer- Gate 211(a) sowie einen Kondensator I auf. Die Speicherzelle M2 weist einen MOS-Transistor mit einem Transfer-Gate 208b(B) und einem Subtransfer-Gate 211(b) sowie einen Kondensator II auf. Ein Isolieroxidfilm 203 ist auf einem p-Siliziumsubstrat 201 gebildet, um die Betriebsbereiche der vier Speicherzellen zu umgeben. Transfer-Gates 208a und 208b sind auf dem p-Siliziumsubstrat 201 mit Transfer-Gate-Oxidfilmen 207a bzw. 207b dazwischen geschaffen. Ein Subtransfer-Gate 211 ist auf den Transfer-Gates 208a, 208b mit Oxidfilmen 210c, 210d dazwischen und auf dem Siliziumsubstrat 201 mit Subtransfer-Gate-Oxidfilmen 210a, 210b dazwischen gebildet. Ein Source/Drain-Bereich des jeweiligen Feldeffekttransistors ist mit den Kondensatoren I, II über die Speicherknoten-Kontaktlöcher 217a bzw. 217b verbunden. Der Kondensator I weist einen Speicherknoten 204a, der so gebildet ist, daß er mit dem Source/Drain-Bereich 209a verbunden ist, einen dielektrischen Kondensatorfilm 205a und eine Zellenplatte 206 auf. Der Kondensator II weist einen Speicherknoten 204b, der so gebildet ist, daß er mit dem Source/Drain-Bereich 209b verbunden ist, einen dielektrischen Kondensatorfilm 205b und eine Zellenplatte 206 auf. Der andere Source/Drain-Bereich 212 ist auf dem Siliziumsubstrat 201 in der Umgebung des Subtransfer-Gates 211 geschaffen. Ein Zwischenschicht-Isolierfilm 213 ist gebildet, um die Kondensatoren I und II zu bedecken. Das Kontaktloch 214 ist im Zwischenschicht-Isolierfilm 213 geschaffen, um die Oberfläche des Source/Drain-Bereichs 212 freizulegen. Die Bitleitung 215 ist so geschaffen, daß sie über das Kontaktloch 214 mit dem Source/Drain- Bereich 212 in Kontakt steht.

Im folgenden wird ein Herstellungsverfahren für die Speicherzelle mit dem Stapelkondensator nach der zweiten Ausführungsform, die in den Fig. 15 und 16 gezeigt ist, beschrieben.

Wie in Fig. 19 dargestellt ist, wird ein Isolieroxidfilm 203 auf dem p-Siliziumsubstrat 201 gebildet, der den Betriebsbereich für vier Speicherzellen umgibt. Transfer-Gates (Wortleitungen) 208a, 208b werden mit einem Transfer-Gate-Oxidfilm 207 dazwischen auf dem Siliziumsubstrat 201 geschaffen. Source/Drain-Bereiche 209a, 209b werden gebildet.

Wie in Fig. 20 dargestellt ist, wird ein Subtransfer-Gate 211 auf den Transfer-Gates 208a, 208b mit den Transfer-Gate-Oxidfilmen 210c, 210d dazwischen, auf dem Siliziumsubstrat 201 mit den Subtransfer- Gate-Oxidfilmen 210a, 210b dazwischen und auf dem Isolieroxidfilm 203 gebildet.

Die Implantation von Borionen oder ähnlichem zur Steuerung der jeweiligen Schwellenspannung der Transfer-Gates 208a, 208b und des Subtransfer-Gates 211 wird durch den oben beschriebenen Prozeß ausgeführt.

Wie in den Fig. 17 und 21 gezeigt ist, werden Speicherknoten- Kontaktlöcher 217a, 217b (217c, 217d) im Zwischenschicht-Isolierfilm 216 gebildet, um die Oberfläche von einem der Source/Drain-Bereiche 209a, 209b freizulegen. Eine Schicht für den Speicherknoten 204 wird auf dem Zwischenschicht-Isolierfilm 216 so geschaffen, daß sie mit den Source/Drain-Bereichen 209a, 209b in Kontakt steht.

Wie in Fig. 22 dargestellt ist, werden die Speicherknoten 204a, 204b durch selektives Entfernen der Schicht 204 entsprechend einem gewünschten Muster gebildet. Auf der gesamten Oberfläche wird der dielektrische Kondensatorfilm 205 geschaffen. Die Zellenplatte 206 wird auf dem dielektrischen Kondensatorfilm 205 gebildet.

Wie in den Fig. 18 und 23 gezeigt ist, wird die Zellenplatte 206 entsprechend einem gewünschten Muster selektiv entfernt (indem nur der Bereich entfernt wird, der in Fig. 18 von der gestrichelt- gepunkteten Linie umgeben ist). Anschließend wird auf der gesamten Oberfläche der Zwischenschicht-Isolierfilm 213 gebildet.

Wie in Fig. 24 dargestellt ist, wird das Kontaktloch 214 auf dem Zwischenschicht-Isolierfilm 213 geschaffen, so daß die Oberfläche des Source/Drain-Bereichs 212 freigelegt wird.

Wie in den Fig. 15 und 16 gezeigt ist, wird die Bitleitung 215 so gebildet, daß sie über das Kontaktloch 214 mit dem Source/Drain- Bereich 212 in Kontakt steht.

Damit wird die Speicherzellenstruktur mit Stapelkondensator nach einer Ausführungsform der vorliegenden Erfindung hergestellt.

Eine Herstellung des Subtransfer-Gates und eines Transfer-Gates, die bei der oben beschriebenen Ausführungsform gebildet werden und zwei Schwellenspannungen aufweisen, wird so gesteuert, daß jedes eine Gate-Länge, einen Gate-Oxidfilmdicke und eine Kanaldotierkonzentration entsprechend Tabelle 2 aufweist.

Tabelle 2

Entsprechend der Speicherzellenstruktur könnte man erwarten, daß das Hinzufügen des Subtransfer-Gates zu einer übermäßigen Größe der Speicherzelle führt. In einem 4MBit- oder einem noch größeren DRAM hängt die Größe einer Speicherzelle jedoch statt dessen von der Größe des Abstands zwischen den Bitleitungen und Wortleitungen ab. Weil die Anzahl der Bitleitungen auf die Hälfte reduziert wird, und auch der Abstand zwischen den Bitleitungen auf ungefähr die Hälfte vermindert wird, kann die Speicherzellenstruktur zu einer hohen Integration des DRAM beitragen.

Claims (9)

1. DRAM, bei dem eine Mehrzahl von Speicherzellen (M1, M2, M3, M4) auf der Hauptoberfläche eines Halbleitersubstrats gebildet sind,
jede Speicherzelle einen Feldeffekttransistor und einen damit verbundenen Kondensator (I, II, III, IV) aufweist und die Speicherzellen (M1-M4) mit einer Bitleitung (115) verbunden sind,
dadurch gekennzeichnet, daß jeder Feldeffekttransistor eine Subtransfer-Gate-Elektrode (111; 211; a, b, c, d) mit einer ersten Schwellenspannung und eine Transfer-Gate-Elektrode (108a, 108b; A, B, C, D) mit einer zweiten Schwellenspannung, die von der ersten Schwellenspannung verschieden ist, aufweist, daß eine Wortleitung (108a, 108b) für jeweils zwei der Transfer- Gate-Elektroden (108a, 108b; 208a, 208b; A, C; B, D) vorgesehen ist, und
daß eine Subwortleitung (111) für alle Subtransfer-Gate-Elek­ troden (111; 211; a, b, c, d) vorgesehen ist.

2. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß der Feldeffekttransistor die Subtransfer-Gate-Elektrode (111; 211; a, b, c, d) und die Transfer-Gate-Elektrode (108a, 108b; 208a, 208b; A, B, C, D), die auf der Hauptoberfläche des Halbleitersubstrats ausgebildet und voneinander isoliert sind, wobei zwischen dem Halbleitersubstrat und der Subtransfer- und der Transfer-Gate-Elektrode ein Gate- Isolierfilm (107a, 107b, 110) ausgebildet ist, und einen ersten und einen zweiten Dotierbereich (112, 109a, 109b), die in der Hauptoberfläche des Halbleitersubstrats mit einem Abstand voneinander auf beiden Seiten der Subtransfer- und der Transfer-Gate Elektrode ausgebildet sind, aufweist.

3. DRAM nach Anspruch 2, dadurch gekennzeichnet, daß der erste Dotierbereich (112) von vier der Speicherzellen geteilt wird.

4. DRAM nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der Kondensator
eine erste Kondensatorelektrode (104a, 104b), die mit dem zweiten Dotierbereich (109a, 109b) verbunden ist,
einen dielektrischen Film (105a, 105b), der auf der ersten Kon­ densatorelektrode (104a, 104b) gebildet ist, und
eine zweite Kondensatorelektrode (106), die auf dem dielektri­ schen Film (105a, 105b) gebildet ist, aufweist.

5. DRAM nach Anspruch 4, dadurch gekennzeichnet, daß die erste Kondensatorelektrode einen Dotierbereich (104a, 104b) aufweist, der entlang der Bodenfläche und der Seitenwand eines Grabens (102a, 102b) des Halbleitersub­ strats gebildet ist.

6. DRAM nach Anspruch 4, dadurch gekennzeichnet, daß die erste Kondensatorelektrode eine leitende Schicht (204a, 204b) aufweist, die sich über das Halb­ leitersubstrat erstreckt.

7. DRAM nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, daß die Subtransfer-Gate-Elektrode (111; 211; a, b, c, d) einen Abschnitt aufweist, der sich über der Transfer-Gate-Elektrode (108a, 108b; A, B, C, D) und der zweiten Kondensatorelektrode (106) erstreckt.

8. DRAM nach Anspruch 4 oder 6, dadurch gekennzeichnet, daß die erste Kondensatorelektrode einen Abschnitt (204a, 204b) aufweist, der sich über der Subtransfer- und der Transfer-Gate-Elektrode (211; 208a, 208b) erstreckt.

9. DRAM nach einem der Ansprüche 1 bis 8, bei dem eine erste und eine zweite Wortleitung (108a und 108b) sich im Bereich von vier Speicherzellen in einer ersten Richtung erstrecken,
eine Bitleitung (115) sich in einer zweiten Richtung erstreckt, die die erste Richtung kreuzt,
eine erste und eine zweite Speicherzelle (M1, M3) der vier Speicherzellen an der Kreuzung der ersten Wortleitung (108a) mit der Bitleitung angeordnet sind,
eine dritte und eine vierte Speicherzelle (M2, M4) der vier Speicherzellen an der Kreuzung der zweiten Wortleitung (108b) mit der Bitleitung angeordnet sind,
die erste Speicherzelle (M1) eine erste Subtransfer-Gate-Elek­ trode (a) mit einer ersten Schwellenspannung und eine erste Transfer-Gate-Elektrode (A) mit einer zweiten Schwellenspannung, die niedriger als die erste Schwellenspannung ist, aufweist,
die zweite Speicherzelle (M3) eine zweite Subtransfer-Gate- Elektrode (c) mit der zweiten Schwellenspannung und eine zweite Transfer-Gate-Elektrode (C) mit der ersten Schwellenspannung aufweist,
die dritte Speicherzelle (M2) eine dritte Subtransfer-Gate-Elek­ trode (b) mit der zweiten Schwellenspannung und eine dritte Transfer-Gate-Elektrode (B) mit der ersten Schwellenspannung aufweist, und
die vierte Speicherzelle (M4) eine vierte Subtransfer-Gate-Elek­ trode (d) mit der ersten Schwellenspannung und eine vierte Transfer-Gate-Elektrode (D) mit der zweiten Schwellenspannung aufweist,
wobei die erste bis vierte Subtransfer-Gate-Elektrode (111; 211; a, b, c, d) mit der Subwortleitung (111) verbunden sind, die erste und die zweite Transfer-Gate-Elektrode (108a; 208a; A, C) erste und die zweite Transfer-Gate-Elektrode (108a; 208a; A, C) mit der ersten Wortleitung (108a) und die dritte und die vierte Transfer-Gate-Elektrode (108b; 208b; B, D) mit der zweiten Wort­ leitung (108b) verbunden sind, und
die Feldeffekttransistoren der vier Speicherzellen mit der Bit­ leitung (115) verbunden sind.