DE4015452C2 - - Google Patents

Description

Die Erfindung bezieht sich auf dynamische Halbleiter­ speichereinrichtungen nach den Oberbegriffen der Patentansprüche 1, 9 und 10. Genauer gesagt bezieht sich die Erfindung auf eine dynamische Halbleiterspeichereinrichtung mit Speicher­ zellenfeldern, die eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen und eine Mehrzahl von Speicherzellen, die an den Kreuzungen der Wort- und Bitleitungen gebildet sind, umfassen, wobei die Mehrzahl von Bitleitungen Bitleitungspaare aufweist, die jeweils eine Bitleitung zum Lesen/Schreiben von Information einer Speicherzelle und eine Bitleitung zum Bereitstellen eines Referenzpotentiales umfassen. Ferner sind Leseverstärker geschaffen, die jeweils mit einem Bitleitungspaar verbunden sind, um eine Potentialdifferenz zwischen den Bitleitungen zu erfassen und zu verstärken.

Fig. 4 stellt ein Blockdiagramm dar, das die Anordnung des Haupt­ bereiches eines herkömmlichen dynamischen Speichers mit wahlfreiem Zugriff (im weiteren als DRAM bezeichnet) zeigt. Bezüglich der Fig. 4 ist eine Mehrzahl von Bitleitungspaaren BL0, und BL1, derart angeordnet, daß diese eine Mehrzahl von Wortleitungen WL0 und WL1 kreuzen. An den Kreuzungspunkten zwischen den jeweiligen Bitleitungspaaren BL0, und BL1, und den Wortleitungen WL0 und WL1 sind Speicherzellen MC gebildet. Jede Speicherzelle MC umfaßt ein Transfergatter TG, das einen N-Kanal MOS-Transistor umfaßt, und einen Kondensator Cs zum Speichern von Information des "H"-Pegels (hoher Pegel) oder "L"-Pegels (niedriger Pegel). Es sind Blindwortleitungen DWL0 und DWL1 derart angeordnet, daß diese die Bitleitungspaare BL0, und BL1, kreuzen. Ferner sind Blind­ zellen DC0 an den Kreuzungspunkten zwischen der Blindwortleitung DWL0 und den Bitleitungen BL0 und BL1 und Blindzellen DC1 an den Kreuzungspunkten zwischen der Blindwortleitung DWL1 und den Bit­ leitungen und geschaffen. In den Blindzellen DC0 und DC1 werden Zwischenpotentiale zwischen dem Versorgungspannungspoten­ tial Vcc und dem Massepotential gehalten.

Zwischen den Bitleitungspaaren BL und sind Leseverstärker SA0 und SA1 gebildet. Die Mehrzahl der Wortleitungen WL0 und WL1 und die Blindwortleitungen DWL0 und DWL1 sind mit einem Zeilendekoder 101 verbunden. Die Bitleitungspaare BL0, und BL1, sind über Transfergatter Q1 und Q2, die N-Kanal MOS-Transistoren umfassen, mit einem Datenein/ausgabe-Leitungspaar I/O und verbunden. Die Gates der Transfergatter Q1 und Q2 sind mit einem Spaltendekoder 102 verbunden.

Beim Datenlesen wird z. B. eine Wortleitung WL0 vom Zeilendekoder 101 ausgewählt, so daß deren Potential auf den H-Pegel ansteigt, wodurch Daten in der mit der Wortleitung WL0 verbundenen Speicher­ zelle MC auf die Bitleitungen BL0 und ausgelesen werden. Beim Auslesen der Daten auf die Bitleitung BL0 steigt z. B. das Potential der Blindwortleitung DWL1 auf den "H"-Pegel an, so daß das Poten­ tial der Blindzelle DC1 auf die Bitleitung ausgelesen wird.

Daher wird das Potential auf der Bitleitung zu einem Referenz­ potential Vref. Andererseits ist das Potential auf der Bitleitung BL0 etwas höher oder niedriger als das Referenzpotential Vref. Anschließend wird die Potentialdifferenz zwischen den Bitleitungen des Bitleitungspaars BL0 und von einem Leseverstärker SA0 verstärkt. Eines der Transfergatterpaare Q1 und Q2 wird vom Spal­ tendekoder 102 durchgeschaltet, so daß die Daten auf dem mit diesem Transfergatterpaar verbundenen Bitleitungspaar BL0 und auf das Datenein/ausgabe-Leitungspaar I/O und ausgelesen werden. Nun wird das auf jeder Bitleitung des Bitleitungspaares BL0, beim Datenlesen auftretende Potential betrachtet.

Die Fig. 5 zeigt die zwischen den Bitleitungen BL, und dem Massepotential in einem herkömmlichen DRAM existierenden Kapazi­ täten. Bezüglich der Fig. 5 existiert durch das Substrat eine Kapazität C1 zwischen den Bitleitungen BL, und dem Massepoten­ tial (festes Potential) sowie eine Kapazität C2 zwischen benach­ barten Bitleitungen BL und . Die Zellenkapazität einer Speicher­ zelle MC an der Kreuzung zwischen einer Bitleitung BL und einer Wortleitung WL wird im weiteren als Cs bezeichnet.

Die in einer Speicherzelle MC gespeicherte Ladung ist gleich Cs·Vcc (Einschreiben von Vcc), falls ein Datum mit "H"-Pegel gespeichert ist, und gleich 0 (Einschreiben von 0 V), falls ein Datum mit "L"-Pegel gespeichert ist. Ferner ist eine Ladung Cs·Vcc/2 (Einschreiben von Vcc/2) in den Blindzellen DC0 und DC1 gespeichert. Wenn die Bitleitungspaare BL, vor einer Lese­ operation auf Vcc/2 vorgeladen werden, ist die Leitung auf den Bitleitungen BL, BL gleich C1·Vcc/2.

Bei der oben beschriebenen Fig. 4 ergeben sich das Potential V_BL1 der Bitleitung BL1 und das Potential der Bitleitung jeweils aus den folgenden Gleichungen, falls ein Datum aus einer Speicherzelle MC auf die Bitleitung BL1 und das Potential aus der Blindzelle DC auf die Bitleitung BL1 ausgelesen werden.

("+" gilt für den Fall, daß Vcc eingeschrieben wird und "-" für den Fall, daß 0 V eingeschrieben wird).

Hierbei ist das Potential der Bitleitung und V_BL2 das Potential der Bitleitung BL2. Im folgenden wird unter der Annahme, daß ein Datum mit hohem Pegel auf die Bitleitungen BL0, BL1 und BL2 ausgelesen wird, ein Fall mit

erläutert. Setzt man dies in die Gleichungen (1) und (2) ein, so ergibt sich für die Potentialdifferenz

zwischen den Bitleitungen BL1 und BL1 die folgende Gleichung (3):

Hierbei stellt der Koeffizient "4" vor C2 eine 2 für eine Kapazität, die selbst dann erzeugt wird, falls benachbarte Bitleitungen ein festes Potential aufweisen, eine 1 für Störsignale zwischen benach­ barten Bitleitungen und eine 1 aus Störsignalbeiträgen von benach­ barten Bitleitungspaaren dar. Falls der Abstand zwischen Bitleitungen als Ergebnis einer höheren Integration der Speicherein­ richtung verkleinert wird, erhöht sich die Kapazität C2 zwischen den Bitleitungen, so daß der Nenner in Gleichung (3) größer wird. Daher wird die Potentialdifferenz zwischen den Bitleitungen des Bitleitungspaaren BL, beim Datenlesen aufgrund eines Störsignales durch kapazitive Kopplung zwischen den benachbarten Bitleitungen kleiner, was den Betriebsrahmen für das Lesen einschränkt. Damit arbeiten die Leseverstärker fehlerhaft, wodurch die Soft- Error-Rate erhöht wird.

In "A Twisted Bit Line Technique for Multi-Mb DRAMs", 1988 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, S. 238-239 wird eine gedrehte Bitleitungsstruktur zur Verminderung der Störsignale durch kapazitive Kopplung vorge­ schlagen. Dies wird im folgenden beschrieben.

Fig. 6 zeigt eine gedrehte Bitleitungsstruktur. Bezüglich Fig. 6 sind Bitleitungen BL durch vier Punkte unterteilt, wobei sich die Bitleitungen eines jeden Bitleitungspaars an zwei Punkten über­ kreuzen. Ein erstes Paar BL, der Bitleitungen kreuzt sich an zwei Teilungspunkten, die in der Mitte (im weiteren 1/2-Punkt genannt) und am Ende der Bitleitungen liegen, und ein zweites Paar BL1, kreuzt sich an zwei Teilungspunkten, die auf 1/4 der Länge (im weiteren als 1/4-Punkt bezeichnet) und auf 3/4 der Länge (im weiteren 3/4-Punkt genannt) der Bitleitungen liegen. Dieses beschriebene Grundmuster von zwei Bitleitungspaaren wird mit den anderen Bitleitungen wiederholt. Die Kreuzung am Ende einer Bit­ leitung dient zur Überwindung der Ungleichheit von Kapazität und Widerstand zwischen den gepaarten Bitleitungen.

Die Berechnung der Lesepotentialdifferenz

z. B. zwischen den Bitleitungen des Bitleitungspaares BL1 und aus den Gleichungen

ergibt sich die Gleichung

V_BL1 = Cs · Vcc / [2 · (C1 + 3 · C2 + Cs)] (4)

Verglichen mit der Gleichung (3) beträgt der Koeffizient im Nenner 3. Dies ergibt sich daraus, daß die Störsignale von den benach­ barten Bitleitungspaaren aufgehoben werden. Genauer gesagt ergibt sich, daß die Lesepotentialdifferenz größer wird.

Bei dieser Anordnung sind jedoch Bereiche erforderlich, in denen sich die Bitleitungen an drei oder vier Punkten überkreuzen, was zu einer Vergrößerung der Chip-Fläche führt.

Ferner sollten beim in Fig. 4 gezeigten Stand der Technik Blindwort­ leitungen an gegenüberliegenden Enden des Speicherzellenfeldes angeordnet sein, um ein Nichtgleichgewicht der Kapazität zwischen den Bitleitungen an den Enden des Speicherzellenfeldes zu verhindern, wie in US 45 51 820 beschrieben ist.

Ferner weist eine Wortleitung normalerweise einen hohen Widerstand auf und die Differenz der Verzögerungen zwischen den Signalen an gegenüberliegenden Enden der Wortleitung ist groß. Um die Differenz der Verzögerungen zu vermeiden, ist es üblich geworden, daß in einem DRAM großer Speicherkapazität eine Verdrahtung mit niedrigem Widerstand (z. B. Aluminium) auf der Wortleitung derart gebildet ist, daß die Verdrahtung mit der Wortleitung an mehreren Punkten im Speicherzellenfeld in Kontakt kommt (Belegen einer Wortleitung). Dies ist z. B. in "Mitsubishi Electric Company Technical Journal" Vol. 62, No. 7 (1988), S. 76-81 beschrieben. Für diesen Fall tritt jedoch auch ein Nichtgleichgewicht der Kapazität zwischen dem einem Belegungsbereich benachbarten Bitleitungspaar auf. In diesem Bereich ist daher auch eine Blindbitleitung erforderlich, um das Ungleichgewicht zu vermeiden.

Wie in Fig. 4 gezeigt ist, ist es bei einer herkömmlichen dynamischen Halbleiterspeichereinrichtung möglich, daß die Auslesepoten­ tialdifferenz aufgrund eines Störsignales durch kapazitive Kopplung zwischen benachbarten Bitleitungen vermindert wird, wenn der Integrationsgrad der Einrichtung und die Kapazität zwischen benachbarten Bitleitungen erhöht werden, so daß die Soft-Error- Rate verschlechtert und der Betriebsrahmen für das Lesen vermindert wird, was zu einer Fehlfunktion führt. Um dieses Problem zu lösen, wird, wie in Fig. 6 gezeigt, die erforderliche Chip-Fläche ver­ größert.

Aufgabe der Erfindung ist es, eine dynamische Halbleiterspeicher­ einrichtung der eingangs genannten Art zu schaffen, bei der die Vergrößerung der Chip-Fläche beschränkt und eine Verminderung der Lesepotentialdifferenz auf­ grund eines Störsignales zwischen benachbarten Bitleitungen durch kapazitive Kopplung zwischen Bitleitungen wie bei gedrehten Bit­ leitungen beherrscht werden kann.

Diese Aufgabe wird gemäß den Patentansprüchen 1, 9 bis 10 gelöst.

Die erfindungsgemäße Halbleiterspeichereinrichtung nach Patentanspruch 1 umfaßt ein Speicherzellenfeld mit einer Mehrzahl von Wortleitungen, einer Mehrzahl von Bitleitungen und einer Mehrzahl von Speicherzellen, die an Kreuzungen zwischen den Wort- und Bitleitungen gebildet sind, wobei die Mehrzahl von Bitleitungen jeweils eine Bitleitung zum Lesen der Information aus einer Speicherzelle und eine Bit­ leitung zum Bereitstellen eines Referenzpotentials aufweist, und ferner Leseverstärker, die jeweils eine Potentialdifferenz zwischen Bitleitungspaaren erfassen und verstärken, wobei die Mehrzahl von Bitleitungspaaren ein sich überkreuzendes Bitleitungspaar, so daß die Kapazität der benachbarten Bitleitungen ausgeglichen wird, und ein Bitleitungspaar ohne Kreuzungsbereiche, zwischen dessen Bit­ leitungen das Bitleitungspaar mit den Kreuzungsbereichen angeordnet ist, umfaßt.

Entsprechend der vorliegenden Erfindung empfängt jede Bitleitung des Bitleitungspaares mit einem sich kreuzenden Bereich dasselbe Störsignal von anderen benachbarten Bitleitungen, und jede Bit­ leitung des Bitleitungspaares ohne Kreuzungsbereich empfängt kein zwischen den gepaarten Bitleitungen erzeugtes Störsignal, so daß die Verminderung der Lesepotentialdifferenz beherrscht werden kann.

Bei einer bevorzugten Ausführung der Erfindung wird ein zwischen Bitleitungen erzeugtes Störsignal vermindert, indem die zu den Bitleitungspaaaren ohne Kreuzungsbereiche benachbarten Bitleitungs­ paare zu den Bitleitungen der Bitleitungspaare mit Kreuzungs­ bereich gemacht werden, so daß die Leseverstärker weniger wahr­ scheinlich fehlerhaft arbeiten.

Ferner wird bei einer bevorzugten Ausführungsform der Erfindung eine Blindbitleitung unnötig, indem das an den gegenüberliegenden Enden des Speicherzellenfeldes angeordnete Bitleitungspaar Ver­ bindungsbereiche aufweist.

Ferner brauchen bei einer bevorzugten Ausführungsform der Erfindung dadurch keine Blindbitleitungen in den Belegungsbereichen der Wort­ leitungen gebildet werden, indem ein Bitleitungspaar mit Kreuzungs­ bereichen benachbart zu den gegenüberliegenden Enden des Speicher­ zellenbereiches und den Belegungsbereichen der Wortleitungen geschaffen wird.

Weitere Zweckmäßigkeit der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Diagramm, das ein Beispiel der Anordnung von Bitlei­ tungspaaren entsprechend einer ersten Ausführungsform der Erfindung darstellt;

Fig. 2 ein Diagramm, das ein Beispiel der Anordnung von Bit­ leitungspaaren entsprechend einer zweiten Ausführungsform der Erfindung darstellt;

Fig. 3 ein Diagramm, das ein Beispiel der Anordnung von Bit­ leitungspaaren entsprechend einer dritten Ausführungsform der Erfindung darstellt;

Fig. 4 ein Blockdiagramm des Hauptbereiches eines herkömmlichen DRAM;

Fig. 5 ein Diagramm, das die Kapazität zwischen den Bitleitungen darstellt; und

Fig. 6 ein Diagramm, das die Struktur einer gedrehten Bitleitung darstellt.

Die Fig. 1 zeigt eine Anordnung von Bitleitungspaaren und Lesever­ stärkern in einer ersten Ausführungsform der Erfindung. Bezüglich der Fig. 1 stellen Kreise an den Kreuzungspunkten zwischen Wort­ leitungen WLn, WLn+1 und Bitleitungen BLn-BLn+11 Speicherzellen und Kreise an den Kreuzungspunkten zwischen Blindwortleitungen DWL0 und DWL1 und Bitleitungen BLn-BLn+11 Blindzellen dar. Entsprechende Bitleitungen BLn-BLn+11 sind mit den Leseverstärkern SA1-SA6 verbunden. Es wird angenommen, daß eine Ladung Cs·Vcc/2 (Einschreiben von Vcc/2 in eine Kapazität Cs) in jeder Blindzelle gespeichert ist. Die Bitleitungen BLn, BLn+3 und BLn+1, BLn+2 sind jeweils gepaart und mit einem Leseverstärker SA verbunden. Die Bitleitungen BLn+1 und BLn+2 kreuzen sich im mittigen und im End­ bereich. Das Muster der Bitleitungen BLn-BLn+3 wird im Speicher­ zellenfeld wiederholt. Die nicht unbedingt notwendigen Überkreuzungen in den Endbereichen erfolgen, um einen Ausgleich zwischen den gepaarten Bitleitungen zu erzielen.

Mit der oben beschriebenen Anordnung der Bitleitungen BLn-BLn+11 werden nun jeweils die Lesepotentialdifferenzen der Bitleitungen der Bitleitungspaare BLn+4, BLn+3 und BLn+5, BLn+6 berechnet. Es wird ein Fall betrachtet, bei dem Daten mit "H"-Pegel in alle Speicherzellen eingeschrieben sind. In diesem Fall wird das Stör­ signal von benachbarten Bitleitungen am größten, d. h. dies ist der schlechteste Fall. Die Potentialdifferenz ΔV_BL1 zwischen BLn+4 und BLn+7 ergibt sich aus

C1 · Vcc/2 + Cs · Vcc = C1 · V_BLn+4 + Cs · V_BLn+4 + C2 · V_BLn+4 - V_BLn+3)
+ C2/2 · [(V_BLn+4 - V_BLn+5) + (V_BLn+4 - V_BLn+6)],

C1 · Vcc/2 + Cs · Vcc/2 = C1 · V_BLn+7 + Cs · V_BLn+7 + C2 · (V_BLn+7 - V_BLn+8)
+ C2/2 · ([V_BLn+7 - V_BLn+5) + (V_BLn+7 - V_BLn+6)]

und

V_BLn+4 = V_BLn+8, V_BLn+3 = V_BLn+7

als folgende Gleichung:

ΔV_BL1 = V_BLn+4 - V_BLn+7 = Cs · Vcc/ [2 · C1 + 3 · C2 + Cs)] (5)

und die Potentialdifferenz ΔV_BL2 zwischen den Bitleitungen V_BLn+5 und V_BLn+6 ergibt sich aus

C1 · Vcc/2 + Cs · Vcc = C1 · V_BLn+6 + Cs · V_BLn+6 + C2 · V_BLn+6 - V_BLn+5)
+ C2/2 · [(V_BLn+6 - V_BLn+4) + (V_BLn+6 - V_BLn+7)],

C1 · Vcc/2 + Cs · Vcc/2 = C1 · V_BLn+5 + Cs · V_BLn+5 + C2 · (V_BLn+5 - V_BLn+6)
+ C2/2 · [(V_BLn+5 - V_BLn+4) + (V_BLn+5 - V_BLn+7)]

als folgende Gleichung:

ΔV_BL2 = V_BLn+6 - V_BLn+5 = Cs · Vcc/ [2 · C1 + 3 · C2 + Cs)] (6)

Die Gleichungen (5) und (6) stimmen mit der Gleichung (4) für die gedrehte Bitleitungsstruktur überein, wobei in Gleichung (5) das Störsignal zwischen gepaarten Bitleitungen und in Gleichung (6) das von den benachbarten Bitleitungspaaren empfangene Störsignal aufgehoben wird. Es ergibt sich damit, daß bei einer derartigen Struktur bezüglich der Lesepotentialdifferenz derselbe Effekt wie bei der gedrehten Bitleitungsstruktur erzielt werden kann.

Bezüglich der Fig. 2 wird bei dieser Ausführungsform ein Grund­ muster durch drei Paare von Bitleitungen mit zwei Bitleitungspaaren BLn, BLn+1 und BLn+3, BLn+4 mit sich überkreuzenden Bereichen in deren Mitte und an deren Ende und von einem Bitleitungspaar V_BLn+2, BLn+5 ohne Kreuzungsbereich gebildet. Das Bitleitungspaar BLn+3, BLn+4 mit den Kreuzungsbereichen ist zwischen dem Bitleitungspaar BLn+2, BLn+5 ohne Kreuzungsbereich und das Bitleitungspaar BLn, BLn+1 mit den Kreuzungsbereichen ist benachbart zur Bitleitung BLn+2 angeordnet. Die Bitleitungen BLn, BLn+1 mit den Kreuzungs­ bereichen sind mit einem Leseverstärker SA1, das Bitleitungspaar BLn+3, BLn+4 mit einem Leseverstärker SA3 und die Bitleitungen BLn+2, BLn+5 mit einem Leseverstärker SA2 verbunden.

Nun wird die Lesepotentialdifferenz für die in Fig. 2 dargestellte Ausführung in gleicher Weise wie für die Ausführung der Fig. 1 berechnet. Die Bitleitungen BLn, BLn+1 und BLn+3, BLn+4 mit den Kreuzungsbereichen stimmen mit denjenigen der Fig. 1 exakt überein und eine Berechnung für das Bitleitungspaar BLn+2, BLn+5 ohne Kreuzungsbereich ergibt für die Lesepotentialdifferenz ΔV_BL aus

C1 · Vcc/2 + Cs · Vcc = C1 · V_BLn+2 + Cs · V_BLn+2 + C2/2 · [V_BLn+2 - V_BLn) + (V_BLn+2 + V_BLn+1)
+ (V_BLn+2 - V_BLn+3) + (V_BLn+2 - V_BLn+4)],

C1 · Vcc/2 + Cs · Vcc/2 = C1 · V_BLn+5 + Cs · V_BLn+5 + C2/2 · [V_BLn+5 - V_BLn+3)
+ (V_BLn+5 - V_BLn+4)
+ (V_BLn+5 - V_BLn+6) + (V_BLn+5 - V_BLn+7)]

folgende Gleichung:

ΔV_BL = Cs · Vcc/ [2 · (C1 + 3 · C2 + Cs)] (7)

wobei angenommen worden ist, daß der "H"-Pegel in die Bitleitungen BLn+2, BLn+6 und der "L"-Pegel in die Bitleitung BLn eingeschrieben worden ist. Ferner wurde V_BLn+1-V_BLn=V_BLn+6-V_BLn+7 und V_BLn+1=V_BLn+7 benutzt. In diesem Fall ist die Lesepotential­ differenz minimal. Wie sich aus der oben genannten Gleichung (7) ergibt, kann dieselbe Lesepotentialdifferenz wie bei der Gleichung (6) der in Fig. 1 gezeigten Ausführung erhalten werden.

Wenn bei der oben beschriebenen Ausführung der Fig. 1 die Lesever­ stärker arbeiten, tritt ein Störsignal auf, das durch eine Kopplungskapazität von den benachbarten Bitleitungen empfangen wird. Als Beispiel wird das Bitleitungspaar BLn+4, BLn+7 für einen Fall betrachtet, bei dem die Wortleitung WLn ausgewählt wird, so daß Daten des "H"-Pegels auf die Bitleitungen BLn, BLn+4 und BLn+8 ausgelesen werden. Wenn die Leseverstärker arbeiten, neigt in diesem Fall das Potential auf der Bitleitung BLn+8 dazu, zu steigen, während das Potential auf der Bitleitung BLn+3 dazu tendiert, abzufallen. Damit empfängt die Bitleitung BLn+4 eine Störung in Richtung eines Potentialabfalles und die Bitleitung BLn+7 ein Störsignal in Richtung eines Potentialan­ stieges. Wenn die Leseverstärker bei der in Fig. 2 gezeigten Ausführung arbeiten, ist andererseits das durch eine Kopplungs­ kapazität von den benachbarten Bitleitungen empfangene Störsignal in den gepaarten Bitleitungen gleich, so daß die entsprechenden Leseverstärker weniger wahrscheinlich fehlerhaft arbeiten. Durch die Anordnung der Bitleitungspaare mit überkreuzten Bereichen an den gegenüberliegenden Enden des Speicherzellenfeldes tritt kein kapazitives Ungleichgewicht zwischen dem Bitleitungspaar am Ende des Speicherzellenfeldes auf, so daß eine Blindbitleitung unnötig ist. Ferner ist bei einer Struktur mit einer Belegung der Wort­ leitungen der Abstand zwischen den Bitleitungen im Bereich der Belegung groß, so daß ein Störsignal zwischen den Bitleitungen nicht in Betracht zu ziehen ist. Durch eine Anordnung des Bit­ leitungspaares mit den Kreuzungsbereichen an den gegenüberliegenden Enden eines Blockes, der sich zwischen den Belegungsbereichen befindet, wird die im Belegungsbereich erforderliche Blindbit­ leitung unnötig, was zu einer erheblichen Verminderung der Blind­ bitleitungen führt.

Obwohl bei der vorherigen Beschreibung die Kreuzungsbereiche in der Mitte und an den gegenüberliegenden Enden der Bitleitung angeordnet sind, ist es offensichtlich, daß derselbe Effekt erzielt werden kann, solange der Abstand zwischen den Kreuzungsbereichen die Hälfte der Bitleitungslänge beträgt.

Fig. 3 zeigt eine dritte Ausführungsform der vorliegenden Erfin­ dung. Obwohl die Bitleitungspaare BL0, und BL2, mit den Kreuzungsbereichen und das Bitleitungspaar BL1, ohne Kreu­ zungsbereich in derselben Weise wie bei der Ausführung der Fig. 2 angeordnet sind, überkreuzen sich die Bitleitungen an Punkten bei einem Viertel und drei Viertel der Bitleitungslänge und die Wortleitungen W0, WL1, WLi, WLi+1, WLn-1, WLn und die Blindwort­ leitungen DWL0, DWL1, DWL3 und DWL4 weisen Belegungsbereiche 11 auf. In jedem Kreuzungsbereich sind zwei der Blindwortleitungen DWL0, DWL1, DWL3 und DWL4 angeordnet. Falls die Wortleitung WL0 oder WLn-1 ausgewählt wird, wird die Blindwortleitung DWL4 ausge­ wählt, falls die Wortleitung WL1 oder WLn ausgewählt wird, wird die Blindwortleitung DWL0 ausgewählt, falls die Wortleitung WLi wird, wird die Blindwortleitung DWL1 ausgewählt, und falls die Wortleitung WLi+1 wird, wird die Blindwortleitung DWL3 ausgewählt.

Ferner ist ein Bitleitungspaar mit Kreuzungsbereichen als Bitlei­ tungspaar, das sich an den gegenüberliegenden Enden des Feldes und benachbart zum Belegungsbereich 11 der Wortleitungen befindet, gebildet. Durch eine derartige Struktur erfordert diese Aus­ führungsform keine Blindbitleitungen und die Anordnung der Blind­ wortleitungen DWL0, DWL1, DWL3 und DWL4 in den Kreuzungsbereichen der Bitleitungen erlaubt eine Verminderung der Chip-Fläche. Obwohl bei dieser Ausführung 64 Bitleitungspaare zwischen den Belegungs­ bereichen angeordnet sind, ist die Zahl der Bitleitungen nicht auf diesen Wert beschränkt. Ferner ist weder eine Belegung im End­ bereich der Wortleitung erforderlich, noch muß die Zahl der Bitleitungspaare in jedem Block gleich sein. Obwohl bei den oben beschriebenen Ausführungen die Kapazität Cs beträgt und Vcc/2 in die Blindzelle eingeschrieben wird, sind auch andere Werte möglich. Obwohl bei der in Fig. 3 gezeigten Ausführung die Leseverstärker SA auf einander gegenüberliegenden Seiten der Bitleitungen gebildet sind, muß dies nicht unbedingt der Fall sein.

Wie oben beschrieben worden ist, werden entsprechend einer Aus­ führung der Erfindung Bitleitungspaare, die einander überkreuzen, um die Kapazitäten zwischen benachbarten Bitleitungen ausgeglichen werden, zwischen Bitleitungspaaren ohne Kreuzungsbereich ange­ ordnet, so daß der Einfluß der benachbarten Bitleitungen zwischen den gepaarten Bitleitungen vermindert werden kann. Ferner kann die Potentialdifferenz zwischen gepaarten Bitleitungen während des Datenlesens vermindert und der Betriebsrahmen erweitert werden, so daß die Soft-Error-Rate verbessert wird. Da die zu den Bit­ leitungspaaren ohne Kreuzungsbreich benachbarten Bitleitungspaare Bitleitungen der Bitleitungspaare mit Kreuzungsbereichen umfassen, arbeiten die Leseverstärker weniger wahrscheinlich fehlerhaft. Ferner sind die Bitleitungspaare mit sich überkreuzenden Bereichen an gegenüberliegenden Enden des Speicherzellenfeldes angeordnet, so daß Blindbitleitungen unnötig werden. Bei einer Struktur, bei der die Wortleitungen Belegungen aus Verdrahtungsschichten nied­ rigen Widerstandes aufweisen, werden ferner zu den Belegungsbe­ reichen benachbarte Blindbitleitungen unnötig, indem Bitleitungs­ paare mit Kreuzungsbereichen benachbart zu den Belegungsbereichen angeordnet werden.

Claims (10)

1. Dynamische Halbleiterspeichereinrichtung, umfassend ein Speicherzellenfeld mit einer Mehrzahl von Wortleitungen (WL0- WLn), einer Mehrzahl von Bitleitungen (BLn-BLn+11) und einer Mehrzahl von Speicherzellen (MC), die an den Kreuzungspunkten zwischen den Wort- und Bitleitungen gebildet sind, wobei die Mehrzahl von Bitleitungen Bitleitungspaare umfaßt, die jeweils eine Bitleitung zum Lesen von Information der Speicherzelle und eine Bitleitung zum Bereitstellen eines Referenzpotentiales auf­ weisen, Leseverstärker (SA, SA1-SA6) zum Erfassen und Ver­ stärken einer Potentialdifferenz zwischen den Bitleitungen eines jeden Bitleitungspaares, dadurch gekennzeichnet, daß die Mehrzahl von Bitleitungspaaren ein erstes Bitleitungspaar (BLn+1, BLn+2) mit sich überkreuzenden Bitleitungen, so daß die Kapazität zwischen benachbarten Bitleitungen ausgeglichen wird, und ein zweites Bitleitungspaar (BLn, BLn+3) ohne Kreuzungsbereich umfaßt, wobei die Bitleitungen des zweiten Bitleitungspaares das erste Bitleitungspaar zwischen sich einschließen und das erste Bit­ leitungspaar zwischen den Bitleitungen des zweiten Bitleitungs­ paares angeordnet ist.

2. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jedes Bitleitungspaar der Bitleitungs­ paare, die einer Bitleitung des zweiten Bitleitungspaares ohne Kreuzungsbereich benachbart sind, wenigstens ein erstes Bitlei­ tungspaar oder ein drittes Bitleitungspaar mit Kreuzungsbereichen umfaßt.

3. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die an gegenüberliegenden Enden des Speicherzellenfeldes gebildeten Bitleitungspaare sich überkreuzende Bereiche aufweisen.

4. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Bitleitungspaare, die an den entgegen­ gesetzten Enden des Speicherzellenfeldes angeordnet und Bereichen der Wortleitungen, die eine Belegung mit leitendem Material auf­ weisen, benachbart sind, Bitleitungen mit sich überkreuzenden Bereichen umfassen.

5. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jedes Bitleitungspaar der ersten Bit­ leitungspaare zwischen den Bitleitungen eines Bitleitungspaares der zweiten Bitleitungspaare angeordnet ist.

6. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Bitleitungspaar der ersten Bit­ leitungspaare zwischen Bitleitungen von benachbarten Paaren der Bitleitungen der zweiten Bitleitungen angeordnet ist, und ein weiteres Bitleitungspaar der ersten Bitleitungspaare zwischen den Bitleitungen eines Bitleitungspaares der zweiten Bitleitungs­ paare angeordnet ist.

7. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungspaare in Gruppen mit zwei Bitleitungspaaren der ersten Bitleitungspaare und einem Bitleitungspaar der zweiten Bitleitungspaare gruppiert sind.

8. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Bitleitungspaar der ersten Bit­ leitungspaare benachbart zu einem Bereich der Wortleitungen, in dem die Wortleitungen mit einem hochleitenden Material belegt sind, angeordnet sind.

9. Dynamische Halbleiterspeichereinrichtung mit Speicherzellen, die in Form einer Matrix an Kreuzungspunkten der Wort- und Bit­ leitungen angeordnet sind, wobei die Bitleitungen in Paaren der Bitleitungen gebildet sind, dadurch gekennzeichnet, daß die Bitleitungen einen ersten Typ, der wenigstens einen Bereich aufweist, in dem sich die Bitleitungen überkreuzen, und einen zweiten Typ ohne Kreuzungsbereiche umfassen, wobei wenigstens ein Bitleitungspaar des ersten Typs von einem anderen Bitleitungspaar des ersten Types durch wenigstens eine Bitleitung eines Bitlei­ tungspaares des zweiten Types getrennt ist.

10. Dynamische Halbleiterspeichereinrichtung mit Speicherzellen, die in Form einer Matrix an Kreuzungspunkten der Wort- und Bit­ leitungen angeordnet sind, wobei die Bitleitungen in Paaren der Bitleitungen gebildet sind, dadurch gekennzeichnet, daß die Bit­ leitungspaare einen ersten Typ, der wenigstens einen Bereich aufweist, in dem sich die Bitleitungen überkreuzen, und einen zweiten Typ ohne Kreuzungsbereiche umfassen, wobei wenigstens eine Bitleitung eines Bitleitungspaares des zweiten Types einem Bitleitungspaar des ersten Types benachbart ist.