JP3397499B2 - 半導体記憶装置 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型メモリ
セルを用いた半導体記憶装置（ＤＲＡＭ）に関する。
セルを用いた半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】１トランジスタ／１キャパシタのメモリ
セル構造を持つＤＲＡＭは、メモリセルセル構造の改良
と微細加工技術の進歩により、著しい高集積化が進んで
いる。現在、セル部のキャパシタ，トランスファゲー
ト，素子分離領域を作るために、一般に２層ポリが用い
られている。
セル構造を持つＤＲＡＭは、メモリセルセル構造の改良
と微細加工技術の進歩により、著しい高集積化が進んで
いる。現在、セル部のキャパシタ，トランスファゲー
ト，素子分離領域を作るために、一般に２層ポリが用い
られている。
【０００３】図２８に従来の汎用ＤＲＡＭの回路構成図
を、図２９（ａ）にその素子構造平面図を、図２９
（ｂ）に（ａ）の矢視Ａ−Ａ′断面図を示す。なお、図
中の１は半導体基板、２はＭＯＳトランジスタのソース
・ドレイン拡散層、３はＭＯＳトランジスタのゲートと
なるポリシリコン層よりなるワード線、４ａはソース・
ドレイン拡散層の一方に接続されキャパシタの一部とな
るストレージノード電極、４ｂはこのストレージノード
電極にキャパシタ絶縁膜を介して設けられるポリシリコ
ン層よりなるプレート電極、５は素子分離領域、６は拡
散層の他方に接続されるアルミニウム等の金属配線から
なるビット線である。また、プレート電極４ｂは、図２
９（ａ）に示すように、平面的に見て複数の開口７を有
し、ここでビット線６のコンタクトを取るようにしてい
る。破線で囲んだ部分９は素子領域を示している。
を、図２９（ａ）にその素子構造平面図を、図２９
（ｂ）に（ａ）の矢視Ａ−Ａ′断面図を示す。なお、図
中の１は半導体基板、２はＭＯＳトランジスタのソース
・ドレイン拡散層、３はＭＯＳトランジスタのゲートと
なるポリシリコン層よりなるワード線、４ａはソース・
ドレイン拡散層の一方に接続されキャパシタの一部とな
るストレージノード電極、４ｂはこのストレージノード
電極にキャパシタ絶縁膜を介して設けられるポリシリコ
ン層よりなるプレート電極、５は素子分離領域、６は拡
散層の他方に接続されるアルミニウム等の金属配線から
なるビット線である。また、プレート電極４ｂは、図２
９（ａ）に示すように、平面的に見て複数の開口７を有
し、ここでビット線６のコンタクトを取るようにしてい
る。破線で囲んだ部分９は素子領域を示している。
【０００４】このようなＤＲＡＭでは、セル面積が８Ｆ
2 と大きく、ポリを３層用い、素子分離をＬＯＣＯＳで
行う。このため、工程数が多いという欠点があった。ま
た図２８では、ビット線ＢＬに接続されワード線により
選択されたセルのデータは、ビット線／ＢＬに接続され
たダミーセルのリファレンス電位とセンスアンプＳ／Ａ
で比較される。例えば、リファレンス電位が 1/2Ｖccの
場合、読み出し後のビット線間の電位差は、データが
“Ｈ”，“Ｌ”のいずれの場合でも （ 1/2Ｖcc・Ｃs ）／（ＣB ＋Ｃs ） である。ビット線容量ＣB の増加や微細化に伴って十分
なセル容量Ｃs が取れなくなっている現在、上記電位差
は益々小さくなる傾向にある。このため、読み出し信号
量の確保，増大は重要な課題となっている。
2 と大きく、ポリを３層用い、素子分離をＬＯＣＯＳで
行う。このため、工程数が多いという欠点があった。ま
た図２８では、ビット線ＢＬに接続されワード線により
選択されたセルのデータは、ビット線／ＢＬに接続され
たダミーセルのリファレンス電位とセンスアンプＳ／Ａ
で比較される。例えば、リファレンス電位が 1/2Ｖccの
場合、読み出し後のビット線間の電位差は、データが
“Ｈ”，“Ｌ”のいずれの場合でも （ 1/2Ｖcc・Ｃs ）／（ＣB ＋Ｃs ） である。ビット線容量ＣB の増加や微細化に伴って十分
なセル容量Ｃs が取れなくなっている現在、上記電位差
は益々小さくなる傾向にある。このため、読み出し信号
量の確保，増大は重要な課題となっている。
【０００５】
【発明が解決しようとする課題】このように従来のＤＲ
ＡＭにおいては、微細化に従って十分なセル容量Ｃs を
確保するのが困難となりつつあり、これに伴いノイズマ
ージンの低下及び信頼性の低下が問題となっている。ま
た、工程数の増加も大きな問題となっている。
ＡＭにおいては、微細化に従って十分なセル容量Ｃs を
確保するのが困難となりつつあり、これに伴いノイズマ
ージンの低下及び信頼性の低下が問題となっている。ま
た、工程数の増加も大きな問題となっている。
【０００６】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、セル容量Ｃs が小さ
くてなっても大きな信号量を確保することができ、ノイ
ズマージンを増大させて信頼性の向上をはかり得る半導
体記憶装置を提供することにある。
もので、その目的とするところは、セル容量Ｃs が小さ
くてなっても大きな信号量を確保することができ、ノイ
ズマージンを増大させて信頼性の向上をはかり得る半導
体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の骨子は、ビット
線対をなす２本のビット線に関しワード線を共有する２
つのメモリセルを対にして用い、これらのメモリセル対
に相補的なデータを書き込み、ビット線対に相補的なセ
ルデータを読み出すことにある。
線対をなす２本のビット線に関しワード線を共有する２
つのメモリセルを対にして用い、これらのメモリセル対
に相補的なデータを書き込み、ビット線対に相補的なセ
ルデータを読み出すことにある。
【０００８】
【０００９】
【００１０】即ち本発明は、ダイナミック型メモリセル
を用いた半導体記憶装置において、複数個のダイナミッ
ク型メモリセルを直列接続して構成されたＮＡＮＤ型メ
モリセルユニットがマトリックス配置されたメモリセル
アレイと、このメモリセルアレイ内に隣接又は複数本お
きに配置される２本のビット線をペアにしてビット線対
とし、各ビット線対毎に設けられた折り返しビット線方
式のセンスアンプとを具備してなり、前記ビット線対の
一方に接続されたメモリセルユニットの各メモリセルを
構成するセルキャパシタのプレート側は前記ビット線対
の他方に接続され、前記ビット線対の他方に接続された
メモリセルユニットの各メモリセルを構成するセルキャ
パシタのプレート側は前記ビット線対の一方に接続さ
れ、前記メモリセルユニットは、スイッチング用のトラ
ンジスタとしきい値の低いノーマリーオンのトランジス
タが交互に並んでおり、同一ビット線対において１本の
ワード線により選択される２個のトランジスタの一方が
スイッチング用のトランジスタであれば他方がノーマリ
ーオンのトランジスタであり、ワード線選択時にそれぞ
れのメモリセルの両側から相補的なデータを読み出すこ
とを特徴とする。
を用いた半導体記憶装置において、複数個のダイナミッ
ク型メモリセルを直列接続して構成されたＮＡＮＤ型メ
モリセルユニットがマトリックス配置されたメモリセル
アレイと、このメモリセルアレイ内に隣接又は複数本お
きに配置される２本のビット線をペアにしてビット線対
とし、各ビット線対毎に設けられた折り返しビット線方
式のセンスアンプとを具備してなり、前記ビット線対の
一方に接続されたメモリセルユニットの各メモリセルを
構成するセルキャパシタのプレート側は前記ビット線対
の他方に接続され、前記ビット線対の他方に接続された
メモリセルユニットの各メモリセルを構成するセルキャ
パシタのプレート側は前記ビット線対の一方に接続さ
れ、前記メモリセルユニットは、スイッチング用のトラ
ンジスタとしきい値の低いノーマリーオンのトランジス
タが交互に並んでおり、同一ビット線対において１本の
ワード線により選択される２個のトランジスタの一方が
スイッチング用のトランジスタであれば他方がノーマリ
ーオンのトランジスタであり、ワード線選択時にそれぞ
れのメモリセルの両側から相補的なデータを読み出すこ
とを特徴とする。
【００１１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) メモリセルを、１層ポリの平面セルで構成するこ
と。 (2) ビット線方向の素子分離をトランジスタで行うこ
と。 (3) ビット線方向の素子分離をＬＯＣＯＳで行うこと。 (4) メモリセルからデータを読み出す時、又はメモリセ
ルにデータを書き込む時にも、ワード線を昇圧しないこ
と。 (5) ビット線対における各ビット線とセルキャパシタの
プレート側とのコンタクトが、ビット線対の一方と他方
で交互に配置されてなること。
は、次のものがあげられる。 (1) メモリセルを、１層ポリの平面セルで構成するこ
と。 (2) ビット線方向の素子分離をトランジスタで行うこ
と。 (3) ビット線方向の素子分離をＬＯＣＯＳで行うこと。 (4) メモリセルからデータを読み出す時、又はメモリセ
ルにデータを書き込む時にも、ワード線を昇圧しないこ
と。 (5) ビット線対における各ビット線とセルキャパシタの
プレート側とのコンタクトが、ビット線対の一方と他方
で交互に配置されてなること。
【００１２】
【作用】本発明によれば、ビット線対ＢＬ，／ＢＬに読
み出されるセルデータは必ず相補的であり、いずれか一
方のセルデータがリファレンス電位 1/2Ｖccの場合に比
べて信号量は４倍となる。このため、第１にセル容量Ｃ
s を小さくしても十分なノイズマージンを確保すること
ができ、信頼性の向上をはかることができる。第２にワ
ード線の昇圧が不必要となり昇圧回路のないＤＲＡＭを
実現できる。
み出されるセルデータは必ず相補的であり、いずれか一
方のセルデータがリファレンス電位 1/2Ｖccの場合に比
べて信号量は４倍となる。このため、第１にセル容量Ｃ
s を小さくしても十分なノイズマージンを確保すること
ができ、信頼性の向上をはかることができる。第２にワ
ード線の昇圧が不必要となり昇圧回路のないＤＲＡＭを
実現できる。
【００１３】また、隣接する２本のビット線をビット線
対にすれば、プレートには必ず逆相のノイズが乗ること
になり、ビット線の充放電によるプレート電位の変化が
相殺される。従って、プレートノイズによるセルデータ
の変動を防ぐことが可能となる。
対にすれば、プレートには必ず逆相のノイズが乗ること
になり、ビット線の充放電によるプレート電位の変化が
相殺される。従って、プレートノイズによるセルデータ
の変動を防ぐことが可能となる。
【００１４】
【実施例】以下、図面を参照しながら、本発明の実施例
を詳細に説明する。 （実施例１）図１及び図２は本発明の第１の実施例に係
わるＤＲＡＭを説明するためのもので、図１はＤＲＡＭ
の回路構成図、図２（ａ）はＤＲＡＭの素子構造平面
図、図２（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。
を詳細に説明する。 （実施例１）図１及び図２は本発明の第１の実施例に係
わるＤＲＡＭを説明するためのもので、図１はＤＲＡＭ
の回路構成図、図２（ａ）はＤＲＡＭの素子構造平面
図、図２（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。
【００１５】本実施例は、複数個のメモリセルを直列接
続して構成されるＮＡＮＤ型ＤＲＡＭで、１層ポリで構
成される平面セルの例である。この実施例では、直列接
続するメモリセルが４個の場合を示すが、この個数は適
宜変更可能である。
続して構成されるＮＡＮＤ型ＤＲＡＭで、１層ポリで構
成される平面セルの例である。この実施例では、直列接
続するメモリセルが４個の場合を示すが、この個数は適
宜変更可能である。
【００１６】図１に示すように、隣接するビット線Ｂ
Ｌ，／ＢＬが対となりセンスアンプＳ／Ａにつながる折
り返しビット線方式となっている。ＢＬには、４個のダ
イナミック型メモリセル（Ｃ0 〜Ｃ3 ）を直列接続して
なるＮＡＮＤ型メモリセルユニット（ＮＡＮＤセル）が
接続され、／ＢＬにも同様に、４個のダイナミック型メ
モリセル（Ｃ0'〜Ｃ3'）を直列接続してなるＮＡＮＤセ
ルが接続されている。これらのＮＡＮＤセルはワード線
ＷＬ（ＷＬ0 〜ＷＬ3 ）を共用している。
Ｌ，／ＢＬが対となりセンスアンプＳ／Ａにつながる折
り返しビット線方式となっている。ＢＬには、４個のダ
イナミック型メモリセル（Ｃ0 〜Ｃ3 ）を直列接続して
なるＮＡＮＤ型メモリセルユニット（ＮＡＮＤセル）が
接続され、／ＢＬにも同様に、４個のダイナミック型メ
モリセル（Ｃ0'〜Ｃ3'）を直列接続してなるＮＡＮＤセ
ルが接続されている。これらのＮＡＮＤセルはワード線
ＷＬ（ＷＬ0 〜ＷＬ3 ）を共用している。
【００１７】センスアンプＳ／Ａで読み出されたデータ
は、一時記憶用のレジスタセルＲＣ（ＲＣ0 〜ＲＣ3 ）
に記憶される。レジスタセル（ＲＣ）は、ＮＡＮＤセル
のセル直列接続数に応じて４個設けられている。
は、一時記憶用のレジスタセルＲＣ（ＲＣ0 〜ＲＣ3 ）
に記憶される。レジスタセル（ＲＣ）は、ＮＡＮＤセル
のセル直列接続数に応じて４個設けられている。
【００１８】なお、図では１つのビット線対のみを示し
ているが、実際は多数のビット線対が配置されており、
それぞれにセンスアンプＳ／Ａが接続されているのは勿
論のことである。さらに、１本のビット線に多数のＮＡ
ＮＤセルが接続されているのも勿論のことである。
ているが、実際は多数のビット線対が配置されており、
それぞれにセンスアンプＳ／Ａが接続されているのは勿
論のことである。さらに、１本のビット線に多数のＮＡ
ＮＤセルが接続されているのも勿論のことである。
【００１９】図２（ａ）（ｂ）において、１１は半導体
基板、１２はＭＯＳトランジスタのソース・ドレイン拡
散層、１３はＭＯＳトランジスタのゲートとなる第１層
ポリＳｉからなるワード線、１４はキャパシタの一部と
なる第１層ポリＳｉからなるプレート電極、１５は層間
絶縁膜、１６はビット線、１７はビット線コンタクトを
示している。さらに、破線で囲んだ部分１９は素子領域
を示している。ストレージノード電極は、ソース・ドレ
イン拡散層の一方で兼用している。
基板、１２はＭＯＳトランジスタのソース・ドレイン拡
散層、１３はＭＯＳトランジスタのゲートとなる第１層
ポリＳｉからなるワード線、１４はキャパシタの一部と
なる第１層ポリＳｉからなるプレート電極、１５は層間
絶縁膜、１６はビット線、１７はビット線コンタクトを
示している。さらに、破線で囲んだ部分１９は素子領域
を示している。ストレージノード電極は、ソース・ドレ
イン拡散層の一方で兼用している。
【００２０】このような構成であれば、ワード線１３と
プレート電極１４を同じ層（１層ポリＳｉ）で作ってい
るため、工程数が少なくて済み、プレート形状が平行に
ストライプ状となるので単純であり、その加工が容易と
いう長所がある。また、キャパシタ絶縁膜としては、シ
リコン酸化膜の他にＢＳＴ等の高誘電体膜を用い、キャ
パシタ容量自体を増加するようにすることも可能であ
る。
プレート電極１４を同じ層（１層ポリＳｉ）で作ってい
るため、工程数が少なくて済み、プレート形状が平行に
ストライプ状となるので単純であり、その加工が容易と
いう長所がある。また、キャパシタ絶縁膜としては、シ
リコン酸化膜の他にＢＳＴ等の高誘電体膜を用い、キャ
パシタ容量自体を増加するようにすることも可能であ
る。
【００２１】本実施例の動作を、以下に簡単に説明す
る。図１のビット線コンタクトに近いメモリセル（Ｃ0
，Ｃ0'）から順番にワード線がＷＬ0 ，ＷＬ1 ，ＷＬ2
，ＷＬ3 と立ち上がり、ビット線対ＢＬ，／ＢＬに読
み出されたセルデータはセンスアンプＳ／Ａで増幅さ
れ、まずレジスタセル（ＲＣ0 ）に書き込まれる。これ
により、ＢＬ，／ＢＬに読み出されるデータはいずれか
がＶccならもう一方はＶssというように、必ず相補的な
値となっている。
る。図１のビット線コンタクトに近いメモリセル（Ｃ0
，Ｃ0'）から順番にワード線がＷＬ0 ，ＷＬ1 ，ＷＬ2
，ＷＬ3 と立ち上がり、ビット線対ＢＬ，／ＢＬに読
み出されたセルデータはセンスアンプＳ／Ａで増幅さ
れ、まずレジスタセル（ＲＣ0 ）に書き込まれる。これ
により、ＢＬ，／ＢＬに読み出されるデータはいずれか
がＶccならもう一方はＶssというように、必ず相補的な
値となっている。
【００２２】このようにして、各々の４個のセルデータ
がレジスタセル（ＲＣ0 〜ＲＣ3 ）に保持されたら、ビ
ット線コンタクトから遠いセル（Ｃ3 ，Ｃ3'）から順に
レジスタセルからメモリセルへのリストアを行い、ワー
ド線をＷＬ3 ，ＷＬ2 ，ＷＬ1 ，ＷＬ0 と立ち下げてい
く。
がレジスタセル（ＲＣ0 〜ＲＣ3 ）に保持されたら、ビ
ット線コンタクトから遠いセル（Ｃ3 ，Ｃ3'）から順に
レジスタセルからメモリセルへのリストアを行い、ワー
ド線をＷＬ3 ，ＷＬ2 ，ＷＬ1 ，ＷＬ0 と立ち下げてい
く。
【００２３】セルデータが読み出された時のＢＬ，／Ｂ
Ｌの電位は、ビット線プリチャージ電位を 1/2Ｖccとす
ると、セルデータが“Ｈ”の時は、 (1/2Ｖcc・ＣB ＋Ｖcc・Ｃs)／（ＣB ＋Ｃs) となり、セルデータが“Ｌ”の時は、 (1/2Ｖcc・ＣB ＋ ０・Ｃs)／（ＣB ＋Ｃs) となる。ＢＬ，／ＢＬに読み出されるセルデータは必ず
相補的であるから、ＢＬと／ＢＬとの電位差（信号量）
は、 ＶBL(H) −ＶBL(L) ＝Ｖcc・Ｃs ／（ＣB ＋Ｃs ） である。
Ｌの電位は、ビット線プリチャージ電位を 1/2Ｖccとす
ると、セルデータが“Ｈ”の時は、 (1/2Ｖcc・ＣB ＋Ｖcc・Ｃs)／（ＣB ＋Ｃs) となり、セルデータが“Ｌ”の時は、 (1/2Ｖcc・ＣB ＋ ０・Ｃs)／（ＣB ＋Ｃs) となる。ＢＬ，／ＢＬに読み出されるセルデータは必ず
相補的であるから、ＢＬと／ＢＬとの電位差（信号量）
は、 ＶBL(H) −ＶBL(L) ＝Ｖcc・Ｃs ／（ＣB ＋Ｃs ） である。
【００２４】このように本実施例によれば、共通のワー
ド線の選択によってビット線対ＢＬ，／ＢＬに読み出さ
れるセルデータは必ず相補的であるので、いずれか一方
のセルデータがリファレンス電位 1/2Ｖccの場合に比べ
て信号量は２倍となる。そして、信号量が２倍となるこ
とから、次のような利点がある。
ド線の選択によってビット線対ＢＬ，／ＢＬに読み出さ
れるセルデータは必ず相補的であるので、いずれか一方
のセルデータがリファレンス電位 1/2Ｖccの場合に比べ
て信号量は２倍となる。そして、信号量が２倍となるこ
とから、次のような利点がある。
【００２５】第１に、セル容量Ｃs を従来より減らすこ
とが可能である。第２に、ワード線の昇圧が不要とな
る。昇圧回路がなくなることにより、プロセスを簡略化
することができる。さらに、ワード線を昇圧しないため
ゲート絶縁膜Ｔoxを薄くすることができ、これによりゲ
ート長Ｌを小さくできる。この場合、メモリセルをさら
に小さくすることも可能である。
とが可能である。第２に、ワード線の昇圧が不要とな
る。昇圧回路がなくなることにより、プロセスを簡略化
することができる。さらに、ワード線を昇圧しないため
ゲート絶縁膜Ｔoxを薄くすることができ、これによりゲ
ート長Ｌを小さくできる。この場合、メモリセルをさら
に小さくすることも可能である。
【００２６】ところで、１層ポリのＮＡＮＤ型ＤＲＡＭ
では、図２（ａ）のように、プレート電極がワード線と
ワード線の間に平行に（ストライプ状に）存在し、隣接
する全てのビット線にデータが読み出される構成となっ
ているので、プレート電位の変化を抑制できる。つま
り、図１において、従来のようにリファレンス電位が１
／２Ｖccであるとすると、ＷＬ0 が立ち上がると、セル
Ｃ0 ，Ｃ0'のデータがＢＬ，／ＢＬに読み出される。Ｂ
Ｌ，／ＢＬが増幅されて 1/2Ｖcc→Ｖcc又は 1/2Ｖcc→
０になると、これらは共通のプレート上にあるため、ビ
ット線の充放電によりプレート電位が変化する。
では、図２（ａ）のように、プレート電極がワード線と
ワード線の間に平行に（ストライプ状に）存在し、隣接
する全てのビット線にデータが読み出される構成となっ
ているので、プレート電位の変化を抑制できる。つま
り、図１において、従来のようにリファレンス電位が１
／２Ｖccであるとすると、ＷＬ0 が立ち上がると、セル
Ｃ0 ，Ｃ0'のデータがＢＬ，／ＢＬに読み出される。Ｂ
Ｌ，／ＢＬが増幅されて 1/2Ｖcc→Ｖcc又は 1/2Ｖcc→
０になると、これらは共通のプレート上にあるため、ビ
ット線の充放電によりプレート電位が変化する。
【００２７】しかし、本実施例では読み出されるセルデ
ータは相補的であるので、ＢＬと／ＢＬとは必ず逆に増
幅されるため、プレート電位の変動は相殺される。従っ
て、プレート電位の変動によるセルデータの変動がなく
なり、より信頼性の高い動作を得ることができる。
ータは相補的であるので、ＢＬと／ＢＬとは必ず逆に増
幅されるため、プレート電位の変動は相殺される。従っ
て、プレート電位の変動によるセルデータの変動がなく
なり、より信頼性の高い動作を得ることができる。
【００２８】なお、本実施例の構成では、必要なメモリ
セルの数が従来の場合に比べ２倍になる。しかし、信号
量は２倍、ダミーセルのばらつきがないことを考慮する
と、同一信号量を実現するセルサイズは１層ポリ，平面
セルのフォールデッドＤＲＡＭと比較して本発明は約
０．８倍に縮小できる。例えば、１ビットの記憶に対す
るキャパシタ面積を同じとして、即ち信号量を同一とし
てレイアウトした例を図２７（ａ）（ｂ）に示す。
（ａ）は従来例で４セル（４ビット分）を示し、（ｂ）
は本実施例で８セル（４ビット分）を示している。最小
加工寸法を１μｍとしている。従来例の２３１μｍ2 に
対して本実施例は２０２．５μｍ2 と８７．７％程度に
低減でき、レイアウト面積が少なくて済む。
セルの数が従来の場合に比べ２倍になる。しかし、信号
量は２倍、ダミーセルのばらつきがないことを考慮する
と、同一信号量を実現するセルサイズは１層ポリ，平面
セルのフォールデッドＤＲＡＭと比較して本発明は約
０．８倍に縮小できる。例えば、１ビットの記憶に対す
るキャパシタ面積を同じとして、即ち信号量を同一とし
てレイアウトした例を図２７（ａ）（ｂ）に示す。
（ａ）は従来例で４セル（４ビット分）を示し、（ｂ）
は本実施例で８セル（４ビット分）を示している。最小
加工寸法を１μｍとしている。従来例の２３１μｍ2 に
対して本実施例は２０２．５μｍ2 と８７．７％程度に
低減でき、レイアウト面積が少なくて済む。
【００２９】この比較は、単純に同一のメモリセルを２
倍としたものであるが、前述した昇圧回路を不要とし、
ゲート絶縁膜を薄く、ゲート長を短くしてメモリセルを
小さくした場合には、さらにビット当たりの面積は小さ
くなる。 （実施例２）図３及び図４は本発明の第２の実施例に係
わるＤＲＡＭを説明するためのもので、図３は回路構成
図、図４（ａ）は素子構造平面図、図４（ｂ）は（ａ）
の矢視Ａ−Ａ′断面図である。なお、第１の実施例と同
一部分には、同一符号を付して示している。
倍としたものであるが、前述した昇圧回路を不要とし、
ゲート絶縁膜を薄く、ゲート長を短くしてメモリセルを
小さくした場合には、さらにビット当たりの面積は小さ
くなる。 （実施例２）図３及び図４は本発明の第２の実施例に係
わるＤＲＡＭを説明するためのもので、図３は回路構成
図、図４（ａ）は素子構造平面図、図４（ｂ）は（ａ）
の矢視Ａ−Ａ′断面図である。なお、第１の実施例と同
一部分には、同一符号を付して示している。
【００３０】本実施例は、第１の実施例において直列接
続されたメモリセルが１個の場合、即ち汎用のセルを用
いた場合である。本実施例も第１の実施例と同様に、折
り返しビット線構成の１層ポリ，平面セルの例である。
素子分離はゲートをＶssに落としたトランジスタ２１で
行っている。このように、ゲートをＶssとしたトランジ
スタで素子分離を行うのは、元のパターンをそのまま使
用することができるため、工程数の増加をせずに済むた
めである。また、素子分離は必要なスペースが小さくて
済む。
続されたメモリセルが１個の場合、即ち汎用のセルを用
いた場合である。本実施例も第１の実施例と同様に、折
り返しビット線構成の１層ポリ，平面セルの例である。
素子分離はゲートをＶssに落としたトランジスタ２１で
行っている。このように、ゲートをＶssとしたトランジ
スタで素子分離を行うのは、元のパターンをそのまま使
用することができるため、工程数の増加をせずに済むた
めである。また、素子分離は必要なスペースが小さくて
済む。
【００３１】１層ポリであるから、図４（ａ）のように
ワード線１３とプレート１４が平行となり、形状が単純
で加工が容易である。セルＣ0 とセルＣ0'には相補的な
データが書き込まれており、セルデータ読み出しの動作
は第１の実施例と同じである。また、信号量も従来のリ
ファレンス電位と比較する場合に比べて、やはり２倍と
なる。
ワード線１３とプレート１４が平行となり、形状が単純
で加工が容易である。セルＣ0 とセルＣ0'には相補的な
データが書き込まれており、セルデータ読み出しの動作
は第１の実施例と同じである。また、信号量も従来のリ
ファレンス電位と比較する場合に比べて、やはり２倍と
なる。
【００３２】従って、第１の実施例で述べた利点は、全
て本実施例にも適用できる。即ち、信号量が２倍である
ためセル容量Ｃs を小さくでき、ワード線昇圧回路が不
要となり工程を削減できる。
て本実施例にも適用できる。即ち、信号量が２倍である
ためセル容量Ｃs を小さくでき、ワード線昇圧回路が不
要となり工程を削減できる。
【００３３】さらに、選択されたワード線に対して必ず
相補的なデータが隣接ビット線に読み出されるため、プ
レートに乗るノイズが相殺される。従って、プレート電
位の変動に起因するセルデータの破壊を防ぎ、ノイズマ
ージンを大きくすることができる。
相補的なデータが隣接ビット線に読み出されるため、プ
レートに乗るノイズが相殺される。従って、プレート電
位の変動に起因するセルデータの破壊を防ぎ、ノイズマ
ージンを大きくすることができる。
【００３４】ところで、本実施例でも必要なセル個数は
従来の２倍である。１層ポリシリコンを用いた１ＮＡＮ
Ｄセルの面積は１０Ｆ2 であるから、本実施例における
セル面積は２０Ｆ2 となる。しかし、１層ポリシリコン
の汎用の１２Ｆ2 のセルと同一信号量を実現するセルサ
イズを比較すると約０．９倍と小さい。 （実施例３）図５及び図６は本発明の第３の実施例に係
わるＤＲＡＭを説明するためのもので、図５は回路構成
図、図６（ａ）は素子構造平面図、図６（ｂ）は（ａ）
の矢視Ａ−Ａ′断面図である。なお、第１の実施例と同
一部分には、同一符号を付している。
従来の２倍である。１層ポリシリコンを用いた１ＮＡＮ
Ｄセルの面積は１０Ｆ2 であるから、本実施例における
セル面積は２０Ｆ2 となる。しかし、１層ポリシリコン
の汎用の１２Ｆ2 のセルと同一信号量を実現するセルサ
イズを比較すると約０．９倍と小さい。 （実施例３）図５及び図６は本発明の第３の実施例に係
わるＤＲＡＭを説明するためのもので、図５は回路構成
図、図６（ａ）は素子構造平面図、図６（ｂ）は（ａ）
の矢視Ａ−Ａ′断面図である。なお、第１の実施例と同
一部分には、同一符号を付している。
【００３５】本実施例は、第２の実施例における素子分
離をトランジスタ以外の方法、例えばＬＯＣＯＳによる
素子分離絶縁膜２２で行ったものである。この場合も折
り返しビット線構成、１層ポリ、平面セルを用い、１本
のワード線が立ち上がってＢＬ，／ＢＬに読み出される
データは相補的な値を持っている。そして、１層ポリで
あるから、図６（ａ）のようにワード線とプレートが平
行となり、形状が単純で加工が容易である。
離をトランジスタ以外の方法、例えばＬＯＣＯＳによる
素子分離絶縁膜２２で行ったものである。この場合も折
り返しビット線構成、１層ポリ、平面セルを用い、１本
のワード線が立ち上がってＢＬ，／ＢＬに読み出される
データは相補的な値を持っている。そして、１層ポリで
あるから、図６（ａ）のようにワード線とプレートが平
行となり、形状が単純で加工が容易である。
【００３６】従って、第１の実施例で述べた利点は、全
て本実施例にも適用できる。また、図７（ａ）（ｂ）に
示すように、素子分離領域２２上にプレート電極１４を
残して、素子分離領域を隔てている左右のプレートを共
通にしてもよい。 （実施例４）図８は本発明の第４の実施例に係わるＤＲ
ＡＭを説明するためのもので、図８（ａ）は素子構造平
面図、図８（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。回路構成図は第１の実施例の図１と同様である。
て本実施例にも適用できる。また、図７（ａ）（ｂ）に
示すように、素子分離領域２２上にプレート電極１４を
残して、素子分離領域を隔てている左右のプレートを共
通にしてもよい。 （実施例４）図８は本発明の第４の実施例に係わるＤＲ
ＡＭを説明するためのもので、図８（ａ）は素子構造平
面図、図８（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。回路構成図は第１の実施例の図１と同様である。
【００３７】本実施例では、複数個のメモリセルを直列
接続して構成されるＮＡＮＤ型ＤＲＡＭで、３層ポリ、
スタックセルの場合を示す。直列接続するメモリセルの
数が４個の場合を示すが、この個数は適宜変更可能であ
る。
接続して構成されるＮＡＮＤ型ＤＲＡＭで、３層ポリ、
スタックセルの場合を示す。直列接続するメモリセルの
数が４個の場合を示すが、この個数は適宜変更可能であ
る。
【００３８】本実施例は、拡散層１２上に柱状のストレ
ージノード２５が形成され、その上にプレート電極１４
が形成されたスタックセルであり、第１の実施例とセル
構造が異なるが、動作は全く同じである。従って、信号
量は従来の２倍となり、セル容量Ｃs を従来より減らす
ことが可能となる。また、ワード線を昇圧せずに動作で
き、昇圧回路は不要となり、ゲート絶縁膜Ｔoxを薄くで
きる。従って、プロセスの容易化、工程数の削減をはか
ることができる。
ージノード２５が形成され、その上にプレート電極１４
が形成されたスタックセルであり、第１の実施例とセル
構造が異なるが、動作は全く同じである。従って、信号
量は従来の２倍となり、セル容量Ｃs を従来より減らす
ことが可能となる。また、ワード線を昇圧せずに動作で
き、昇圧回路は不要となり、ゲート絶縁膜Ｔoxを薄くで
きる。従って、プロセスの容易化、工程数の削減をはか
ることができる。
【００３９】また、本実施例でも、第１〜第３の実施例
と同様に、隣り合うビット線に相補的なデータを読み出
すため、プレートノイズは相殺される。従って、ノイズ
マージンの大きなＤＲＡＭを得ることができる。
と同様に、隣り合うビット線に相補的なデータを読み出
すため、プレートノイズは相殺される。従って、ノイズ
マージンの大きなＤＲＡＭを得ることができる。
【００４０】なお、本実施例の構成では、必要なメモリ
セルの数は従来の場合に比べ２倍になる。しかし、２層
ポリ、４ＮＡＮＤ型のセル面積は４．５Ｆ2 であり、２
倍でも９Ｆ2 である。これは、汎用の８Ｆ2 のセルに比
べてさほど大きな値ではなく、信号量当たりのセル面積
は従来よりも減少する。 （実施例５）図９は本発明の第５の実施例に係わるＤＲ
ＡＭを説明するためのもので、図９（ａ）は素子構造平
面図、図９（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。回路構成図は第２の実施例の図３と同じである。
セルの数は従来の場合に比べ２倍になる。しかし、２層
ポリ、４ＮＡＮＤ型のセル面積は４．５Ｆ2 であり、２
倍でも９Ｆ2 である。これは、汎用の８Ｆ2 のセルに比
べてさほど大きな値ではなく、信号量当たりのセル面積
は従来よりも減少する。 （実施例５）図９は本発明の第５の実施例に係わるＤＲ
ＡＭを説明するためのもので、図９（ａ）は素子構造平
面図、図９（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。回路構成図は第２の実施例の図３と同じである。
【００４１】本実施例は、第４の実施例において直列接
続されたメモリセルが１個の場合、即ち汎用のセルを用
いた場合である。本実施例も第４の実施例と同様に、折
り返しビット線構成の３層ポリ、スタックセルの例であ
る。素子分離は、ゲートをＶssに落としたトランジスタ
２１で行っている。
続されたメモリセルが１個の場合、即ち汎用のセルを用
いた場合である。本実施例も第４の実施例と同様に、折
り返しビット線構成の３層ポリ、スタックセルの例であ
る。素子分離は、ゲートをＶssに落としたトランジスタ
２１で行っている。
【００４２】セルＣ0 とセルＣ0'には相補的なデータが
書き込まれており、セルデータ読み出しの動作は第１の
実施例と同じである。また、信号量も従来のリファレン
ス電位と比較する場合に比べて、やはり２倍となる。従
って、第４の実施例で述べた利点は、全て本実施例にも
適用できる。
書き込まれており、セルデータ読み出しの動作は第１の
実施例と同じである。また、信号量も従来のリファレン
ス電位と比較する場合に比べて、やはり２倍となる。従
って、第４の実施例で述べた利点は、全て本実施例にも
適用できる。
【００４３】ところで、本実施例でも必要なセル個数は
従来の２倍である。１ＮＡＮＤセルの面積は６Ｆ2 であ
るから、本実施例におけるセル面積は１２Ｆ2 となる。
これは、汎用の８Ｆ2 のセルに比べてさほど大きな値で
はなく、信号量当たりのセル面積は従来よりも減少す
る。 （実施例６）図１０は本発明の第６の実施例に係わるＤ
ＲＡＭを説明するためのもので、図１０（ａ）は素子構
造平面図、図１０（ｂ）は（ａ）の矢視Ａ−Ａ′断面図
である。回路構成図は第３の実施例の図５と同じであ
る。
従来の２倍である。１ＮＡＮＤセルの面積は６Ｆ2 であ
るから、本実施例におけるセル面積は１２Ｆ2 となる。
これは、汎用の８Ｆ2 のセルに比べてさほど大きな値で
はなく、信号量当たりのセル面積は従来よりも減少す
る。 （実施例６）図１０は本発明の第６の実施例に係わるＤ
ＲＡＭを説明するためのもので、図１０（ａ）は素子構
造平面図、図１０（ｂ）は（ａ）の矢視Ａ−Ａ′断面図
である。回路構成図は第３の実施例の図５と同じであ
る。
【００４４】本実施例は、第５の実施例における素子分
離をトランジスタ以外の方法、例えばＬＯＣＯＳによる
素子分離絶縁膜２２で行ったものである。この場合も折
り返しビット線構成の３層ポリ、スタックセルを用い、
１本のワード線が立ち上がってＢＬ，／ＢＬに読み出さ
れるデータは相補的な値を持っている。
離をトランジスタ以外の方法、例えばＬＯＣＯＳによる
素子分離絶縁膜２２で行ったものである。この場合も折
り返しビット線構成の３層ポリ、スタックセルを用い、
１本のワード線が立ち上がってＢＬ，／ＢＬに読み出さ
れるデータは相補的な値を持っている。
【００４５】セルＣ0 とセルＣ0'には相補的なデータが
書き込まれており、セルデータ読み出しの動作は第１の
実施例と同じである。また、信号量も従来のリファレン
ス電位と比較する場合に比べて、やはり２倍となる。従
って、第４の実施例で述べた利点は、全て本実施例にも
適用できる。
書き込まれており、セルデータ読み出しの動作は第１の
実施例と同じである。また、信号量も従来のリファレン
ス電位と比較する場合に比べて、やはり２倍となる。従
って、第４の実施例で述べた利点は、全て本実施例にも
適用できる。
【００４６】ところで、本実施例でも必要なセル個数は
従来の２倍である。１ＮＡＮＤセルの面積は６Ｆ2 であ
るから、本実施例におけるセル面積は１２Ｆ2 となる。
また、図１１（ａ）（ｂ）に示すように、素子分離領域
２２上にプレート電極１４を残し、左右のセルでプレー
トを共有してもよい。 （実施例７）図１２及び図１３は本発明の第７の実施例
に係わるＤＲＡＭを説明するためのもので、図１２は回
路構成図、図１３（ａ）は素子構造平面図、図１３
（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。
従来の２倍である。１ＮＡＮＤセルの面積は６Ｆ2 であ
るから、本実施例におけるセル面積は１２Ｆ2 となる。
また、図１１（ａ）（ｂ）に示すように、素子分離領域
２２上にプレート電極１４を残し、左右のセルでプレー
トを共有してもよい。 （実施例７）図１２及び図１３は本発明の第７の実施例
に係わるＤＲＡＭを説明するためのもので、図１２は回
路構成図、図１３（ａ）は素子構造平面図、図１３
（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。
【００４７】本実施例は、第１の実施例においてビット
線対ＢＬ，／ＢＬが１本おきに配置されている例であ
る。即ち、あるビット線対の間に別のビット線対の一方
のビット線が配置される。図１２に示すように、センス
アンプ（Ｓ／Ａ）は両側置きでも、片側置きでも構わな
い。センスアンプ（Ｓ／Ａ）が片側に配置される場合に
は、あるビット線対の一方と別のビット線対の一方があ
る箇所で交差するようにすると、ビット線間のカップリ
ングバスが低減するので望ましい。また、ＢＬ，／ＢＬ
が１本おきに配置されてあれば、図１２の回路構成に限
定されない。
線対ＢＬ，／ＢＬが１本おきに配置されている例であ
る。即ち、あるビット線対の間に別のビット線対の一方
のビット線が配置される。図１２に示すように、センス
アンプ（Ｓ／Ａ）は両側置きでも、片側置きでも構わな
い。センスアンプ（Ｓ／Ａ）が片側に配置される場合に
は、あるビット線対の一方と別のビット線対の一方があ
る箇所で交差するようにすると、ビット線間のカップリ
ングバスが低減するので望ましい。また、ＢＬ，／ＢＬ
が１本おきに配置されてあれば、図１２の回路構成に限
定されない。
【００４８】ビット線対ＢＬ，／ＢＬには、第１の実施
例と同様に、相補的なセルデータが読み出される。動作
は第１の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。そして、従来のセル面積１２Ｆ2
に対して、本実施例では１７Ｆ2 と大きくなるが、同一
信号量当たりのメモリセルサイズは約８０％に低減する
ことができる。 （実施例８）図１４及び図１５は本発明の第８の実施例
に係わるＤＲＡＭを説明するためのもので、図１４は回
路構成図、図１５（ａ）は素子構造平面図、図１５
（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。
例と同様に、相補的なセルデータが読み出される。動作
は第１の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。そして、従来のセル面積１２Ｆ2
に対して、本実施例では１７Ｆ2 と大きくなるが、同一
信号量当たりのメモリセルサイズは約８０％に低減する
ことができる。 （実施例８）図１４及び図１５は本発明の第８の実施例
に係わるＤＲＡＭを説明するためのもので、図１４は回
路構成図、図１５（ａ）は素子構造平面図、図１５
（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。
【００４９】本実施例は、第２の実施例においてビット
線対ＢＬ，／ＢＬが第７の実施例のように１本おきに配
置されている例である。図１４に示すように、センスア
ンプ（Ｓ／Ａ）は両側置きでも、片側置きでも構わな
い。また、ＢＬ，／ＢＬが１本おきに配置されてあれ
ば、図１４の回路構成に限定されない。
線対ＢＬ，／ＢＬが第７の実施例のように１本おきに配
置されている例である。図１４に示すように、センスア
ンプ（Ｓ／Ａ）は両側置きでも、片側置きでも構わな
い。また、ＢＬ，／ＢＬが１本おきに配置されてあれ
ば、図１４の回路構成に限定されない。
【００５０】ビット線対ＢＬ，／ＢＬには、第１の実施
例と同様に、相補的なセルデータが読み出される。動作
は第２の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。さらに、同一信号量当たりのメモ
リセルサイズも低減される。 （実施例９）図１６及び図１７は本発明の第９の実施例
に係わるＤＲＡＭを説明するためのもので、図１６は回
路構成図、図１７（ａ）は素子構造平面図、図１７
（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。
例と同様に、相補的なセルデータが読み出される。動作
は第２の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。さらに、同一信号量当たりのメモ
リセルサイズも低減される。 （実施例９）図１６及び図１７は本発明の第９の実施例
に係わるＤＲＡＭを説明するためのもので、図１６は回
路構成図、図１７（ａ）は素子構造平面図、図１７
（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。
【００５１】本実施例は、第３の実施例においてビット
線対ＢＬ，／ＢＬが１本おきに配置されている例であ
る。図１６に示すように、センスアンプ（Ｓ／Ａ）は両
側置きでも、片側置きでも構わない。また、ＢＬ，／Ｂ
Ｌが１本おきに配置されてあれば、図１６の回路構成に
限定されない。
線対ＢＬ，／ＢＬが１本おきに配置されている例であ
る。図１６に示すように、センスアンプ（Ｓ／Ａ）は両
側置きでも、片側置きでも構わない。また、ＢＬ，／Ｂ
Ｌが１本おきに配置されてあれば、図１６の回路構成に
限定されない。
【００５２】ビット線対ＢＬ，／ＢＬには、第１の実施
例と同様に、相補的なセルデータが読み出される。動作
は第３の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。また、素子分離領域２２上でセル
プレートがつながり、図１８（ａ）（ｂ）に示すように
左右のセルプレートを共有する構成でも構わない。 （実施例１０）図１９は本発明の第１０の実施例に係わ
るＤＲＡＭを説明するためのもので、図１９（ａ）は素
子構造平面図、図１９（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第７の実施例の図１２と同じ
である。
例と同様に、相補的なセルデータが読み出される。動作
は第３の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。また、素子分離領域２２上でセル
プレートがつながり、図１８（ａ）（ｂ）に示すように
左右のセルプレートを共有する構成でも構わない。 （実施例１０）図１９は本発明の第１０の実施例に係わ
るＤＲＡＭを説明するためのもので、図１９（ａ）は素
子構造平面図、図１９（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第７の実施例の図１２と同じ
である。
【００５３】本実施例は、第４の実施例においてビット
線対ＢＬ，／ＢＬが１本おきに配置されている例であ
る。図１２に示すように、センスアンプ（Ｓ／Ａ）は両
側置きでも、片側置きでも構わない。また、ＢＬ，／Ｂ
Ｌが１本おきに配置されてあれば、図１２の回路構成に
限定されない。
線対ＢＬ，／ＢＬが１本おきに配置されている例であ
る。図１２に示すように、センスアンプ（Ｓ／Ａ）は両
側置きでも、片側置きでも構わない。また、ＢＬ，／Ｂ
Ｌが１本おきに配置されてあれば、図１２の回路構成に
限定されない。
【００５４】ビット線対ＢＬ，／ＢＬには、第１の実施
例と同様に、相補的なセルデータが読み出される。動作
は第４の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。 （実施例１１）図２０は本発明の第１１の実施例に係わ
るＤＲＡＭを説明するためのもので、図２０（ａ）は素
子構造平面図、図２０（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第８の実施例の図１４と同じ
である。
例と同様に、相補的なセルデータが読み出される。動作
は第４の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。 （実施例１１）図２０は本発明の第１１の実施例に係わ
るＤＲＡＭを説明するためのもので、図２０（ａ）は素
子構造平面図、図２０（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第８の実施例の図１４と同じ
である。
【００５５】本実施例は、第５の実施例においてビット
線対ＢＬ，／ＢＬが第７の実施例のように１本おきに配
置されている例である。図１４に示すように、センスア
ンプ（Ｓ／Ａ）は両側置きでも、片側置きでも構わな
い。また、ＢＬ，／ＢＬが１本おきに配置されてあれ
ば、図１４の回路構成に限定されない。
線対ＢＬ，／ＢＬが第７の実施例のように１本おきに配
置されている例である。図１４に示すように、センスア
ンプ（Ｓ／Ａ）は両側置きでも、片側置きでも構わな
い。また、ＢＬ，／ＢＬが１本おきに配置されてあれ
ば、図１４の回路構成に限定されない。
【００５６】ビット線対ＢＬ，／ＢＬには、第１の実施
例と同様に、相補的なセルデータが読み出される。動作
は第５の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。 （実施例１２）図２１は本発明の第１２の実施例に係わ
るＤＲＡＭを説明するためのもので、図２１（ａ）は素
子構造平面図、図２１（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第１１の実施例の図１６と同
じである。
例と同様に、相補的なセルデータが読み出される。動作
は第５の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。 （実施例１２）図２１は本発明の第１２の実施例に係わ
るＤＲＡＭを説明するためのもので、図２１（ａ）は素
子構造平面図、図２１（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第１１の実施例の図１６と同
じである。
【００５７】本実施例は、第６の実施例においてビット
線対ＢＬ，／ＢＬが第７の実施例のように１本おきに配
置されている例である。図１６に示すように、センスア
ンプ（Ｓ／Ａ）は両側置きでも、片側置きでも構わな
い。また、ＢＬ，／ＢＬが１本おきに配置されてあれ
ば、図１６の回路構成に限定されない。また、図２２
（ａ）（ｂ）に示すように、素子分離領域２２上で左右
のセルのプレートがつながっていてもかまわない。
線対ＢＬ，／ＢＬが第７の実施例のように１本おきに配
置されている例である。図１６に示すように、センスア
ンプ（Ｓ／Ａ）は両側置きでも、片側置きでも構わな
い。また、ＢＬ，／ＢＬが１本おきに配置されてあれ
ば、図１６の回路構成に限定されない。また、図２２
（ａ）（ｂ）に示すように、素子分離領域２２上で左右
のセルのプレートがつながっていてもかまわない。
【００５８】ビット線対ＢＬ，／ＢＬには、第１の実施
例と同様に、相補的なセルデータが読み出される。動作
は第６の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。 （実施例１３）図２３は本発明の第１３の実施例に係わ
るＤＲＡＭを説明するためのもので、図２３（ａ）は素
子構造平面図、図２３（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第２の実施例の図３と同じで
ある。
例と同様に、相補的なセルデータが読み出される。動作
は第６の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。 （実施例１３）図２３は本発明の第１３の実施例に係わ
るＤＲＡＭを説明するためのもので、図２３（ａ）は素
子構造平面図、図２３（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第２の実施例の図３と同じで
ある。
【００５９】本実施例は、第２の実施例において、セル
を１層ポリのトレンチセルとした場合である。基板１１
にトレンチ３１が設けられ、このトレンチ３１内にゲー
ト絶縁膜３２を介してプレート電極３４が埋め込まれて
いる。
を１層ポリのトレンチセルとした場合である。基板１１
にトレンチ３１が設けられ、このトレンチ３１内にゲー
ト絶縁膜３２を介してプレート電極３４が埋め込まれて
いる。
【００６０】ビット線対ＢＬ，／ＢＬには、第１の実施
例と同様に、相補的なセルデータが読み出される。動作
は第２の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。 （実施例１４）図２４は本発明の第１４の実施例に係わ
るＤＲＡＭを説明するためのもので、図２４（ａ）は素
子構造平面図、図２４（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第３の実施例の図５と同じで
ある。
例と同様に、相補的なセルデータが読み出される。動作
は第２の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。 （実施例１４）図２４は本発明の第１４の実施例に係わ
るＤＲＡＭを説明するためのもので、図２４（ａ）は素
子構造平面図、図２４（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第３の実施例の図５と同じで
ある。
【００６１】本実施例は、第３の実施例において、セル
を１層ポリのトレンチセルとした場合である。基板１１
にトレンチ３１が設けられ、このトレンチ３１内にゲー
ト絶縁膜３２を介してプレート電極３４が埋め込まれて
いる。そして、隣接するトレンチ３１間でプレート電極
３４は接続されている。
を１層ポリのトレンチセルとした場合である。基板１１
にトレンチ３１が設けられ、このトレンチ３１内にゲー
ト絶縁膜３２を介してプレート電極３４が埋め込まれて
いる。そして、隣接するトレンチ３１間でプレート電極
３４は接続されている。
【００６２】ビット線対ＢＬ，／ＢＬには、第１の実施
例と同様に、相補的なセルデータが読み出される。動作
は第３の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。 （実施例１５）図２５は本発明の第１５の実施例に係わ
るＤＲＡＭを説明するためのもので、図２５（ａ）は素
子構造平面図、図２５（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第２の実施例の図３と同じで
ある。
例と同様に、相補的なセルデータが読み出される。動作
は第３の実施例と同様であり、信号量も２倍となる。プ
レートのノイズも相殺されて、ノイズマージンの大きな
メモリを実現できる。 （実施例１５）図２５は本発明の第１５の実施例に係わ
るＤＲＡＭを説明するためのもので、図２５（ａ）は素
子構造平面図、図２５（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第２の実施例の図３と同じで
ある。
【００６３】本実施例は、第２の実施例において、セル
を２層ポリのトレンチセルとした場合である。ビット線
対ＢＬ，／ＢＬには、第１の実施例と同様に、相補的な
セルデータが読み出される。動作は第２の実施例と同様
であり、信号量も２倍となる。プレートのノイズも相殺
されて、ノイズマージンの大きなメモリを実現できる。 （実施例１６）図２６は本発明の第１６の実施例に係わ
るＤＲＡＭを説明するためのもので、図２６（ａ）は素
子構造平面図、図２６（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第３の実施例の図５と同じで
ある。
を２層ポリのトレンチセルとした場合である。ビット線
対ＢＬ，／ＢＬには、第１の実施例と同様に、相補的な
セルデータが読み出される。動作は第２の実施例と同様
であり、信号量も２倍となる。プレートのノイズも相殺
されて、ノイズマージンの大きなメモリを実現できる。 （実施例１６）図２６は本発明の第１６の実施例に係わ
るＤＲＡＭを説明するためのもので、図２６（ａ）は素
子構造平面図、図２６（ｂ）は（ａ）の矢視Ａ−Ａ′断
面図である。回路構成図は第３の実施例の図５と同じで
ある。
【００６４】本実施例は、第３の実施例において、セル
を２層ポリのトレンチセルとした場合である。ビット線
対ＢＬ，／ＢＬには、第１の実施例と同様に、相補的な
セルデータが読み出される。動作は第３の実施例と同様
であり、信号量も２倍となる。プレートのノイズも相殺
されて、ノイズマージンの大きなメモリを実現できる。 （実施例１７）図３０は本発明の第１７の実施例に係わ
るＤＲＡＭを説明するためのもので、（ａ）は回路構成
図、（ｂ）は素子構造平面図である。
を２層ポリのトレンチセルとした場合である。ビット線
対ＢＬ，／ＢＬには、第１の実施例と同様に、相補的な
セルデータが読み出される。動作は第３の実施例と同様
であり、信号量も２倍となる。プレートのノイズも相殺
されて、ノイズマージンの大きなメモリを実現できる。 （実施例１７）図３０は本発明の第１７の実施例に係わ
るＤＲＡＭを説明するためのもので、（ａ）は回路構成
図、（ｂ）は素子構造平面図である。
【００６５】本実施例は、複数個のメモリセルを直列接
続して構成されるＮＡＮＤ型ＤＲＡＭで、１層ポリ、平
面セルの例である。直列接続するメモリセルが４個の場
合を示すが、この個数は適宜変更可能である。
続して構成されるＮＡＮＤ型ＤＲＡＭで、１層ポリ、平
面セルの例である。直列接続するメモリセルが４個の場
合を示すが、この個数は適宜変更可能である。
【００６６】図３０（ａ）に示すように、隣接するビッ
ト線ＢＬ，／ＢＬが対となり、センスアンプＳ／Ａにつ
ながる折り返しビット線方式となっている。ＢＬには４
個のダイナミック型メモリセル（Ｃ0 〜Ｃ3 ）を直列接
続してなるＮＡＮＤ型メモリセルユニット（ＮＡＮＤセ
ル）が接続され、Ｃ0 〜Ｃ3 のプレート電極は／ＢＬに
接続されている。
ト線ＢＬ，／ＢＬが対となり、センスアンプＳ／Ａにつ
ながる折り返しビット線方式となっている。ＢＬには４
個のダイナミック型メモリセル（Ｃ0 〜Ｃ3 ）を直列接
続してなるＮＡＮＤ型メモリセルユニット（ＮＡＮＤセ
ル）が接続され、Ｃ0 〜Ｃ3 のプレート電極は／ＢＬに
接続されている。
【００６７】センスアンプＳ／Ａで読み出されたデータ
は、一時記憶用のレジスタセルＲＣ（ＲＣ0 〜ＲＣ3 ）
に記憶される。レジスタセル（ＲＣ）は、ＮＡＮＤセル
のセル直列接続数に応じて４個設けられている。
は、一時記憶用のレジスタセルＲＣ（ＲＣ0 〜ＲＣ3 ）
に記憶される。レジスタセル（ＲＣ）は、ＮＡＮＤセル
のセル直列接続数に応じて４個設けられている。
【００６８】なお、図では１つのビット線対のみを示し
ているが、実際は多数のビット線対が配置されており、
それぞれにセンスアンプＳ／Ａが接続されているのは勿
論のことである。さらに、１本のビット線に多数のＮＡ
ＮＤセルが接続されているのも勿論のことである。
ているが、実際は多数のビット線対が配置されており、
それぞれにセンスアンプＳ／Ａが接続されているのは勿
論のことである。さらに、１本のビット線に多数のＮＡ
ＮＤセルが接続されているのも勿論のことである。
【００６９】図３０（ｂ）において、１３はワード線、
１４はプレート電極、１６はビット線、１７はビット線
コンタクト、１９は素子領域、５１はプレート電極１４
とビット線１６のコンタクトを示している。
１４はプレート電極、１６はビット線、１７はビット線
コンタクト、１９は素子領域、５１はプレート電極１４
とビット線１６のコンタクトを示している。
【００７０】本実施例では、ワード線とプレート電極を
同じ層（１層ポリ）で作っているため、工程数が少なく
て済み、プレート形状が単純なので加工が容易という長
所がある。本実施例の動作を以下に、簡単に説明する。
同じ層（１層ポリ）で作っているため、工程数が少なく
て済み、プレート形状が単純なので加工が容易という長
所がある。本実施例の動作を以下に、簡単に説明する。
【００７１】図３０（ａ）のビット線コンタクトに近い
セルから順番にワード線が立ち上がると、ビット線ＢＬ
につながるセルキャパシタのプレートがビット線／ＢＬ
に接続されていることから、ビット線ＢＬには信号量Ｖ
ｓが読み出され、ビット線／ＢＬには−Ｖｓが読み出さ
れる。読み出されたセルデータはセンスアンプＳ／Ａで
増幅され、レジスタセルに書き込まれる。各々４個のセ
ルデータがレジスタセルに保持されたら、ビット線コン
タクトから遠いセルから順にレジスタセルからのリスト
アを行い、ワード線を立ち上げていく。
セルから順番にワード線が立ち上がると、ビット線ＢＬ
につながるセルキャパシタのプレートがビット線／ＢＬ
に接続されていることから、ビット線ＢＬには信号量Ｖ
ｓが読み出され、ビット線／ＢＬには−Ｖｓが読み出さ
れる。読み出されたセルデータはセンスアンプＳ／Ａで
増幅され、レジスタセルに書き込まれる。各々４個のセ
ルデータがレジスタセルに保持されたら、ビット線コン
タクトから遠いセルから順にレジスタセルからのリスト
アを行い、ワード線を立ち上げていく。
【００７２】セルデータが読み出された時のビット線対
の電位は、ビット線プリチャージ電位を 1/2Ｖccとする
と、ＢＬの電位ＢＬ(H) ，／ＢＬの電位ＢＬ(L) は、 ＶBL(H) ＝（1/2 Ｖcc・ＣB ＋Ｖcc・Ｃs ）／（ＣB ＋
４Ｃs ） ＶBL(L) ＝（1/2 Ｖcc・ＣB −Ｖcc・Ｃs ）／（ＣB ＋
４Ｃs ） となる。このため、ＢＬ，／ＢＬの電位差（信号量）
は、 ＶBL(H) −ＶBL(L) ＝２Ｖcc・Ｃs ／（ＣB ＋４Ｃs ） である。従って、本実施例における信号量は、リファレ
ンス電位を 1/2Ｖccとした従来の４倍となる。
の電位は、ビット線プリチャージ電位を 1/2Ｖccとする
と、ＢＬの電位ＢＬ(H) ，／ＢＬの電位ＢＬ(L) は、 ＶBL(H) ＝（1/2 Ｖcc・ＣB ＋Ｖcc・Ｃs ）／（ＣB ＋
４Ｃs ） ＶBL(L) ＝（1/2 Ｖcc・ＣB −Ｖcc・Ｃs ）／（ＣB ＋
４Ｃs ） となる。このため、ＢＬ，／ＢＬの電位差（信号量）
は、 ＶBL(H) −ＶBL(L) ＝２Ｖcc・Ｃs ／（ＣB ＋４Ｃs ） である。従って、本実施例における信号量は、リファレ
ンス電位を 1/2Ｖccとした従来の４倍となる。
【００７３】上記の回路構成により、従来より大きな信
号量を得ると、次のような利点がある。第１に、Ｃs を
従来より減らすことが可能である。第２に、ビット線対
に１と０を必ず読み出すことから、ワード線を昇圧しな
くてもデータを正確に読み出せる。ワード線昇圧回路が
なくなることにより、プロセスを簡易化でき、さらにＴ
oxを薄くすることができる。また、ダミーセルが不必要
なので、ダミーセルのばらつきの影響を受けない。
号量を得ると、次のような利点がある。第１に、Ｃs を
従来より減らすことが可能である。第２に、ビット線対
に１と０を必ず読み出すことから、ワード線を昇圧しな
くてもデータを正確に読み出せる。ワード線昇圧回路が
なくなることにより、プロセスを簡易化でき、さらにＴ
oxを薄くすることができる。また、ダミーセルが不必要
なので、ダミーセルのばらつきの影響を受けない。
【００７４】本実施例の構成では、最小セルサイズは、
従来の１層ポリ平面セルフォールデッドが１２Ｆ2 に対
し１７Ｆ2 となる。しかし、信号量は従来の４倍とな
り、さらにダミーセルばらつきの影響を受けないことを
考慮すれば、信号量は従来の４倍以上となる。従って、
同一信号量を得るのに必要なセルサイズは、従来の０．
４倍で済む。 （実施例１８）図３１は本発明の第１８の実施例に係わ
るＤＲＡＭを説明するためのもので、（ａ）は回路構成
図、（ｂ）は素子構造平面図である。
従来の１層ポリ平面セルフォールデッドが１２Ｆ2 に対
し１７Ｆ2 となる。しかし、信号量は従来の４倍とな
り、さらにダミーセルばらつきの影響を受けないことを
考慮すれば、信号量は従来の４倍以上となる。従って、
同一信号量を得るのに必要なセルサイズは、従来の０．
４倍で済む。 （実施例１８）図３１は本発明の第１８の実施例に係わ
るＤＲＡＭを説明するためのもので、（ａ）は回路構成
図、（ｂ）は素子構造平面図である。
【００７５】本実施例は、第１７の実施例において、プ
レートとビット線のコンタクトを、ＢＬ，／ＢＬで交互
に配置したものである。本実施例も第１７の実施例と同
様に、折り返しビット線構成の１層ポリ、平面セルの例
である。素子分離はゲートをＶssに落としたトランジス
タ、或いはＬＯＣＯＳでも構わない。
レートとビット線のコンタクトを、ＢＬ，／ＢＬで交互
に配置したものである。本実施例も第１７の実施例と同
様に、折り返しビット線構成の１層ポリ、平面セルの例
である。素子分離はゲートをＶssに落としたトランジス
タ、或いはＬＯＣＯＳでも構わない。
【００７６】本実施例では、プレートとビット線のコン
タクトを交互に配置するため、図３３（ａ）に示すよう
に、よりビット線方向に詰めて配置することが可能とな
る。１層ポリであるから、形状が単純で加工が容易であ
る。
タクトを交互に配置するため、図３３（ａ）に示すよう
に、よりビット線方向に詰めて配置することが可能とな
る。１層ポリであるから、形状が単純で加工が容易であ
る。
【００７７】セルデータ読み出しの動作は第１７の実施
例と同じである。また、信号量も従来のリファレンス電
位と比較する場合に比べて、やはり４倍となる。従っ
て、第１７の実施例で述べた利点は、全て本実施例にも
適用できる。
例と同じである。また、信号量も従来のリファレンス電
位と比較する場合に比べて、やはり４倍となる。従っ
て、第１７の実施例で述べた利点は、全て本実施例にも
適用できる。
【００７８】ところで、本実施例でも最小セルサイズ
は、従来の１層ポリ平面セルフォールデッドが１２Ｆ2
に対し１７Ｆ2 となる。しかし、信号量は従来の４倍と
なり、さらにダミーセルばらつきの影響を受けないこと
を考慮すれば、信号量は従来の４倍以上となる。従っ
て、同一の信号量を得るのに必要なセルサイズは、従来
の０．４倍で済む。 （実施例１９）図３２は本発明の第１９の実施例に係わ
るＤＲＡＭを説明するためのもので、（ａ）は回路構成
図、（ｂ）は素子構造平面図である。
は、従来の１層ポリ平面セルフォールデッドが１２Ｆ2
に対し１７Ｆ2 となる。しかし、信号量は従来の４倍と
なり、さらにダミーセルばらつきの影響を受けないこと
を考慮すれば、信号量は従来の４倍以上となる。従っ
て、同一の信号量を得るのに必要なセルサイズは、従来
の０．４倍で済む。 （実施例１９）図３２は本発明の第１９の実施例に係わ
るＤＲＡＭを説明するためのもので、（ａ）は回路構成
図、（ｂ）は素子構造平面図である。
【００７９】本実施例は、第１８の実施例における余剰
トランジスタ５２（Ｔ１，Ｔ２，Ｔ３，Ｔ４）に、しき
い値の低いノーマリーオンのトランジスタを用いたもの
である。
トランジスタ５２（Ｔ１，Ｔ２，Ｔ３，Ｔ４）に、しき
い値の低いノーマリーオンのトランジスタを用いたもの
である。
【００８０】この場合も、フォールデッドビット線構
成、１層ポリ、平面セルを用い、１本のワード線が立ち
上がってＢＬ，／ＢＬに読み出されるデータは相補的な
値を持っている。１層ポリであるから、図３２（ｂ）の
ように、ワード線とプレートが平行となり、形状が単純
で加工が容易である。また、プレートとビット線のコン
タクトを交互に配置するため、図３３（ｂ）に示すよう
に、よりビット線方向に詰めて配置することが可能とな
る。
成、１層ポリ、平面セルを用い、１本のワード線が立ち
上がってＢＬ，／ＢＬに読み出されるデータは相補的な
値を持っている。１層ポリであるから、図３２（ｂ）の
ように、ワード線とプレートが平行となり、形状が単純
で加工が容易である。また、プレートとビット線のコン
タクトを交互に配置するため、図３３（ｂ）に示すよう
に、よりビット線方向に詰めて配置することが可能とな
る。
【００８１】セルデータ読み出しの動作は第１７の実施
例と同じであり、信号量も従来のリファレンス電位と比
較する場合に比べて、やはり４倍となる。従って第１７
の実施例で述べた利点は、全て本実施例にも適用でき
る。 （実施例２０）図３４は、本発明の第２０の実施例に係
わるＤＲＡＭを示す回路構成図である。本実施例は第１
７の実施例において、ビット線ＢＬに接続したＮＡＮＤ
セルユニットとビット線／ＢＬに接続したＮＡＮＤセル
ユニットを重ねた形である。
例と同じであり、信号量も従来のリファレンス電位と比
較する場合に比べて、やはり４倍となる。従って第１７
の実施例で述べた利点は、全て本実施例にも適用でき
る。 （実施例２０）図３４は、本発明の第２０の実施例に係
わるＤＲＡＭを示す回路構成図である。本実施例は第１
７の実施例において、ビット線ＢＬに接続したＮＡＮＤ
セルユニットとビット線／ＢＬに接続したＮＡＮＤセル
ユニットを重ねた形である。
【００８２】セルデータ読み出しの動作は第１７の実施
例と同じであり、信号量も従来のリファレンス電位と比
較する場合に比べて、やはり４倍となる。従って、第１
７の実施例で述べた利点は全て本実施例にも適用でき
る。
例と同じであり、信号量も従来のリファレンス電位と比
較する場合に比べて、やはり４倍となる。従って、第１
７の実施例で述べた利点は全て本実施例にも適用でき
る。
【００８３】
【発明の効果】以上述べたように本発明によれば、任意
の２本のビット線を対とし、ビット線対にそれぞれ接続
されたセルからワード線選択時に相補的なデータが読み
出されるような構成とすることにより、従来の２倍の信
号量を確保できる。また、ビット線対の一方に接続され
たＮＡＮＤ型メモリセルユニットの各メモリセルを構成
するセルキャパシタのプレート側をビット線対の他方に
接続し、ワード線選択時にそれぞれのメモリセルの両側
から相補的なデータを読み出す構成としているので、従
来の４倍の信号量を確保できる。このため、第１にＣs
を小さくでき、第２にワード線を昇圧しなくて済み、工
程数を削減して昇圧回路のないＤＲＡＭを提供できる。
の２本のビット線を対とし、ビット線対にそれぞれ接続
されたセルからワード線選択時に相補的なデータが読み
出されるような構成とすることにより、従来の２倍の信
号量を確保できる。また、ビット線対の一方に接続され
たＮＡＮＤ型メモリセルユニットの各メモリセルを構成
するセルキャパシタのプレート側をビット線対の他方に
接続し、ワード線選択時にそれぞれのメモリセルの両側
から相補的なデータを読み出す構成としているので、従
来の４倍の信号量を確保できる。このため、第１にＣs
を小さくでき、第２にワード線を昇圧しなくて済み、工
程数を削減して昇圧回路のないＤＲＡＭを提供できる。
【００８４】また、ビット線対を隣接、又は１本おきに
配置することにより、プレートノイズに対する信頼性を
向上できる。従って、上記から本発明により、より簡単
なプロセスで高信頼性のメモリを実現できる。
配置することにより、プレートノイズに対する信頼性を
向上できる。従って、上記から本発明により、より簡単
なプロセスで高信頼性のメモリを実現できる。
【図１】第１，第４の実施例に係わるＤＲＡＭの回路構
成を示す図。
成を示す図。
【図２】第１の実施例に係わるＤＲＡＭの素子構造を示
す図。
す図。
【図３】第２，第５，第１３，第１５の実施例に係わる
ＤＲＡＭの回路構成を示す図。
ＤＲＡＭの回路構成を示す図。
【図４】第２の実施例に係わるＤＲＡＭの素子構造を示
す図。
す図。
【図５】第３，第６，第１４，第１６の実施例に係わる
ＤＲＡＭの回路構成を示す図。
ＤＲＡＭの回路構成を示す図。
【図６】第３の実施例に係わるＤＲＡＭの素子構造を示
す図。
す図。
【図７】第３の実施例の変形例に係わるＤＲＡＭの素子
構造を示す図。
構造を示す図。
【図８】第４の実施例に係わるＤＲＡＭの素子構造を示
す図。
す図。
【図９】第５の実施例に係わるＤＲＡＭの素子構造を示
す図。
す図。
【図１０】第６の実施例に係わるＤＲＡＭの素子構造を
示す図。
示す図。
【図１１】第６の実施例の変形例に係わるＤＲＡＭの回
路構成を示す図。
路構成を示す図。
【図１２】第７，第１０の実施例に係わるＤＲＡＭの回
路構成を示す図。
路構成を示す図。
【図１３】第７の実施例に係わるＤＲＡＭの素子構造を
示す図。
示す図。
【図１４】第８，第１１の実施例に係わるＤＲＡＭの回
路構成を示す図。
路構成を示す図。
【図１５】第８の実施例に係わるＤＲＡＭの素子構造を
示す図。
示す図。
【図１６】第９，第１２の実施例に係わるＤＲＡＭの回
路構成を示す図。
路構成を示す図。
【図１７】第９の実施例に係わるＤＲＡＭの素子構造を
示す図。
示す図。
【図１８】第９の実施例の変形例に係わるＤＲＡＭの素
子構造を示す図。
子構造を示す図。
【図１９】第１０の実施例に係わるＤＲＡＭの素子構造
を示す図。
を示す図。
【図２０】第１１の実施例に係わるＤＲＡＭの素子構造
を示す図。
を示す図。
【図２１】第１２の実施例に係わるＤＲＡＭの素子構造
を示す図。
を示す図。
【図２２】第１２の実施例の変形例に係わるＤＲＡＭの
素子構造を示す図。
素子構造を示す図。
【図２３】第１３の実施例に係わるＤＲＡＭの素子構造
を示す図。
を示す図。
【図２４】第１４の実施例に係わるＤＲＡＭの素子構造
を示す図。
を示す図。
【図２５】第１５の実施例に係わるＤＲＡＭの素子構造
を示す図。
を示す図。
【図２６】第１６の実施例に係わるＤＲＡＭの素子構造
を示す図。
を示す図。
【図２７】従来例と実施例のセルレイアウトの比較を示
す平面図。
す平面図。
【図２８】従来のＤＲＡＭの回路構成を示す図。
【図２９】従来のＤＲＡＭの素子構造を示す図。
【図３０】第１７の実施例に係わるＤＲＡＭの回路構成
と素子構造を示す図。
と素子構造を示す図。
【図３１】第１８の実施例に係わるＤＲＡＭの回路構成
と素子構造を示す図。
と素子構造を示す図。
【図３２】第１９の実施例に係わるＤＲＡＭの回路構成
と素子構造を示す図。
と素子構造を示す図。
【図３３】第１８及び第１９の実施例における素子構造
の他の例を示す図。
の他の例を示す図。
【図３４】第２０の実施例に係わるＤＲＡＭの回路構成
を示す図。
を示す図。
１１…半導体基板
１２…拡散層
１３…第１層ポリＳｉからなるワード線
１４…第１層ポリＳｉからなるプレート電極
１５…層間絶縁膜
１６…ビット線
１７…ビット線コンタクト
１９…素子領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 落井 清文
神奈川県川崎市幸区堀川町580番１号
株式会社東芝半導体システム技術センタ
ー内
(72)発明者 小泉 正幸
神奈川県川崎市幸区堀川町580番１号
株式会社東芝半導体システム技術センタ
ー内
(56)参考文献 特開 平３−36762（ＪＰ，Ａ)
特開 平５−250869（ＪＰ，Ａ)
特開 平６−208939（ＪＰ，Ａ)
特開 昭60−239993（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (5)
- 【請求項１】複数個のダイナミック型メモリセルを直列
接続して構成されたＮＡＮＤ型メモリセルユニットがマ
トリックス配置されたメモリセルアレイと、このメモリ
セルアレイ内に隣接又は複数本おきに配置される２本の
ビット線をペアにしてビット線対とし、各ビット線対毎
に設けられた折り返しビット線方式のセンスアンプとを
具備してなり、前記メモリセルユニットは、スイッチング用のトランジ
スタとしきい値の低いノーマリーオンのトランジスタが
交互に並んでおり、同一ビット線対において１本のワー
ド線により選択される２個のトランジスタの一方がスイ
ッチング用のトランジスタであれば他方がノーマリーオ
ンのトランジスタであり、 前記ビット線対の一方に接続されたメモリセルユニット
の各メモリセルを構成するセルキャパシタのプレート側
を前記ビット線対の他方に接続し、ワード線選択時にそ
れぞれのメモリセルの両側から相補的なデータを読み出
すことを特徴とする半導体記憶装置。 - 【請求項２】前記ビット線対における各ビット線とセル
キャパシタのプレート側とのコンタクトが、ビット線対
の一方と他方で交互に配置されてなることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】前記メモリセルは、キャパシタのプレート
電極とワード線を同じポリシリコン層で形成した平面セ
ルであることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項４】ビット線方向の素子分離を、トランジスタ
又はＬＯＣＯＳで行っていることを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項５】前記メモリセルからデータを読み出す時又
はメモリセルにデータを書き込む時に、ワード線を昇圧
しないことを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04755095A JP3397499B2 (ja) | 1994-12-12 | 1995-03-07 | 半導体記憶装置 |
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