JPH06302189A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06302189A JPH06302189A JP5228396A JP22839693A JPH06302189A JP H06302189 A JPH06302189 A JP H06302189A JP 5228396 A JP5228396 A JP 5228396A JP 22839693 A JP22839693 A JP 22839693A JP H06302189 A JPH06302189 A JP H06302189A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】浮遊ビット線に対するノイズを減少させた半導
体記憶装置を提供することにある。 【構成】NAND型メモリが接続された複数のビット線
BLと1つのセンスアンプ1との間をそれぞれビット線
選択用トランジスタ3によって接続し、トランジスタ3
の選択的駆動により複数のビット線BLを順次センスア
ンプ1に接続して、ビット線BLにおける信号増幅動作
を時系列的に行う半導体記憶装置において、トランジス
タ3のゲートが、制御信号線φに対して隣接するセンス
アンプ毎に反対の順序に接続されていることを特徴とす
る。
体記憶装置を提供することにある。 【構成】NAND型メモリが接続された複数のビット線
BLと1つのセンスアンプ1との間をそれぞれビット線
選択用トランジスタ3によって接続し、トランジスタ3
の選択的駆動により複数のビット線BLを順次センスア
ンプ1に接続して、ビット線BLにおける信号増幅動作
を時系列的に行う半導体記憶装置において、トランジス
タ3のゲートが、制御信号線φに対して隣接するセンス
アンプ毎に反対の順序に接続されていることを特徴とす
る。
Description
【0001】
【産業上の利用分野】本発明は、ダイナミック型の半導
体記憶装置(DRAM)に関する。
体記憶装置(DRAM)に関する。
【0002】
【従来の技術】従来、メモリセル領域の面積を小さくで
きるビット線の構成として、1つのセンスアンプの両側
にビット線とその相補ビット線を1対配置するオープン
型ビット線構成がある。しかし、半導体記憶装置が次第
に大容量化するにつれ、メモリセルの大きさそのものが
小さくなり、ビット線の間隔も短くなってきており、ビ
ット線の間隔にセンスアンプを配置することが困難とな
っている。
きるビット線の構成として、1つのセンスアンプの両側
にビット線とその相補ビット線を1対配置するオープン
型ビット線構成がある。しかし、半導体記憶装置が次第
に大容量化するにつれ、メモリセルの大きさそのものが
小さくなり、ビット線の間隔も短くなってきており、ビ
ット線の間隔にセンスアンプを配置することが困難とな
っている。
【0003】上記問題の解決方法として、複数のビット
線によってそれよりも少ない数のセンスアンプを共有
し、複数のビット線のデータを順次センスアンプで増幅
して読み出し、或いは書き込む方式が提案されている。
(1991年 IEEE ISSCC DIGEST OF TECHNICAL PAPERS vo
l.34 p106 TAM6.2 )。この方式は、メモリセル領域の
面積を増加させることなくセンスアンプの配置が可能で
ある。
線によってそれよりも少ない数のセンスアンプを共有
し、複数のビット線のデータを順次センスアンプで増幅
して読み出し、或いは書き込む方式が提案されている。
(1991年 IEEE ISSCC DIGEST OF TECHNICAL PAPERS vo
l.34 p106 TAM6.2 )。この方式は、メモリセル領域の
面積を増加させることなくセンスアンプの配置が可能で
ある。
【0004】しかしながら、この種の方式では次のよう
な問題があった。即ち、センスアンプに接続されていな
いビット線が電気的に浮遊状態となるので、特にセンス
アンプで増幅されたデータを選択されたビット線に書き
込む際に、これと隣り合う非接続ビット線にビット線間
の容量結合によるノイズが発生し、結果として実効的な
信号量が減少してしまう。
な問題があった。即ち、センスアンプに接続されていな
いビット線が電気的に浮遊状態となるので、特にセンス
アンプで増幅されたデータを選択されたビット線に書き
込む際に、これと隣り合う非接続ビット線にビット線間
の容量結合によるノイズが発生し、結果として実効的な
信号量が減少してしまう。
【0005】この問題を具体的に説明する。図17はこ
の種のDRAMを示す回路構成図であり、センスアンプ
の両側にビット線BLが配置され、ビット線BLには複
数のトランスファゲートを介してメモリセルがそれぞれ
接続されている。ここで、トランスファゲートをφ1〜
φmの順に選択するものとすると、n番目のセンスアン
プに関して最後に選択するビット線(BLmN)以外のビ
ット線は隣接ビット線の電位振幅の影響を受ける。特
に、BL1Nはφ2を選択したときの隣接ビット線(BL
2N)の電位振幅の影響と、φmを選択したときの別のセ
ンスアンプの隣接ビット線(BLm(N-1))の電位振幅の
影響を受ける。つまり、第1番目に選択される端のビッ
ト線BL1Nは隣接ビット線の影響を2回受けることにな
り、第1番目のビット線におけるノイズが大きくなる。
の種のDRAMを示す回路構成図であり、センスアンプ
の両側にビット線BLが配置され、ビット線BLには複
数のトランスファゲートを介してメモリセルがそれぞれ
接続されている。ここで、トランスファゲートをφ1〜
φmの順に選択するものとすると、n番目のセンスアン
プに関して最後に選択するビット線(BLmN)以外のビ
ット線は隣接ビット線の電位振幅の影響を受ける。特
に、BL1Nはφ2を選択したときの隣接ビット線(BL
2N)の電位振幅の影響と、φmを選択したときの別のセ
ンスアンプの隣接ビット線(BLm(N-1))の電位振幅の
影響を受ける。つまり、第1番目に選択される端のビッ
ト線BL1Nは隣接ビット線の影響を2回受けることにな
り、第1番目のビット線におけるノイズが大きくなる。
【0006】一方、ワード線とビット線の容量結合など
によるノイズを相殺するために、ワード線の動作と同時
に疑似的なワード線、即ちダミーワード線を動作させる
方法が取られている。ビット線対をセンスアンプの左右
に分離して配置する、いわゆるオープン型ビット線方式
におけるダミーワード線の配置には、従来2つの方法が
あった。
によるノイズを相殺するために、ワード線の動作と同時
に疑似的なワード線、即ちダミーワード線を動作させる
方法が取られている。ビット線対をセンスアンプの左右
に分離して配置する、いわゆるオープン型ビット線方式
におけるダミーワード線の配置には、従来2つの方法が
あった。
【0007】1つは、センスアンプに対して選択される
ワード線と反対側にダミーワード線が配置され、ワード
線とダミーワード線が同じ位相で動作する順相型ダミー
ワード線方式である。もう1つは、センスアンプに対し
て選択されるワード線とダミーワード線が同じ側に配置
され、ワード線とダミーワード線が反対の位相で動作す
る逆相型ダミーワード線方式である。
ワード線と反対側にダミーワード線が配置され、ワード
線とダミーワード線が同じ位相で動作する順相型ダミー
ワード線方式である。もう1つは、センスアンプに対し
て選択されるワード線とダミーワード線が同じ側に配置
され、ワード線とダミーワード線が反対の位相で動作す
る逆相型ダミーワード線方式である。
【0008】従来技術の例として、順相型ダミーワード
線方式の構成の一例を図18に、その動作タイミングを
図19に示す。この方式では、ダミーセル及びダミーワ
ード線はセンスアンプの両側に1本ずつ配置され、メモ
リセルをアクセスするためにワード線WLが立ち上がる
と、これと同期してアクセスされるメモリセルと反対側
のダミーワード線DWLが立ち上がる。ダミーセルに
は、予めビット線BLのプリチャージ電位と同じ電位が
書き込まれていなければならない。このため、ダミーセ
ルは通常の1トランジスタ1キャパシタのメモリセルと
は異なる構造を持ち、プリチャージ用トランジスタが別
途に接続された2トランジスタ1キャパシタの構造とな
っている。
線方式の構成の一例を図18に、その動作タイミングを
図19に示す。この方式では、ダミーセル及びダミーワ
ード線はセンスアンプの両側に1本ずつ配置され、メモ
リセルをアクセスするためにワード線WLが立ち上がる
と、これと同期してアクセスされるメモリセルと反対側
のダミーワード線DWLが立ち上がる。ダミーセルに
は、予めビット線BLのプリチャージ電位と同じ電位が
書き込まれていなければならない。このため、ダミーセ
ルは通常の1トランジスタ1キャパシタのメモリセルと
は異なる構造を持ち、プリチャージ用トランジスタが別
途に接続された2トランジスタ1キャパシタの構造とな
っている。
【0009】ところが、1トランジスタ1キャパシタの
DRAMセルを直列接続した構造を持つメモリセルブロ
ックをアクセスの基本単位としたダイナミック型半導体
記憶装置(以下ではNAND型DRAMと呼ぶ)では、
直列につなげたメモリセルの数だけのワード線が順次立
ち上がり、また立ち下がるため、1本のワード線と1本
のダミーワード線が対応した従来の方法では、ビット線
に影響を与えているワード線のノイズを相殺することが
できない。
DRAMセルを直列接続した構造を持つメモリセルブロ
ックをアクセスの基本単位としたダイナミック型半導体
記憶装置(以下ではNAND型DRAMと呼ぶ)では、
直列につなげたメモリセルの数だけのワード線が順次立
ち上がり、また立ち下がるため、1本のワード線と1本
のダミーワード線が対応した従来の方法では、ビット線
に影響を与えているワード線のノイズを相殺することが
できない。
【0010】また、NAND型DRAMにおいては、直
列に接続されたDRAMセルの任意のビットを読み出し
或いは書き込みアクセスするために、直列に接続された
セルの全てのセルトランスファゲート(ワード線)を順
に駆動する。具体的には、DRAMセルを4つ直列につ
なげた構成の場合は、図20に示すように、4本のワー
ド線WL全てを順に立ち上げてデータを読み出し、また
書き込みの際には順にこれらのワード線WLを立ち下げ
るという一連の動作をする。
列に接続されたDRAMセルの任意のビットを読み出し
或いは書き込みアクセスするために、直列に接続された
セルの全てのセルトランスファゲート(ワード線)を順
に駆動する。具体的には、DRAMセルを4つ直列につ
なげた構成の場合は、図20に示すように、4本のワー
ド線WL全てを順に立ち上げてデータを読み出し、また
書き込みの際には順にこれらのワード線WLを立ち下げ
るという一連の動作をする。
【0011】ここで、ビット線コンタクトから見て近い
側のセルのデータに対するアクセスのみが必要な場合に
は、それよりも奥のセルに関するワード線の動作は必要
ない。しかし、従来のように全てのワード線を順に駆動
する方式では、無駄なワード線の動作のためにアクセス
時間及び消費電力が増加してしまうという問題があっ
た。
側のセルのデータに対するアクセスのみが必要な場合に
は、それよりも奥のセルに関するワード線の動作は必要
ない。しかし、従来のように全てのワード線を順に駆動
する方式では、無駄なワード線の動作のためにアクセス
時間及び消費電力が増加してしまうという問題があっ
た。
【0012】
【発明が解決しようとする課題】このように従来、複数
のビット線を順にセンスアンプに接続して信号を増幅す
る方式においては、隣接したビット線に対して容量結合
などによるノイズが発生してしまい、セルに対する書き
込み動作時に第1番目に選択されるビット線に特に大き
なノイズが発生するという問題があった。
のビット線を順にセンスアンプに接続して信号を増幅す
る方式においては、隣接したビット線に対して容量結合
などによるノイズが発生してしまい、セルに対する書き
込み動作時に第1番目に選択されるビット線に特に大き
なノイズが発生するという問題があった。
【0013】また、NAND型DRAMにおいては、直
列につなげたメモリセルの数だけのワード線が順次立ち
上がり、また立ち下がるため、1本のワード線と1本の
ダミーワード線が対応した従来の方法では、ビット線に
影響を与えているワード線のノイズを相殺することがで
きないという問題があった。
列につなげたメモリセルの数だけのワード線が順次立ち
上がり、また立ち下がるため、1本のワード線と1本の
ダミーワード線が対応した従来の方法では、ビット線に
影響を与えているワード線のノイズを相殺することがで
きないという問題があった。
【0014】また、NAND型DRAMにおいては、直
列に接続されたセルの数のワード線の全てを毎回のアク
セスの度に動作させた場合、消費電力及び平均アクセス
時間が増加してしまうという問題があった。
列に接続されたセルの数のワード線の全てを毎回のアク
セスの度に動作させた場合、消費電力及び平均アクセス
時間が増加してしまうという問題があった。
【0015】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、浮遊ビット線に対する
ノイズを減少させることができ、信頼性の向上をはかり
得る半導体記憶装置を提供することにある。
ので、その目的とするところは、浮遊ビット線に対する
ノイズを減少させることができ、信頼性の向上をはかり
得る半導体記憶装置を提供することにある。
【0016】また、本発明の他の目的は、NAND型D
RAMセルにおけるワード線とビット線の容量結合のノ
イズを相殺し、かつダミーセルとして特殊な構造のメモ
リセルを用いないダミーワード線方式を実現し得る半導
体記憶装置を提供することにある。
RAMセルにおけるワード線とビット線の容量結合のノ
イズを相殺し、かつダミーセルとして特殊な構造のメモ
リセルを用いないダミーワード線方式を実現し得る半導
体記憶装置を提供することにある。
【0017】また、本発明の他の目的は、NAND型D
RAMセルにおける無駄なワード線の動作による消費電
力及びアクセス時間の増加をなくすことができる半導体
記憶装置を提供することにある。
RAMセルにおける無駄なワード線の動作による消費電
力及びアクセス時間の増加をなくすことができる半導体
記憶装置を提供することにある。
【0018】
【課題を解決するための手段】本発明は、上記課題を解
決するために、次のような構成を採用している。即ち、
本発明(請求項1)は、複数のビット線と1つのセンス
アンプとの間をそれぞれトランジスタによって接続し、
トランジスタの選択的駆動により複数のビット線を順次
センスアンプに接続して、ビット線における信号増幅動
作を時系列的に行う半導体記憶装置において、トランジ
スタのゲートを、制御信号線に対して隣接するセンスア
ンプ毎に反対の順序に接続したことを特徴とする。
決するために、次のような構成を採用している。即ち、
本発明(請求項1)は、複数のビット線と1つのセンス
アンプとの間をそれぞれトランジスタによって接続し、
トランジスタの選択的駆動により複数のビット線を順次
センスアンプに接続して、ビット線における信号増幅動
作を時系列的に行う半導体記憶装置において、トランジ
スタのゲートを、制御信号線に対して隣接するセンスア
ンプ毎に反対の順序に接続したことを特徴とする。
【0019】また、本発明(請求項2)は、複数のビッ
ト線と該ビット線よりも少ない数のセンスアンプとの間
をそれぞれトランジスタによって接続し、トランジスタ
の選択的駆動により複数のビット線を順次センスアンプ
に接続して、ビット線における信号増幅動作を時系列的
に行う半導体記憶装置において、隣り合うビット線が、
異なるタイミングで動作する相互に別のセンスアンプに
それぞれ接続され、且つ前記トランジスタのゲートが、
制御信号線に対して隣接するセンスアンプ毎に反対の順
序に接続されてなることを特徴とする。
ト線と該ビット線よりも少ない数のセンスアンプとの間
をそれぞれトランジスタによって接続し、トランジスタ
の選択的駆動により複数のビット線を順次センスアンプ
に接続して、ビット線における信号増幅動作を時系列的
に行う半導体記憶装置において、隣り合うビット線が、
異なるタイミングで動作する相互に別のセンスアンプに
それぞれ接続され、且つ前記トランジスタのゲートが、
制御信号線に対して隣接するセンスアンプ毎に反対の順
序に接続されてなることを特徴とする。
【0020】また、本発明(請求項3)は、複数のビッ
ト線と1つのセンスアンプとの間をそれぞれトランジス
タによって接続し、トランジスタの選択的駆動により複
数のビット線を順次センスアンプに接続して、ビット線
における信号増幅動作を時系列的に行う半導体記憶装置
において、センスアンプに接続されるビット線群の端の
ビット線は、これと隣り合うビット線群の隣接する側の
端のビット線と同時に書き込み駆動され、かつ端以外の
ビット線は、書き込まれたビット線が少なくとも一方の
隣にある状態で書き込み駆動されることを特徴とする。
ト線と1つのセンスアンプとの間をそれぞれトランジス
タによって接続し、トランジスタの選択的駆動により複
数のビット線を順次センスアンプに接続して、ビット線
における信号増幅動作を時系列的に行う半導体記憶装置
において、センスアンプに接続されるビット線群の端の
ビット線は、これと隣り合うビット線群の隣接する側の
端のビット線と同時に書き込み駆動され、かつ端以外の
ビット線は、書き込まれたビット線が少なくとも一方の
隣にある状態で書き込み駆動されることを特徴とする。
【0021】また、本発明(請求項4)は、複数のダイ
ナミック型メモリセルが直列接続されたメモリセルユニ
ットをビット線に複数個接続して構成された半導体記憶
装置において、メモリセルユニットと同一構成からな
り、ビット線に接続されたダミーセルユニットと、待機
状態においてダミーセルユニットにつながるダミーワー
ド線を全て立ち上げる手段と、メモリセルのデータを読
み出すためにメモリセルユニットにつながるワード線を
ビット線コンタクトに近い側から順に立ち上げる毎に、
ビット線コンタクトに遠い側からダミーワード線を順に
立ち下げる手段と、データを再書き込みしてワード線を
ビット線コンタクトに遠い側から順に立ち下げる毎に、
ビット線コンタクトに近い側からダミーワード線を順に
立ち上げる手段とを具備してなることを特徴とする。
ナミック型メモリセルが直列接続されたメモリセルユニ
ットをビット線に複数個接続して構成された半導体記憶
装置において、メモリセルユニットと同一構成からな
り、ビット線に接続されたダミーセルユニットと、待機
状態においてダミーセルユニットにつながるダミーワー
ド線を全て立ち上げる手段と、メモリセルのデータを読
み出すためにメモリセルユニットにつながるワード線を
ビット線コンタクトに近い側から順に立ち上げる毎に、
ビット線コンタクトに遠い側からダミーワード線を順に
立ち下げる手段と、データを再書き込みしてワード線を
ビット線コンタクトに遠い側から順に立ち下げる毎に、
ビット線コンタクトに近い側からダミーワード線を順に
立ち上げる手段とを具備してなることを特徴とする。
【0022】また、本発明(請求項5)は、複数のダイ
ナミック型メモリセルが直列接続されたメモリセルユニ
ットをビット線に複数個接続して構成された半導体記憶
装置において、データの読み出し又は書き込みのため前
記メモリセルユニットにつながるワード線をビット線コ
ンタクトに近い側から順に立ち上げる手段と、メモリセ
ルユニットに対し直列接続されたセル数よりも少ない数
のセルを選択する際に、選択されないセル以降に対して
ワード線の立ち上げを阻止する手段と、データの読み出
し又は書き込みの終了のためワード線をビット線コンタ
クトに遠い側から順に立ち下げる手段とを具備してなる
ことを特徴とする。
ナミック型メモリセルが直列接続されたメモリセルユニ
ットをビット線に複数個接続して構成された半導体記憶
装置において、データの読み出し又は書き込みのため前
記メモリセルユニットにつながるワード線をビット線コ
ンタクトに近い側から順に立ち上げる手段と、メモリセ
ルユニットに対し直列接続されたセル数よりも少ない数
のセルを選択する際に、選択されないセル以降に対して
ワード線の立ち上げを阻止する手段と、データの読み出
し又は書き込みの終了のためワード線をビット線コンタ
クトに遠い側から順に立ち下げる手段とを具備してなる
ことを特徴とする。
【0023】
【作用】本発明(請求項1)によれば、ビット線とセン
スアンプとの間のトランジスタのゲートを、制御信号線
に対して隣接するセンスアンプ毎に反対の順序に接続し
ているので、従来は第1番目に選択されるビット線に対
してのみ2回の隣接ビット線の電位振幅が影響していた
ところを、第1番目のビット線に対しても他のビット線
と同様、1回のみの影響とすることができる。また、本
発明(請求項3)のようにしても、第1番目のビット線
に対する隣接ビット線の電位振幅の影響を1回のみとす
ることができ、さらに全てのビット線に対して隣接ビッ
ト線の電位振幅の影響を1回以下にすることができる。
スアンプとの間のトランジスタのゲートを、制御信号線
に対して隣接するセンスアンプ毎に反対の順序に接続し
ているので、従来は第1番目に選択されるビット線に対
してのみ2回の隣接ビット線の電位振幅が影響していた
ところを、第1番目のビット線に対しても他のビット線
と同様、1回のみの影響とすることができる。また、本
発明(請求項3)のようにしても、第1番目のビット線
に対する隣接ビット線の電位振幅の影響を1回のみとす
ることができ、さらに全てのビット線に対して隣接ビッ
ト線の電位振幅の影響を1回以下にすることができる。
【0024】また、本発明(請求項2)によれば、隣接
したビット線をそれぞれ異なったタイミングで動作する
センスアンプに接続することにより、電位振幅の影響を
互いのセンスアンプ動作によって同時に補償することが
可能となる。
したビット線をそれぞれ異なったタイミングで動作する
センスアンプに接続することにより、電位振幅の影響を
互いのセンスアンプ動作によって同時に補償することが
可能となる。
【0025】ここで、メモリセルに対するデータの書き
込みの際に少なくとも1本のビット線に対する電位増幅
を少なくとも2回以上行うことにより、隣接ビット線の
電位振幅によるノイズを、複数回のセンスアンプ増幅に
よって補うことによって、セルに蓄えられる信号電荷の
実効的な減少を防ぐことができる。但し、2回目以降の
センスアンプ動作は、ノイズによって損なわれた信号を
補うだけなので、ビット線の電位振幅は微小で、従って
この増幅動作そのものは隣接ビット線に影響しない。
込みの際に少なくとも1本のビット線に対する電位増幅
を少なくとも2回以上行うことにより、隣接ビット線の
電位振幅によるノイズを、複数回のセンスアンプ増幅に
よって補うことによって、セルに蓄えられる信号電荷の
実効的な減少を防ぐことができる。但し、2回目以降の
センスアンプ動作は、ノイズによって損なわれた信号を
補うだけなので、ビット線の電位振幅は微小で、従って
この増幅動作そのものは隣接ビット線に影響しない。
【0026】また、本発明(請求項4)によれば、ワー
ド線とビット線の容量結合ノイズは、従来方式の逆相補
型ダミーワード線方式と同様に相殺される。さらに、ビ
ット線につながっているメモリセルの数が、センスアン
プの両側、即ちビット線対のいずれについても常に同じ
数に保たれているため、センスアンプの動作におけるビ
ット線対の容量バランスが崩れることなく、安定な回路
動作が行える。
ド線とビット線の容量結合ノイズは、従来方式の逆相補
型ダミーワード線方式と同様に相殺される。さらに、ビ
ット線につながっているメモリセルの数が、センスアン
プの両側、即ちビット線対のいずれについても常に同じ
数に保たれているため、センスアンプの動作におけるビ
ット線対の容量バランスが崩れることなく、安定な回路
動作が行える。
【0027】また、本発明(請求項5)によれば、不必
要なワード線の動作をなくすことができるので、平均ア
クセス時間及び平均消費電流を大幅に小さくすることが
できる。
要なワード線の動作をなくすことができるので、平均ア
クセス時間及び平均消費電流を大幅に小さくすることが
できる。
【0028】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図1は、本発明の第1の実施例に係わるDRAM
を示す回路構成図である。以下の図面では、トランジス
タや配線を記号で表わしているが、少なくともビット線
の配置に関しては、実際のレイアウトパターンは図面の
順序で並んでいるものとする。
する。図1は、本発明の第1の実施例に係わるDRAM
を示す回路構成図である。以下の図面では、トランジス
タや配線を記号で表わしているが、少なくともビット線
の配置に関しては、実際のレイアウトパターンは図面の
順序で並んでいるものとする。
【0029】図中1はセンスアンプ,イコライズ,IO
ゲート及びデータ一時記憶部等を備えた回路(以下では
センスアンプと称する)、2はDRAMセルを直列接続
したNANDセルユニット、3はメモリセルユニット選
択のためのトランスファゲート、BLはビット線、WL
はワード線、φはトランスファゲート3の制御信号線を
示している。
ゲート及びデータ一時記憶部等を備えた回路(以下では
センスアンプと称する)、2はDRAMセルを直列接続
したNANDセルユニット、3はメモリセルユニット選
択のためのトランスファゲート、BLはビット線、WL
はワード線、φはトランスファゲート3の制御信号線を
示している。
【0030】本実施例では、センスアンプ毎にビット線
BLを選択する順序が異なり、第Nのセンスアンプでは
図面の下から、第N±1のセンスアンプでは図面の上の
ビット線から順にセンスアンプに接続される。ビット線
BLとセンスアンプを接続するトランジスタ3は共通の
信号線φx によって制御されている。
BLを選択する順序が異なり、第Nのセンスアンプでは
図面の下から、第N±1のセンスアンプでは図面の上の
ビット線から順にセンスアンプに接続される。ビット線
BLとセンスアンプを接続するトランジスタ3は共通の
信号線φx によって制御されている。
【0031】また、本実施例ではDRAMセルを直列に
つなげたNAND型のセルを用いており、その直列数は
n、1つのセンスアンプに対するビット線の数がmであ
る。n及びmは任意の数にすることができる。また、本
実施例ではセンスアンプの近くに、n×mビットのデー
タ一時記憶手段を配置し、メモリセルから読み出された
データをこの一時記憶手段に蓄え(読み出しサイク
ル)、後にメモリセルに再書き込みを行っている(リス
トアサイクル)。
つなげたNAND型のセルを用いており、その直列数は
n、1つのセンスアンプに対するビット線の数がmであ
る。n及びmは任意の数にすることができる。また、本
実施例ではセンスアンプの近くに、n×mビットのデー
タ一時記憶手段を配置し、メモリセルから読み出された
データをこの一時記憶手段に蓄え(読み出しサイク
ル)、後にメモリセルに再書き込みを行っている(リス
トアサイクル)。
【0032】本実施例に対応する従来技術の例は前記図
17に示した通りである。図17では、ビット線の接続
される順序がセンスアンプ毎に周期的になっている。図
2は、図1又は図17の構成のセンスアンプ及びビット
線選択トランジスタの動作タイミング図で、n=m=4
の場合である。
17に示した通りである。図17では、ビット線の接続
される順序がセンスアンプ毎に周期的になっている。図
2は、図1又は図17の構成のセンスアンプ及びビット
線選択トランジスタの動作タイミング図で、n=m=4
の場合である。
【0033】図1に示された本実施例のような構成とす
ることによって、第Nのセンスアンプに属する最初に選
択されるビット線BL1Nが選択されるとき、これと同時
に選択される隣のセンスアンプのビット線BL1(N-1)が
隣接位置にあるため、BL1NはBL1(N-1)による影響は
受けない。このため、最初に選択されるビット線BL1N
に対して隣り合うビット線の電位振幅によってノイズを
与えるのはBL2Nのみとなる。これに対して、図17に
示す従来の構成では、BL2n及び隣のセンスアンプに属
するBLm(N+1)の2本がBL1Nに対してノイズを与え
る。従って本実施例は、最初にセンスアンプに接続され
るビット線BL1Nに対する隣接ビット線からのノイズを
半分にすることができる。
ることによって、第Nのセンスアンプに属する最初に選
択されるビット線BL1Nが選択されるとき、これと同時
に選択される隣のセンスアンプのビット線BL1(N-1)が
隣接位置にあるため、BL1NはBL1(N-1)による影響は
受けない。このため、最初に選択されるビット線BL1N
に対して隣り合うビット線の電位振幅によってノイズを
与えるのはBL2Nのみとなる。これに対して、図17に
示す従来の構成では、BL2n及び隣のセンスアンプに属
するBLm(N+1)の2本がBL1Nに対してノイズを与え
る。従って本実施例は、最初にセンスアンプに接続され
るビット線BL1Nに対する隣接ビット線からのノイズを
半分にすることができる。
【0034】次に、本発明の第2の実施例について説明
する。本実施例では、センスアンプとビット線の構成は
図1又は図17のいずれかのようになっている。図3
は、本実施例のタイミング図で、図2と同じくn=m=
4の場合である。
する。本実施例では、センスアンプとビット線の構成は
図1又は図17のいずれかのようになっている。図3
は、本実施例のタイミング図で、図2と同じくn=m=
4の場合である。
【0035】本実施例では、従来の方法に従って全ての
ビット線に対して電位増幅を行った後、データの一時記
憶手段から再びデータを読み出してビット線に対する2
回目の書き込み動作を行っている。この方法において、
第1回目の書き込みが終了するまでの過程は従来の技術
と同じである。従ってこの段階において、各ビット線に
書き込まれた電位は、隣接ビット線の電位振幅の影響を
受けてノイズを含んでいる。しかし、これに再度の書き
込み動作を繰り返し行うと、再び所望の電位、即ちデー
タの内容によって電源電圧Vcc或いは0Vをビット線に
与えることができる。
ビット線に対して電位増幅を行った後、データの一時記
憶手段から再びデータを読み出してビット線に対する2
回目の書き込み動作を行っている。この方法において、
第1回目の書き込みが終了するまでの過程は従来の技術
と同じである。従ってこの段階において、各ビット線に
書き込まれた電位は、隣接ビット線の電位振幅の影響を
受けてノイズを含んでいる。しかし、これに再度の書き
込み動作を繰り返し行うと、再び所望の電位、即ちデー
タの内容によって電源電圧Vcc或いは0Vをビット線に
与えることができる。
【0036】2回目の書き込み動作におけるビット線の
電位振幅は、上記のノイズによって損なわれた電位差を
補うだけのものなので、第1回のビット線への書き込み
の際の、プリチャージ電位から電源電圧Vcc或いは0V
までの大きな電位振幅に比べると非常に小さく、従って
隣接ビット線に与える影響は小さい。このため、2回目
以降の書き込みによるビット線間の結合容量等によるノ
イズは非常に微小である。
電位振幅は、上記のノイズによって損なわれた電位差を
補うだけのものなので、第1回のビット線への書き込み
の際の、プリチャージ電位から電源電圧Vcc或いは0V
までの大きな電位振幅に比べると非常に小さく、従って
隣接ビット線に与える影響は小さい。このため、2回目
以降の書き込みによるビット線間の結合容量等によるノ
イズは非常に微小である。
【0037】この実施例では、全てのビット線に対する
書き込みを2回ずつ行っているが、最後にアクセスされ
るビット線については、1回の書き込みを行うだけでも
よく、また再書込みの回数も2回に限られるものではな
い。
書き込みを2回ずつ行っているが、最後にアクセスされ
るビット線については、1回の書き込みを行うだけでも
よく、また再書込みの回数も2回に限られるものではな
い。
【0038】図4は、本発明の第3の実施例の回路図
で、図5は本実施例の動作タイミング図である。本実施
例では、2つのDRAMセルをつなげたNAND型セル
を用いており、また1つのセンスアンプで2組のビット
線対を共有し、これを2つ組み合わせて1つの単位を構
成している。但し、NAND型セルの直列につなげるセ
ルの数又は1つのセンスアンプで共有するビット線対の
数はこれらの値に制限されない。
で、図5は本実施例の動作タイミング図である。本実施
例では、2つのDRAMセルをつなげたNAND型セル
を用いており、また1つのセンスアンプで2組のビット
線対を共有し、これを2つ組み合わせて1つの単位を構
成している。但し、NAND型セルの直列につなげるセ
ルの数又は1つのセンスアンプで共有するビット線対の
数はこれらの値に制限されない。
【0039】これら2つのセンスアンプA,Bは異なっ
たタイミングで動作し、それらに接続されるビット線は
交互に配置されている。ビット線は、これら4対のビッ
ト線対の端から順にセンスアンプに接続されるが、その
方向は第1の実施例と同様に、4対のビット線対の単位
毎に逆になっている。本実施例の書き込みサイクルにお
ける動作原理を以下に説明する。
たタイミングで動作し、それらに接続されるビット線は
交互に配置されている。ビット線は、これら4対のビッ
ト線対の端から順にセンスアンプに接続されるが、その
方向は第1の実施例と同様に、4対のビット線対の単位
毎に逆になっている。本実施例の書き込みサイクルにお
ける動作原理を以下に説明する。
【0040】まず、センスアンプAによって、データ一
時記憶手段から読み出されたデータが増幅され、信号φ
1Aが“H”となってビット線選択トランジスタが導通
し、データがビット線BL1Aに書き込まれる。次いで、
第2のセンスアンプBに接続されるBL1Bが選択されて
センスアンプBによって増幅されたデータが書き込まれ
る。但し、このときセンスアンプAは駆動され続けてお
り、従ってBL1Bの電位振幅が隣接したBL1Aに与える
ノイズはセンスアンプAによって直ちに補償される。
時記憶手段から読み出されたデータが増幅され、信号φ
1Aが“H”となってビット線選択トランジスタが導通
し、データがビット線BL1Aに書き込まれる。次いで、
第2のセンスアンプBに接続されるBL1Bが選択されて
センスアンプBによって増幅されたデータが書き込まれ
る。但し、このときセンスアンプAは駆動され続けてお
り、従ってBL1Bの電位振幅が隣接したBL1Aに与える
ノイズはセンスアンプAによって直ちに補償される。
【0041】次いで、センスアンプBが駆動した状態の
まま信号φ1Aが“L”となり、ビット線選択トランジス
タが閉じてセンスアンプAがイコライズされ、続いて信
号φ2A“H”となってデータ一時記憶手段から読み出さ
れたデータがBL2Aに伝達される。BL2Aの電位振幅に
よって既にデータが書き込まれているBL1Bの電位が変
化しようとするが、センスアンプBが動作し続けている
ため、この変化は直ちに打ち消される。
まま信号φ1Aが“L”となり、ビット線選択トランジス
タが閉じてセンスアンプAがイコライズされ、続いて信
号φ2A“H”となってデータ一時記憶手段から読み出さ
れたデータがBL2Aに伝達される。BL2Aの電位振幅に
よって既にデータが書き込まれているBL1Bの電位が変
化しようとするが、センスアンプBが動作し続けている
ため、この変化は直ちに打ち消される。
【0042】同様にして、BL2Bの電位もBL2Aの電位
がセンスアンプAによって固定されたまま書き込まれる
が、この際には隣り合うビット線は同時に電位が増幅さ
れる隣接した単位のBL2Bと、センスアンプAによって
電位が補償されているBL2Aなので、最終的に全てのビ
ット線に対して1回のセンスアンプ動作を行うだけで、
ビット線間の容量結合によってビット線の信号電位が受
けるノイズを全て補償することができる。
がセンスアンプAによって固定されたまま書き込まれる
が、この際には隣り合うビット線は同時に電位が増幅さ
れる隣接した単位のBL2Bと、センスアンプAによって
電位が補償されているBL2Aなので、最終的に全てのビ
ット線に対して1回のセンスアンプ動作を行うだけで、
ビット線間の容量結合によってビット線の信号電位が受
けるノイズを全て補償することができる。
【0043】図6は、本発明の第4の実施例に係わるD
RAMを示す回路構成図である。第1の実施例では、ビ
ット線BLの接続順序をセンスアンプ毎に反対にした
が、この代わりに本実施例では、 (1) センスアンプに接続されるビット線群の端のビット
線は、これと隣り合うビット線群のうちの隣接する端の
ビット線と同時に書き込み駆動される(第1の規則)。 (2) 端以外のビット線は、書き込まれたビット線が少な
くとも一方の隣にある状態で書き込み駆動される(第2
の規則)。 (3) 片方の端のビット線は最初に書き込み駆動される
(第3の規則)。 ようにしてる。
RAMを示す回路構成図である。第1の実施例では、ビ
ット線BLの接続順序をセンスアンプ毎に反対にした
が、この代わりに本実施例では、 (1) センスアンプに接続されるビット線群の端のビット
線は、これと隣り合うビット線群のうちの隣接する端の
ビット線と同時に書き込み駆動される(第1の規則)。 (2) 端以外のビット線は、書き込まれたビット線が少な
くとも一方の隣にある状態で書き込み駆動される(第2
の規則)。 (3) 片方の端のビット線は最初に書き込み駆動される
(第3の規則)。 ようにしてる。
【0044】図6は、m本のビット線BLを1つのセン
スアンプ1で共有する場合であり、ビット線BLの番号
は図のセンスアンプ毎に上から1,2,3,〜,mとな
っている。センスアンプの番号としてはN,N+1,〜
を用いている。セル即ちビット線BLに対する書き込み
を行う順序としては、まず第1及び第3の規則に従って
φ1を立ち上げ、ビット線BL1,N-1 ,BLm,N ,BL
1,N+1 ,〜に書き込みを行う。次に、φ2を立ち上げ、
それぞれのセンスアンプに接続されるビット線群の反対
側の端のビット線BLm,N-1 ,BL1,N ,BLm,N+1 ,
〜に、第1の規則に従って書き込みを行う。
スアンプ1で共有する場合であり、ビット線BLの番号
は図のセンスアンプ毎に上から1,2,3,〜,mとな
っている。センスアンプの番号としてはN,N+1,〜
を用いている。セル即ちビット線BLに対する書き込み
を行う順序としては、まず第1及び第3の規則に従って
φ1を立ち上げ、ビット線BL1,N-1 ,BLm,N ,BL
1,N+1 ,〜に書き込みを行う。次に、φ2を立ち上げ、
それぞれのセンスアンプに接続されるビット線群の反対
側の端のビット線BLm,N-1 ,BL1,N ,BLm,N+1 ,
〜に、第1の規則に従って書き込みを行う。
【0045】次に、第2の規則に従って残りのビット線
BLに書き込みを行うのであるが、この順序はセンスア
ンプ毎に任意に決められる。この例では、残りの(端で
はない)ビット線BLについては、センスアンプとビッ
ト線を接続する順序が、センスアンプ毎に周期的に書き
込みを行う形になっている。ゲート制御信号φmの立ち
上げの順序は、φ1,φ2に続いてφ3,φ4…φmで
ある。
BLに書き込みを行うのであるが、この順序はセンスア
ンプ毎に任意に決められる。この例では、残りの(端で
はない)ビット線BLについては、センスアンプとビッ
ト線を接続する順序が、センスアンプ毎に周期的に書き
込みを行う形になっている。ゲート制御信号φmの立ち
上げの順序は、φ1,φ2に続いてφ3,φ4…φmで
ある。
【0046】このような構成であっても、最初に選択さ
れるビット線群の端のビット線(例えばBLm,N )が選
択されるとき、これと同時に選択される隣のセンスアン
プのビット線群の端のビット線(例えばBL1,N+1 )が
隣接位置にあるため、最初に選択されるビット線は隣の
センスアンプのビット線による影響は受けない。このた
め、最初に選択されるビット線に対して隣り合うビット
線の電位振幅によってノイズを与えるのは、同一ビット
線群の内の隣接するビット線のみとなり、最初にセンス
アンプに接続されるビット線に対する隣接ビット線から
のノイズを半分にすることができる。従って、第1の実
施例と同様の効果が得られる。
れるビット線群の端のビット線(例えばBLm,N )が選
択されるとき、これと同時に選択される隣のセンスアン
プのビット線群の端のビット線(例えばBL1,N+1 )が
隣接位置にあるため、最初に選択されるビット線は隣の
センスアンプのビット線による影響は受けない。このた
め、最初に選択されるビット線に対して隣り合うビット
線の電位振幅によってノイズを与えるのは、同一ビット
線群の内の隣接するビット線のみとなり、最初にセンス
アンプに接続されるビット線に対する隣接ビット線から
のノイズを半分にすることができる。従って、第1の実
施例と同様の効果が得られる。
【0047】図7は、本発明の第5の実施例に係わるD
RAMを示す回路構成図である。この実施例は、各セン
スアンプ1に4本のビット線BLが接続される構成であ
る。第3の規則に従って最初に選択されるゲート制御信
号φ1が接続されるのは、各センスアンプの一番端のビ
ット線BLである。さらに、ゲート制御信号φ2,φ
3,φ4が順に選択されていくのであるが、ビット線B
Lの接続順序はセンスアンプ毎に周期的ではないが、上
記の3つの規則には沿っている。
RAMを示す回路構成図である。この実施例は、各セン
スアンプ1に4本のビット線BLが接続される構成であ
る。第3の規則に従って最初に選択されるゲート制御信
号φ1が接続されるのは、各センスアンプの一番端のビ
ット線BLである。さらに、ゲート制御信号φ2,φ
3,φ4が順に選択されていくのであるが、ビット線B
Lの接続順序はセンスアンプ毎に周期的ではないが、上
記の3つの規則には沿っている。
【0048】このような構成であっても、最初に選択さ
れるビット線群の端のビット線に対する隣接ビット線か
らの影響を、同一のビット線群のビット線のみとするこ
とができ、第1の実施例と同様の効果が得られる。
れるビット線群の端のビット線に対する隣接ビット線か
らの影響を、同一のビット線群のビット線のみとするこ
とができ、第1の実施例と同様の効果が得られる。
【0049】このように第1〜第5の実施例によれば、
ビット線とセンスアンプとの間のトランジスタのゲート
接続を工夫することにより、浮遊ビット線に対するノイ
ズを減少させることができ、信頼性の向上をはかること
ができる。
ビット線とセンスアンプとの間のトランジスタのゲート
接続を工夫することにより、浮遊ビット線に対するノイ
ズを減少させることができ、信頼性の向上をはかること
ができる。
【0050】図8は、本発明の第6の実施例に係わるD
RAMを示す回路構成図である。この実施例では、直列
に接続されるメモリセルの数を4としているが、この数
は4以外でも可能である。センスアンプ1の両側にビッ
ト線BLが接続され、ビット線BLにはNAND型のメ
モリセルユニット2が複数個接続されている。また、ビ
ット線BLにはメモリセルユニット2と同一構成のダミ
ーセルユニット4が接続されている。そして、ダミーワ
ード線はセンスアンプ1の両側にそれぞれ4本ずつ配置
され、待機状態では全てのダミーワード線が立ち上がっ
た状態となっている。
RAMを示す回路構成図である。この実施例では、直列
に接続されるメモリセルの数を4としているが、この数
は4以外でも可能である。センスアンプ1の両側にビッ
ト線BLが接続され、ビット線BLにはNAND型のメ
モリセルユニット2が複数個接続されている。また、ビ
ット線BLにはメモリセルユニット2と同一構成のダミ
ーセルユニット4が接続されている。そして、ダミーワ
ード線はセンスアンプ1の両側にそれぞれ4本ずつ配置
され、待機状態では全てのダミーワード線が立ち上がっ
た状態となっている。
【0051】いま、ワード線WL0L〜WL3Lが順次選択
されてデータD0L〜D3Lがアクセスされる場合について
考える。図9は本実施例のタイミング図である。まず、
ワード線WL0Lが立ち上がると、同じビット線BLにつ
ながるダミーワード線DWL3Lが立ち下がる。この状態
で第1のメモリセルC1nのデータがビット線に読み出さ
れ、センスアンプ1で増幅されてデータ一時記憶手段に
保存される。また、この時点でビット線BLにつながる
DRAMセルの数は、メモリセルが1、ダミーセルが3
で合計4つである。
されてデータD0L〜D3Lがアクセスされる場合について
考える。図9は本実施例のタイミング図である。まず、
ワード線WL0Lが立ち上がると、同じビット線BLにつ
ながるダミーワード線DWL3Lが立ち下がる。この状態
で第1のメモリセルC1nのデータがビット線に読み出さ
れ、センスアンプ1で増幅されてデータ一時記憶手段に
保存される。また、この時点でビット線BLにつながる
DRAMセルの数は、メモリセルが1、ダミーセルが3
で合計4つである。
【0052】これに対して相補ビット線/BLにつなが
るDRAMセルの数はダミーセルのみの4つで、ビット
線対にそれぞれつながっているDRAMセルの数は同じ
になっている。次に、WL1Lが立ち上がるとDWL2Lが
立ち下がり、第2のメモリセルC2nのデータが読み出さ
れて一時保存される。この状態でもビット線BLにつな
がるDRAMセルの数はメモリセルの2つとダミーセル
の2つで合計4つに保たれている。
るDRAMセルの数はダミーセルのみの4つで、ビット
線対にそれぞれつながっているDRAMセルの数は同じ
になっている。次に、WL1Lが立ち上がるとDWL2Lが
立ち下がり、第2のメモリセルC2nのデータが読み出さ
れて一時保存される。この状態でもビット線BLにつな
がるDRAMセルの数はメモリセルの2つとダミーセル
の2つで合計4つに保たれている。
【0053】さらに、ワード線WL2L,WL3Lが順次立
ち上がると共にダミーワード線DWL1L,DWL0Lが立
ち下がるが、それぞれの段階でビット線対につながるD
RAMセルの数は常に同じ数に保たれている。この様子
を、図10に示す。図中の丸印の実線が開いているメモ
リセル、破線が閉じているメモリセルである。
ち上がると共にダミーワード線DWL1L,DWL0Lが立
ち下がるが、それぞれの段階でビット線対につながるD
RAMセルの数は常に同じ数に保たれている。この様子
を、図10に示す。図中の丸印の実線が開いているメモ
リセル、破線が閉じているメモリセルである。
【0054】次いで、データ一時記憶手段から読み出さ
れたデータがメモリセルに書き込まれてワード線がWL
3L,WL2L,WL1L,WL0Lの順で立ち下がるが、これ
と共にダミーワード線はDWL0L,DWL1L,DW2L,
DW3Lの順で立ち上がっていく。この間もビット線対の
それぞれにつながるメモリセルの数は常に4ずつに保た
れている。
れたデータがメモリセルに書き込まれてワード線がWL
3L,WL2L,WL1L,WL0Lの順で立ち下がるが、これ
と共にダミーワード線はDWL0L,DWL1L,DW2L,
DW3Lの順で立ち上がっていく。この間もビット線対の
それぞれにつながるメモリセルの数は常に4ずつに保た
れている。
【0055】但し、メモリセルのデータをビット線に読
み出す際に、ビット線容量が増加しないように、ダミー
ワード線の立ち下がりは対応するワード線の立ち上がり
よりも速いタイミングで行われる。また、ダミーセルの
内容がビット線に流れ出してメモリセルの書き込みデー
タに対するノイズにならないように、ダミーワード線の
立ち上がりはワード線の立ち下がりに遅れたタイミング
で行われる。
み出す際に、ビット線容量が増加しないように、ダミー
ワード線の立ち下がりは対応するワード線の立ち上がり
よりも速いタイミングで行われる。また、ダミーセルの
内容がビット線に流れ出してメモリセルの書き込みデー
タに対するノイズにならないように、ダミーワード線の
立ち上がりはワード線の立ち下がりに遅れたタイミング
で行われる。
【0056】このように本実施例においては、一連のア
クセスの間、ビット線対にそれぞれつながるDRAMセ
ルの数は常に4つずつに保たれており、ビット線容量の
アンバランスは生じないので、センスアンプ動作等の回
路動作を安定に行える。
クセスの間、ビット線対にそれぞれつながるDRAMセ
ルの数は常に4つずつに保たれており、ビット線容量の
アンバランスは生じないので、センスアンプ動作等の回
路動作を安定に行える。
【0057】次に、本発明の第7の実施例について説明
する。この実施例は、NAND型DRAMのアクセス方
法を改良したものである。なお、以下の説明では、直列
に接続されるDRAMセルの数を4としているが、この
数は他のいかなる値でも可能である。
する。この実施例は、NAND型DRAMのアクセス方
法を改良したものである。なお、以下の説明では、直列
に接続されるDRAMセルの数を4としているが、この
数は他のいかなる値でも可能である。
【0058】図11では、ビット線コンタクトから見て
一番手前のセルに対するアクセスを行う場合について示
している。この場合は、ワード線を1本のみ動作させ、
残る3本のワード線は動作させない。図12に示したの
は、ビット線コンタクトから見て1番奥(4番目)のセ
ルに対するアクセスである。この場合は、従来と同様4
本のワード線全てを順に動作させる。
一番手前のセルに対するアクセスを行う場合について示
している。この場合は、ワード線を1本のみ動作させ、
残る3本のワード線は動作させない。図12に示したの
は、ビット線コンタクトから見て1番奥(4番目)のセ
ルに対するアクセスである。この場合は、従来と同様4
本のワード線全てを順に動作させる。
【0059】図13は、本実施例に係わるDRAMを示
す回路構成図である。本実施例では、4本のワード線W
L0 ,WL1 ,WL2 ,WL3 の制御のために、別に3
ビットのカウンタを設ける。このカウンタの出力 Q2,Q
1,Q0 の値と、セルのデータの読み出し或いは再書き込
みのためのセンスアンプの動作タイミングの関係を示し
たのが図14である。この図では、4本のワード線全て
が選択される場合について説明している。
す回路構成図である。本実施例では、4本のワード線W
L0 ,WL1 ,WL2 ,WL3 の制御のために、別に3
ビットのカウンタを設ける。このカウンタの出力 Q2,Q
1,Q0 の値と、セルのデータの読み出し或いは再書き込
みのためのセンスアンプの動作タイミングの関係を示し
たのが図14である。この図では、4本のワード線全て
が選択される場合について説明している。
【0060】カウンタの出力はクロック信号CKの立ち
下がりによって順に増加していく。クロックCKのパル
スは、センスアンプが1回動作する毎に1回のみ発生し
ている。各ワード線はこのカウンタの出力によって制御
され、WL0 はクロックの出力が Q2Q1Q0 = 000 の時点
で(制御信号CNTの立ち上がりによって)立ち上がり
111の時点で(制御信号CNT2の立上がりによって)
立ち下がる。また、WL1 は 001で立ち上がり、 110で
立ち下がる。同様に、WL2,3 もそれぞれ 010,011 で
立ち上がり、 101,100 で立ち下がる。
下がりによって順に増加していく。クロックCKのパル
スは、センスアンプが1回動作する毎に1回のみ発生し
ている。各ワード線はこのカウンタの出力によって制御
され、WL0 はクロックの出力が Q2Q1Q0 = 000 の時点
で(制御信号CNTの立ち上がりによって)立ち上がり
111の時点で(制御信号CNT2の立上がりによって)
立ち下がる。また、WL1 は 001で立ち上がり、 110で
立ち下がる。同様に、WL2,3 もそれぞれ 010,011 で
立ち上がり、 101,100 で立ち下がる。
【0061】このような動作を実現する回路の例が図1
5である。図15の回路で作られたワード線制御信号P
RWL0,PRWL1,PRWL2,PRWL3がロウ
デコーダに入力され、アドレスが選択されたワード線W
L0 ,WL1 ,WL2 ,WL3 をそれぞれ駆動してい
る。
5である。図15の回路で作られたワード線制御信号P
RWL0,PRWL1,PRWL2,PRWL3がロウ
デコーダに入力され、アドレスが選択されたワード線W
L0 ,WL1 ,WL2 ,WL3 をそれぞれ駆動してい
る。
【0062】図16は第7の実施例で用いるカウンタ回
路の例である。このカウンタは、3つのJKフリップ・
フロップによって構成され、クロックCKの立ち下がり
によって出力 Q2Q1Q0 が増加していく。
路の例である。このカウンタは、3つのJKフリップ・
フロップによって構成され、クロックCKの立ち下がり
によって出力 Q2Q1Q0 が増加していく。
【0063】これに加えて制御信号TRNが入力される
が、このTRN信号が“L”の場合はカウンタの出力は
単純に増加していくだけである。しかし、出力が 000,0
01,010,011の時点で(CK信号が立ち上がる前に)TR
N信号が“H”となると、上位2ビット(Q2,Q1)が強
制的に反転され、出力が000 の時点でTRN信号が
“H”となった場合は次の出力が 111となり、 001の場
合は 110、 101の場合は 101、 011の場合は 100とカウ
ンタの出力が一気に増加する。
が、このTRN信号が“L”の場合はカウンタの出力は
単純に増加していくだけである。しかし、出力が 000,0
01,010,011の時点で(CK信号が立ち上がる前に)TR
N信号が“H”となると、上位2ビット(Q2,Q1)が強
制的に反転され、出力が000 の時点でTRN信号が
“H”となった場合は次の出力が 111となり、 001の場
合は 110、 101の場合は 101、 011の場合は 100とカウ
ンタの出力が一気に増加する。
【0064】このようなカウンタを用いてワード線を制
御すると、WL0 が立ち上がる時(カウンタ出力が 000
で、CKが“H”になる前)にTRN信号を“L”から
“H”にすると、カウンタの出力が 000から 111となる
ので、次にWL0 の立ち下げが行われる。即ち、他の3
本のワード線WL1 ,WL2 ,WL3 の立ち上げ,立ち
下げのサイクルが省略されてワード線WL0 のみの立ち
上げ,立ち下げを行うことができる。
御すると、WL0 が立ち上がる時(カウンタ出力が 000
で、CKが“H”になる前)にTRN信号を“L”から
“H”にすると、カウンタの出力が 000から 111となる
ので、次にWL0 の立ち下げが行われる。即ち、他の3
本のワード線WL1 ,WL2 ,WL3 の立ち上げ,立ち
下げのサイクルが省略されてワード線WL0 のみの立ち
上げ,立ち下げを行うことができる。
【0065】同様にして、カウンタの出力が 001の時点
でTRN信号を“H”にすることにより、WL2 ,WL
3 の立ち上げ,立ち下げを省略して、WL0 ,WL1 の
立ち上げ,立ち下げを順に行うという動作を実現するこ
ともでき、さらに同様にしてWL0 ,WL1 ,WL2 の
みを選択する動作も実現できる。
でTRN信号を“H”にすることにより、WL2 ,WL
3 の立ち上げ,立ち下げを省略して、WL0 ,WL1 の
立ち上げ,立ち下げを順に行うという動作を実現するこ
ともでき、さらに同様にしてWL0 ,WL1 ,WL2 の
みを選択する動作も実現できる。
【0066】このように本実施例によれば、NAND型
DRAMセルにおけるワード線の選択数を任意に制御で
きるので、余分なワード線の動作による平均サイクル時
間や消費電力の増加を最小とすることができる。
DRAMセルにおけるワード線の選択数を任意に制御で
きるので、余分なワード線の動作による平均サイクル時
間や消費電力の増加を最小とすることができる。
【0067】ここで、タイミングを用いて制御する場
合、クロック信号CKを外部からの制御信号として入力
し、またTRN信号として/RAS(ロウ・アドレス・
ストローブ信号)を入力することにより、CK信号の数
に対する/RAS信号のパルス長を変化させることによ
って、選択するワード線の数を外部から任意に選択する
ことが可能となる。
合、クロック信号CKを外部からの制御信号として入力
し、またTRN信号として/RAS(ロウ・アドレス・
ストローブ信号)を入力することにより、CK信号の数
に対する/RAS信号のパルス長を変化させることによ
って、選択するワード線の数を外部から任意に選択する
ことが可能となる。
【0068】また、タイミングを用いずに固定電位のみ
制御信号でコントロールする場合、何本のワード線を立
ち上げるかを制御する、サイクル内で“H”或いは
“L”に固定された外部入力信号を与え、この制御信号
を用いてワード線の選択数を制御することも可能であ
る。
制御信号でコントロールする場合、何本のワード線を立
ち上げるかを制御する、サイクル内で“H”或いは
“L”に固定された外部入力信号を与え、この制御信号
を用いてワード線の選択数を制御することも可能であ
る。
【0069】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例ではオープン型
ビット線方式について説明したが、本発明はフォールデ
ッド型ビット線方式にも適用することが可能である。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例ではオープン型
ビット線方式について説明したが、本発明はフォールデ
ッド型ビット線方式にも適用することが可能である。
【0070】
【発明の効果】以上詳述したように本発明(請求項1〜
3)によれば、電気的に浮遊状態となっているビット線
に対する、隣接ビット線の電位振幅によるノイズを大幅
に減少することができ、メモリセルに蓄えられる実効的
な信号量を従来よりも大きくすることができる。
3)によれば、電気的に浮遊状態となっているビット線
に対する、隣接ビット線の電位振幅によるノイズを大幅
に減少することができ、メモリセルに蓄えられる実効的
な信号量を従来よりも大きくすることができる。
【0071】また、本発明(請求項4)によれば、特別
な構造のダミーセルを用いることなく、NAND型DR
AMのワード線とビット線の容量結合ノイズを相殺し、
またビット線につながるセルの数を常に一定に保つこと
により、ビット線の容量バランスを一定に保ち、回路の
安定動作を行うことができ、さらに本発明(請求項5)
によれば、NAND型DRAMにおけるワード線の選択
数を任意に制御できるので、余分なワード線の動作によ
る平均サイクル時間や消費電力の増加を最小とすること
ができる。
な構造のダミーセルを用いることなく、NAND型DR
AMのワード線とビット線の容量結合ノイズを相殺し、
またビット線につながるセルの数を常に一定に保つこと
により、ビット線の容量バランスを一定に保ち、回路の
安定動作を行うことができ、さらに本発明(請求項5)
によれば、NAND型DRAMにおけるワード線の選択
数を任意に制御できるので、余分なワード線の動作によ
る平均サイクル時間や消費電力の増加を最小とすること
ができる。
【図1】第1の実施例に係わるDRAMを示す回路構成
図。
図。
【図2】第1の実施例におけるセンスアンプ及びビット
線選択トランジスタの動作タイミング図。
線選択トランジスタの動作タイミング図。
【図3】第2の実施例におけるセンスアンプ及びビット
線選択トランジスタの動作タイミング図。
線選択トランジスタの動作タイミング図。
【図4】第3の実施例に係わるDRAMを示す回路構成
図。
図。
【図5】第3の実施例における動作タイミング図。
【図6】第4の実施例に係わるDRAMを示す回路構成
図。
図。
【図7】第5の実施例に係わるDRAMを示す回路構成
図。
図。
【図8】第6の実施例に係わるDRAMを示す回路構成
図。
図。
【図9】第6の実施例におけるタイミング図。
【図10】第6の実施例におけるワード線及びダミーワ
ード線の状態を示す図。
ード線の状態を示す図。
【図11】第7の実施例においてNAND型セルの1番
目のセルにアクセスを行う場合のタイミング図。
目のセルにアクセスを行う場合のタイミング図。
【図12】第7の実施例においてNAND型セルの4番
目のセルにアクセスを行う場合のタイミング図。
目のセルにアクセスを行う場合のタイミング図。
【図13】第7の実施例に係わるDRAMを示す回路構
成図である。
成図である。
【図14】セルのデータの読み出し或いは再書き込みの
ためのセンスアンプの動作タイミングの関係を示す図。
ためのセンスアンプの動作タイミングの関係を示す図。
【図15】カウンタの出力によるワード線制御信号の発
生回路の例を示す図。
生回路の例を示す図。
【図16】第7の実施例で用いるカウンタ回路の例を示
す図。
す図。
【図17】従来のDRAMを示す回路構成図。
【図18】従来の順相型ダミーワード線方式の構成の一
例を図。
例を図。
【図19】順相型ダミーワード線方式の動作タイミング
を示す図。
を示す図。
【図20】従来のNAND型RAMのワード線選択のタ
イミング図。
イミング図。
1…センスアンプ等の回路 2…メモリセルユニット 3…セル選択用のトランジスタ 4…ダミーセルユニット BL…ビット線 WL…ワード線 DWL…ダミーワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荻原 隆 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 福田 良 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内
Claims (5)
- 【請求項1】複数のビット線と1つのセンスアンプとの
間をそれぞれトランジスタによって接続し、トランジス
タの選択的駆動により複数のビット線を順次センスアン
プに接続して、ビット線における信号増幅動作を時系列
的に行う半導体記憶装置において、 前記トランジスタのゲートが、制御信号線に対して隣接
するセンスアンプ毎に反対の順序に接続されてなること
を特徴とする半導体記憶装置。 - 【請求項2】複数のビット線と該ビット線よりも少ない
数のセンスアンプとの間をそれぞれトランジスタによっ
て接続し、トランジスタの選択的駆動により複数のビッ
ト線を順次センスアンプに接続して、ビット線における
信号増幅動作を時系列的に行う半導体記憶装置におい
て、 隣り合うビット線が、異なるタイミングで動作する相互
に別のセンスアンプにそれぞれ接続され、且つ前記トラ
ンジスタのゲートが、制御信号線に対して隣接するセン
スアンプ毎に反対の順序に接続されてなることを特徴と
する半導体記憶装置。 - 【請求項3】複数のビット線と1つのセンスアンプとの
間をそれぞれトランジスタによって接続し、トランジス
タの選択的駆動により複数のビット線を順次センスアン
プに接続して、ビット線における信号増幅動作を時系列
的に行う半導体記憶装置において、 前記センスアンプに接続されるビット線群の端のビット
線は、これと隣り合うビット線群の隣接する側の端のビ
ット線と同時に書き込み駆動され、かつ端以外のビット
線は、書き込まれたビット線が少なくとも一方の隣にあ
る状態で書き込み駆動されることを特徴とする半導体記
憶装置。 - 【請求項4】複数のダイナミック型メモリセルが直列接
続されたメモリセルユニットをビット線に複数個接続し
て構成された半導体記憶装置において、 前記メモリセルユニットと同一構成からなり、前記ビッ
ト線に接続されたダミーセルユニットと、 待機状態においてダミーセルユニットにつながるダミー
ワード線を全て立ち上げる手段と、 前記メモリセルのデータを読み出すために前記メモリセ
ルユニットにつながるワード線をビット線コンタクトに
近い側から順に立ち上げる毎に、ビット線コンタクトに
遠い側からダミーワード線を順に立ち下げる手段と、 データを再書き込みしてワード線をビット線コンタクト
に遠い側から順に立ち下げる毎に、ビット線コンタクト
に近い側からダミーワード線を順に立ち上げる手段と、
を具備してなることを特徴とする半導体記憶装置。 - 【請求項5】複数のダイナミック型メモリセルが直列接
続されたメモリセルユニットをビット線に複数個接続し
て構成された半導体記憶装置において、 データの読み出し又は書き込みのため前記メモリセルユ
ニットにつながるワード線をビット線コンタクトに近い
側から順に立ち上げる手段と、 前記メモリセルユニットに対し直列接続されたセル数よ
りも少ない数のセルを選択する際に、選択されないセル
以降に対してワード線の立ち上げを阻止する手段と、 データの読み出し又は書き込みの終了のためワード線を
ビット線コンタクトに遠い側から順に立ち下げる手段
と、を具備してなることを特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5228396A JPH06302189A (ja) | 1993-02-22 | 1993-09-14 | 半導体記憶装置 |
US08/200,107 US5418750A (en) | 1993-02-22 | 1994-02-22 | Semiconductor memory device for suppressing noises occurring on bit and word lines |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5-32227 | 1993-02-22 | ||
JP3222793 | 1993-02-22 | ||
JP5228396A JPH06302189A (ja) | 1993-02-22 | 1993-09-14 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06302189A true JPH06302189A (ja) | 1994-10-28 |
Family
ID=26370760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5228396A Pending JPH06302189A (ja) | 1993-02-22 | 1993-09-14 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5418750A (ja) |
JP (1) | JPH06302189A (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5555203A (en) * | 1993-12-28 | 1996-09-10 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device |
EP0698884A1 (en) * | 1994-08-24 | 1996-02-28 | Advanced Micro Devices, Inc. | Memory array for microprocessor cache |
JPH08167285A (ja) * | 1994-12-07 | 1996-06-25 | Toshiba Corp | 半導体記憶装置 |
JP3397499B2 (ja) * | 1994-12-12 | 2003-04-14 | 株式会社東芝 | 半導体記憶装置 |
JP2783271B2 (ja) * | 1995-01-30 | 1998-08-06 | 日本電気株式会社 | 半導体記憶装置 |
JP3272193B2 (ja) * | 1995-06-12 | 2002-04-08 | 株式会社東芝 | 半導体装置およびその動作方法 |
KR0166046B1 (ko) * | 1995-10-06 | 1999-02-01 | 김주용 | 계층적 비트라인 구조를 갖는 반도체 메모리 장치 |
JP3672384B2 (ja) * | 1996-07-24 | 2005-07-20 | 沖電気工業株式会社 | センス回路 |
KR100242998B1 (ko) * | 1996-12-30 | 2000-02-01 | 김영환 | 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조 |
US6418044B1 (en) | 2000-12-28 | 2002-07-09 | Stmicroelectronics, Inc. | Method and circuit for determining sense amplifier sensitivity |
KR100463599B1 (ko) * | 2001-11-17 | 2004-12-29 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그의 구동방법 |
JP2003196982A (ja) * | 2001-12-27 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6990025B2 (en) * | 2003-08-29 | 2006-01-24 | International Business Machines Corporation | Multi-port memory architecture |
JP4149979B2 (ja) | 2004-09-16 | 2008-09-17 | 株式会社東芝 | 強誘電体ランダムアクセスメモリ |
US7286437B2 (en) * | 2005-06-17 | 2007-10-23 | International Business Machines Corporation | Three dimensional twisted bitline architecture for multi-port memory |
DE102007012902B3 (de) * | 2007-03-19 | 2008-07-10 | Qimonda Ag | Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern |
DE102007063678A1 (de) * | 2007-08-06 | 2010-07-15 | Qimonda Ag | Halbleiterspeicher und Verfahren zum Betreiben eines Halbleiterspeichers |
US7885138B2 (en) * | 2007-10-19 | 2011-02-08 | International Business Machines Corporation | Three dimensional twisted bitline architecture for multi-port memory |
US8446757B2 (en) | 2010-08-18 | 2013-05-21 | International Business Machines Corporation | Spin-torque transfer magneto-resistive memory architecture |
TWI596769B (zh) * | 2011-01-13 | 2017-08-21 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體儲存裝置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6413290A (en) * | 1987-07-07 | 1989-01-18 | Oki Electric Ind Co Ltd | Semiconductor memory |
JP2633645B2 (ja) * | 1988-09-13 | 1997-07-23 | 株式会社東芝 | 半導体メモリ装置 |
JP3112021B2 (ja) * | 1990-07-09 | 2000-11-27 | 株式会社日立製作所 | 半導体メモリ |
-
1993
- 1993-09-14 JP JP5228396A patent/JPH06302189A/ja active Pending
-
1994
- 1994-02-22 US US08/200,107 patent/US5418750A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5418750A (en) | 1995-05-23 |
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