JPH04351789A

JPH04351789A - 半導体記憶装置

Info

Publication number: JPH04351789A
Application number: JP3125998A
Authority: JP
Inventors: Toru Furuyama; 古山　透
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-05-29
Filing date: 1991-05-29
Publication date: 1992-12-07
Anticipated expiration: 2016-07-03
Also published as: KR920022292A; JP3181311B2; KR950006962B1; US5359566A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係り
、特にカスケード接続された複数のＭＯＳトランジスタ
とそれらの各一端にそれぞれ一端が接続された情報記憶
用のキャパシタを備えたダイナミック型メモリセルのア
レイを有するダイナミック型ランダムアクセスメモリ（
ＤＲＡＭ）に関する。

【０００２】

【従来の技術】現在実用化されているＤＲＡＭセルは、
ワード線およびビット線に接続されるトランスファゲー
ト用の１個のＭＯＳ（絶縁ゲート型）トランジスタと、
これに接続される情報記憶用の１個のキャパシタとで構
成されている。

【０００３】一方、ＤＲＡＭセルをより高集積化し、ビ
ット単価を低減するために、本願発明者は、例えば図９
あるいは図１０に示すようなカスケード・ゲート型の回
路構成を有する半導体メモリセルを提案した（本願出願
人に係る特願平２−１０４５７６号の出願）。図９に示
すＤＲＡＭセルは、カスケード接続されたＭＯＳトラン
ジスタＱ１　〜Ｑ４　と、このトランジスタＱ１　〜Ｑ
４　の各一端にそれぞれ一端が接続された情報記憶用の
キャパシタＣ１〜Ｃ４　とを有する。上記トランジスタ
Ｑ１　〜Ｑ４　を所定の順序でオン／オフ制御すること
により、カスケード接続の一端側（読み出し／書込み用
のノードＮ１　）に近い側のキャパシタＣ１　から順に
各キャパシタＣ１　〜Ｃ４　の記憶情報をノードＮ１　
に読み出し、このノードＮ１　に遠い側のキャパシタＣ
４　から順に各キャパシタＣ４　〜Ｃ１　に上記ノード
Ｎ１　の情報を書込むことが可能になる。

【０００４】図１０のＤＲＡＭセルは、図９のＤＲＡＭ
セルのトランジスタＱ４　の他端と第２のノードＮ２　
との間にさらにＭＯＳトランジスタＱ５　を接続したも
のである。上記トランジスタＱ１　〜Ｑ５　を所定の順
序でオン／オフ制御することにより、ノードＮ１　に近
い側のキャパシタＣ１　から順に各キャパシタＣ１　〜
Ｃ４　の記憶情報をノードＮ１　に読み出し、このノー
ドＮ１　に近い側のキャパシタＣ１　から順に各キャパ
シタＣ１　〜Ｃ４　に第２のノードＮ２　の情報を書込
むことが可能になる。

【０００５】上記した図９、図１０のようなカスケード
・ゲート型のメモリセルは、複数ビットの情報をビット
単位で格納することが可能であり、このメモリセルのア
レイを構成すると、メモリセルとビット線とのコンタク
トは複数ビット当り１個しか必要としないので、従来の
１トランジスタ・１キャパシタ型セルのアレイを用いた
ＤＲＡＭよりも格段に高い集積度を実現でき、ビット単
価を大幅に低減することができる。

【０００６】図１１は、図９のＤＲＡＭセルの構造の一
例を示す断面図である。ここでは、セルを例えばスタッ
クセル構造として実現し、ワード線とビット線との交点
近傍にキャパシタが存在するように配置した例えばオー
プン・ビット線方式のＤＲＡＭセルアレイに使用した場
合を示している。図１１中、９０は半導体基板、９１は
素子分離領域、９２は半導体基板表面で４個のトランジ
スタＱ１〜Ｑ４　の活性領域（ソース、ドレイン、チャ
ネルの各領域からなる。）が直線状に配置されたセル活
性領域、ＷＬ１　〜ＷＬ４　はそれぞれ上記４個のトラ
ンジスタＱ１　〜Ｑ４　のゲート（ワード線）、９３１
〜９３４　はそれぞれ４個の情報記憶用キャパシタＣ１
　〜Ｃ４　のストレージノード、９４１　〜９４４　は
それぞれ上記４個のストレージノード９３１　〜９３４
　と上記４個のトランジスタＱ１　〜Ｑ４　の各ソース
領域とのコンタクト、９５はトランジスタＱ１　のドレ
イン領域とビット線ＢＬとのコンタクト（ビット線コン
タクト）、９６はゲート絶縁膜、９７は層間絶縁膜、９
８はそれぞれ４個のキャパシタＣ１　〜Ｃ４　の絶縁膜
、９９は４個のキャパシタＣ１　〜Ｃ４　のプレート電
極、１００は層間絶縁膜である。

【０００７】ところで、上記したようなカスケード・ゲ
ート型のメモリセルを使用してＤＲＡＭを構成する場合
、セルの記憶情報が破壊読み出されるので、常に再書込
みする必要がある。しかし、上記カスケード・ゲート型
のメモリセルは、１つのメモリセル内のキャパシタの読
み出し、書込みの順序が規定されるので、任意のキャパ
シタについてみると、記憶情報を読み出した直後に再書
込みすることは許されない。即ち、任意のキャパシタか
らの読み出しに続く同一セル内の他のキャパシタからの
読み出しを待たないと、再書込みすることができない。

【０００８】従って、上記したようなカスケード・ゲー
ト型のメモリセルのアレイを用いてＤＲＡＭを構成する
場合には、メモリセルから時系列で複数ビットの読み出
しが終了した後に順に再書込み（あるいは書込み）し得
る手段が必要になる。

【０００９】上記したような事情に鑑みて、本願発明者
は、前記したようなカスケード型のＤＲＡＭセルから時
系列で読み出される複数ビットの情報を一時格納するた
めの格納手段を具備した半導体記憶装置を提案した（本
願出願人に係る特願平３−４１３１６号の出願）。この
半導体記憶装置によれば、ＤＲＡＭセルから各キャパシ
タの記憶情報を順にビット線に読み出すと共に記憶情報
を格納手段に格納し、上記ビット線の情報を上記メモリ
セルの各キャパシタに順に書込むことが可能になる。従
って、磁気ディスクなどの記憶媒体の代替として使用す
るために低価格で大容量のＤＲＡＭを既存の技術で実現
したい場合には好適である。

【００１０】また、本願発明者は、前記したようなカス
ケード型のＤＲＡＭセルから時系列で読み出される複数
ビットの情報を一時格納するための格納手段をキャッシ
ュメモリとして使用するキャッシュ搭載型の半導体記憶
装置を提案した（本願出願人に係る特願平３−４１３１
５号の出願）。

【００１１】また、本願発明者は、前記したようなカス
ケード型のＤＲＡＭセルのシリアルアクセス性をそのま
ま活かし、カスケード型のＤＲＡＭセルのアレイのカラ
ムにおけるメモリセル群をシリアルにアクセスする方式
の半導体記憶装置を提案した（本願出願人に係る特願平
３−７４８３０号の出願）。

【００１２】ところで、前記したようなカスケード型の
ＤＲＡＭセルのカスケード接続された複数のＭＯＳトラ
ンジスタの少なくとも一端をビット線に接続し、情報記
憶用キャパシタがビット線とワード線との交点近傍に存
在するようなパターンレイアウトでメモリセルアレイを
構成する場合、フォールデッド・ビット線構成よりも、
オープン・ビット線構成やシングルエンド型センスアン
プ構成（センスアンプの一対の入力ノードのうちの一方
にのみビット線が直接あるいはトランスファゲートなど
を介して間接に接続される構成）に適している。この場
合、シングルエンド型センスアンプ構成を採用する場合
には、ダミー用メモリセルを使用しないので、ビット線
センスアンプの一対の入力ノードのうちの他方のノード
に参照電位（基準電位）を与えるための回路的な工夫が
必要になる。

【００１３】また、前記したようなカスケード型のＤＲ
ＡＭセルは、前記特願平２−１０４５７６号の出願でも
詳述したように、ビット当りのキャパシタ・サイズが小
さくなり、キャパシタ容量Ｃｓ　が小さくなりがちであ
るが、メモリセルとビット線とのコンタクトは複数ビッ
ト当り１個しか必要としないので、ビット線容量Ｃｂ　
も小さくなる。しかし、セルアレイの大容量化に伴って
ビット線当りのビット数を増やそうとすると、Ｃｂ　／
Ｃｓ　の値が大きくなり、読み出し時のビット線センス
アンプのセンス動作のマージンが低下するおそれが生じ
る。

【００１４】

【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、カスケード型のＤＲＡＭセルの
アレイにおける読み出し時のビット線センスアンプの信
号入力量を増やし、センス動作のマージンを拡大し得る
半導体記憶装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、カスケード型
のＤＲＡＭセルの情報記憶用キャパシタがビット線とワ
ード線との交点近傍に存在するように配置されたＤＲＡ
Ｍセル群を有するメモリセルアレイと、上記メモリセル
アレイのカラムに設けられ、対応するカラムのメモリセ
ルのキャパシタ群の各他端に共通に接続されたキャパシ
タプレート線と、前記ビット線に接続されたビット線プ
リチャージ回路と、前記キャパシタプレート線に接続さ
れたキャパシタプレート線プリチャージ回路と、前記メ
モリセルアレイのカラムに設けられ、読み出し時に前記
ビット線・キャパシタプレート線間の電位をセンスする
センスアンプ回路とを具備することを特徴とする。

【００１６】

【作用】読み出し時に、セルキャパシタの一端側の電荷
がビット線容量に分配されてビット線電位が変化し、セ
ルキャパシタの他端側の電荷がキャパシタプレート線容
量に分配されてキャパシタプレート線電位がビット線電
位変化方向とは逆方向に変化する。そして、ビット線・
キャパシタプレート線間の電位をセンスアンプ回路がセ
ンスするので、センスアンプの信号入力量は、キャパシ
タプレート線電位が固定されている場合の信号入力量の
２倍以上になり、センス動作のマージンが拡大する。

【００１７】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明のＤＲＡＭの第１実施例に
おけるメモリセルアレイの１カラムを抜き出して示して
いる。

【００１８】このメモリセルアレイは、図９に示したよ
うなカスケード・ゲート型のメモリセル群がシングルエ
ンド型センスアンプ構成あるいはオープン・ビット線構
成を有するように配置されており、表示の簡単化のため
に代表的に２個のメモリセルＭＣ０　、ＭＣ１　を示し
ている。ＢＬはビット線、ＷＬ０１〜ＷＬ０４およびＷ
Ｌ１１〜ＷＬ１４はワード線駆動回路（図示せず）によ
り駆動されるワード線である。

【００１９】上記メモリセルＭＣｉ（ｉ＝０，１，…）
は、カスケード接続された複数個（本例では４個）のＭ
ＯＳトランジスタＱ１　〜Ｑ４　を有するカスケード・
ゲートと、上記カスケード接続されたＭＯＳトランジス
タＱ１　〜Ｑ４　のノードＮ１　から遠い側の各一端に
対応して各一端が接続された複数の情報記憶用のキャパ
シタＣ１　〜Ｃ４　とを備えている。上記カスケード・
ゲートの一端側（ノードＮ１　）はビット線ＢＬに接続
されている。また、上記キャパシタＣ１　〜Ｃ４　の各
他端（プレート電極）はキャパシタプレート線ＰＬに共
通に接続されている。このメモリセルＭＣ０　のトラン
ジスタＱ１　〜Ｑ４　の各ゲートは、対応してワード線
ＷＬ０１〜ＷＬ０４に接続され、このワード線ＷＬ０１
〜ＷＬ０４は、メモリセルアレイの同一ロウのメモリセ
ル群（図示せず）の対応するトランジスタＱ１　〜Ｑ４
　のゲートに共通に接続されている。同様に、上記メモリセルＭＣ１　のトランジスタＱ１　
〜Ｑ４　の各ゲートは、対応してワード線ＷＬ１１〜Ｗ
Ｌ４１に接続され、このワード線ＷＬ１１〜ＷＬ４１は
、メモリセルアレイの同一ロウのメモリセル群（図示せ
ず）の対応するトランジスタＱ１　〜Ｑ４　のゲートに
共通に接続されている。

【００２０】前記キャパシタプレート線ＰＬは、カラム
毎に独立に設けられており、対応するカラムのビット線
の例えば下層配線として形成されている。Ｔ１はビット
線プリチャージ用のＭＯＳトランジスタ、ＰＲＥＢＬは
このトランジスタＴ１　をオン／オフ制御するビット線
プリチャージ信号、ＶＢＬはビット線プリチャージ電位
である。Ｔ２　はキャパシタプレート線プリチャージ用
のＭＯＳトランジスタ、ＰＲＥＰＬはこのトランジスタ
Ｔ２　をオン／オフ制御するキャパシタプレート線プリ
チャージ信号、ＶＰＬはキャパシタプレート線プリチャ
ージ電位である。ＳＡはビット線ＢＬ・キャパシタプレ
ート線ＰＬ間の電位をセンスするセンスアンプ回路であ
り、本例では、一対の入出力ノードが対応して前記ビッ
ト線ＢＬおよびキャパシタプレート線ＰＬに接続された
ラッチ型アンプ（例えばＣＭＯＳフリップフロップ回路
）が用いられている。Ｔ３　はビット線ＢＬとセンスア
ンプＳＡの一方の入力ノードとの間に挿入された第１の
トランスファゲート（ＭＯＳトランジスタ）、φＢＬは
このトランスファゲートＴ３　をオン／オフ制御する制
御信号である。Ｔ４　はキャパシタプレート線とセンス
アンプＳＡの他方の入力ノードとの間に挿入された第２
のトランスファゲート（ＭＯＳトランジスタ）、φＰＬ
はこのトランスファゲートＴ４　をオン／オフ制御する
制御信号である。ＲＥＧは選択されたメモリセルから時
系列で読み出される複数ビットの情報を一時格納する格
納回路であり、本例では、上記メモリセルＭＣｉのキャ
パシタ数（ビット数）より１個少ない格納エレメント（
ＲＥＧ１　〜ＲＥＧ３　、図示せず）を有するレジスタ
回路が用いられる。ＣＳはカラムデコーダ回路（図示せ
ず）の出力ＣＤにより制御されるカラム選択スイッチ、
（Ｉ／Ｏ）、／（Ｉ／Ｏ）は相補的な入出力線である。

【００２１】図２は、図１のＤＲＡＭのあるカラムにお
ける動作例を説明するために各種信号のタイミングを示
す波形図である。ここで、ＷＬ１　〜ＷＬ４　はある１
個のメモリセルＭＣｉに接続されているワード線、ＲＬ
１　〜ＲＬ３　は上記カラムのレジスタ回路ＲＥＧの第
１エレメントＲＥＧ１〜第３エレメントＲＥＧ３の制御
信号線である。ｔ１　は読み出し時にビット線ＢＬおよ
びキャパシタプレート線ＰＬをそれぞれプリチャージす
るタイミング、ｔ２　は読み出し時に第１のトランスフ
ァゲートＴ３　および第２のトランスファゲートＴ４　
をそれぞれオフさせるタイミング、ｔ３　はセンスアン
プＳＡを動作させるタイミング、ｔ４　は書込み時に第
１のトランスファゲートＴ３　をオンさせるタイミング
、ｔ５　は書込み時にビット線ＢＬをプリチャージする
と共に第２のトランスファゲートＴ４　をオンさせるタ
イミング、ｔ６　は書込み時にビット線のプリチャージ
をオフさせると共に第１のトランスファゲートＴ３　お
よび第２のトランスファゲートＴ４　をそれぞれオフさ
せるタイミングである。前記プリチャージ用トランジス
タＴ１　およびＴ２　は、独立にオン／オフ制御される
が、本例では、メモリセルの読み出し時には同じタイミ
ングで同じオン／オフ状態に制御される。また、本例で
は、前記プリチャージ用トランジスタＴ２　は、メモリ
セルの書込み時には、キャパシタプレート線ＰＬをキャ
パシタプレート線プリチャージ電位ＶＰＬに固定するた
めにオン状態に制御される。また、本例では、前記トラ
ンスファゲートＴ３　およびＴ４　は独立にオン／オフ
制御され、メモリセルの読み出し時には同じタイミング
で同じオン／オフ状態に制御され、メモリセルの書込み
（再書込み）時には異なるタイミングでオン状態に制御
される。

【００２２】まず、このカラムにおける動作の概要を説
明する。ワード線ＷＬ１　〜ＷＬ４　を図示のようなタ
イミングでオン／オフ制御してトランジスタＱ１　〜Ｑ
４　の順序でオン、トランジスタＱ４　〜Ｑ１　の順序
でオフさせるものとする。また、制御信号線ＲＬ１　〜
ＲＬ３　を図示のようなタイミングでオン／オフ制御す
ることにより、１回目は第１エレメントＲＥＧ１〜第３
エレメントＲＥＧ３の順序で動作させ、２回目は第３エ
レメントＲＥＧ３〜第１エレメントＲＥＧ１の順序で動
作させるものとする。このような制御により、メモリセ
ルＭＣｉのビット線ＢＬに近い側のキャパシタＣ１　か
ら順に各キャパシタＣ１　〜Ｃ４　の記憶情報を上記ビ
ット線ＢＬに順次読み出すと共にキャパシタＣ１　〜Ｃ
３　の記憶情報をレジスタＲＥＧの第１エレメントＲＥ
Ｇ１〜第３エレメントＲＥＧ３に格納することが可能に
なる。そして、上記ビット線ＢＬに遠い側のキャパシタ
Ｃ４　から順に各キャパシタＣ４〜Ｃ１　に、キャパシ
タＣ４　の読み出し情報および前記レジスタＲＥＧの第
３エレメントＲＥＧ３〜第１エレメントＲＥＧ１の格納
情報を順次書込むことが可能になる。

【００２３】従って、メモリセルＭＣｉの各キャパシタ
Ｃ１　〜Ｃ４　の記憶情報は、各対応するワード線ＷＬ
１　〜ＷＬ４　がオンになってセンスアンプＳＡが動作
した時点ｔ３でＤＲＡＭチップ外への読み出しが可能に
なる、つまり、４つのディジタル情報（４ビット）が決
められた順に読み出し可能になる。

【００２４】次に、上記動作を詳述する。即ち、ｔ１　
のタイミングで、ビット線ＢＬおよびキャパシタプレー
ト線が対応してプリチャージ用トランジスタＴ１　およ
びＴ２　によってそれぞれ電位ＶＢＬ、ＶＰＬにプリチ
ャージされる（通常、ＶＢＬ＝ＶＰＬに設定される）。プリチャージ終了後、ワード線ＷＬ１　がオンになると
、メモリセルのトランジスタＱ１　がオンになってキャ
パシタＣ１　の記憶情報がトランジスタＱ１を経てビッ
ト線ＢＬに読み出される。これと同時に、キャパシタＣ
１　の他端側の電荷がキャパシタプレート線容量に分配
される。そして、ｔ２　のタイミングで、トランスファ
ゲートＴ３　およびＴ４　がそれぞれオフし、ｔ３　の
タイミングで、センスアンプＳＡが動作してビット線・
キャパシタプレート線間電位をセンス増幅する。この後
、制御信号線ＲＬ１　がオンになり、上記センスアンプ
ＳＡにより増幅されたキャパシタＣ１　の記憶情報がレ
ジスタＲＥＧの第１エレメントＲＥＧ１に格納され、制
御信号線ＲＬ１　がオフに戻る。

【００２５】次に、ｔ１　のタイミングでビット線ＢＬ
およびキャパシタプレート線ＰＬが再びプリチャージさ
れた後、前記ワード線ＷＬ１　がオンになったままの状
態で、ワード線ＷＬ２　がオンになる。これにより、メ
モリセルのトランジスタＱ２　がオンになってキャパシ
タＣ２　の記憶情報がトランジスタＱ２　およびＱ１　
を経てビット線ＢＬに読み出され、これと同時に、キャ
パシタＣ２　の他端側の電荷がキャパシタプレート線容
量に分配される。そして、ｔ２　のタイミングでトラン
スファゲートＴ３　およびＴ４　がそれぞれオフし、ｔ
３　のタイミングでセンスアンプＳＡが動作してビット
線・キャパシタプレート線間電位をセンス増幅する。こ
の後、制御信号線ＲＬ２　がオンになり、上記センスア
ンプＳＡにより増幅された増幅されたキャパシタＣ２　
の記憶情報がレジスタＲＥＧの第２エレメントＲＥＧ２
　に格納され、制御信号線ＲＬ２　がオフに戻る。

【００２６】同様な要領で、キャパシタＣ３　の記憶情
報がレジスタＲＥＧの第３エレメントＲＥＧ３　に格納
される。さらに、ｔ１　のタイミングでビット線ＢＬお
よびキャパシタプレート線ＰＬが再びプリチャージされ
た後、ワード線ＷＬ４　がオンになる。これにより、メ
モリセルのトランジスタＱ４　がオンになってキャパシ
タＣ４　の記憶情報がトランジスタＱ４　〜Ｑ１　を経
てビット線ＢＬに読み出され、これと同時に、キャパシ
タＣ４　の他端側の電荷がキャパシタプレート線容量に
分配される。そして、ｔ２　のタイミングでトランスフ
ァゲートＴ３　およびＴ４　がそれぞれオフし、ｔ３　
のタイミングでセンスアンプＳＡが動作してビット線・
キャパシタプレート線間電位をセンス増幅する。

【００２７】次に、第２のトランスファゲートＴ４　が
オフ状態のままで、ｔ４　のタイミングで、キャパシタ
プレート線ＰＬがプリチャージされると共に第１のトラ
ンスファゲートＴ３　がオンする。これにより、ビット
線ＢＬはキャパシタＣ４　からの読み出し情報に準じた
再書込み電位が設定される。この後、ワード線ＷＬ４　
がオフになってトランジスタＱ４　がオフになると、キ
ャパシタＣ４　の再書込みが行われる。次に、ｔ５　の
タイミングで、ビット線ＢＬがプリチャージされると共
に第２のトランスファゲートＴ４　がオンしてセンスア
ンプＳＡの２つの入力ノードがプリチャージされた後、
ｔ６　のタイミングで、ビット線ＢＬのプリチャージが
オフすると共にトランスファゲートＴ３　およびＴ４　
がそれぞれオフする。そして、制御信号線ＲＬ３　がオ
ンになり、ｔ３　のタイミングでセンスアンプＳＡが動
作し、キャパシタプレート線ＰＬがプリチャージ状態の
まま（つまり、キャパシタプレート線プリチャージ電位
ＶＰＬに固定された状態）で、ｔ４　のタイミングで、
第１のトランスファゲートＴ３　がオンすると、前記第
３エレメントＲＥＧ３　に一時格納されていたデータに
したがってビット線ＢＬに再書込み電位が設定される。この状態で、ワード線ＷＬ３　がオフになると、トラン
ジスタＱ３　がオフになってキャパシタＣ３　の再書込
みが行われる。同様な要領で、キャパシタＣ２　、Ｃ１
　の再書込みが順次行われる。

【００２８】このような動作に際して、メモリセルの読
み出し時のセンスアンプＳＡの信号入力量が増え、セン
ス動作のマージンが拡大することについて、以下に説明
する。

【００２９】メモリセルの各キャパシタＣ１　〜Ｃ４　
の容量、電荷量、両端電圧を、それぞれＣｓ　、Ｑｓ　
、Ｖｓ　で表わし、ビット線ＢＬの容量（センスアンプ
ＳＡの入力ノードの容量を含む）をＣｂ　、キャパシタ
プレート線ＰＬの容量（センスアンプＳＡの入力ノード
の容量を含む）をＣｐ　で表わし、上記キャパシタ容量
Ｃｓ　とキャパシタプレート線容量Ｐｐ　との直列接続
容量Ｃｓ　・Ｃｐ　／（Ｃｓ　＋Ｃｐ　）をＣｓｐで表
す。各キャパシタＣ１　〜Ｃ４　の記憶情報の読み出し
に際して、それぞれ対応するワード線ＷＬ１　〜ＷＬ４
　がオンになった時のビット線ＢＬの電位変化はΔＶＢ
Ｌは、　　ΔＶＢＬ＝｛（Ｃｂ　・ＶＢＬ＋Ｃｓｐ・Ｖｓ　）
／（Ｃｂ　＋Ｃｓｐ）｝−ＶＢＬ　　　　　　　　＝（
Ｖｓ　−ＶＢＬ）／｛（Ｃｂ　／Ｃｓｐ）＋１｝　　　
　　　　　＝（Ｖｓ　−ＶＢＬ）／［｛Ｃｂ　・（Ｃｓ
　＋Ｃｐ　）／Ｃｓ　・Ｃｐ　｝＋１］　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　…（１）となる。この時、キャパシタプレート線ＰＬ
に表われる電位変化ΔＶＰＬは、電荷保存の法則から、
　　Ｃｂ　・ΔＶＢＬ＋Ｃｐ　・ΔＶＰＬ＝０　　∴Δ
ＶＰＬ＝Ｃｂ　・ΔＶＢＬ／Ｃｐ　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　…（２）とな
る。従って、センスアンプＳＡの信号入力量ＶＳＡは、
例えばＶＢＬ＝ＶＰＬに設定しておくと、　　ＶＳＡ＝
ΔＶＢＬ−ΔＶＢＬ　　　　　　＝｛１＋（Ｃｂ　／Ｃｐ　）｝ΔＶＢＬ　
　　　　　＝（Ｖｓ　−ＶＢＬ）／［１＋（Ｃｂ　／Ｃ
ｓ　）｛Ｃｐ　／（Ｃｂ　＋Ｃｐ　）｝］　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　…（３）となる。従来は、キャパシタプレート線電
位がＶｃｃ／２に固定されており、センスアンプＳＡの
信号入力量ＶＳＡｃｏｎｖは、　　ＶＳＡｃｏｎｖ＝ΔＶＢＬｃｏｎｖ　　　　　＝（
Ｖｓ　−ＶＢＬ）／｛１＋（Ｃｂ　／Ｃｓ　）｝　　　
　　　　　…（４）であった。センスアンプ信号入力量
の改善度をみるために、上式（３）と（４）との比をと
ると、　　ＶＳＡ／ＶＳＡｃｏｎｖ＝｛１＋（Ｃｂ　／Ｃｓ　）｝／［１＋（Ｃｂ　／Ｃｓ
　）｛Ｃｐ　／（Ｃｂ　／Ｃｓ　）｝］　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　…（５）となる。

【００３０】ここで、キャパシタＣ１　〜Ｃ４　の一端
側はメモリセルのトランジスタＱ１　〜Ｑ４　がオフ状
態の時はフローティング状態であるので、キャパシタプ
レート線容量Ｃｐ　はビット線容量Ｃｂ　と同じオーダ
ーかそれよりも小さい。従って、Ｃｂ　≧Ｃｐ　なる関
係が成り立ち、センスアンプ信号入力量の改選度は、　　ＶＳＡ／ＶＳＡｃｏｎｖ≧｛１＋（Ｃｂ　／Ｃｓ　
）｝／｛１＋（Ｃｂ　／Ｃｓ　）／２｝　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　…（６）となる。通常、Ｃｂ　はＣｓ　と比べて十分
大きいので、右辺はほぼ２となる。

【００３１】即ち、本発明におけるセンスアンプＳＡの
信号入力量ＶＳＡは、キャパシタプレート線電位が固定
されている場合の信号入力量ＶＳＡｃｏｎｖのほぼ２倍
以上になる。また、キャパシタの情報がセンスアンプＳ
Ａに伝達された後のセンスアンプＳＡの動作時ｔ３　に
は、トランスファゲートＴ３　およびＴ４　がオフ状態
に制御されてビット線ＢＬおよびキャパシタプレート線
ＰＬをセンスアンプＳＡから分離し、センスアンプＳＡ
のセンス動作の高速化が可能になる。また、センスアン
プＳＡがビット線ＢＬを充放電するのはキャパシタへ再
書込み（または書込み）する時のみであり、低消費電力
化が可能になる。

【００３２】また、図１のＤＲＡＭにおける書込みは、
前述したような再書込みのタイミングで、データ書込み
回路（図示せず）により書込みデータに応じてＶｃｃま
たは０Ｖをビット線ＢＬに設定すればよい。各カラムと
データ入出力回路（図示せず）との間は入出力線（Ｉ／
Ｏ）、／（Ｉ／Ｏ）によって選択的に接続されることに
より、入力データの書込みや読み出しデータの出力側へ
の転送が行われる。上記入出力線（Ｉ／Ｏ）、／（Ｉ／
Ｏ）は入出力兼用でもよいし、入力用、出力用に分けて
もよい。

【００３３】なお、前記制御信号線ＲＬ１　〜ＲＬ３　
によりレジスタＲＥＧの各エレメントが２回目に開いて
キャパシタの書込みが終了した後にオフになるタイミン
グは、必ずしも図２に示した通りでなくてもよく、ビッ
ト線ＢＬのプリチャージが済んでからでもよい。但し、
レジスタＲＥＧをキャッシュメモリとして使用する場合
（後述する）などのように、メモリセルの書込み終了後
もレジスタＲＥＧに正確なデータを保存する必要がある
場合には、図２のような制御信号線ＲＬ１　〜ＲＬ３の
タイミングでレジスタＲＥＧの各エレメントを閉じるこ
とが望ましい。さらに、厳密にいえば、制御信号線ＲＬ
１　〜ＲＬ３　によりレジスタＲＥＧの各エレメントが
１回目に開くタイミングも、必ずしも図２に示した通り
でなくてもよく、キャパシタからの読み出し情報を誤り
なく格納し得る限り、さらに早いタイミングでもよい。

【００３４】また、ビット線・キャパシタプレート線間
に電位イコライズ回路（図示せず）を接続し、これを前
記ビット線プリチャージ信号ＰＲＥＢＬによりオン／オ
フ制御するようにしてもよい。

【００３５】また、前記トランスファゲートＴ３　、Ｔ
４　よりセンスアンプＳＡ側のビット線、キャパシタプ
レート線（センスアンプＳＡの信号入力ノード）にプリ
チャージ回路や電位イコライズ回路を接続し、これを前
記ビット線プリチャージ信号ＰＲＥＢＬによりオン／オ
フ制御するようにしてもよい。この場合には、前記ビッ
ト線プリチャージ用トランジスタＴ１　によるビット線
プリチャージを省略するようにしてもよい。

【００３６】なお、前記した図１中のメモリセルＭＣｉ
の各キャパシタＣ１　〜Ｃ４　の容量値の関係として、
情報の読み出し順と関係する規則を与え、情報の読み出
し順に容量値が大きくなるように設定しておくと、各キ
ャパシタの記憶情報を順次読み出す場合のビット線ＢＬ
の電圧変化分が次第に減少することを緩和または防止し
、それぞれの電圧変化分をほぼ等しくすることが可能に
なり、情報の読み出し誤りを防止することができる。

【００３７】また、前記格納回路ＲＥＧは、前記特願平
３−４１３１６号の半導体記憶装置に示したように様々
な構成が可能であり、メモリセルＭＣｉのキャパシタ数
と同数の格納エレメントを有するレジスタ回路でもよく
、この場合には、メモリセルの４個のキャパシタの情報
を対応して４エレメントに一時格納すればよい。

【００３８】また、前記キャパシタプレート線ＰＬは、
ビット線ＢＬの下層配線に限らず、”Ａ　Ｎｅｗ　Ｓｔ
ａｃｋｅｄ　Ｃａｐａｃｉｔｏｒ　ＤＲＡＭ　Ｃｅｌｌ
　Ｃｈａｒａｃｔｅｒａｉｚｅｄ　ｂｙ　ａ　Ｓｔｏｒ
ａｇｅ　Ｃａｐａｃｉｔｏｒｏｎ　ａ　Ｂｉｔ−ｌｉｎ
ｅ　Ｓｔｒｕｃｔｕｒｅ”　ｂｙ　Ｓ．Ｋｉｍｕｒａ　
ｅｔ　ａｌ．ＩＥＤＭ　１９８８　ｐｐ．５９６−５９
８に開示されているような技術を用いて、ビット線ＢＬ
の上層配線とし形成してもよい。

【００３９】なお、図１のＤＲＡＭは、メモリセルのシ
リアルアクセス性（順次読み出し、順次書込み）により
、ＤＲＡＭのランダムアクセス性やアクセスタイムにあ
る程度の制限が加わることになる。しかし、このような
制限も、実際にＤＲＡＭを設計する際に、メモリセルの
４ビットの読み出し／書込みデータのシリアル・パラレ
ル変換を行えば、×４ビット構成のＤＡＲＭとして完全
にランダムアクセス性を保つことができる。しかも、メ
モリセルアレイを複数個のサブアレイに分割し、省電力
化のために複数個のサブアレイのうちの一部（例えば２
個あるいは４個）のみを同時に活性化させるように構成
する場合には、シリアル・パラレル変換によって×８ビ
ット構成あるいは×１６ビット構成のＤＡＲＭを実現で
きる。また、シリアル・パラレル変換をせずに必要なデ
ータだけ読み出すランダムアクセスに際しては、常に読
み出しノードから最も遠いキャパシタまで読み出す必然
性はなく、メモリセル内の何番目のキャパシタの情報が
アクセスされているかによって該当するキャパシタまで
読み出してそのデータを出力すればよい。この場合、ア
クセスタイムは、選択されたキャパシタとビット線ＢＬ
との距離によって変わる。これに対応するためには、（
ａ）最も遅いアクセスタイムで仕様を規定する方法とか
、（ｂ）ＤＲＡＭから読み出しデータが出力するまでウ
ェイト信号を出力し、読み出しデータが出力したらウェ
イト信号を解除する方法などが考えられる。

【００４０】なお、既存のＤＲＡＭにもニブルモードの
ような４ビットシリアルアクセスの動作があり、さらに
、近年のＤＲＡＭの応用をみれば、キャッシュメモリと
の間のブロック転送や画像用データの処理、保持などの
ようにシリアルアクセスで対応可能な分野が急速に拡大
している。従って、本発明のＤＲＡＭは、前記したよう
なシリアルアクセス性をそのまま活かすようにしてもよ
く、前記した程度のランダムアクセス性の制限は高集積
化可能であるという本発明の特長を妨げるものとはなら
ない。

【００４１】図３は、本発明のＤＲＡＭの第２実施例に
おけるメモリセルアレイの１カラムを抜き出して示して
いる。このメモリセルアレイは、図１０に示したような
カスケード・ゲート型のメモリセル群がシングルエンド
型センスアンプ構成あるいはオープン・ビット線構成を
有するように配置されており、表示の簡単化のために代
表的に２個のメモリセルＭＣ０　、ＭＣ１　を示してい
る。

【００４２】上記メモリセルＭＣｉ（ｉ＝０，１，…）
は、第１のノードＮ１　と第２のノードＮ２　との間に
カスケード接続された３個以上（本例では５個）のＭＯ
ＳトランジスタＱ１　〜Ｑ５　を有するカスケード・ゲ
ートと、上記カスケード接続されたＭＯＳトランジスタ
相互間の接続ノードに対応して各一端が接続された複数
の情報記憶用のキャパシタＣ１　〜Ｃ４　とを備えてい
る。上記第１の読み出し／書込みノードＮ１　と第２の
読み出し／書込みノードＮ２　とは共通に接続され、ビ
ット線ＢＬに接続されている。そして、上記メモリセル
ＭＣ０　のトランジスタＱ１　〜Ｑ５　の各ゲートは、
対応してワード線ＷＬ０１〜ＷＬ０５に接続され、この
ワード線ＷＬ０１〜ＷＬ０５は、メモリセルアレイの同
一ロウのメモリセル群（図示せず）の対応するトランジ
スタＱ１　〜Ｑ５　のゲートに共通に接続されている。同様に、上記メモリセルＭＣ１　のトランジスタＱ１　
〜Ｑ５　の各ゲートは、対応してワード線ＷＬ１１〜Ｗ
Ｌ１５に接続され、このワード線ＷＬ１１〜ＷＬ１５は
、メモリセルアレイの同一ロウのメモリセル群（図示せ
ず）の対応するトランジスタＱ１　〜Ｑ５　のゲートに
共通に接続されている。また、レジスタＲＥＧは、メモ
リセルＭＣｉのキャパシタ数と同数の４個のエレメント
（ＲＥＧ１　〜ＲＥＧ４　、図示せず）を用いており、
エレメントＲＥＧ１　〜ＲＥＧ４　の各ゲートが対応し
て制御信号線ＲＬ１　〜ＲＬ４に接続されている。図３
中、その他の部分は図１のＤＲＡＭと同じであるので図
１中と同一符号を付している。

【００４３】図４は、図３のＤＲＡＭのあるカラムにお
ける動作例を説明するために各種信号のタイミングを示
す波形図である。ここで、ＷＬ１　〜ＷＬ５　はある１
個のメモリセルＭＣｉに接続されているワード線、ＲＬ
１　〜ＲＬ４　は上記カラムのレジスタ回路ＲＥＧの第
１エレメントＲＥＧ１〜第４エレメントＲＥＧ１　の制
御信号線であり、図中のタイミングｔ１　〜ｔ６　は図
２中と同じ意味を有する。

【００４４】図４から分かるように、図３のＤＲＡＭの
動作は図２を参照して前述した図１のＤＲＡＭの動作に
準じて行われるので、その詳述は省略するが、各キャパ
シタＣ１　〜Ｃ４　の記憶情報をビット線ＢＬに順次読
み出すと共にレジスタＲＥＧに格納し、引き続いて各キ
ャパシタＣ１　〜Ｃ４　にビット線ＢＬの情報を順次書
込むことが可能になる。この場合、カスケード接続され
たトランジスタＱ１　〜Ｑ５　およびレジスタのエレメ
ントＲＥＧ１　〜ＲＥＧ４　のオン／オフ制御の順序を
上記とは逆にすれば、第２のノードＮ２　に近い側のキ
ャパシタＣ４　から各キャパシタＣ４〜Ｃ１　の記憶情
報をビット線ＢＬに順次読み出すと共にレジスタＲＥＧ
に格納し、引き続いて、第２のノードＮ２　に近い側の
キャパシタＣ４　から各キャパシタＣ４　〜Ｃ１　にビ
ット線ＢＬの情報を順次書き込むことが可能になる。

【００４５】なお、上記各実施例において、レジスタＲ
ＥＧを４個のＳＲＡＭセルで構成し、このＳＲＡＭセル
をキャッシュメモリとして使用するようにすれば、キャ
ッシュメモリが搭載された複合メモリを実現することが
できる。この場合、上記各実施例で使用されるメモリセ
ルＭＣｉがシリアルアクセス性を持つという制限が、キ
ャッシュメモリによって大幅に補完される。

【００４６】なお、上記各実施例において、センスアン
プＳＡとして、一対の入力ノードが対応して前記ビット
線ＢＬおよびキャパシタプレート線ＰＬに接続された差
動型アンプを用い、そのセンス出力に基ずいてデータ書
込み回路（図示せず）によりビット線ＢＬに再書込み電
位を設定するようにしてもよい。この場合には、前記ト
ランスファゲートＴ３　およびＴ４　を共通の制御信号
φＢＬによりオン／オフ制御するようにしてもよい。さ
らに、上記トランスファゲートＴ３　およびＴ４　を、
前記メモリセルの書込み（再書込み）時にはオフ状態に
制御してビット線ＢＬおよびキャパシタプレート線ＰＬ
をセンスアンプＳＡから分離すれば、センスアンプ動作
の高速化が可能になる。

【００４７】図５は、本発明のＤＲＡＭの第３実施例に
おける１カラムの一部を示しており、前記第１実施例の
レジスタＲＥＧに代えて、メモリセル１個当りのキャパ
シタ数と同数のビット線センスアンプＳＡ１　〜ＳＡ４
　を設けて格納回路と兼用するようにしたものである。ここで、４個のビット線センスアンプＳＡ１　〜ＳＡ４
　が各対応してトランスファゲート対ＴＧ，ＴＧを介し
てビット線対ＢＬおよびキャパシタプレート線ＰＬに接
続されており、上記トランスファゲート対ＴＧ，ＴＧは
制御信号線φ１　〜φ４　により開閉制御される。

【００４８】図６は、図５のＤＲＡＭのあるカラムにお
ける動作例を説明するために、ある１個のメモリセルＭ
Ｃｉに接続されているワード線ＷＬｉ（ｉ＝１，２，３
，４　）および上記制御信号線φｉ（ｉ＝１，２，３，
４　）の動作タイミングを示す波形図である。ここでは
、図２中に示したタイミングｔ１　〜ｔ６　のうちのｔ
１　、ｔ５　に相当するタイミングと、センスアンプＳ
Ａ１　〜ＳＡ４　のうちの１個が動作するタイミングｔ
３　とを示している。

【００４９】即ち、ある１本の制御信号線φｉがオンに
なり、ビット線ＢＬ、キャパシタプレート線ＰＬおよび
センスアンプＳＡｉがプリチャージされた後、ワード線
ＷＬｉがオンになり、メモリセルＭＣｉのキャパシタＣ
ｉからの読み出し情報（ビット線・キャパシタプレート
線間電位）がセンスアンプＳＡｉに伝達される。次に、
上記制御信号線φｉがオフになった後、上記センスアン
プＳＡｉが動作し、キャパシタＣｉからの読み出し情報
を増幅すると同時にラッチする。再書込み（または書込
み）は、キャパシタプレート線ＰＬがプリチャージされ
た状態のままでビット線ＢＬがプリチャージされた後、
センスアンプＳＡｉが接続され、このセンスアンプＳＡ
ｉがビット線ＢＬを充放電した後にワード線ＷＬｉがオ
フになることにより達成される。センスアンプＳＡ１　
〜ＳＡ４　が例えばＣＭＯＳ構成であって、ビット線Ｂ
Ｌの電位をＶｃｃ電源側にもＶｓｓ電源（接地電位）側
にも設定できる自由度があれば、再書込み（または書込
み）時のビット線ＢＬのプリチャージは省略することも
可能である。また、このセンスアンプＳＡ１　〜ＳＡ４
　をＳＲＡＭセルのように扱うことにより、キャッシュ
メモリの役割を担わせることも可能である。

【００５０】図７は、本発明のＤＲＡＭの第４実施例に
おける１カラムの一部を示している。このＤＲＡＭは、
レジスタの各エレメントＲＥＧｉ（ｉ＝１，２，３，４
　）にＳＲＡＭセルが用いられ、かつ、制御信号線ＲＬ
ｉ（ｉ＝１，２，３，４　）によりゲートが制御される
トランスファゲートＴＧが各エレメントＲＥＧｉとビッ
ト線（あるいはセンスアンプの信号入力ノード）との間
に接続され、カラム選択線ＣＳＬによりゲートが制御さ
れるトランスファゲートＴＧ２　が各エレメントＲＥＧ
ｉと入出力線（Ｉ／Ｏ）ｉ、／（Ｉ／Ｏ）ｉとの間にそ
れぞれ対応して接続されている。このＤＲＡＭにおいて
は、１カラムから４ビット分が一斉に読み出される。

【００５１】図８は、図７のＤＲＡＭにおけるレジスタ
の各エレメントＲＥＧｉとして、ＳＲＡＭセルをセンス
アンプＳＡｉに置き換えた場合のエレメント１個分を示
している。

【００５２】なお、本発明のＤＡＲＭは、シェアード・
センスアンプ方式を採用することも可能である。即ち、
シングルエンド型センスアンプ構成を用いると共にシェ
アード・センスアンプ方式を適用する場合には、複数の
ビット線とトランスファゲートが１つのセンスアンプを
共有し、上記トランスファゲートの制御により複数のビ
ット線のうちの一本のみを選択的にセンスアンプに接続
するようにすればよい。また、セルアレイの構成として
オープン・ビット線構造を用いると共にシェアード・セ
ンスアンプ方式を適用する場合には、複数対のビット線
とトランスファゲートが１つのセンスアンプを共有し、
このトランスファゲートの制御により複数対のビット線
のうちの一対のみを選択的にセンスアンプに接続するよ
うにすればよい。

【００５３】なお、本発明は、上記実施例に限らず、前
記特願平３−４１３１５号の半導体記憶装置に示した技
術と同様に、前記格納手段として、メモリセル１個当り
のキャパシタ数と同数の格納エレメントを有するレジス
タ、あるいは、メモリセル１個当りのキャパシタ数と同
数のセンスアンプを用い、上記格納手段をメモリセルの
アレイとは独立にアクセスする手段を設けることにより
、上記格納手段をキャッシュメモリとして使用するキャ
ッシュ搭載型の半導体記憶装置にも適用することが可能
である。

【００５４】また、本発明は、前記特願平３−７４８３
０号の半導体記憶装置に示した技術と同様に、前記メモ
リセルアレイの同一カラム内の複数のメモリセルに対し
てシリアルにアクセスし、記憶情報を格納しているメモ
リセルから複数ビットの情報を時系列で読み出し、この
複数ビットの情報を同一カラム内の別の１個の非使用状
態のメモリセルに順次再書込みするように制御するアク
セス手段を設けることにより、メモリセルアレイのカラ
ムにおけるメモリセル群をシリアルにアクセスする方式
の半導体記憶装置にも適用することが可能である。

【００５５】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、カスケード型のＤＲＡＭセルのアレイにおけ
る読み出し時のビット線センスアンプの信号入力量を増
やし、センス動作のマージンを拡大することができる。従って、セルアレイの大容量化に伴ってビット線当りの
ビット数を増やそうとした際に、ビット線容量／キャパ
シタ容量の値が大きくなったとしても、ビット線センス
アンプのセンス動作を正確に行うことができ、信頼性の
高い半導体記憶装置を実現できる。

【図面の簡単な説明】

【図１】本発明のＤＲＡＭの第１実施例におけるメモリ
セルアレイの１カラムを抜き出して一部を示す回路図。

【図２】図１のＤＲＡＭのあるカラムにおける動作例を
説明するために各種信号のタイミングを示す波形図。

【図３】本発明のＤＲＡＭの第２実施例における１カラ
ムの一部を示す回路図。

【図４】図３のＤＲＡＭのあるカラムにおける動作例を
説明するために各種信号のタイミングを示す波形図。

【図５】本発明のＤＲＡＭの第３実施例における１カラ
ムの一部を示す回路図。

【図６】図５のＤＲＡＭのあるカラムにおける動作例を
説明するために各種信号のタイミングを示す波形図。

【図７】本発明のＤＲＡＭの第４実施例における１カラ
ムの一部を示す回路図。

【図８】図７のＤＲＡＭにおけるレジスタの各エレメン
トの変形例を示す回路図。

【図９】現在提案されているカスケード・ゲート型の半
導体メモリセルの一例を示す等価回路図。

【図１０】現在提案されているカスケード・ゲート型の
半導体メモリセルの他の例を示す等価回路図。

【図１１】図９のＤＲＡＭセルの構造の一例を示す断面
図。

【符号の説明】

ＭＣ０　、ＭＣ１　…メモリセル、Ｑ１　〜Ｑ５　…セ
ルトランジスタ、Ｃ１　〜Ｃ４　…セルキャパシタ、Ｂ
Ｌ…ビット線、ＷＬ０１〜ＷＬ０５、ＷＬ１１〜ＷＬ１
５…ワード線、ＰＬ…キャパシタプレート線、Ｔ１　…
ビット線プリチャージ用トランジスタ、ＰＲＥＢＬ…ビ
ット線プリチャージ信号、ＶＢＬ…ビット線プリチャー
ジ電位、Ｔ２…キャパシタプレート線プリチャージ用ト
ランジスタ、ＰＲＥＰＬ…キャパシタプレート線プリチ
ャージ信号、ＶＰＬ…キャパシタプレート線プリチャー
ジ電位、ＳＡ…ビット線センスアンプ、Ｔ３　…第１の
トランスファゲート、Ｔ４　…第２のトランスファゲー
ト、φＢＬ、φＰＬ…トランスファゲート制御信号、Ｒ
ＥＧ…格納回路、ＲＬ１　〜ＲＬ４　…格納エレメント
の制御信号線。

Claims

【特許請求の範囲】

【請求項１】　　カスケード接続された複数のＭＯＳト
ランジスタとそれらの各一端にそれぞれ一端が接続され
た情報記憶用のキャパシタを備え、上記カスケード接続
された複数のＭＯＳトランジスタの少なくとも一端がビ
ット線に接続されたカスケードゲート型のダイナミック
型メモリセル群を有し、上記情報記憶用キャパシタがビ
ット線とワード線との交点近傍に存在するように配置さ
れたメモリセルアレイと、上記メモリセルアレイのカラ
ムに設けられ、対応するカラムのメモリセルのキャパシ
タ群の各他端に共通に接続されたキャパシタプレート線
と、前記ビット線に接続されたビット線プリチャージ回
路と、前記キャパシタプレート線に接続されたキャパシ
タプレート線プリチャージ回路と、前記メモリセルアレ
イのカラムに設けられ、読み出し時に前記ビット線・キ
ャパシタプレート線間の電位をセンスするセンスアンプ
回路とを具備することを特徴とする半導体記憶装置。
【請求項２】　　請求項１記載の半導体記憶装置におい
て、前記メモリセルアレイのカラムに設けられ、選択さ
れたメモリセルから時系列で読み出される複数ビットの
情報を一時格納する格納回路をさらに具備することを特
徴とする半導体記憶装置。
【請求項３】　　請求項２記載の半導体記憶装置におい
て、前記格納回路は、前記メモリセル１個当りのキャパ
シタ数より１個少ないまたは上記キャパシタ数と同数の
格納エレメントを有するレジスタであることを特徴とす
る半導体記憶装置。
【請求項４】　　請求項２記載の半導体記憶装置におい
て、前記格納回路は、前記メモリセル１個当りのキャパ
シタ数と同数のセンスアンプが用いられ、この複数個の
センスアンプにより前記ビット線・キャパシタプレート
線間の電位をセンスしてメモリセルの各キャパシタの記
憶情報の読み出し／書込みを制御すると共にデータの一
時格納も行うことを特徴とする半導体記憶装置。
【請求項５】　　請求項２乃至４のいずれか１項に記載
の半導体記憶装置において、前記格納回路を前記メモリ
セルのアレイとは独立にアクセスする手段をさらに具備
することを特徴とする半導体記憶装置。
【請求項６】　　請求項１記載の半導体記憶装置におい
て、前記メモリセルアレイの同一カラム内の複数のメモ
リセルに対してシリアルにアクセスし、記憶情報を格納
しているメモリセルから複数ビットの情報を時系列で読
み出し、この複数ビットの情報を同一カラム内の別の１
個の非使用状態のメモリセルに順次再書込みするように
制御するアクセス手段をさらに具備することを特徴とす
る半導体記憶装置。
【請求項７】　　請求項１乃至６のいずれか１項に記載
の半導体記憶装置において、前記キャパシタプレート線
は、対応するカラムのビット線の下層配線あるいは上層
配線として形成されていることを特徴とする半導体記憶
装置。
【請求項８】　　請求項１乃至７のいずれか１項に記載
の半導体記憶装置において、前記ビット線プリチャージ
回路がビット線をプリチャージするプリチャージ電位と
前記キャパシタプレート線プリチャージ回路がキャパシ
タプレート線をプリチャージするプリチャージ電位とは
等しいことを特徴とする半導体記憶装置。
【請求項９】　　請求項１乃至８のいずれか１項に記載
の半導体記憶装置において、前記ビット線プリチャージ
回路およびキャパシタプレート線プリチャージ回路は、
独立にオン／オフ制御されることを特徴とする半導体記
憶装置。
【請求項１０】　　請求項１乃至９のいずれか１項に記
載の半導体記憶装置において、前記ビット線プリチャー
ジ回路およびキャパシタプレート線プリチャージ回路は
、メモリセルの読み出し時には同じタイミングで同じオ
ン／オフ状態に制御されることを特徴とする半導体記憶
装置。
【請求項１１】　　請求項１乃至１０のいずれか１項に
記載の半導体記憶装置において、前記キャパシタプレー
ト線プリチャージ回路は、メモリセルの書込み時にはオ
ン状態に制御されて前記キャパシタプレート線の電位を
固定することを特徴とする半導体記憶装置。
【請求項１２】　　請求項１乃至１１のいずれか１項に
記載の半導体記憶装置において、前記センスアンプ回路
は、一対の入出力ノードが対応して前記ビット線および
キャパシタプレート線に接続されたラッチ型アンプであ
ることを特徴とする半導体記憶装置。
【請求項１３】　　請求項１乃至１１のいずれか１項に
記載の半導体記憶装置において、前記センスアンプ回路
は、一対の入力ノードが対応して前記ビット線およびキ
ャパシタプレート線に接続された差動型アンプであるこ
とを特徴とする半導体記憶装置。
【請求項１４】　　請求項１３記載の半導体記憶装置に
おいて、前記センスアンプ回路のセンス出力に基ずいて
前記ビット線に再書込み電位を設定するデータ書込み回
路をさらに具備することを特徴とする半導体記憶装置。
【請求項１５】　　請求項１乃至１４のいずれか１項に
記載の半導体記憶装置において、前記センスアンプ回路
の一方の入力ノードとビット線との間に挿入され、所定
のタイミングでオン／オフ制御される第１のトランスフ
ァゲートをさらに具備することを特徴とする半導体記憶
装置。
【請求項１６】　　請求項１乃至１５のいずれか１項に
記載の半導体記憶装置において、前記センスアンプ回路
の他方の入力ノードとキャパシタプレート線との間に挿
入され、所定のタイミングでオン／オフ制御される第２
のトランスファゲートをさらに具備することを特徴とす
る半導体記憶装置。
【請求項１７】　　請求項１６記載の半導体記憶装置に
おいて、前記第１のトランスファゲートおよび第２のト
ランスファゲートは、独立にオン／オフ制御されること
を特徴とする半導体記憶装置。
【請求項１８】　　請求項１６記載の半導体記憶装置に
おいて、前記第１のトランスファゲートおよび第２のト
ランスファゲートは、メモリセルの読み出し時には同じ
タイミングで同じオン／オフ状態に制御されることを特
徴とする半導体記憶装置。
【請求項１９】　　請求項１６乃至１８のいずれか１項
に記載の半導体記憶装置において、前記第１のトランス
ファゲートおよび第２のトランスファゲートは、メモリ
セルの書込み（再書込み）時には異なるタイミングでオ
ン状態に制御されることを特徴とする半導体記憶装置。
【請求項２０】　　請求項１６記載の半導体記憶装置に
おいて、前記センスアンプ回路が差動型アンプであり、
そのセンス出力に基ずいて前記ビット線に再書込み電位
を設定するデータ書込み回路をさらに具備する場合には
、前記第１のトランスファゲートおよび第２のトランス
ファゲートは、共通の制御信号によりオン／オフ制御さ
れることを特徴とする半導体記憶装置。
【請求項２１】　　請求項２０記載の半導体記憶装置に
おいて、前記第１のトランスファゲートおよび第２のト
ランスファゲートは、前記メモリセルの書込み（再書込
み）時にはオフ状態に制御されることを特徴とする半導
体記憶装置。
【請求項２２】　　請求項１８または２０または２１記
載の半導体記憶装置において、前記第１のトランスファ
ゲートおよび第２のトランスファゲートは、メモリセル
の読み出し時に前記センスアンプ回路がビット線・キャ
パシタプレート線間の電位をセンスする間はオフ状態に
制御されることを特徴とする半導体記憶装置。