JPS60209996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60209996A JPS60209996A JP59063533A JP6353384A JPS60209996A JP S60209996 A JPS60209996 A JP S60209996A JP 59063533 A JP59063533 A JP 59063533A JP 6353384 A JP6353384 A JP 6353384A JP S60209996 A JPS60209996 A JP S60209996A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、半導体記憶装置に係わり、特に１個のスイッ
チングＭＯＳトランジスタと１個のキャパシタからなる
メモリセルを用いたＭＯＳダイナミックＲＡＭの改良に
関する。
チングＭＯＳトランジスタと１個のキャパシタからなる
メモリセルを用いたＭＯＳダイナミックＲＡＭの改良に
関する。
［発明の技術的背景とその問題点］
近時、書き換え可能な半導体メモリが各種実用化されて
いる。これらのうち、ＭＯＳダイナミックＲＡＭは１個
のスイッチングＭＯＳトランジスタと１１１１のＭＯＳ
キャパシタからなるメモリセルを用いるのが最も一般的
である。このメモリセルは、ＭＯＳトランジスタのゲー
トがワード線に接続され、ドレインがデジット線に接続
され、記憶データは電荷の形でＭＯＳキャパシタに蓄積
するものである。このメモリセルを用いて構成されるダ
イナミックＲＡＭは、メモリセルがマトリクス配列され
、マトリクスの各カラムに沿った複数のワード線と、各
０つに沿った複数のデジット線が配設される。
いる。これらのうち、ＭＯＳダイナミックＲＡＭは１個
のスイッチングＭＯＳトランジスタと１１１１のＭＯＳ
キャパシタからなるメモリセルを用いるのが最も一般的
である。このメモリセルは、ＭＯＳトランジスタのゲー
トがワード線に接続され、ドレインがデジット線に接続
され、記憶データは電荷の形でＭＯＳキャパシタに蓄積
するものである。このメモリセルを用いて構成されるダ
イナミックＲＡＭは、メモリセルがマトリクス配列され
、マトリクスの各カラムに沿った複数のワード線と、各
０つに沿った複数のデジット線が配設される。
ところで、上記構成のＭＯＳダイナミックＲＡＭの場合
、スイッチングＭＯＳトランジスタは通常ｎチャネル、
ドライブのＭＯＳトランジスタである。またキャパシタ
の一端は基準電位としてソース電源電圧Ｖｓｓ（通常０
［Ｖ］）、若しくはドレイン電源電圧■。０ （通常５
［Ｖ］）が与えられる。記憶データをディジット線から
、ＭＯＳキャパシタに閤き込む場合、若しくは記憶デー
タをＭＯＳキャパシタからディジット線に読み出す場合
、すなわち、アクティブ期間中は、ワード線の電圧を７
．５［Ｖ］とドレン電源電圧Ｖｏ。
、スイッチングＭＯＳトランジスタは通常ｎチャネル、
ドライブのＭＯＳトランジスタである。またキャパシタ
の一端は基準電位としてソース電源電圧Ｖｓｓ（通常０
［Ｖ］）、若しくはドレイン電源電圧■。０ （通常５
［Ｖ］）が与えられる。記憶データをディジット線から
、ＭＯＳキャパシタに閤き込む場合、若しくは記憶デー
タをＭＯＳキャパシタからディジット線に読み出す場合
、すなわち、アクティブ期間中は、ワード線の電圧を７
．５［Ｖ］とドレン電源電圧Ｖｏ。
（通常５ ［Ｖ］ ）の１．５倍程度に高くする。それ
は、電荷の形でＭＯＳキャパシタに蓄積される記憶デー
タを１００％読み出し若しくは書き込むためである。
は、電荷の形でＭＯＳキャパシタに蓄積される記憶デー
タを１００％読み出し若しくは書き込むためである。
例えば、ＭＯＳキャパシタに記憶データを書き込む場合
に、ワード線の電圧を５［■］とドレイン電源電圧程度
にしか高くしないと、キャパシタのノードの電圧は、ド
レイン電源電圧ＶｏｏからＭＯＳトランジスタのしきい
値電圧ｖｔｈを引いた値までしか高くならない。このと
き、通常ディジット線は５［ｖ］とドレイン電源電圧に
等しくなっているため、ｖｔｈの分だけ、ＭＯＳキャパ
シタに蓄積される電荷量は少ないことになる。また、Ｍ
ＯＳキャパシタから、記憶データをディジット線に読み
出す場合にも、ワード線の電圧を十分轟くしないと、Ｍ
ＯＳキャパシタに蓄積されていた電荷は１００％ディジ
ット線に読み出されなくなる。
に、ワード線の電圧を５［■］とドレイン電源電圧程度
にしか高くしないと、キャパシタのノードの電圧は、ド
レイン電源電圧ＶｏｏからＭＯＳトランジスタのしきい
値電圧ｖｔｈを引いた値までしか高くならない。このと
き、通常ディジット線は５［ｖ］とドレイン電源電圧に
等しくなっているため、ｖｔｈの分だけ、ＭＯＳキャパ
シタに蓄積される電荷量は少ないことになる。また、Ｍ
ＯＳキャパシタから、記憶データをディジット線に読み
出す場合にも、ワード線の電圧を十分轟くしないと、Ｍ
ＯＳキャパシタに蓄積されていた電荷は１００％ディジ
ット線に読み出されなくなる。
さらに記憶データを読み出し若しくは書き込む場合のス
イッチングトランジスタのコンダクタンスの大小はアク
セス時間に影響を及ぼす。すなわち、スイッチングトラ
ンジスタを３極管特性領域で動作させるために、ワード
線の電圧を高くするほど、スイッチングトランジスタの
コンダクタンスは大きくなり、読み出し若しくは書き込
むスピードが速くなる。
イッチングトランジスタのコンダクタンスの大小はアク
セス時間に影響を及ぼす。すなわち、スイッチングトラ
ンジスタを３極管特性領域で動作させるために、ワード
線の電圧を高くするほど、スイッチングトランジスタの
コンダクタンスは大きくなり、読み出し若しくは書き込
むスピードが速くなる。
上記の理由のため、従来のダイナミックＲＡＭの場合、
アクティブ期間中にワード線の電圧を７．５ ［Ｖ］程
度に高くしていた。
アクティブ期間中にワード線の電圧を７．５ ［Ｖ］程
度に高くしていた。
しかしながら、この種の従来装置にあっては、次のよう
な問題があった。第１に、ワード線の電圧をドレイン電
源電圧ＶＤＤの１．５倍に昇圧するにの時間がかかり、
結果的にアクセス時間が長くなることである。すなわち
、通常のクロックは約３ｎ３の立ち上り時間で、ドレイ
ン電源電圧ｖ０゜−５［ｖ］まで立ち上るが、ワード線
をドライブするクロック発生器は通常のクロック発生器
とは異なり、一度ワード線の電圧を５ ［Ｖ］まで立ち
上げた後で、ざらに昇圧回路を用いて、７．５ ［Ｖ］
＊で立ち上Ｇｆｘ８す、７．５ ［Ｖ］までの立ち上
り時間は１０ｎ８以上となってしまうからである。第２
に、ワード線の電圧をドレイン電源電圧Ｖ。。の１．５
倍に昇圧するための回路を構成するデバイスの信頼性が
問題であった。
な問題があった。第１に、ワード線の電圧をドレイン電
源電圧ＶＤＤの１．５倍に昇圧するにの時間がかかり、
結果的にアクセス時間が長くなることである。すなわち
、通常のクロックは約３ｎ３の立ち上り時間で、ドレイ
ン電源電圧ｖ０゜−５［ｖ］まで立ち上るが、ワード線
をドライブするクロック発生器は通常のクロック発生器
とは異なり、一度ワード線の電圧を５ ［Ｖ］まで立ち
上げた後で、ざらに昇圧回路を用いて、７．５ ［Ｖ］
＊で立ち上Ｇｆｘ８す、７．５ ［Ｖ］までの立ち上
り時間は１０ｎ８以上となってしまうからである。第２
に、ワード線の電圧をドレイン電源電圧Ｖ。。の１．５
倍に昇圧するための回路を構成するデバイスの信頼性が
問題であった。
それは、ＭＯＳトランジスタのドレインとソース間の電
圧が７．５ ［Ｖ］以上になる場合があり、ＭＯＳトラ
ンジスタがパンチ・スルーを起こしたり、ドレイン近傍
・の強電界によってインパクトアイオニゼーションを起
こし、基板電流が増加したり、さらには多数のホットキ
ャリアが発生し、これがゲート酸化膜中に注入トラップ
されて、ＭＯＳトランジスタのしきい値電圧を変えてし
まう等の問題である。そのため、ドレインとソース間の
電圧が高くなるＭＯＳトランジスタには、チャネル長の
長いものを使わなくてはならなかった。このことは、パ
ワーとパターン面積の増加という第３の問題につながっ
た。
圧が７．５ ［Ｖ］以上になる場合があり、ＭＯＳトラ
ンジスタがパンチ・スルーを起こしたり、ドレイン近傍
・の強電界によってインパクトアイオニゼーションを起
こし、基板電流が増加したり、さらには多数のホットキ
ャリアが発生し、これがゲート酸化膜中に注入トラップ
されて、ＭＯＳトランジスタのしきい値電圧を変えてし
まう等の問題である。そのため、ドレインとソース間の
電圧が高くなるＭＯＳトランジスタには、チャネル長の
長いものを使わなくてはならなかった。このことは、パ
ワーとパターン面積の増加という第３の問題につながっ
た。
上記のような問題の他に、スイッチングトランジスタの
次のような問題もある。秦積回路の集積度を増加される
には、基本的に回路を構成する素子の寸法を小さくする
必要があり、特に、メモリセルを構成するスイッチング
トランジスタのチャネル長は短かくしなければならない
。チャネル長が短かくなるにつれて、いわゆるショート
チャネル効果が生じ、トランジスタの同値電圧が著しく
低下することが知られている。このように、チャネル長
を短かくしたことにより、スイッチングトランジスタの
ｗｉｔ電圧が低くなると、サブスレショルド電流が増加
して、セルキャパシタに電荷の形で蓄積された記憶デー
タが失われやすくなる。
次のような問題もある。秦積回路の集積度を増加される
には、基本的に回路を構成する素子の寸法を小さくする
必要があり、特に、メモリセルを構成するスイッチング
トランジスタのチャネル長は短かくしなければならない
。チャネル長が短かくなるにつれて、いわゆるショート
チャネル効果が生じ、トランジスタの同値電圧が著しく
低下することが知られている。このように、チャネル長
を短かくしたことにより、スイッチングトランジスタの
ｗｉｔ電圧が低くなると、サブスレショルド電流が増加
して、セルキャパシタに電荷の形で蓄積された記憶デー
タが失われやすくなる。
従来、この問題を防ぐ手段として、スイッチングＭＯＳ
トランジスタの閾値電圧を＾くするために、そのチャネ
領域へイオン注入して基板１１！［を上ばている。しか
し、スイッチングトランジスタの同値電圧を高くするこ
とによって、前述のように、記憶データを１００％読み
出し若しくはシと込むためには、さらにワード線の電圧
を高くしなければならない。また、従来メモリセルのス
イッチングトランジスタの同値電圧のみを他の周辺回路
のＭＯＳ）ランジスタに比べて、０．５［Ｖ］高くして
いるため、チャネルイオン注入の工程が増え、マスク合
せの工程が１回増えた。
トランジスタの閾値電圧を＾くするために、そのチャネ
領域へイオン注入して基板１１！［を上ばている。しか
し、スイッチングトランジスタの同値電圧を高くするこ
とによって、前述のように、記憶データを１００％読み
出し若しくはシと込むためには、さらにワード線の電圧
を高くしなければならない。また、従来メモリセルのス
イッチングトランジスタの同値電圧のみを他の周辺回路
のＭＯＳ）ランジスタに比べて、０．５［Ｖ］高くして
いるため、チャネルイオン注入の工程が増え、マスク合
せの工程が１回増えた。
これは、製造の歩留りの低下とコストの増加につながっ
た。
た。
さらに、従来装置では、非選択のワード線はソース電源
電圧Ｖｓ ｓ ＝０ ［Ｖ］であり、セルのスイッチン
グトランジスタの閾値電圧とあまり電位差がないため、
ノイズや選択ワード線との容量カップリングによって、
非選択ワード線の電圧がある時高くなり、セルのスイッ
チングトランジスタの閾値電圧以上になると、セルキャ
パシタに電荷の形で蓄積されていた記憶データが失われ
る等の問題があった。
電圧Ｖｓ ｓ ＝０ ［Ｖ］であり、セルのスイッチン
グトランジスタの閾値電圧とあまり電位差がないため、
ノイズや選択ワード線との容量カップリングによって、
非選択ワード線の電圧がある時高くなり、セルのスイッ
チングトランジスタの閾値電圧以上になると、セルキャ
パシタに電荷の形で蓄積されていた記憶データが失われ
る等の問題があった。
［発明の目的］
この発明は、上述した従来装置の欠点を改良したもので
、ワード線のドライブに昇圧した電圧を用いることなく
、短かいアクセス時間でデータの読出しおよび書き込み
を可能とした信頼性の高い半導体記憶装置を提供するこ
とを目的とする。
、ワード線のドライブに昇圧した電圧を用いることなく
、短かいアクセス時間でデータの読出しおよび書き込み
を可能とした信頼性の高い半導体記憶装置を提供するこ
とを目的とする。
［発明の概要］
本発明は、前述したような１個のスイッチングＭＯＳト
ランジスタと１個のキャパシタからなるメモリセルを用
いた半導体記憶装置において、スイッチングＭＯＳトラ
ンジスタのチャネル領域に基板と逆の導電型を与える不
純物がイオン注入されていることを特徴とする。換言す
れば本発明では、メモリセルのスイッチングＭＯＳトラ
ンジスタとしてＤタイプまたはＤタイプに近いドライブ
のものを用いる。
ランジスタと１個のキャパシタからなるメモリセルを用
いた半導体記憶装置において、スイッチングＭＯＳトラ
ンジスタのチャネル領域に基板と逆の導電型を与える不
純物がイオン注入されていることを特徴とする。換言す
れば本発明では、メモリセルのスイッチングＭＯＳトラ
ンジスタとしてＤタイプまたはＤタイプに近いドライブ
のものを用いる。
［発明の効果１
本発明によれば、ワード線をドレイン電源電圧以上に昇
圧せずにメモリセルの記憶データの読み出しおよび、書
込みが可能であり、ワード線の昇圧回路が必要なくなる
。これにより、従来避けられなかったワード線を昇圧す
るための時間がなくなり、アクセス時間が１０口Ｓ以上
短縮できる。
圧せずにメモリセルの記憶データの読み出しおよび、書
込みが可能であり、ワード線の昇圧回路が必要なくなる
。これにより、従来避けられなかったワード線を昇圧す
るための時間がなくなり、アクセス時間が１０口Ｓ以上
短縮できる。
また、ワード線に昇圧回路が不要となるため、ＭＯＳト
ランジスタのパンチスルーやホットキャリアによるｌｌ
１ｌＩＩ電圧の変動が従来より著しく抑えられ、デバイ
スの信頼性が高くなる。さらに、周辺回路で消費される
消費電流が２０％、周辺回路のパターン面積が１５％減
少する。
ランジスタのパンチスルーやホットキャリアによるｌｌ
１ｌＩＩ電圧の変動が従来より著しく抑えられ、デバイ
スの信頼性が高くなる。さらに、周辺回路で消費される
消費電流が２０％、周辺回路のパターン面積が１５％減
少する。
また、メモリセルの記憶データの読み出しおよび書き込
み時以外はスイッチングＭＯＳトランジスタをオフに保
つことが必要であるが、・これはワード線の電圧をドレ
イン電源電圧と逆の極性の値、例えば基板バイアスと同
程度に設定すればよい。
み時以外はスイッチングＭＯＳトランジスタをオフに保
つことが必要であるが、・これはワード線の電圧をドレ
イン電源電圧と逆の極性の値、例えば基板バイアスと同
程度に設定すればよい。
これにより同値電圧の低いスイッチングＭＯＳトランジ
スタを用いて確実なデータ保持が可能となる。
スタを用いて確実なデータ保持が可能となる。
また、非選択のワード線にドレイン電源電圧と逆の極性
の電圧を与えることによって、従来よりもチャネル長の
短いスイッチングトランジスタを用いることができ、メ
モリセルの面積を小さくすることが可能である。
の電圧を与えることによって、従来よりもチャネル長の
短いスイッチングトランジスタを用いることができ、メ
モリセルの面積を小さくすることが可能である。
また、従来問題になっていた、ノイズによって、非選択
ワード線に接続されたメモリセルの記憶データの内容が
失われることもな（なり、装置の信頼性が高くなった。
ワード線に接続されたメモリセルの記憶データの内容が
失われることもな（なり、装置の信頼性が高くなった。
また、基板バイアス発生回路を全ワード線に接続するこ
とにより、基板バイアス発生回路の負荷容量が大きくな
り、従来より安定した基板バイアスが得られる。さらに
前ワード線の容−は大きいので、アクティブ時に選択さ
れて昇圧された１本のワード線を基板バイアス電圧ＶＢ
Ｂに短時間で放電でき、その時ワード線をＶｅｓに接続
するドライバトランジスタの９１１１も小さくして良い
。
とにより、基板バイアス発生回路の負荷容量が大きくな
り、従来より安定した基板バイアスが得られる。さらに
前ワード線の容−は大きいので、アクティブ時に選択さ
れて昇圧された１本のワード線を基板バイアス電圧ＶＢ
Ｂに短時間で放電でき、その時ワード線をＶｅｓに接続
するドライバトランジスタの９１１１も小さくして良い
。
［発明の実施例］
本発明の実施例のダイナミックＲＡＭを図面を参照して
説明する。第１図は１個のメモリセル部の等価回路で、
スイッチングＭＯＳトランジスタ１とＭＯＳキャパシタ
２からなる。ＭＯＳキャパシタ２の一端は基準電圧とし
てソース電源電圧Ｖｓｓ＝Ｏ，［Ｖ］に設定され、他端
がＭＯＳトランジスタ１のソースに接続されている。ソ
ース電源電圧の代わりにドレイン電源電圧Ｖｏｏ＝５［
Ｖ］を基準電圧としてキャパシタ２の一端に与えてもよ
い。ＭＯＳトランジスタ１はこの実施例においては、＋
１チヤネルでＶ ｔｈ−−３Ｖ程度のＤタイプである。
説明する。第１図は１個のメモリセル部の等価回路で、
スイッチングＭＯＳトランジスタ１とＭＯＳキャパシタ
２からなる。ＭＯＳキャパシタ２の一端は基準電圧とし
てソース電源電圧Ｖｓｓ＝Ｏ，［Ｖ］に設定され、他端
がＭＯＳトランジスタ１のソースに接続されている。ソ
ース電源電圧の代わりにドレイン電源電圧Ｖｏｏ＝５［
Ｖ］を基準電圧としてキャパシタ２の一端に与えてもよ
い。ＭＯＳトランジスタ１はこの実施例においては、＋
１チヤネルでＶ ｔｈ−−３Ｖ程度のＤタイプである。
ＭＯＳトランジスタ１のゲートはワード線ＷＬに、また
トレインはディジット線ＤＬに接続されている。
トレインはディジット線ＤＬに接続されている。
第２図はこのような複数のメモリセルＭｉＪをマトリク
ス配列したメモリアレイの等価回路であり、各カラムに
沿ってワード線ＷＬｉが、各Ｏつに沿ってディジット線
ＤＬＪが配設されている。
ス配列したメモリアレイの等価回路であり、各カラムに
沿ってワード線ＷＬｉが、各Ｏつに沿ってディジット線
ＤＬＪが配設されている。
この実施例において、読出しまたは書込みのために選択
されたワード線ＷＬには、昇圧された電圧ではなくドレ
イン電源電圧Ｖｏ ｏ （＝５ ［Ｖ］ ）に近いＶ。
されたワード線ＷＬには、昇圧された電圧ではなくドレ
イン電源電圧Ｖｏ ｏ （＝５ ［Ｖ］ ）に近いＶ。
ｏ−２Ｖｔｈが印加される。ここでのｖｔｈは、メモリ
セル以外のＥタイプＭＯＳトランジスタのしきい値であ
る。また非選択ワード線ＷＬには、Ｖｓｓより低い電圧
として、基板バイアス発生回路から得られる基板バイア
ス電圧Ｖｅａ（−−３［Ｖ］ ）が印加される。
セル以外のＥタイプＭＯＳトランジスタのしきい値であ
る。また非選択ワード線ＷＬには、Ｖｓｓより低い電圧
として、基板バイアス発生回路から得られる基板バイア
ス電圧Ｖｅａ（−−３［Ｖ］ ）が印加される。
このような電圧関係でワード線ＷＬを駆動する回路の例
が第３図である。１１がクロック発生器であり、１２が
デコーダ回路である。用いるＭＯＳトランジスタ０１〜
０２Ｂは全てｎチャネル、εタイプである。これらの回
路はクロックφ１〜φ３により１ｌＪＩＩｌされ、アド
レスバッフ１回路から得られる内部アドレスＡｏ−，Ａ
ｓによって選択的にワード線ＷＬに駆動電圧を供給する
。ここでデコーダ回路には従来のような昇圧回路を用い
ておらず、高レベルとしてＶＤＤ ２Ｖｔｈ、低レベル
として基板バイアス電圧Ｖｓｅを出力するようになって
いる。
が第３図である。１１がクロック発生器であり、１２が
デコーダ回路である。用いるＭＯＳトランジスタ０１〜
０２Ｂは全てｎチャネル、εタイプである。これらの回
路はクロックφ１〜φ３により１ｌＪＩＩｌされ、アド
レスバッフ１回路から得られる内部アドレスＡｏ−，Ａ
ｓによって選択的にワード線ＷＬに駆動電圧を供給する
。ここでデコーダ回路には従来のような昇圧回路を用い
ておらず、高レベルとしてＶＤＤ ２Ｖｔｈ、低レベル
として基板バイアス電圧Ｖｓｅを出力するようになって
いる。
第４図は基板バイアス発生回路であり、ＭＯＳインバー
タを従属接続したリングオシレータ１３と、このリング
オシレータ１３から得られる互いに逆相のクロックφ。
タを従属接続したリングオシレータ１３と、このリング
オシレータ１３から得られる互いに逆相のクロックφ。
、φ８により駆動されるクロック発生器１４１．１４２
およびこれらのクロック発生器１４１．１４２により駆
動されるチャージポンプ回路１５１．１５２により構成
される。
およびこれらのクロック発生器１４１．１４２により駆
動されるチャージポンプ回路１５１．１５２により構成
される。
この回路に用いるＭＯＳトランジスタＱ２７〜Ｑ６２も
全て１１チヤネル、εタイプである。この基板バイアス
発生回路は周知のものであり、その出力である基板バイ
アス電圧Ｖｅｅが第３図のワード線デコーダ回路１２の
出力段ＭＯＳトランジスタＱ２４ 、 Ｑ２ ｓのソー
スに与えられている。
全て１１チヤネル、εタイプである。この基板バイアス
発生回路は周知のものであり、その出力である基板バイ
アス電圧Ｖｅｅが第３図のワード線デコーダ回路１２の
出力段ＭＯＳトランジスタＱ２４ 、 Ｑ２ ｓのソー
スに与えられている。
以上のような周辺回路を含むダイナミックＲＡＭは、具
体的には例えば、比抵抗２０Ω−ｃｒａのｐ型Ｓ１基板
に形成される。第３図、第４図に示す周辺回路に用いら
れるＭＯＳ ｔ−ランジスタのチャネル領域には、ボロ
ンがイオン注入されている。
体的には例えば、比抵抗２０Ω−ｃｒａのｐ型Ｓ１基板
に形成される。第３図、第４図に示す周辺回路に用いら
れるＭＯＳ ｔ−ランジスタのチャネル領域には、ボロ
ンがイオン注入されている。
そしてゲート酸化膜厚２００人とし、基板バイアス電圧
Ｖｅ日−−３［Ｖ］で閾値電圧がＶｔ１）−０，６［Ｖ
］程度のεタイプとなっている。
Ｖｅ日−−３［Ｖ］で閾値電圧がＶｔ１）−０，６［Ｖ
］程度のεタイプとなっている。
これに対し、メモリセルアレイのスイッチングＭＯＳト
ランジスタのチャネル領域には、基板と逆の導電型を与
える不純物、例えばリンやヒ素がイオン注入され、従っ
てメモリセルのスイッチングＭＯＳトランジスタは閾値
電圧がＶ ｔｈ−−３［Ｖ］程度のＤタイプとなってい
る。例えば、２００人のゲート酸化後、ヒ素をｌＸ１０
１３／ｃｄ、９０ｋｅＶでイオン注入する。
ランジスタのチャネル領域には、基板と逆の導電型を与
える不純物、例えばリンやヒ素がイオン注入され、従っ
てメモリセルのスイッチングＭＯＳトランジスタは閾値
電圧がＶ ｔｈ−−３［Ｖ］程度のＤタイプとなってい
る。例えば、２００人のゲート酸化後、ヒ素をｌＸ１０
１３／ｃｄ、９０ｋｅＶでイオン注入する。
このように構成されたダイナミックＲＡＭの動作を第５
図のタイミング波形図を用いて説明する。
図のタイミング波形図を用いて説明する。
ドレイン電源電圧■。。とソース電源電圧Ｖｓｓが投入
されると、基板バイアス発生回路が作動して、基板バイ
アス電圧Ｖｅｅが出力される。この時、例えば、Ｖｏ
ｏ ＝５ ［Ｖ］’、 Ｖｓ ｓ ”Ｏ［Ｖ］とすると
、■ｓｓ−（ＶＤ（１２Ｖｔｈ）＝ ３［Ｖ］になる。
されると、基板バイアス発生回路が作動して、基板バイ
アス電圧Ｖｅｅが出力される。この時、例えば、Ｖｏ
ｏ ＝５ ［Ｖ］’、 Ｖｓ ｓ ”Ｏ［Ｖ］とすると
、■ｓｓ−（ＶＤ（１２Ｖｔｈ）＝ ３［Ｖ］になる。
ただし、ｖｔｈはＥタイプＭＯＳトランジスタの同値電
圧である。クロックφ１゜φ２はプリチャージ時に■。
圧である。クロックφ１゜φ２はプリチャージ時に■。
。”−５［Ｖ］になっている。このとき、クロック発生
器１１のノードＮ１、デコーダ回路１２のノードＮ２は
プリチャージされて、Ｖｏｏ Ｖｔｈで約４Ｖ１クロツ
ク発生器１１の出力ノードＮ２はＶｓｓ、同じくデコー
ダ回路１２のノードＮ４はＶｓｓになっている。
器１１のノードＮ１、デコーダ回路１２のノードＮ２は
プリチャージされて、Ｖｏｏ Ｖｔｈで約４Ｖ１クロツ
ク発生器１１の出力ノードＮ２はＶｓｓ、同じくデコー
ダ回路１２のノードＮ４はＶｓｓになっている。
したがって、ワード線ＷＬの電圧は、デコーダ回路のＭ
ＯＳトランジスタＱ２４が導通状態にあるためＶｓｅに
なっている。その後、クロックφ１゜φ２が■。０から
Ｖｓｓになり、アクティブ時になると、アドレスバッフ
ァ回路から、内部アドレスＡｏ〜Ａ６が発生される。こ
の時、Ａａ−Ａｓのデータによって、１つのデコーダが
選択される。
ＯＳトランジスタＱ２４が導通状態にあるためＶｓｅに
なっている。その後、クロックφ１゜φ２が■。０から
Ｖｓｓになり、アクティブ時になると、アドレスバッフ
ァ回路から、内部アドレスＡｏ〜Ａ６が発生される。こ
の時、Ａａ−Ａｓのデータによって、１つのデコーダが
選択される。
もし、第３図の回路で、八〇〜Ａ６が０ならば、ＭＯＳ
トランジスタＱｔｓ〜Ｑ２１は全て非導通状態でノード
Ｎ３の電圧は４■を保つ。そこで、クロックφ３がＶｓ
ｓからＶ＋）ｏになると、クロック発生器１１の出力ノ
ードＮ２がＶ。。になり、ノードＮ４は、Ｖｏｏ−２Ｖ
ｔｈになるため、デコーダ回路１２が選択されて、ワー
ド線ＷＬの電圧はＶｏｏ ２Ｖｔｈとなる。これによっ
て、ワード線ＷＬに接続しているメモリセルのスイッチ
ングＭＯＳトランジスタが導通し、記憶データの読み出
し若しくは書き込みが行な゛われる。
トランジスタＱｔｓ〜Ｑ２１は全て非導通状態でノード
Ｎ３の電圧は４■を保つ。そこで、クロックφ３がＶｓ
ｓからＶ＋）ｏになると、クロック発生器１１の出力ノ
ードＮ２がＶ。。になり、ノードＮ４は、Ｖｏｏ−２Ｖ
ｔｈになるため、デコーダ回路１２が選択されて、ワー
ド線ＷＬの電圧はＶｏｏ ２Ｖｔｈとなる。これによっ
て、ワード線ＷＬに接続しているメモリセルのスイッチ
ングＭＯＳトランジスタが導通し、記憶データの読み出
し若しくは書き込みが行な゛われる。
第３図のＭＯＳトランジスタＱｔ ２ 、 Ｑｔ ：！
は、プリチャージ時に、ノードＮ４の電圧がＶＥＩｌ、
Ｉになった時に、ノードＮ２の電圧を−ｖｔｈ程度、約
−１，０［Ｖ］にするためのものである。プリチャージ
時にノードＮ２の電圧を−ｖｔｈ以上に高くしておかな
いと、トランジスタＱｉｏが導通してしまうからである
。
は、プリチャージ時に、ノードＮ４の電圧がＶＥＩｌ、
Ｉになった時に、ノードＮ２の電圧を−ｖｔｈ程度、約
−１，０［Ｖ］にするためのものである。プリチャージ
時にノードＮ２の電圧を−ｖｔｈ以上に高くしておかな
いと、トランジスタＱｉｏが導通してしまうからである
。
こうして本実施例によれば、ワード線は、メモリセルの
記憶データの読み出し若しくは書き込みが行なわれるア
クテ、イブ時のみ電圧がＶ。。−２Ｖｔｈになり、それ
以外のプリチャージ時には、■Ｅｌ［、ｌになる。
記憶データの読み出し若しくは書き込みが行なわれるア
クテ、イブ時のみ電圧がＶ。。−２Ｖｔｈになり、それ
以外のプリチャージ時には、■Ｅｌ［、ｌになる。
従って、本実施例によれば、ワード線のドライブに昇圧
回路を用いず、またメモリセルのスイッチングＭＯ８ト
ランジスタをＤタイプとすることにより、高速のアクセ
スが可能となる。また昇圧回路を用いないため、信頼性
の高いダイナミックＲＡＭが得られる。
回路を用いず、またメモリセルのスイッチングＭＯ８ト
ランジスタをＤタイプとすることにより、高速のアクセ
スが可能となる。また昇圧回路を用いないため、信頼性
の高いダイナミックＲＡＭが得られる。
本発明は上記実施例に限られるものでない。例えば、第
３図においてＭＯＳ ｌ−ランジスタＱ１２とＱｌａを
とり、ノードＮ２とＮ４を直結して、ＭＯＳトランジス
タＱｔｏの閾値電圧を高くした場合も本発明は有効であ
る。また、クロック発生器１１はその出力ノードＮ２の
電圧がアクティブ時に、Ｖｏｏ Ｖｔ１ｌになるもので
あれば他の構成を用いてもよい。
３図においてＭＯＳ ｌ−ランジスタＱ１２とＱｌａを
とり、ノードＮ２とＮ４を直結して、ＭＯＳトランジス
タＱｔｏの閾値電圧を高くした場合も本発明は有効であ
る。また、クロック発生器１１はその出力ノードＮ２の
電圧がアクティブ時に、Ｖｏｏ Ｖｔ１ｌになるもので
あれば他の構成を用いてもよい。
第３図において、デコーダ回路１２の出力段の基準点に
基板バイアス発生回路からの基板バイアス電圧ＶＢｅを
与えているが、基板バイアス発生回路とは別にワード線
ドライブ回路を用いて、プリチャージ時にワード線をソ
ース電源電圧ＶＳＳ以下にする場合も本発明は有効であ
る。
基板バイアス発生回路からの基板バイアス電圧ＶＢｅを
与えているが、基板バイアス発生回路とは別にワード線
ドライブ回路を用いて、プリチャージ時にワード線をソ
ース電源電圧ＶＳＳ以下にする場合も本発明は有効であ
る。
更に上記実施例では、ｎチャネルＭＯＳトランジスタを
用いて説明したが、ｐチャネルＭＯＳトランジスタを用
いた場合、また、０ＭＯ８を用いた場合でも本発明は有
効である。
用いて説明したが、ｐチャネルＭＯＳトランジスタを用
いた場合、また、０ＭＯ８を用いた場合でも本発明は有
効である。
第１図は本発明の一実施例のメモリセル構成を示す等価
回路図、第２図は上記メモリセルを用いたダイナミック
ＲＡＭの構成を示す図、第３図はワード線駆動回路部の
構成を示す回路図、第４図は基板バイアス発生回路を示
す図、第５図は本実施例のダイナミックＲＡＭの動作を
説明するための波形図である。 １・・・スイッチングＭＯＳトランジスタ、２・・・キ
ャパシタ、ＷＬ・・・ワード線、ＤＬ・・・デイジツ］
・線、ＭｉＪ・・・メモリセル、１１・・・クロック発
生器、１２・・・デコーダ回路、１３・・・リングオシ
レータ、１４１゜１４２・・・クロック発生器、１５１
．１５２・・・チャージポンプ回路。 出願人代理人 弁理士 鈴江弐改 第４図 ＶＤＤ 第５図 ＶＢＢ ＶＢＢ ４′￥ＩｉＸ机 ＶＢＢ
回路図、第２図は上記メモリセルを用いたダイナミック
ＲＡＭの構成を示す図、第３図はワード線駆動回路部の
構成を示す回路図、第４図は基板バイアス発生回路を示
す図、第５図は本実施例のダイナミックＲＡＭの動作を
説明するための波形図である。 １・・・スイッチングＭＯＳトランジスタ、２・・・キ
ャパシタ、ＷＬ・・・ワード線、ＤＬ・・・デイジツ］
・線、ＭｉＪ・・・メモリセル、１１・・・クロック発
生器、１２・・・デコーダ回路、１３・・・リングオシ
レータ、１４１゜１４２・・・クロック発生器、１５１
．１５２・・・チャージポンプ回路。 出願人代理人 弁理士 鈴江弐改 第４図 ＶＤＤ 第５図 ＶＢＢ ＶＢＢ ４′￥ＩｉＸ机 ＶＢＢ
Claims (2)
- （１） キャパシタとこのキャパシタの一端にソースが
接続されたスイッチングＭＯＳトランジスタとからなる
メモリセルが半導体基板上にマトリクス状に集積形成さ
れ、各カラムの複数のスイッチングＭＯ８ｔ−ランジス
タのゲートが共通にワード線に接続されて構成される半
導体記憶装置において、前記スイッチングＭＯＳトラン
ジスタのチャネル領域の基板表面に基板と逆の導電型を
与える不純物がイオン注入されていることを特徴とする
半導体記１装誼。 - （２）前記ワード線は、非選択時に、これに接続された
スイッチングＭ ＯＳ ｌ−ランジスタをオフにする。 トレイン電源電圧と逆の極性の電圧が与えられ、選択時
に、ドレイン電源電圧と極性が等しく同程度の電圧が与
えられる特許請求の範囲第１項記載の半導体記憶装置。 （３１前記ワード線に非選択時に与えられる電圧は、基
板バイアス発生回路からの基板バイアス電圧である特許
請求の範囲第２項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063533A JPS60209996A (ja) | 1984-03-31 | 1984-03-31 | 半導体記憶装置 |
| DE8484308701T DE3479937D1 (en) | 1984-03-31 | 1984-12-13 | A semiconductor memory device |
| EP84308701A EP0157051B1 (en) | 1984-03-31 | 1984-12-13 | A semiconductor memory device |
| US06/681,024 US4628486A (en) | 1984-03-31 | 1984-12-13 | MOS dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063533A JPS60209996A (ja) | 1984-03-31 | 1984-03-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60209996A true JPS60209996A (ja) | 1985-10-22 |
Family
ID=13231945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063533A Pending JPS60209996A (ja) | 1984-03-31 | 1984-03-31 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4628486A (ja) |
| EP (1) | EP0157051B1 (ja) |
| JP (1) | JPS60209996A (ja) |
| DE (1) | DE3479937D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6476588A (en) * | 1987-09-18 | 1989-03-22 | Sony Corp | Dynamic random access memory |
| JPH025290A (ja) * | 1988-06-22 | 1990-01-10 | Nec Corp | 半導体メモリ |
| US5617369A (en) * | 1994-05-11 | 1997-04-01 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device having excellent charge retention characteristics |
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|---|---|---|---|---|
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| JPH0656720B2 (ja) * | 1985-03-29 | 1994-07-27 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| US5051959A (en) * | 1985-08-14 | 1991-09-24 | Fujitsu Limited | Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type |
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| JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
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-
1984
- 1984-03-31 JP JP59063533A patent/JPS60209996A/ja active Pending
- 1984-12-13 EP EP84308701A patent/EP0157051B1/en not_active Expired
- 1984-12-13 US US06/681,024 patent/US4628486A/en not_active Expired - Lifetime
- 1984-12-13 DE DE8484308701T patent/DE3479937D1/de not_active Expired
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0157051A3 (en) | 1987-09-23 |
| DE3479937D1 (en) | 1989-11-02 |
| EP0157051B1 (en) | 1989-09-27 |
| EP0157051A2 (en) | 1985-10-09 |
| US4628486A (en) | 1986-12-09 |
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