JPH0585993B2 - - Google Patents
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- JPH0585993B2 JPH0585993B2 JP60178959A JP17895985A JPH0585993B2 JP H0585993 B2 JPH0585993 B2 JP H0585993B2 JP 60178959 A JP60178959 A JP 60178959A JP 17895985 A JP17895985 A JP 17895985A JP H0585993 B2 JPH0585993 B2 JP H0585993B2
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- transistor
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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- G—PHYSICS
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- G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices
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- G—PHYSICS
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- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型メモリ特にメモリセルのトラ
ンスフアーゲートトランジスタにｐチヤネル
MOSトランジスタを用いたメモリの行選択線駆
動回路に関する。
ンスフアーゲートトランジスタにｐチヤネル
MOSトランジスタを用いたメモリの行選択線駆
動回路に関する。
ｎチヤネルMOSトランジスタを用いたメモリ
で使用する行デコーダ・ドライバ回路は、例えば
第３図ａに示すように、ｎチヤネルMOSトラン
ジスタQ10〜Q13からなるアドレスAi〜Akのデコ
ーダ部と、そのデコード出力Ｎ１を受けてワード
線WL0を駆動するドライバ部とからなり、該ド
ライバ部はワード線WL0を駆動するトランジス
タQ2と、そのゲートＮ２をVcc以上にブーストす
るためのトランジスタQ1（カツトゲート）から構
成される。C0はセル容量、Q0はｎチヤネルMOS
トランジスタからなるトランスフアーゲートで、
これらで１トランジスタ１キヤパシタ型のダイナ
ミツク型メモリセルを構成する。アドレスAi〜
Akは大容量メモリでは多数のビツトからなるが、
こゝでは３ビツトで代表している。また行デコー
ダは本例ではノアゲートであり、アドレスAi〜
Akはアドレスビツトとその反転ビツトのいずれ
かであるが、こゝでは簡略化して単にAi〜Akと
している。WD0〜WDnはプリデコード出力で、
ノアゲートが選択したワード線群WL0〜WLnの
うちの１つを選択し、最終的に選択されるワード
線を１本にする。この回路ではQ0〜Q2，Q10〜
Q13等は全てｎチヤネルMOSトランジスタであ
る。
で使用する行デコーダ・ドライバ回路は、例えば
第３図ａに示すように、ｎチヤネルMOSトラン
ジスタQ10〜Q13からなるアドレスAi〜Akのデコ
ーダ部と、そのデコード出力Ｎ１を受けてワード
線WL0を駆動するドライバ部とからなり、該ド
ライバ部はワード線WL0を駆動するトランジス
タQ2と、そのゲートＮ２をVcc以上にブーストす
るためのトランジスタQ1（カツトゲート）から構
成される。C0はセル容量、Q0はｎチヤネルMOS
トランジスタからなるトランスフアーゲートで、
これらで１トランジスタ１キヤパシタ型のダイナ
ミツク型メモリセルを構成する。アドレスAi〜
Akは大容量メモリでは多数のビツトからなるが、
こゝでは３ビツトで代表している。また行デコー
ダは本例ではノアゲートであり、アドレスAi〜
Akはアドレスビツトとその反転ビツトのいずれ
かであるが、こゝでは簡略化して単にAi〜Akと
している。WD0〜WDnはプリデコード出力で、
ノアゲートが選択したワード線群WL0〜WLnの
うちの１つを選択し、最終的に選択されるワード
線を１本にする。この回路ではQ0〜Q2，Q10〜
Q13等は全てｎチヤネルMOSトランジスタであ
る。
同図ｂはワード線WL0を選択する場合の動作
説明用の波形図である。クロツクφpは初めVcc
レベルにあつてトランジスタQ10を導通させ、ノ
ードＮ１をチヤージアツプしているが、これを
0Vに下げてトランジスタQ10をオフにしてからア
ドレスが切換わる。全てのアドレスビツトAi〜
AkがＬ（ロー）であればトランジスタQ11〜Q13は
全てオフ、従つてノードＮ１はＨ（ハイ）レベル
を保つが、１つでもアドレスビツトがＨであると
いずれかのトランジスタがオンしてノードＮ１は
0Vにデイスチヤージする。破線のＮ１′はこの放
電波形であり、Ｎ２はノードＮ２の放電波形であ
る。ノードＮ１が実線のようにＨレベルを保つと
選択状態となり、トランジスタQ1は適当な値の
基準電圧VRをゲートに加えられてオンであり、
クロツクφpでプリチヤージされたノードＮ２の
“Ｈ”を保持し、トランジスタQ2をオンにする。
次いでプリデコードされたワード線活性化クロツ
クWD0が立上るとワード線WL0の電位はWD0に
従つて上昇し、このときノードＮ２はブートスト
ラツプ効果により上昇する。基準電圧VRをゲー
トに受けるトランジスタQ1は、ノードＮ２の電
位が上昇するとVRの方が負になるのでカツトオ
フし、この結果ブートストラツプ効果が良好に働
いてノードＮ２はVcc以上にブーストされ、ワー
ド線WL0はWD0に従つてVcc以上に突き上げら
れる。ワード線WL0が立上るとトランジスタQ0
がオンになり、ビツト線BLより容量C0を充、放
電する。即ち記憶データが例えば“１”で容量
C0がVccに充電されている（図示の例）と、
Vcc／２などにピリチヤージされたビツト線BL
はC0により突き上げられ、他方のビツト線と
の間に電位差が生じ、センスアンプがこれを増幅
してＬレベル側はVss（グランド）ヘプルダウン
し、Ｈレベル側はVccヘプルアツプする。
説明用の波形図である。クロツクφpは初めVcc
レベルにあつてトランジスタQ10を導通させ、ノ
ードＮ１をチヤージアツプしているが、これを
0Vに下げてトランジスタQ10をオフにしてからア
ドレスが切換わる。全てのアドレスビツトAi〜
AkがＬ（ロー）であればトランジスタQ11〜Q13は
全てオフ、従つてノードＮ１はＨ（ハイ）レベル
を保つが、１つでもアドレスビツトがＨであると
いずれかのトランジスタがオンしてノードＮ１は
0Vにデイスチヤージする。破線のＮ１′はこの放
電波形であり、Ｎ２はノードＮ２の放電波形であ
る。ノードＮ１が実線のようにＨレベルを保つと
選択状態となり、トランジスタQ1は適当な値の
基準電圧VRをゲートに加えられてオンであり、
クロツクφpでプリチヤージされたノードＮ２の
“Ｈ”を保持し、トランジスタQ2をオンにする。
次いでプリデコードされたワード線活性化クロツ
クWD0が立上るとワード線WL0の電位はWD0に
従つて上昇し、このときノードＮ２はブートスト
ラツプ効果により上昇する。基準電圧VRをゲー
トに受けるトランジスタQ1は、ノードＮ２の電
位が上昇するとVRの方が負になるのでカツトオ
フし、この結果ブートストラツプ効果が良好に働
いてノードＮ２はVcc以上にブーストされ、ワー
ド線WL0はWD0に従つてVcc以上に突き上げら
れる。ワード線WL0が立上るとトランジスタQ0
がオンになり、ビツト線BLより容量C0を充、放
電する。即ち記憶データが例えば“１”で容量
C0がVccに充電されている（図示の例）と、
Vcc／２などにピリチヤージされたビツト線BL
はC0により突き上げられ、他方のビツト線と
の間に電位差が生じ、センスアンプがこれを増幅
してＬレベル側はVss（グランド）ヘプルダウン
し、Ｈレベル側はVccヘプルアツプする。
この回路は、トランジスタQ2（ワード・トラン
スフアー・ゲート）のgm従つて駆動能力を大き
くとれるので、クロツクWD0とワード線WL0の
各電位変化の時間差が少ない高速駆動が可能であ
り、広く用いられている。しかしながら問題がな
い訳けではない。例えば、容量C0にＨレベルを
書込むためにはワード線WL0をVcc＋Vth以上に
ブーストする（図示しない回路でVcc＋Vth以上
に立上るクロツクWD0を作つて）必要があるが、
このときノードＮ２はブートストラツプ効果で２
〜2.5×Vccまで上昇する。この結果、ノードＮ
２（これはトランジスタQ1のソースドレインで
もある）のpn接合耐圧、或いは該接合部で発生
するホツトエレクトロンによる悪影響、信頼性低
下、の問題がある。加えてメモリセルがｎチヤネ
ルトランジスタQ0を用いて第３図ｃのように構
成されるため、α線によるソフトエラーを生じ易
い。Ｎチヤネル装置では基板１はｐ型で、その表
面にトランジスタQ0のドレイン２およびソース
３となるn+型領域が形成される。ドレイン２は
ビツト線BLでもある。またトランジスタQ0のゲ
ート４はワード線WL0でもある。容量C0がMOS
キヤパシタであれば、基板表面のｎ型反転層５を
利用する。７はｎ型反転層５を形成するのに用い
られる電極である。６は基板表面から基板内所定
深さにかけて広がる空乏層である。基板にα線が
入射すると電子、正孔のペアーが発生する。
空乏層内では電界Ｅが矢印の方向にかかるので、
空乏層内で発生した電子ホール対のうち電子（Ｐ
型基板では少数キヤリア）は電界Ｅにより加速
されてソース領域３に入る。この電子のモビリ
テイは高いので、基板１の深部で発生したもので
も最初は拡散により移動しそして空乏層に入ると
電界Ｅにより加速されてソース領域３に入る。電
子が入るとソース領域の電位従つて容量C0の電
荷量を変化させる。例えばn+領域３が情報“１”
を書込まれて＋5Vにチヤージアツプされていて
も、電子の注入で＋2Vあるいは＋1Vへと低下
し、情報“０”が書込まれたのと差がなくなつて
しまう。つまりセル情報の反転が生じる。
スフアー・ゲート）のgm従つて駆動能力を大き
くとれるので、クロツクWD0とワード線WL0の
各電位変化の時間差が少ない高速駆動が可能であ
り、広く用いられている。しかしながら問題がな
い訳けではない。例えば、容量C0にＨレベルを
書込むためにはワード線WL0をVcc＋Vth以上に
ブーストする（図示しない回路でVcc＋Vth以上
に立上るクロツクWD0を作つて）必要があるが、
このときノードＮ２はブートストラツプ効果で２
〜2.5×Vccまで上昇する。この結果、ノードＮ
２（これはトランジスタQ1のソースドレインで
もある）のpn接合耐圧、或いは該接合部で発生
するホツトエレクトロンによる悪影響、信頼性低
下、の問題がある。加えてメモリセルがｎチヤネ
ルトランジスタQ0を用いて第３図ｃのように構
成されるため、α線によるソフトエラーを生じ易
い。Ｎチヤネル装置では基板１はｐ型で、その表
面にトランジスタQ0のドレイン２およびソース
３となるn+型領域が形成される。ドレイン２は
ビツト線BLでもある。またトランジスタQ0のゲ
ート４はワード線WL0でもある。容量C0がMOS
キヤパシタであれば、基板表面のｎ型反転層５を
利用する。７はｎ型反転層５を形成するのに用い
られる電極である。６は基板表面から基板内所定
深さにかけて広がる空乏層である。基板にα線が
入射すると電子、正孔のペアーが発生する。
空乏層内では電界Ｅが矢印の方向にかかるので、
空乏層内で発生した電子ホール対のうち電子（Ｐ
型基板では少数キヤリア）は電界Ｅにより加速
されてソース領域３に入る。この電子のモビリ
テイは高いので、基板１の深部で発生したもので
も最初は拡散により移動しそして空乏層に入ると
電界Ｅにより加速されてソース領域３に入る。電
子が入るとソース領域の電位従つて容量C0の電
荷量を変化させる。例えばn+領域３が情報“１”
を書込まれて＋5Vにチヤージアツプされていて
も、電子の注入で＋2Vあるいは＋1Vへと低下
し、情報“０”が書込まれたのと差がなくなつて
しまう。つまりセル情報の反転が生じる。
これに対しｐチヤネルMOSトランジスタを用
いた装置ではソース領域へ入るのはモビリテイの
低い正孔になるので、α線によるソフトエラー
の発生確率は著しく低くなる。第４図ｃはこの説
明図で、１１はｐ型基板１に形成されたｎウエ
ル、１２，１３はその表面に形成されたp+型の
ドレインおよびソース領域、１４はワード線、１
５はMOSキヤパシタとなるＰ型反転層、１６は
空乏層である。ｐチヤネル装置でも基板にはｐ型
を用い、必要部分だけｎ型のウエルにするのが一
般的である。α線照射でｎウエル１１に発生した
電子、正孔対のうち正孔は、空乏層内ならその電
界Ｅにより加速されp+領域１３に入るが、その
量はモビリテイが低いために限られる。空乏層以
外の所で発生した正孔は拡散で移動するだけで、
モビリテイが低いので、空乏層を経てp+領域１
３へ入る正孔は殆んどない。正孔がソース領域１
３へ入ればその電位が上り、やはり記憶情報の破
壊が生じるのが、α線が照射してもソース領域へ
入る正孔が少ないので情報破壊が生じる確率は低
い。従つてｐチヤネル装置は、動作速度が遅い
が、α線照射には強く、ソフトエラー対策上有利
である。
いた装置ではソース領域へ入るのはモビリテイの
低い正孔になるので、α線によるソフトエラー
の発生確率は著しく低くなる。第４図ｃはこの説
明図で、１１はｐ型基板１に形成されたｎウエ
ル、１２，１３はその表面に形成されたp+型の
ドレインおよびソース領域、１４はワード線、１
５はMOSキヤパシタとなるＰ型反転層、１６は
空乏層である。ｐチヤネル装置でも基板にはｐ型
を用い、必要部分だけｎ型のウエルにするのが一
般的である。α線照射でｎウエル１１に発生した
電子、正孔対のうち正孔は、空乏層内ならその電
界Ｅにより加速されp+領域１３に入るが、その
量はモビリテイが低いために限られる。空乏層以
外の所で発生した正孔は拡散で移動するだけで、
モビリテイが低いので、空乏層を経てp+領域１
３へ入る正孔は殆んどない。正孔がソース領域１
３へ入ればその電位が上り、やはり記憶情報の破
壊が生じるのが、α線が照射してもソース領域へ
入る正孔が少ないので情報破壊が生じる確率は低
い。従つてｐチヤネル装置は、動作速度が遅い
が、α線照射には強く、ソフトエラー対策上有利
である。
第４図ａはこのｐチヤネルのメモリセルを選択
する従来型デコーダ・ドライブ回路で、CMOS
回路を使用してある。図中、Q20，Q20′，Q3，
Q4，Q6はｐチヤネル（○印を付して示す）、Q21
〜Q23はｎチヤネルの各トランジスタ、I1，I2は
CMOSインバータである。トランジスタQ20〜
Q23はナンドゲートを構成し、アドレスビツトAi
〜Akによりワード線選択を行なうデコーダであ
る。WD0〜WDnは前述のプリデコードされたワ
ード線活性化クロツク、Q3はカツトゲートであ
る。同図ｂは動作波形図で、ｐチヤネルのセルは
ワード線WL0を負にブーストして選択する。こ
の回路ではノードＮ３はクロツクφpがＬレベル
のときＨレベルにチヤージされ、そしてアドレス
Ai〜Akが全てＨのときノードＮ３の電荷はデイ
スチヤージされ、選択状態となる。Ｎ３′（破線）
は非選択時のノードＮ３の電位を示す。ノードＮ
３が低下すると、インバータI1，I2を介してノー
ドＮ４も低下し、更にトランジスタQ3を介して
ノードＮ５も低下する。但し、トランジスタQ3
はｐチヤネルであるのでノードＮ５の電位変化は
遅く、また完全に0Vまでは低下しない（トラン
ジスタQ3のVthを−1Vとすると、＋1V迄低下し
て止まる）。ある程度（Q4が充分オンになる程
度）Ｎ５が低下したら活性化クロツクWD0をト
ランジスタQ4のソースに入力してワード線WL0
を負にブーストしトランジスタQ6を完全にオン
する。ノードＮ５の電位が下るとトランジスタ
Q3はゲートが正になつてオフし、従つてノード
Ｎ５はブートストラツプ効果で負にブーストさ
れ、トランジスタQ4の完全オンを維持する。
する従来型デコーダ・ドライブ回路で、CMOS
回路を使用してある。図中、Q20，Q20′，Q3，
Q4，Q6はｐチヤネル（○印を付して示す）、Q21
〜Q23はｎチヤネルの各トランジスタ、I1，I2は
CMOSインバータである。トランジスタQ20〜
Q23はナンドゲートを構成し、アドレスビツトAi
〜Akによりワード線選択を行なうデコーダであ
る。WD0〜WDnは前述のプリデコードされたワ
ード線活性化クロツク、Q3はカツトゲートであ
る。同図ｂは動作波形図で、ｐチヤネルのセルは
ワード線WL0を負にブーストして選択する。こ
の回路ではノードＮ３はクロツクφpがＬレベル
のときＨレベルにチヤージされ、そしてアドレス
Ai〜Akが全てＨのときノードＮ３の電荷はデイ
スチヤージされ、選択状態となる。Ｎ３′（破線）
は非選択時のノードＮ３の電位を示す。ノードＮ
３が低下すると、インバータI1，I2を介してノー
ドＮ４も低下し、更にトランジスタQ3を介して
ノードＮ５も低下する。但し、トランジスタQ3
はｐチヤネルであるのでノードＮ５の電位変化は
遅く、また完全に0Vまでは低下しない（トラン
ジスタQ3のVthを−1Vとすると、＋1V迄低下し
て止まる）。ある程度（Q4が充分オンになる程
度）Ｎ５が低下したら活性化クロツクWD0をト
ランジスタQ4のソースに入力してワード線WL0
を負にブーストしトランジスタQ6を完全にオン
する。ノードＮ５の電位が下るとトランジスタ
Q3はゲートが正になつてオフし、従つてノード
Ｎ５はブートストラツプ効果で負にブーストさ
れ、トランジスタQ4の完全オンを維持する。
このメモリはメモリセルのトランスフアーゲー
トにｐチヤネルトランジスタを用いているのでα
線に強い（MOSキヤパシタ部でもα線照射によ
る電荷変動の問題があるが、これは該キヤパシタ
に一対の電極と絶縁体からなる通常のキヤパシタ
を使用すれば回避できる）が、次のような問題が
ある。即ち、第４図ａの回路は容量C1にＨレベ
ル（0V）を書込むためにワード線WLを負にブー
ストする必要があるが、Q3，Q4がgmの小さいｐ
チヤネルであるため動作速度が遅くなる。しか
も、ナント構成のデコーダ出力Ｎ３を２段のイン
バータI1，I2を通過させるので更にスピードが遅
くなる。この点を改善するためにトランジスタ
Q4のサイズを大きくし駆動能力を上るとWD0，
WL0間の遅延時間は短縮される。しかし、この
ためにノードＮ５の負荷が大きくなつてＮ５から
Ｎ４への電位伝達の遅延時間が大きくなるので、
これを防ぐにはトランジスタQ3のサイズを更に
大きくしなければならず、結局スピード向上の根
本的な解決策ではない。
トにｐチヤネルトランジスタを用いているのでα
線に強い（MOSキヤパシタ部でもα線照射によ
る電荷変動の問題があるが、これは該キヤパシタ
に一対の電極と絶縁体からなる通常のキヤパシタ
を使用すれば回避できる）が、次のような問題が
ある。即ち、第４図ａの回路は容量C1にＨレベ
ル（0V）を書込むためにワード線WLを負にブー
ストする必要があるが、Q3，Q4がgmの小さいｐ
チヤネルであるため動作速度が遅くなる。しか
も、ナント構成のデコーダ出力Ｎ３を２段のイン
バータI1，I2を通過させるので更にスピードが遅
くなる。この点を改善するためにトランジスタ
Q4のサイズを大きくし駆動能力を上るとWD0，
WL0間の遅延時間は短縮される。しかし、この
ためにノードＮ５の負荷が大きくなつてＮ５から
Ｎ４への電位伝達の遅延時間が大きくなるので、
これを防ぐにはトランジスタQ3のサイズを更に
大きくしなければならず、結局スピード向上の根
本的な解決策ではない。
本発明はかゝに点を改善しようとするものであ
る。
る。
本発明は、ワード線を駆動するMOSトランジ
スタの導伝型をメモリセルのトランスフアーゲー
トに使用されるMOSトランジスタの導伝型と異
ならせてなることを特徴とするものであるが、そ
の構成および作用の詳細は図示の実施例と共に説
明する。
スタの導伝型をメモリセルのトランスフアーゲー
トに使用されるMOSトランジスタの導伝型と異
ならせてなることを特徴とするものであるが、そ
の構成および作用の詳細は図示の実施例と共に説
明する。
第１図は本発明の一実施例を示す回路図で、第
４図ａの回路との相違点はワード・トランスフア
ーゲート（ワードドライバ）をｐチヤネルのトラ
ンジスタQ4からｎチヤネルのトランジスタQ5に
代え、この結果論理的にインバータI2が不要にな
り、またブートストラツプ動作は不要なのでカツ
トゲートQ3も不要となつている点である。セル
の選択ゲートQ6はＰチヤネルであるので、ワー
ド・トランスフアーゲートQ5とは逆導伝型であ
る。
４図ａの回路との相違点はワード・トランスフア
ーゲート（ワードドライバ）をｐチヤネルのトラ
ンジスタQ4からｎチヤネルのトランジスタQ5に
代え、この結果論理的にインバータI2が不要にな
り、またブートストラツプ動作は不要なのでカツ
トゲートQ3も不要となつている点である。セル
の選択ゲートQ6はＰチヤネルであるので、ワー
ド・トランスフアーゲートQ5とは逆導伝型であ
る。
第２図は各部の動作波形図で、Ｎ６はナンドゲ
ート型アドレスデコーダQ20〜Q23の出力ノード
及び該ノードの電位を示す。Ｎ７はＮ６をインバ
ータI1で反転したもので、この場合は直接トラン
ジスタQ5のゲート電圧となる。第２図はワード
線WL0が選択された場合の動作波形で、リセツ
トクロツクφpを立上げてＰチヤネル・トランジ
スタQ20をカツトオフし、動作を開始する。アド
レスAi〜Akが全てＨでノードＮ６がＬに低下す
るとインバータI1の出力Ｎ７はＨに上昇する。こ
のときトランジスタQ5がＮチヤネルのトランジ
スタで小型であり、負荷としては軽いので、ノー
ドＮ７の電位の立上りは良好である。このときま
でにプリデコードされた活性化クロツクWD0は
0V付近に低下しているので、トランジスタQ5が
オンすると図示しない回路でVccへプルアツプさ
れていたワード線WL0の電位は速やかに低下し、
やがてWD0が負になるとワード線電位もそれに
追従して負になる。ワード線WL0上の電荷を
WD0側に抜く動作はトランジスタQ5がＮチヤネ
ルであるので高速に行うことができる（ｎチヤネ
ルトランジスタにとつて電荷を抜く動作はやり易
い）。ノードＮ７がＨであれば、クロツクWD0が
負になるときトランジスタQ5のゲートは益々正
になり、該トランジスタQ5は充分にオンになる
ので、ブートストラツプ効果を働らかせるための
カツトゲートは不要である。こうしてセルのトラ
ンジスタQ6がＰチヤネルでα線に強く、しかも
ワード・トランスフアーゲートQ4がｎチヤネル
で高速動作でき、カツトゲートなどが不要で構成
が簡単なDRAMが得られる。
ート型アドレスデコーダQ20〜Q23の出力ノード
及び該ノードの電位を示す。Ｎ７はＮ６をインバ
ータI1で反転したもので、この場合は直接トラン
ジスタQ5のゲート電圧となる。第２図はワード
線WL0が選択された場合の動作波形で、リセツ
トクロツクφpを立上げてＰチヤネル・トランジ
スタQ20をカツトオフし、動作を開始する。アド
レスAi〜Akが全てＨでノードＮ６がＬに低下す
るとインバータI1の出力Ｎ７はＨに上昇する。こ
のときトランジスタQ5がＮチヤネルのトランジ
スタで小型であり、負荷としては軽いので、ノー
ドＮ７の電位の立上りは良好である。このときま
でにプリデコードされた活性化クロツクWD0は
0V付近に低下しているので、トランジスタQ5が
オンすると図示しない回路でVccへプルアツプさ
れていたワード線WL0の電位は速やかに低下し、
やがてWD0が負になるとワード線電位もそれに
追従して負になる。ワード線WL0上の電荷を
WD0側に抜く動作はトランジスタQ5がＮチヤネ
ルであるので高速に行うことができる（ｎチヤネ
ルトランジスタにとつて電荷を抜く動作はやり易
い）。ノードＮ７がＨであれば、クロツクWD0が
負になるときトランジスタQ5のゲートは益々正
になり、該トランジスタQ5は充分にオンになる
ので、ブートストラツプ効果を働らかせるための
カツトゲートは不要である。こうしてセルのトラ
ンジスタQ6がＰチヤネルでα線に強く、しかも
ワード・トランスフアーゲートQ4がｎチヤネル
で高速動作でき、カツトゲートなどが不要で構成
が簡単なDRAMが得られる。
但し、次のような問題はある。即ち、ノードＮ
７は非選択のときにＬレベルでこのとき当該トラ
ンジスタQ5はオフのはずであるが、クロツク
WD0がVss（グランド）より低い値（例えば−
2V）に低下するとき当該トランジスタQ5はゲー
トが相対的に正になつてターンオフし、ワード線
WL0の電位が低下させる。この結果当該ワード
線WL0に接続されたメモリセルのトランスフア
ーゲートトランジスタQ6が開き、多重選択にな
る。これを避けるためにトランジスタQ5のスレ
ツシヨルド電圧の絶対値｜Vth5｜をトランジス
タQ6のそれ｜Vth6｜より大きく設定しWD0の負
電位へのブーストはQ6をオンするがQ5はオンし
ない程度にとどめるか、或いはインバータI1によ
つてノードＮ７のＬレベルが負になるよう設定し
て、非選択時にWD0が負に低下してもトランジ
スタQ5がオンできなくすればよい。回路構成上
は｜Vth5｜＞｜Vth6｜とし、WDの最低値をVss
−｜Vth5｜とVss−｜Vth6｜の間とする方が簡単
である。ノードＮ７の電位を負にするには
CMOSインバータI1の電源Vcc，Vssの低電位側
Vssを負にすればよいが、負電源電圧の発生が厄
介である。
７は非選択のときにＬレベルでこのとき当該トラ
ンジスタQ5はオフのはずであるが、クロツク
WD0がVss（グランド）より低い値（例えば−
2V）に低下するとき当該トランジスタQ5はゲー
トが相対的に正になつてターンオフし、ワード線
WL0の電位が低下させる。この結果当該ワード
線WL0に接続されたメモリセルのトランスフア
ーゲートトランジスタQ6が開き、多重選択にな
る。これを避けるためにトランジスタQ5のスレ
ツシヨルド電圧の絶対値｜Vth5｜をトランジス
タQ6のそれ｜Vth6｜より大きく設定しWD0の負
電位へのブーストはQ6をオンするがQ5はオンし
ない程度にとどめるか、或いはインバータI1によ
つてノードＮ７のＬレベルが負になるよう設定し
て、非選択時にWD0が負に低下してもトランジ
スタQ5がオンできなくすればよい。回路構成上
は｜Vth5｜＞｜Vth6｜とし、WDの最低値をVss
−｜Vth5｜とVss−｜Vth6｜の間とする方が簡単
である。ノードＮ７の電位を負にするには
CMOSインバータI1の電源Vcc，Vssの低電位側
Vssを負にすればよいが、負電源電圧の発生が厄
介である。
尚、第１図の場合、活性化クロツクWD0を発
生する回路の出力段にもｎチヤネルMOSトラン
ジスタを用いれば、より高速化を図ることができ
る。メモリセルのトランジスタとワードドライバ
のトランジスタとは同じｐ，ｎタイプにするのが
普通であるが、これを逆タイプにした本発明はｎ
チヤネルのセルを用いるメモリにも、或いは第５
図に示すスタテイツク型メモリにも適用すること
ができる。この第５図でQ31〜Q34はｐチヤネル
MOSトランジスタ、R1，R2は抵抗で、これらは
メモリセルを構成する。即ち、R1，R2，Q33，
Q34は該セルのフリツプフロツプ、Q31，Q32はト
ランスフアーゲートを構成する。他は第１図と同
様である。
生する回路の出力段にもｎチヤネルMOSトラン
ジスタを用いれば、より高速化を図ることができ
る。メモリセルのトランジスタとワードドライバ
のトランジスタとは同じｐ，ｎタイプにするのが
普通であるが、これを逆タイプにした本発明はｎ
チヤネルのセルを用いるメモリにも、或いは第５
図に示すスタテイツク型メモリにも適用すること
ができる。この第５図でQ31〜Q34はｐチヤネル
MOSトランジスタ、R1，R2は抵抗で、これらは
メモリセルを構成する。即ち、R1，R2，Q33，
Q34は該セルのフリツプフロツプ、Q31，Q32はト
ランスフアーゲートを構成する。他は第１図と同
様である。
以上述べたように本発明によれば、ダイナミツ
ク型メモリの行選択動作を高速化することができ
る。またｐチヤネルのメモリセルを用いてα線に
強くしかもワード線ドライバにはｎチヤネルのト
ランジスタを用いて動作が高速でかつ構成が簡単
なメモリを提供することができる。
ク型メモリの行選択動作を高速化することができ
る。またｐチヤネルのメモリセルを用いてα線に
強くしかもワード線ドライバにはｎチヤネルのト
ランジスタを用いて動作が高速でかつ構成が簡単
なメモリを提供することができる。
第１図は本発明の一実施例を示す回路図、第２
図はその動作波形図、第３図はNMOSのダイナ
ミツクメモリの説明図、第４図はCMOSのダイ
ナミツクメモリの説明図、第５図はスタテイツク
メモリへの応用例を示す回路図である。 図中、Q5はワード・トランスフアーゲート、
WL0はワード線、BLはビツト線、C1はセル容
量、Q6はその選択ゲート、Q20〜Q23はアドレス
デコーダ、I1はインバータである。
図はその動作波形図、第３図はNMOSのダイナ
ミツクメモリの説明図、第４図はCMOSのダイ
ナミツクメモリの説明図、第５図はスタテイツク
メモリへの応用例を示す回路図である。 図中、Q5はワード・トランスフアーゲート、
WL0はワード線、BLはビツト線、C1はセル容
量、Q6はその選択ゲート、Q20〜Q23はアドレス
デコーダ、I1はインバータである。
Claims (1)
- 【特許請求の範囲】 １ ワード線を駆動するMOSトランジスタの導
伝型をメモリセルのトランスフアーゲートに使用
されるMOSトランジスタの導伝型と異ならせて
なる相補型メモリの行選択駆動回路にして、 メモリセルのトランスフアーゲートに使用され
るMOSトランジスタがｐチヤネル型であり、ワ
ード線を駆動するMOSトランジスタがｎチヤネ
ル型であり、 上記ｎチヤネル型のMOSトランジスタのゲー
トに出力端Ｎ７を接続され、所定のアドレスの非
選択時に低電位電源電圧レベルの出力を生じ、そ
して所定のアドレスの選択時には高電位電源電圧
レベルの出力を生じるデコーダと、 上記ｎチヤネル型のMOSトランジスタのドレ
イン、ソースを介して、上記デコーダが所定のア
ドレスの選択により高電位電源電圧レベルの出力
を生じるときのタイミングで、ワード線に低電位
電源電圧よりも低い電圧を供給する回路とを備
え、 上記ｎチヤネル型のMOSトランジスタのスレ
ツシユホルド電圧の絶対値を、上記ｐチヤネル型
のMOSトランジスタのスレツシユホルド電圧の
絶対値よりも大きく設定したことを特徴とする相
補型メモリの行選択線駆動回路。 ２ ワード線を駆動するMOSトランジスタの導
伝型をメモリセルのトランスフアーゲートに使用
されるMOSトランジスタの導伝型と異ならせて
なる相補型メモリの行選択線駆動回路にして、 メモリセルのトランスフアーゲートに使用され
るMOSトランジスタがｐチヤネル型であり、ワ
ード線を駆動するMOSトランジスタがｎチヤネ
ル型であり、 上記ｎチヤネル型のMOSトランジスタのゲー
トに出力端Ｎ７を接続され、所定のアドレスの非
選択時に低電位電源電圧よりも低いレベルの出力
を生じ、そして所定のアドレスの選択時には高電
位電源電圧レベルの出力を生じるデコーダと、 上記ｎチヤネル型のMOSトランジスタのドレ
イン、ソースを介して、上記デコーダが所定のア
ドレスの選択により高電位電源電圧レベルの出力
を生じるときのタイミングで、ワード線に低電位
電源電圧よりも低い電圧を供給する回路とを備
え、 上記ｎチヤネル型のMOSトランジスタのスレ
ツシユホルド電圧の絶対値を、上記ｐチヤネル型
のMOSトランジスタのスレツシユホルド電圧の
絶対値よりも大きく設定したことを特徴とする相
補型メモリの行選択線駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178959A JPS6238592A (ja) | 1985-08-14 | 1985-08-14 | 相補型メモリの行選択線駆動回路 |
| EP86306263A EP0212946B1 (en) | 1985-08-14 | 1986-08-13 | Semiconductor memory device |
| DE8686306263T DE3674862D1 (de) | 1985-08-14 | 1986-08-13 | Halbleiterspeicheranordnung. |
| KR1019860006723A KR900002662B1 (ko) | 1985-08-14 | 1986-08-14 | 상보형 반도체 메모리장치 |
| US07/430,968 US5051959A (en) | 1985-08-14 | 1989-11-01 | Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178959A JPS6238592A (ja) | 1985-08-14 | 1985-08-14 | 相補型メモリの行選択線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238592A JPS6238592A (ja) | 1987-02-19 |
| JPH0585993B2 true JPH0585993B2 (ja) | 1993-12-09 |
Family
ID=16057650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178959A Granted JPS6238592A (ja) | 1985-08-14 | 1985-08-14 | 相補型メモリの行選択線駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0212946B1 (ja) |
| JP (1) | JPS6238592A (ja) |
| KR (1) | KR900002662B1 (ja) |
| DE (1) | DE3674862D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720158B2 (ja) * | 1988-01-22 | 1998-02-25 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2698185B2 (ja) * | 1989-09-13 | 1998-01-19 | エバタ株式会社 | 管継手 |
| DE69023467T2 (de) * | 1989-12-28 | 1996-06-20 | Ibm | Signalspielraumprüfsystem. |
| US5265056A (en) * | 1989-12-28 | 1993-11-23 | International Business Machines Corporation | Signal margin testing system for dynamic RAM |
| JPH07111826B2 (ja) * | 1990-09-12 | 1995-11-29 | 株式会社東芝 | 半導体記憶装置 |
| US5075571A (en) * | 1991-01-02 | 1991-12-24 | International Business Machines Corp. | PMOS wordline boost cricuit for DRAM |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975492A (ja) * | 1982-10-22 | 1984-04-28 | Nec Corp | ワ−ド線駆動回路 |
| JPS6129492A (ja) * | 1984-07-19 | 1986-02-10 | Seiko Epson Corp | 半導体メモリ |
| JPS6139993A (ja) * | 1984-07-25 | 1986-02-26 | シーメンス・アクチエンゲゼルシヤフト | ダイナミツク半導体メモリ用集積回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156940A (en) * | 1978-03-27 | 1979-05-29 | Rca Corporation | Memory array with bias voltage generator |
| US4189782A (en) * | 1978-08-07 | 1980-02-19 | Rca Corporation | Memory organization |
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
| EP0061289B1 (en) * | 1981-03-17 | 1988-07-27 | Hitachi, Ltd. | Dynamic type semiconductor monolithic memory |
| JPS58169958A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | Ｍｉｓスタテイツク・ランダムアクセスメモリ |
-
1985
- 1985-08-14 JP JP60178959A patent/JPS6238592A/ja active Granted
-
1986
- 1986-08-13 DE DE8686306263T patent/DE3674862D1/de not_active Expired - Fee Related
- 1986-08-13 EP EP86306263A patent/EP0212946B1/en not_active Expired - Lifetime
- 1986-08-14 KR KR1019860006723A patent/KR900002662B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975492A (ja) * | 1982-10-22 | 1984-04-28 | Nec Corp | ワ−ド線駆動回路 |
| JPS6129492A (ja) * | 1984-07-19 | 1986-02-10 | Seiko Epson Corp | 半導体メモリ |
| JPS6139993A (ja) * | 1984-07-25 | 1986-02-26 | シーメンス・アクチエンゲゼルシヤフト | ダイナミツク半導体メモリ用集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0212946A3 (en) | 1988-08-31 |
| EP0212946B1 (en) | 1990-10-10 |
| DE3674862D1 (de) | 1990-11-15 |
| KR900002662B1 (ko) | 1990-04-21 |
| KR870002590A (ko) | 1987-03-31 |
| EP0212946A2 (en) | 1987-03-04 |
| JPS6238592A (ja) | 1987-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |