JP3212622B2

JP3212622B2 - 半導体集積回路装置

Info

Publication number: JP3212622B2
Application number: JP41211190A
Authority: JP
Inventors: 昌次久保埜
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1990-12-19
Filing date: 1990-12-19
Publication date: 2001-09-25
Anticipated expiration: 2016-09-25
Also published as: JPH0737381A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば外部から供給される電源電圧を内部降圧
電圧回路により降圧して内部回路の動作電圧として用い
るＲＡＭ（ランダム・アクセス・メモリ）に利用して有
効な技術に関するものである。

【０００２】

【従来の技術】情報記憶用キャパシタとアドレス選択用
ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）か
ら構成されるダイナミック型メモリセルを用いたＲＡＭ
（ランダム・アクセス・メモリ）として、（株）サンエ
ンスフォーラム発行『超ＬＳＩ総合辞典』頁４９５があ
る。

【０００３】

【発明が解決しようとする課題】本願出願人において
は、先に複数種類の電池で動作させられることを可能に
したダイナミック型ＲＡＭを開発した。この場合、従来
のＲＡＭとの互換性を維持するためには５Ｖのような比
較的高い電圧の供給を受けても内部回路を動作させる必
要がある。そこで、内部降圧回路を設けて約３Ｖ程度の
定電圧を発生させて内部回路を動作させるようにするこ
とを考えた。この場合には、約５Ｖのような比較的高い
電源電圧から電池電圧のような低い電圧までの広範囲に
わたって安定して内部回路の動作に必要な所望の電流供
給能力を持った内部降圧回路が必要になった。この発明
の目的は、比較的広範囲の電源電圧に対して安定して所
望の電流供給能力を維持するようにされた内部降圧回路
を備えた半導体集積回路装置を提供することにある。こ
の発明の他の目的は、広範囲の外部電源電圧に対して安
定して動作するＲＡＭを備えた半導体集積回路装置を提
供することにある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、基準電圧と出力電圧とを受
ける第１導電型の第１の差動ＭＯＳＦＥＴの共通ソース
側にバイアス電流を流す電流源を設け、そのドレインに
電流ミラー形態にされた第２導電型の負荷ＭＯＳＦＥＴ
を設けて差動増幅回路を構成し、基準電圧と出力電圧を
受ける第１導電型の第２の差動ＭＯＳＦＥＴの共通ソー
ス側にバイアス電流を流す電流源を設け、そのドレイン
に第２導電型の一対のＭＯＳＦＥＴを設けてゲートに差
動増幅回路の出力信号を供給するとともに一方のドレイ
ンから出力する反転増幅回路を構成し、この反転増幅回
路の増幅信号により第２導電型の出力ＭＯＳＦＥＴを駆
動して出力電圧を得る。

【０００５】

【作用】上記した手段によれば、電源電圧が出力電圧に
対して十分高いときには差動増幅回路と反転増幅回路及
び出力回路によりボルテージフォロワ回路が構成されて
基準電圧に従って出力電圧を得ることができ、電源電圧
が出力電圧付近かそれ以下に低下すると、動作電圧不足
により差動ＭＯＳＦＥＴが飽和領域で動作して等価的に
ソースとドレインとが短絡された状態となり、負荷ＭＯ
ＳＦＥＴのコンダクタンスを反転増幅回路の増幅ＭＯＳ
ＦＥＴのコンダクタンスに比により出力ＭＯＳＦＥＴを
最大コンダクタンスのもとにオン状態になるから低電圧
時での電流供給能力を維持できる。

【０００６】

【実施例】図１には、この発明に用いられる基準電圧発
生回路の一実施例の回路図が示されている。同図の各回
路素子は、公知の半導体集積回路の製造技術によって、
単結晶シリコンのような１個の半導体基板上において形
成される。同図において、チャンネル部分（バックゲー
ト）に矢印が付加されたＭＯＳＦＥＴはＰチャンネルＭ
ＯＳＦＥＴである（以下、同じ）。また、この発明では
ＭＯＳＦＥＴは、ＩＧＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）の意味で用いている。

【０００７】ＰチャンネルＭＯＳＦＥＴＭ１は、そのゲ
ートに回路の接地電圧が与えられることによって基準電
流が形成される。この基準電流はダイオード形態にされ
たＮチャンネルＭＯＳＦＥＴＭ２に供給される。このＭ
ＯＳＦＥＴＭ２には、電流ミラー形態にされた２つのＮ
チャンネルＭＯＳＦＥＴＭ３とＭ８が設けられる。ＭＯ
ＳＦＥＴＭ３にはＰチャンネルＭＯＳＦＥＴＭ４とＭ５
からなる電流ミラー回路が設けられる。ＭＯＳＦＥＴＭ
８に流れる吸い込み電流を２ｉに対して、その半分の電
流値にされた押し出し電流ｉを形成するために、上記Ｍ
ＯＳＦＥＴＭ３とＭ８のサイズ比を１：２として、ＭＯ
ＳＦＥＴＭ４とＭ５のサイズ比を等しくするか、あるい
はＭＯＳＦＥＴＭ３とＭ８のサイズ比を等しくして、Ｍ
ＯＳＦＥＴＭ４とＭ５のサイズ比を２：１する。このよ
うにして、ＭＯＳＦＥＴＭ５から上記半分の電流値にさ
れた押し出し電流ｉが形成される。

【０００８】上記ＭＯＳＦＥＴＭ５により形成された電
流ｉはダイオード接続されたＰチャンネルＭＯＳＦＥＴ
Ｍ６を介して上記ＭＯＳＦＥＴＭ８に流れるようにＭＯ
ＳＦＥＴＭ５、Ｍ６及びＭ８が直列接続される。上記Ｍ
ＯＳＦＥＴＭ６とＭ８の接続点には、上記ＭＯＳＦＥＴ
Ｍ６に比べてしきい値電圧が高くされたダイオード形態
のＰチャンネルＭＯＳＦＥＴＭ７が接続される。このＰ
チャンネルＭＯＳＦＥＴＭ７は、そのチャンネル領域表
面にイオン打ち込み技術により、チャンネル領域と同一
導電型であるＮ型が導入されることよって、チャンネル
領域表面の不純物濃度が高くされる。これにより、ＭＯ
ＳＦＥＴＭ７のしきい値電圧はＭＯＳＦＥＴＭ６に比べ
て高く設定される。この場合、ＰチャンネルＭＯＳＦＥ
ＴＭ７は、ＰチャンネルＭＯＳＦＥＴＭ６と同様に形成
されるＰチャンネルＭＯＳＦＥＴを基礎にして上記イオ
ン打ち込み技術によりチャンネル表面の不純物濃度を高
くするものであるため、そのしきい値電圧の差は上記プ
ロセスバラツキ分が相殺れてイオン打ち込み量に対応し
た比較的安定したものとすることができる。特に制限さ
れないが、ＭＯＳＦＥＴＭ６のしきい値電圧は約０．３
〜０．４Ｖのように小さく形成され、ＭＯＳＦＥＴＭ７
のしきい値電圧は約１．４Ｖ程度の大きな電圧に設定さ
れる。

【０００９】上記のようにＭＯＳＦＥＴＭ６とＭ８の接
続点にＭＯＳＦＥＴＭ７を設けることにより、ＭＯＳＦ
ＥＴＭ７にはＭＯＳＦＥＴＭ８に流れる電流からＭＯＳ
ＦＥＴＭ６に流れる電流を差し引いた差電流ｉが流れる
ようにされる。上記のようにＭＯＳＦＥＴＭ６には電流
ｉが、ＭＯＳＦＥＴＭ８には電流２ｉが流れるようにさ
れることに応じてＭＯＳＦＥＴＭ７にもＭＯＳＦＥＴＭ
６と同様な電流ｉが流れるようにされる。このように、
ＭＯＳＦＥＴＭ６とＭ７に同じ電流ｉを流すようにする
ことによって、ダイオード形成にされたＭＯＳＦＥＴＭ
６のドレイン側のノードＮ４の電位は、上記２つのＭＯ
ＳＦＥＴＭ６のしきい値電圧Ｖth6 とＭ７のしきい値電
圧Ｖth7 の差電圧( Ｖth7 −Ｖth6 ) に対応した定電圧
とすることができる。上記ＭＯＳＦＥＴＭ７のソースを
電源電圧ＶＣＣに接続した場合には、ノードＮ４の電圧
はＶＣＣ−( Ｖth7 −Ｖth6 ) となる。

【００１０】この定電圧は、ソースが上記電源電圧ＶＣ
Ｃに接続されたＰチャンネルＭＯＳＦＥＴＭ９のゲート
に供給される。これにより、ＭＯＳＦＥＴＭ９のソース
からは定電流ｉｒが流れるようにされる。この定電流ｉ
ｒは、上記ＭＯＳＦＥＴＭ９と同一構造にされ、ダイオ
ード接続形態にされた直列ＭＯＳＦＥＴＭ１０〜Ｍ１２
に流すようにされる。すなわち、ＭＯＳＦＥＴＭ１０〜
Ｍ１２は、ＭＯＳＦＥＴＭ９と同一導電型のＰチャンネ
ルＭＯＳＦＥＴからなり、そのサイズが等しく形成され
る。このように同一構造のＭＯＳＦＥＴＭ１０〜Ｍ１２
には、ＭＯＳＦＥＴＭ９と同じ定電流ｉｒが流れるよう
にされることに応じて、それぞれソースとゲート間電圧
は、上記ＭＯＳＦＥＴＭ９のソース，ゲート間電圧、言
い換えるならば、上記定電圧( Ｖth7 −Ｖth6 ) と等し
くなる。そして、ＭＯＳＦＥＴＭ１２のドレイン側を回
路の接地電位点に接続することによって、ＭＯＳＦＥＴ
Ｍ１０のソース側からは、３( Ｖth7 −Ｖth6 ) からな
る基準電圧ＶＲＥＦを形成することができる。この出力
端子と回路の接地電位点との間には、電源リップル等を
除去する等のためにキャパシタＣが設けられる。前記の
ようにＭＯＳＦＥＴＭ６のしきい値電圧を約０．３〜
０．４Ｖのように小さく形成し、ＭＯＳＦＥＴＭ７のし
きい値電圧は約１．４Ｖ程度の大きな電圧に形成する
と、約３Ｖのような基準電圧ＶＲＥＦを得ることができ
る。この基準電圧ＶＲＥＦは、電源電圧ＶＣＣの変動の
影響を受けない安定した定電圧となる。なお、電源電圧
ＶＣＣが基準電圧ＶＲＥＦ以下にまで低下すると、ＭＯ
ＳＦＥＴＭ１０〜Ｍ１２は動作電圧不足によりオフ状態
になる。これに対してＭＯＳＦＥＴＭ９はノードＮ４の
定電圧により定電流ｉｒを形成する動作を行うから、実
質的に飽和状になって基準電圧ＶＲＥＦは電源電圧ＶＣ
Ｃに追従して変化する電圧となる。

【００１１】図２には、上記基準電圧を用いた内部降圧
回路の一例の回路図が示されている。同図の回路素子に
付された回路記号が前記図１のものと重複しているが、
それぞれは別個の回路記号を持つものであると理解され
たい。上記基準電圧発生回路により形成された出力基準
電圧ＶＲＥＦは、それ自体では電流供給能力を持たな
い。そこで、次のようなボルテージフォロワ回路を用い
て電力増幅動作を行わせる、言い換えるならば、電圧源
として動作させるように低インピーダンスに変換させる
ものである。ＰチャンネルＭＯＳＦＥＴＭ１は、そのゲ
ートに回路の接地電位が供給されることよって前記同様
に基準となる電流を発生させる。この電流はダイオード
形態のＮチャンネルＭＯＳＦＥＴＭ２に供給され、この
ＭＯＳＦＥＴＭ２の共通化されたゲートとドレインのノ
ードＮ１には、電流源を構成するＮチャンネルＭＯＳＦ
ＥＴＭ７、Ｍ９及びＭ１２が電流ミラー形態に接続され
る。

【００１２】電流源としてのＭＯＳＦＥＴＭ７は、次の
差動回路にバイアス電流を流す。ＮチャンネルＭＯＳＦ
ＥＴＭ５とＭ６は差動形態に接続され、その共通化され
たソースに上記電流源ＭＯＳＦＥＴＭ７が設けられる。
差動ＭＯＳＦＥＴＭ５とＭ６のドレインには、電流ミラ
ー形態にされたＰチャンネルＭＯＳＦＥＴＭ３とＭ４が
負荷として設けられる。上記差動ＭＯＳＦＥＴＭ５のゲ
ートには、入力電圧として基準電圧ＶＲＥＦが供給され
る。ＭＯＳＦＥＴＭ６のドレインから得られる出力電圧
は、反転増幅回路を構成するＰチャンネルＭＯＳＦＥＴ
Ｍ８のゲートに供給される。このＭＯＳＦＥＴＭ８のド
レインには、負荷として電流源ＭＯＳＦＥＴＭ９が設け
られる。上記反転増幅回路を出力信号はＰチャンネルＭ
ＯＳＦＥＴＭ１０とＮチャンネルＭＯＳＦＥＴＭ１１か
らなるＣＭＯＳインバータ回路を介して出力電圧ＶＣＬ
として出力され、他方において差動ＭＯＳＦＥＴＭ６の
ゲートに帰還されることよりボルテージフォロワ回路が
構成される。差動増幅出力回路は基準電圧ＶＲＥＦと出
力電圧ＶＣＬとが等しくなるように帰還ループが作用
し、基準電圧ＶＲＥＦに対応した出力電圧ＶＣＬを形成
する。

【００１３】なお、上記ＮチャンネルＭＯＳＦＥＴを用
いて高しきい値電圧を持つＭＯＳＦＥＴと通常のしきい
値電圧を持つものとの差電圧を回路の接地電位を基準に
して形成し、それを直流増幅回路により増幅させて所望
の出力電圧を得ることも考えられる。しかし、このよう
な増幅回路を用いる場合には、低消費電流化のためには
利得を設定する帰還抵抗の抵抗値を数メガオームのよう
に大きく設定することが必要となり、これをポリシリコ
ン層で形成するならば、寄生容量が増大して増幅回路に
おいて発振が生じる虞れがある。また、この増幅回路の
オープン利得が電源電圧ＶＣＣの変動に応じて変動し、
広範囲の動作電圧ＶＣＣのともで発振抑制をすることは
極めて困難となる。これに対して、前記実施例のような
基準電圧発生回路においては、直接必要な電圧を得るも
のである。したがって、この基準電圧ＶＲＥＦは、上記
実施例のように単にボルテージフォロワ回路を通して出
力するだけでよいので、上述のような発振の虞れは生じ
なくできる。

【００１４】図３には、この発明に係る内部降圧回路の
一実施例の回路図が示されている。同図の回路素子に付
された回路記号が前記図１や図２のものと重複している
が、それぞれは別個の回路記号を持つものであると理解
されたい。図２の実施例回路においては、電源電圧ＶＣ
Ｃが降圧電圧ＶＣＬ付近にまで低下した場合、電流供給
能力が不足してしまうという問題がある。このため、動
作電圧範囲が狭くなってしまい、バッテリーバックアッ
プ動作を降圧電圧ＶＣＬとほゞ同じかそれより低い電池
電圧により行うことができなくなってしまう。そこで、
この実施例では、電源電圧ＶＣＣが降圧電圧ＶＣＬ付近
かそれ以下にまで低下した場合でも十分な電流供給能力
を持たせるようにするため次のような回路が付加され
る。

【００１５】同図において、ＭＯＳＦＥＴＭ１〜Ｍ１２
は前記図２の回路と同様に、ＰチャンネルＭＯＳＦＥＴ
Ｍ１は、そのゲートに回路の接地電位が供給されること
よって前記同様に基準となる電流を発生させる。この電
流はダイオード形態のＮチャンネルＭＯＳＦＥＴＭ２に
供給され、このＭＯＳＦＥＴＭ２の共通化されたゲート
とドレインのノードＮ１には、電流源を構成するＮチャ
ンネルＭＯＳＦＥＴＭ７、Ｍ９及びＭ１２が電流ミラー
形態に接続される。電流源としてのＭＯＳＦＥＴＭ７
は、差動形態にされたＮチャンネルＭＯＳＦＥＴＭ５と
Ｍ６の共通化されたソースにバイアス電流を流す。差動
ＭＯＳＦＥＴＭ５とＭ６のドレインには、電流ミラー形
態にされたＰチャンネルＭＯＳＦＥＴＭ３とＭ４が負荷
として設けられる。上記差動ＭＯＳＦＥＴＭ５のゲート
には、入力電圧として基準電圧ＶＲＥＦが供給される。
ＭＯＳＦＥＴＭ６のドレインから得られる出力電圧は、
反転増幅回路を構成するＰチャンネルＭＯＳＦＥＴＭ１
４のゲートに供給される。このＭＯＳＦＥＴＭ１４のド
レインには、差動形態にされたＭＯＳＦＥＴＭ１６を介
して負荷として電流源ＭＯＳＦＥＴＭ９が設けられる。
上記反転増幅回路を出力信号はＰチャンネルＭＯＳＦＥ
ＴＭ１０とＮチャンネルＭＯＳＦＥＴＭ１１からなるＣ
ＭＯＳインバータ回路を介して出力電圧ＶＣＬとして出
力され、他方において差動ＭＯＳＦＥＴＭ６のゲートに
帰還されることよりボルテージフォロワ回路が構成され
る。ＣＭＯＳインバータ回路には上記電流源ＭＯＳＦＥ
ＴＭ１２によりバイアス電流が流れるようにされる。こ
の実施例では、上記新たに設けられた差動ＭＯＳＦＥＴ
Ｍ１６と対をなす差動ＭＯＳＦＥＴＭ１５にはダミーの
ＰチャンネルＭＯＳＦＥＴＭ１３が設けられる。上記差
動ＭＯＳＦＥＴＭ１５のゲートには出力電圧ＶＣＬが供
給され、差動ＭＯＳＦＥＴＭ１６のゲートには基準電圧
ＶＲＥＦが供給される。

【００１６】電源電圧ＶＣＣが出力電圧ＶＣＬに対して
十分大きいときには、差動ＭＯＳＦＥＴＭ５，Ｍ６の共
通化されたソースのノードＮ３と、ドレインのノードＮ
２及びＮ４には所定の電位差が生じている。このこと
は、同様な差動ＭＯＳＦＥＴＭ１５，Ｍ１６のソースと
ドレインとの電位関係においても同様である。それ故、
図３の内部降圧回路は、図４に示した等価回路のように
動作している。厳密には、差動ＭＯＳＦＥＴＭ１５とＭ
１６によって電流源ＭＯＳＦＥＴＭ９により形成された
バイアス電流が半分ずつ分流されるから、増幅ＭＯＳＦ
ＥＴＭ１４には電流源ＭＯＳＦＥＴＭ９により形成され
たバイアス電流の半分の電流が流れるものである。図４
の回路は、前記図２の回路と実質的には同様であり、同
様なインピーダンス変換動作とともに基準電圧ＶＲＥＦ
に従って電源電圧ＶＣＣを降圧させるという降圧動作を
行うものである。

【００１７】電源電圧ＶＣＣが出力電圧ＶＣＬと同じか
それ以下に低下すると、差動ＭＯＳＦＥＴＭ５，Ｍ６が
電源電圧ＶＣＣの低下に伴い飽和領域で動作することと
なり、共通化されたソース側のノードＮ３と、ドレイン
側のノードＮ２及びＮ４の電位はほゞ等しい電位にされ
る。このことは、同様な差動ＭＯＳＦＥＴＭ１５，Ｍ１
６のソースとドレインとの電位関係においても同様であ
る。それ故、図３の内部降圧回路は、図５に示した等価
回路のように動作することとなる。すなわち、差動ＭＯ
ＳＦＥＴＭ５とＭ６のソースとドレインとが短絡された
状態となり、電流源ＭＯＳＦＥＴＭ７のバイアス電流が
並列形態にされたＭＯＳＦＥＴＭ３とＭ４からなるＭＯ
ＳＦＥＴＭ３４に流れることなる。同様に、差動ＭＯＳ
ＦＥＴＭ１５と１Ｍ６のソースとドレインとが短絡され
た状態となり、電流源ＭＯＳＦＥＴＭ９のバイアス電流
が並列形態にされたＭＯＳＦＥＴＭ１３とＭ１４からな
るＭＯＳＦＥＴＭ１３４に流れることなる。ここで、Ｍ
ＯＳＦＥＴＭ７とＭ９を同じサイズに形成して同様なバ
イアス電流を流すようにし、等価ＭＯＳＦＥＴＭ３４の
コンダクタンスを等価ＭＯＳＦＥＴＭ１３４のコンダク
タンスに対して十分大きい比に設定すると、ノードＮ４
はハイレベルにノードＮ５はロウレベルにされる。これ
により、Ｐチャンネル出力ＭＯＳＦＥＴＭ１０は、ノー
ドＮ５が回路の接地電位のようなロウレベルにされるこ
とに応じて、最大のコンダクタンスを持つようにされ、
電源電圧ＶＣＣに従って大きな電流供給能力を持つ出力
電圧ＶＣＬを形成するものとなる。なお、ノードＮ５の
ロウレベルに応じてＮチャンネルＭＯＳＦＥＴＭ１１は
実質的にオフ状態になり、出力ＭＯＳＦＥＴＭ１０はオ
ープンドレイン形式の出力ＭＯＳＦＥＴとして動作す
る。

【００１８】図６には、上記図３に示した内部降圧回路
の動作を説明するための動作特性図が示されている。電
源電圧ＶＣＣが同図に破線で示すように出力電圧ＶＣＬ
や基準電圧ＶＲＥＦに対して十分高いレベルのときに
は、出力電圧ＶＣＬはそれに無関係に一定の電圧とな
る。これに対して、電源電圧ＶＣＣが出力電圧ＶＣＬに
一致し、それ以下に低下すると、ノードＮ５の電位が急
激にロウレベルに低下して、Ｐチャンネル出力ＭＯＳＦ
ＥＴＭ１０を最大コンダクタンスのもとにオン状態にし
て電流供給を行う。これにより、出力電圧ＶＣＬは電源
電圧ＶＣＣに追従して低下するものとなる。すなわち、
前記基準電圧ＶＲＥＦにより設定された降圧電圧以下に
なると、自動的に降圧動作を停止して外部から供給され
た電源電圧ＶＣＣをそのまま内部回路に伝えるものとな
る。これにより、通常動作状態では、約５Ｖのような電
源電圧ＶＣＣにより動作させ、システム電源が遮断され
た場合のようなスタンバイモードに入ったときに上記約
３Ｖのような降圧電圧以下の約１．５Ｖ程度の電池電圧
を用いてもバックアップさせることができる。

【００１９】図７ないし図９には、この発明が適用され
た擬似スタティック型ＲＡＭの一実施例の回路図が示さ
れている。図７にはメモリアレイとロウ系の選択回路の
回路図が示され、図８にはセンスアンプ、カラム系選択
回路の回路図が示され、図９には制御系と電源系のブロ
ック図が示されている。以下、ＭＯＳＦＥＴに付された
回路記号は、前記図１〜図５のものと区別するためにＱ
を用いてる。集積回路の構造は、大まかに説明すると次
のようになる。単結晶Ｐ型シリコンからなり、かつＮ型
ウエル領域が形成された半導体基板の表面部分のうち、
活性領域とされた表面部分以外、言い換えると半導体配
線領域、キャパシタ形成領域、及びＮチャンネル及びＰ
チャンネルＭＯＳＦＥＴのソース、ドレイン及びチャン
ネル形成領域（ゲート形成領域）とされた表面部分以外
には、公知の選択酸化法によって形成された比較的厚い
厚さのフィールド絶縁膜が形成されている。キャパシタ
形成領域は、特に制限されないが、キャパシタ形成領域
上には、比較的薄い厚さの絶縁膜（酸化膜）を介して１
層目ポリシリコン層が形成されている。１層目ポリシリ
コン層は、フィールド絶縁膜上まで延長されている。１
層目ポリシリコン層の表面には、それ自体の熱酸化によ
って形成された薄い酸化膜が形成されている。キャパシ
タ形成領域における半導体基板表面には、イオン打ち込
み法によるＮ型領域が形成されること、又は所定の電圧
が供給されることによってチャンネルが形成される。こ
れによって、１層目ポリシリコン層、薄い絶縁膜及びチ
ャンネル領域からなるキャパシタが形成される。フィー
ルド酸化膜上の１層目ポリシリコン層は、１種の配線と
みなされる。チャンネル形成領域上には、薄いゲート酸
化膜を介してゲート電極とするための２層目ポリシリコ
ン層が形成されている。この２層目ポリシリコン層は、
フィールド絶縁膜上及び１層目ポリシリコン層上に延長
される。特に制限されないが、後で説明するメモリアレ
イにおけるワード線は、２層目ポリシリコン層から構成
される。フィールド絶縁膜、１層目及び２層目ポリシリ
コン層によって覆われていない活性領域表面には、それ
らを不純物導入マスクとして使用する公知の不純物導入
技術によってソース、ドレイン及び半導体配線領域が形
成されてる。１層目及び２層目ポリシリコン層上を含む
半導体基板表面に比較的厚い厚さの層間絶縁膜が形成さ
れ、この層間絶縁膜上には、アルミニュウムからなるよ
うな導体層が形成されている。導体層は、その下の絶縁
膜に設けられたコンタクト孔を介してポリシリコン層、
半導体領域に電気的に結合される。後で説明するメモリ
アレイにおける相補データ線は、特に制限されないが、
この層間絶縁膜上に延長された導体層から構成される。
層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

【００２０】図７において、例示的に示されたメモリア
レイＭＡＲＹは、特に制限されないが、２交点（折り返
しビット線）方式とされる。同図には、その一対の行が
代表として例示的に示されている。一対の平行に配置さ
れた相補データ線（ビット線又はディジット線）Ｄ０，
Ｄ０に、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用
キャパシタＣｓとで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

【００２１】図８において、プリチャージ回路ＰＣは、
代表として示されたＭＯＳＦＥＴＱ５のように、相補デ
ータ線Ｄ０，Ｄ０間に設けられたスイッチＭＯＳＦＥＴ
により構成される。ＭＯＳＦＥＴＱ５は、そのゲートに
チップ非選択状態に発生されるプリチャージ信号ｐｃが
供給されることによって、チップ非選択状態のとき又は
メモリセルが選択状態にされる前にオン状態にされる。
これにより、前の動作サイクルにおいて、後述するセン
スアンプＳＡの増幅動作による相補データ線Ｄ０，Ｄ０
のハイレベルとロウレベルを短絡して、相補データ線Ｄ
０，Ｄ０を約ＶＣＬ／２（ＨＶＣ）のプリチャージ電圧
とする。特に制限されないが、チップが比較的長い時間
非選択状態に置かれる場合、上記プリチャージレベル
は、リーク電流等によって低下する。そこで、この実施
例では、スイッチＭＯＳＦＥＴＱ４５及びＱ４６を設け
て、ハーフプリチャージ電圧ＨＶＣを供給するようにす
る。このハーフプリチャージ電圧ＨＶＣを形成する電圧
発生回路は、その具体的回路は図示しないが、上記リー
ク電流等を補うよう比較的小さな電流供給能力しか持た
ないようにされる。これによって、消費電力が増大する
のを抑えている。

【００２２】ＲＡＭのチップ非選択状態等により上記プ
リチャージＭＯＳＦＥＴＱ５等がオン状態にされる前
に、上記センスアンプＳＡは非動作状態にされる。この
とき、上記相補データ線Ｄ０，Ｄ０はハイインピーダン
ス状態でハイレベルとロウレベルを保持するものとなっ
ている。また、ＲＡＭが動作状態にされると、センスア
ンプＳＡが動作状態にされる前に上記プリチャージＭＯ
ＳＦＥＴＱ５、Ｑ４５及びＱ４６等はオフ状態にされ
る。これにより、相補データ線Ｄ０，Ｄ０は、ハイイン
ピーダンス状態で上記ハーフプリチャージレベルＨＶＣ
を保持するものである。このようなハーフプリチャージ
方式にあっては、相補データ線Ｄ０，Ｄ０のハイレベル
とロウレベルを単に短絡して形成するものであるので、
低消費電力化が図られる。また、センスアンプＳＡの増
幅動作において、上記プリチャージレベルを中心として
相補データ線Ｄ０，Ｄ０がハイレベルとロウレベルのよ
うにコモンモードで変化するので、容量カップリングに
より発生するノイズレベルを低減できるものとなる。

【００２３】センスアンプＳＡは、その単位回路ＵＳＡ
が例示的に示されており、ＰチャンネルＭＯＳＦＥＴＱ
７，Ｑ９と、ＮチャンネルＭＯＳＦＥＴＱ６，Ｑ８とか
らなるＣＭＯＳラッチ回路で構成され、その一対の入出
力ノードが上記相補データ線Ｄ０，Ｄ０に結合されてい
る。また、上記ラッチ回路には、特に制限されないが、
並列形態のＮチャンネルＭＯＳＦＥＴＱ１２，Ｑ１３を
通して電源電圧ＶＣＬとＰチャンネルＭＯＳＦＥＴＱ１
４を通して昇圧電圧ＶＣＨが供給され、並列形態のＮチ
ャンネルＭＯＳＦＥＴＱ１０，Ｑ１１を通して回路の接
地電圧ＶＳＳが供給される。これらのパワースイッチＭ
ＯＳＦＥＴＱ１０，Ｑ１１及びＭＯＳＦＥＴＱ１２〜Ｑ
１４は、同じメモリアレイ（又はメモリマット）内の他
の同様な行に設けられたラッチ回路（単位回路）に対し
て共通に用いられる。言い換えるならば、同じメモリア
レイ内のラッチ回路におけるＰチャンネルＭＯＳＦＥＴ
とＮチャンネルＭＯＳＦＥＴとはそれぞれそのソースＰ
Ｓ及びＳＮが共通接続される。上記ＭＯＳＦＥＴＱ１
０，Ｑ１２のゲートには、動作サイクルではセンスアン
プＳＡを活性化させるクロックパルスｓｃ１が印加さ
れ、ＭＯＳＦＥＴＱ１１，Ｑ１３のゲートには、上記ク
ロックパルスｓｃ１より遅れて形成されるクロックパル
スｓｃ２が印加される。

【００２４】これにより、センスアンプＳＡの動作はま
ず２段階に分けられる。クロックパルスｓｃ１が発生さ
れたとき、すなわち、第１段階においては、比較的小さ
いコンダクタンスを持つＭＯＳＦＥＴＱ１０及びＱ１２
による電流制限作用によってメモリセルからの一対のデ
ータ線間に与えられた微小読み出し電圧は、不所望なレ
ベル変動を受けることなく増幅される。上記センスアン
プＳＡでの増幅動作によって相補データ線電位の差があ
る程度大きくされた後、クロックパルスｓｃ２が発生さ
れると、言い換えるならば、第２段階に入ると比較的大
きなコンダクタンスを持つＭＯＳＦＥＴＱ１１，Ｑ１３
がオン状態にされる。センスアンプＳＡの増幅動作は、
ＭＯＳＦＥＴＱ１１，Ｑ１３がオン状態にされることに
よって速くされる。そして、特に制限されないが、第３
段階にはクロックパルスｓｃ３が発生されて、センスア
ンプのハイレベル側の動作電圧を昇圧電圧ＶＣＨに切り
換える。これにより、ハイレベルにされるべきデータ線
の電位を短時間内にＶＣＬのようなハイレベルに到達さ
せることができる。このように３段階に分けて、センス
アンプＳＡの増幅動作を行わせることによって、相補デ
ータ線における不所望なレベル変化を防止しつつデータ
の高速読み出しとともにその再書き込みを早いタイミン
グで終了させることができる。

【００２５】この実施例における図８のように、センス
アンプにハイレベルを供給するパワースイッチＭＯＳＦ
ＥＴとして、ＮチャンネルＭＯＳＦＥＴを用いた場合に
は、その素子サイズをＰチャンネルＭＯＳＦＥＴを用い
た場合に比べて約１／３に低減できる。ただし、Ｎチャ
ンネルＭＯＳＦＥＴを用いた場合には、電圧ＶＣＬ−Ｖ
thまでしか電圧供給ができない。ここでＶthは上記Ｎチ
ャンネルＭＯＳＦＥＴのしきい値電圧である。しかしな
がら、ＰチャンネルＭＯＳＦＥＴを用いて昇圧電圧ＶＣ
Ｈを供給する構成を採る場合には、第１及び第２段階で
のセンスアンプの増幅ハイレベルをＶＣＬにする必要が
ないから実質的には何等問題が生じない。これにより、
パワースイッチＭＯＳＦＥＴが占める占有面積を小さく
できるものとなる。

【００２６】図７において、Ｘ（ロウ）アドレスデコー
ダは、特に制限されないが、ゲート回路Ｇ１〜Ｇ４から
なる第１のアドレスデコーダ回路と、単位回路ＵＸＤＣ
Ｒのような第２のアドレスデコーダ回路からなるように
２分割されて構成される。同図には、第２のアドレスデ
コーダ回路を構成する１回路分（単位回路）ＵＸＤＣＲ
と、第１のアドレスデコーダ回路を構成するノア（ＮＯ
Ｒ）ゲート回路Ｇ１〜Ｇ４が示されている。なお、ゲー
ト回路Ｇ２とＧ３は回路記号が省略されている。上記単
位回路ＵＸＤＣＲは、ワード線４本分のデコード信号を
形成する。第１のＸデコーダ回路を構成する４個のゲー
ト回路Ｇ１〜Ｇ４には、下位２ビットのアドレス信号に
対応したワード線選択信号ｘ０，ｘ１の組み合わせによ
り４通りのワード線選択タイミング信号φx0ないしφx3
を形成する。これらのワード線選択タイミング信号φx0
〜φx3は、伝送ゲート上記ＭＯＳＦＥＴＱ２０〜Ｑ２３
を介して単位のワード線ドライバＵＷＤ０〜ＵＷＤ３に
入力される。

【００２７】ワード線ドライバＷＤは、単位回路ＵＷＤ
０が代表として例示的に示されているように、Ｐチャン
ネルＭＯＳＦＥＴＱ２６とＮチャンネルＭＯＳＦＥＴＱ
２７からなるＣＭＯＳ駆動回路と、その入力と動作電圧
端子ＶＣＨとの間に設けられたＰチャンネルＭＯＳＦＥ
ＴＱ２４，Ｑ２５から構成される。ＰチャンネルＭＯＳ
ＦＥＴＱ２４のゲートには前記のようなレベル変換回路
によりレベル変換されたプリチャージ信号ｗｐｈが供給
される。ＰチャンネルＭＯＳＦＥＴＱ２５のゲートには
ワード線Ｗ０の駆動出力が供給される。すなわち、ＭＯ
ＳＦＥＴＱ２５は、内部降圧電圧ＶＣＬに従って形成さ
れたワード線選択タイミング信号φx0がハイレベルにさ
れて、ワード線Ｗ０を接地電位のような非選択レベルに
するとき、そのロウレベルを受けてＣＭＯＳ回路の入力
レベルを高電圧ＶＣＨまでプルアップしてＰチャンネル
ＭＯＳＦＥＴＱ２６を確実にオフ状態にする。これによ
り、非選択のワード線に対応したＣＭＯＳ駆動回路を構
成するＰチャンネルＭＯＳＦＥＴＱ２６とＱ２７との間
で直流電流が消費されるのを防ぐものである。Ｘアドレ
スデコーダを上記のように２分割することによって、第
２のＸアドレスデコーダ回路を構成する単位回路ＵＸＤ
ＣＲのピッチ（間隔）とワード線のピッチとを合わせる
ことができる。その結果、無駄な空間が半導体基板上に
生じなくすることができる。

【００２８】ワード線の遠端側と回路の接地電位との間
にはスイッチＭＯＳＦＥＴＱ１〜Ｑ４等が設けられる。
これらのスイッチＭＯＳＦＥＴＱ１〜Ｑ４のゲートに
は、それに対応したワード線Ｗ０〜Ｗ３に供給される選
択信号とは逆相の信号ＷＣ０〜ＷＣ３が供給される。こ
れにより、選択されたワード線に対応したスイッチＭＯ
ＳＦＥＴのみがオフ状態に、他のスイッチＭＯＳＦＥＴ
はオン状態にされる。これにより、選択ワード線の立ち
上がりによる容量結合によって非選択ワード線が不所望
に中間電位に持ち上げられてしまうことが防止できる。

【００２９】図８において、ロウ（Ｘ）アドレスバッフ
ァＲ−ＡＤＢは、外部端子から供給されたチップイネー
ブル信号ＣＥに基づいて後述する制御回路ＣＯＮＴによ
り形成されたクロックパルス（図示せず）により動作状
態にされ、その動作状態において外部端子から供給され
たアドレス信号Ａ０〜Ａｍを取り込み、それを保持する
ととに上記のような降圧電圧ＶＣＬに対応してレベル変
換された内部相補アドレス信号ａ０〜ａｍを形成して上
記第１及び第２のロウアドレスデコーダに伝える。内部
相補アドレス信号ａ０〜ａｍは、外部端子から供給され
るアドレス信号Ａ０〜Ａｍに対して一対からなる同相信
号と逆相信号とから構成される。カラム（Ｙ）アドレス
バッファＣ−ＡＤＢは、上記チップイネーブル信号ＣＥ
に基づいて形成されたクロックパルス（図示せず）によ
り動作状態にされ、その動作状態において外部端子から
供給されたアドレス信号Ａ０〜Ａｎを取り込み、それを
保持するとともに上記のような降圧電圧ＶＣＬに対応し
てレベル変換された内部相補アドレス信号ａ０〜ａｎを
形成してカラムアドレスデコーダＣ−ＤＣＲに伝える。
内部相補アドレス信号ａ０〜ａｎは、上記同様に外部端
子から供給されるアドレス信号Ａ０〜Ａｎに対して一対
からなる同相信号と逆相信号とから構成される。

【００３０】カラムデコーダＣ−ＤＣＲは、基本的には
上記Ｘアドレスデコーダと類似のアドレスデコーダ回路
により構成され、クロックパルスＣ２’により活性化さ
れてカラムアドレスバッファＣ−ＡＤＢから供給される
相補アドレス信号ａ０〜ａｎを解読してカラムスイッチ
Ｃ−ＳＷに供給すべき選択信号を形成する。カラムスイ
ッチＣ−ＳＷは、代表として示されているＮチャンネル
ＭＯＳＦＥＴＱ４２，Ｑ４３のように、相補データ線Ｄ
０，Ｄ０と共通相補データ線ＣＤ，ＣＤを選択的に結合
させる。これらのＭＯＳＦＥＴＱ４２，Ｑ４３のゲート
には、上記カラムデコーダＣ−ＤＣＲからの選択信号が
供給される。上記共通相補データ線ＣＤ，ＣＤ間には、
上記同様なプリチャージ回路を構成するＮチャンネル型
のプリチャージＭＯＳＦＥＴＱ４４が設けられている。
この共通相補データ線ＣＤ，ＣＤには、上記単位のセン
スアンプＵＳＡと類似の回路構成のメインアンプＭＡの
一対の入出力ノードが結合されている。

【００３１】メイアンプＭＡの一対の出力ノードＭＯ、
ＭＯの読み出し信号は、データ出力バッファＤＯＢを介
して外部端子Ｄout から外部へ送出される。読み出し動
作モードならば、データ出力バッファＤＯＢはその活性
化信号ｄｏｃによって動作状態にされ、このとき動作状
態にされるメインアンプＭＡの増幅出力信号を増幅する
とともに外部電源電圧ＶＣＣに対応したレベルにレベル
変換して外部端子Ｄout へ送出する。書込み動作モード
なら、上記信号ｄｏｃによってデータ出力バッファＤＯ
Ｂの出力端子Ｄout はハイインピーダンス状態される。

【００３２】上記共通相補データ線ＣＤ，ＣＤは、デー
タ入力バッファＤＩＢの出力端子が結合される。書込み
動作モードならば、データ入力バッファＤＩＢは、その
活性化パルスｄｉｃによって動作状態にされ、外部端子
Ｄinから供給された書込み信号に従った相補書込み信号
を内部降圧電圧ＶＣＬに対応したレベルにレベル変換し
て上記共通相補データ線ＣＤ，ＣＤに伝えることによ
り、選択されたメモリセルへの書込みが行われる。読み
出し動作モードなら、上記信号ｄｉｃによってデータ入
力バッファＤＩＢの出力はハイインピーダンス状態にさ
れる。

【００３３】図９において、上述した各種タイミング信
号は、制御回路ＣＯＮＴにより形成される。制御回路Ｃ
ＯＮＴは、上記代表として示された主要なタイミング信
号等のようにＲＡＭの動作に必要な各種タイミング信号
を形成する。すなわち、この制御回路ＣＯＮＴは、外部
端子から供給されたチップイネーブル信号ＣＥとライト
イネーブル信号ＷＥを受けて、上記一連の各種タイミン
グパルスを形成する。特に制限されないが、チップイネ
ーブル信号ＣＥをロウレベルに固定して、アドレス信号
の変化により連続してメモリアクセスを行う場合には、
アドレス信号変化検出回路が設けられる。すなわち、上
記アドレスバッファＲ−ＡＤＢとＣ−ＡＤＢにより形成
された内部アドレス信号を排他的論理和回路を用いて構
成されたアドレス信号変換検出回路に入力し、いずれか
１ビットのアドレス信号が変化された場合でも、それを
検出パルスをチップイネーブル信号に代りに用いて内部
のプリチャージ（リセット）と前記のようなＲＡＭの動
作に必要なクロックパルスを形成する。

【００３４】回路記号ＲＥＦＣで示されているのは、自
動リフレッシュ回路であり、リフレッシュアドレスカウ
ンタ等を含んでいる。この自動リフレッシュ回路ＲＥＦ
Ｃは、特に制限されないが、リフレッシュ制御信号ＲＦ
ＳＨとチップイネーブル信号ＣＥとを受ける論理回路に
より、オートリフレッシュとセルフリフレッシュを識別
してＣＥをクロックとするオートリフレッシュと、内部
のタイマー回路によるセルフリフレッシュを行う。

【００３５】内部降圧回路ＶＣＬＧは、前記図１ないし
図３により示された回路により構成され、外部端子から
供給される電源電圧ＶＣＣを受けて、約３Ｖのような安
定化された内部降圧電圧ＶＣＬを発生させる。この場
合、外部端子から供給される電源電圧ＶＣＣが上記約３
Ｖ以下に低下すると、内部降圧回路ＶＣＬＧは前記のよ
うに降圧動作を自動的に停止して電源電圧ＶＣＣをその
まま出力電圧ＶＣＬとして出力させる。これにより、約
１．５Ｖのような低い電池電圧が内部降圧回路によって
更に低下させることなく、そのまま内部回路に供給され
るのでバッテリーバックアップ動作を効率よく行うこと
ができる。内部昇圧回路ＶＣＨＧは、この安定化された
内部降圧電圧ＶＣＬに基づいて形成されるパルス信号を
受けて、ワード線の選択動作及びセンスアンプに必要な
昇圧電圧を形成する。基板電圧発生回路ＶＢＧは、特に
制限されないが、上記安定化された内部降圧電圧ＶＣＬ
に基づいて形成されるパルス信号を受けて、基板に与え
る負のバイアス電圧−Ｖbbを発生させる。

【００３６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）基準電圧と出力電圧とを受ける第１導電型の第
１の差動ＭＯＳＦＥＴの共通ソース側にバイアス電流を
流す電流源を設け、そのドレインに電流ミラー形態にさ
れた第２導電型の負荷ＭＯＳＦＥＴを設けて差動増幅回
路を構成し、基準電圧と出力電圧を受ける第１導電型の
第２の差動ＭＯＳＦＥＴの共通ソース側にバイアス電流
を流す電流源を設け、そのドレインに第２導電型の一対
のＭＯＳＦＥＴを設けてゲートに差動増幅回路の出力信
号を供給するとともに一方のドレインから出力する反転
増幅回路を構成し、この反転増幅回路の増幅信号により
第２導電型の出力ＭＯＳＦＥＴを駆動して出力電圧を得
る。この構成においては、電源電圧が出力電圧に対して
十分高いときには差動増幅回路と反転増幅回路及び出力
回路によりボルテージフォロワ回路が構成されて基準電
圧に従って出力電圧を得ることができ、電源電圧が出力
電圧付近かそれ以下に低下すると、動作電圧不足により
差動ＭＯＳＦＥＴが飽和領域で動作して等価的にソース
とドレインとが短絡された状態となり、負荷ＭＯＳＦＥ
Ｔのコンダクタンスを反転増幅回路の増幅ＭＯＳＦＥＴ
のコンダクタンスに比により出力ＭＯＳＦＥＴを最大コ
ンダクタンスのもとにオン状態になるから低電圧時での
電流供給能力を維持できるという効果が得られる。（２）上記基準電圧として、ゲートとソース間に定電
圧を受けて定電流を形成する第１のＭＯＳＦＥＴと同じ
構造のＭＯＳＦＥＴを用い、それに上記定電流を流すと
ともにダイオード形態にして複数個を直列接続し、これ
ら複数の直列ＭＯＳＦＥＴによるゲート，ソース間電圧
を基準電圧として用いる。この構成では、基準電圧発生
回路の基準電圧も低電圧領域では電源電圧に追従して変
化するので上記（１）のようなボルテージフォロワ回路
がそのまま利用できるので上記広範囲の動作電圧にわた
って発振の防止することができるという効果が得られ
る。（３）上記（１）により、比較的高い電圧より降圧電
圧以下では自動的に電源電圧に追従して変化して安定し
た電流供給能力を持つ内部降圧回路が得られるので、内
部降圧電圧で動作するとともにそれ以下の低電圧でバッ
テリーバックアップさせるＲＡＭを得ることができると
いう効果が得られる。

【００３７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
図１において、ＭＯＳＦＥＴＭ６とＭ７のゲート電極の
導電型を変えることにより、しきい値電圧に差を持たせ
てシリコンバンドギャップに従った定電圧を発生させる
ものであってもよい。このように定電流ｉｒを形成する
ＭＯＳＦＥＴＭ９のゲートに供給される定電圧を発生さ
せる回路は種々の実施形態を採ることができるものであ
る。基準電圧ＶＲＥＦを発生させるＭＯＳＦＥＴの数
は、必要な出力電圧ＶＲＥＦに応じて１〜複数個にすれ
ばよい。図３において、出力ＣＭＯＳ回路のＮチャンネ
ルＭＯＳＦＥＴＭ１１と電流源１２を省略して、適当な
高抵抗に置き換えるものであってもよい。また、負の電
源電圧を用いる場合には、ＭＯＳＦＥＴの導電型を逆に
構成すればよい。図７〜図９のＲＡＭにおいて、アドレ
スバッファやアドレスデコーダは、ＣＭＯＳ等のように
ＭＯＳＦＥＴにより構成されるもの他、ＣＭＯＳ回路に
バイポーラ型トランジスタを組み合わせたＢｉ−ＣＭＯ
Ｓ回路を用いるものであってもよい。ＲＡＭは、Ｘ系と
Ｙ系のアドレス信号をアドレスストローブ信号に同期し
て時系列的に入力するダイナミック型ＲＡＭであっても
よい。この発明は、内部降圧回路を持つダイナミック型
ＲＡＭや擬似スタティック型ＲＡＭの他、内部降圧回路
を含む各種半導体集積回路装置に広く利用できるもので
ある。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、基準電圧と出力電圧とを受
ける第１導電型の第１の差動ＭＯＳＦＥＴの共通ソース
側にバイアス電流を流す電流源を設け、そのドレインに
電流ミラー形態にされた第２導電型の負荷ＭＯＳＦＥＴ
を設けて差動増幅回路を構成し、基準電圧と出力電圧を
受ける第１導電型の第２の差動ＭＯＳＦＥＴの共通ソー
ス側にバイアス電流を流す電流源を設け、そのドレイン
に第２導電型の一対のＭＯＳＦＥＴを設けてゲートに差
動増幅回路の出力信号を供給するとともに一方のドレイ
ンから出力する反転増幅回路を構成し、この反転増幅回
路の増幅信号により第２導電型の出力ＭＯＳＦＥＴを駆
動して出力電圧を得る。この構成においては、電源電圧
が出力電圧に対して十分高いときには差動増幅回路と反
転増幅回路及び出力回路によりボルテージフォロワ回路
が構成されて基準電圧に従って出力電圧を得ることがで
き、電源電圧が出力電圧付近かそれ以下に低下すると、
動作電圧不足により差動ＭＯＳＦＥＴが飽和領域で動作
して等価的にソースとドレインとが短絡された状態とな
り、負荷ＭＯＳＦＥＴのコンダクタンスを反転増幅回路
の増幅ＭＯＳＦＥＴのコンダクタンスに比により出力Ｍ
ＯＳＦＥＴを最大コンダクタンスのもとにオン状態にな
るから低電圧時での電流供給能力を維持できる。

【図面の簡単な説明】

【図１】この発明に用いられる基準電圧発生回路の一実
施例を示す回路図である。

【図２】上記基準電圧を用いた内部降圧回路の一例を示
す回路図である。

【図３】この発明に係る内部降圧回路の一実施例を示す
回路図である。

【図４】図３に示した内部降圧回路の動作の一例を説明
するための等価回路図である。

【図５】図３に示した内部降圧回路の動作を他の一例を
説明するための等価回路図である。

【図６】図３に示した内部降圧回路の動作を説明するた
めの動作特性図である。

【図７】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すメモリアレイとロウ系の選択回路の
回路図である。

【図８】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すセンスアンプ、カラム系選択回路の
回路図である。

【図９】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示す制御系と電源系のブロック図であ
る。

【符号の説明】

Ｍ１〜Ｍ１６，Ｑ１〜Ｑ４６…ＭＯＳＦＥＴ、ＭＡＲＹ
…メモリアレイ、ＷＤ…ワード線ドライバ、ＰＣ…プリ
チャージ回路、ＵＳＡ…センスアンプ単位回路、ＳＡ…
センスアンプ、ＭＡ…メインアンプ、Ｃ−ＳＷ…カラム
スイッチ、ＡＤＢ…アドレスバッファ、Ｒ−ＤＣＲ…Ｘ
系アドレスデコーダ、Ｃ−ＤＣＲ…Ｙ系アドレスデコー
ダ、ＣＯＮＴ…制御回路、ＲＥＦＣ…自動リフレッシュ
回路、ＤＯＢ…データ出力バッファ、ＤＩＢ…データ入
力バッファ、ＶＢＧ…基板バイアス発生回路、Ｇ１〜Ｇ
４…ゲート回路、ＵＷＤ０〜ＵＷＤ３…ワード線ドライ
バ単位回路、ＶＣＬＧ…内部降圧回路、ＶＣＨＧ…内部
昇圧回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/41

Claims

(57)【特許請求の範囲】

【請求項１】基準電圧と出力電圧とを受ける第１導電
型の第１の差動ＭＯＳＦＥＴと、その共通ソース側に設
けられた電流源と、上記第１の差動ＭＯＳＦＥＴのドレ
インに設けられ電流ミラー形態にされた第２導電型の負
荷ＭＯＳＦＥＴとからなる差動増幅回路と、基準電圧と
出力電圧を受ける第１導電型の第２の差動ＭＯＳＦＥＴ
と、その共通ソース側に設けられた電流源と、上記第２
の差動ＭＯＳＦＥＴのドレインに設けられ、そのゲート
に差動増幅回路の出力信号が供給された第２導電型の一
対のＭＯＳＦＥＴとからなり、上記一対のＭＯＳＦＥＴ
のうちの一方のドレインから増幅信号を出力する反転増
幅回路と、上記反転増幅回路の増幅信号を受けて出力信
号を形成する第２導電型の出力ＭＯＳＦＥＴとからなる
内部降圧回路を備えてなることを特徴とする半導体集積
回路装置。
【請求項２】上記基準電圧は、ゲートとソース間に定
電圧を受けて定電流を形成する第１のＭＯＳＦＥＴと、
上記第１のＭＯＳＦＥＴと同じ構造のＭＯＳＦＥＴであ
って上記定電流を流すようにされたダイオード形態の１
ないし複数の直列ＭＯＳＦＥＴとを含み、上記１ないし
複数の直列ＭＯＳＦＥＴによるゲート，ソース間電圧を
出力電圧とする基準電圧発生回路により形成されるもの
であることを特徴とする請求項１の半導体集積回路装
置。
【請求項３】上記負荷ＭＯＳＦＥＴのコンダクタンス
は、反転増幅回路の対応する一対のＭＯＳＦＥＴのコン
ダクタンスに比べて大きく設定されるものであることを
特徴とする請求項１の半導体集積回路装置。
【請求項４】上記出力ＭＯＳＦＥＴには第１導電型の
出力ＭＯＳＦＥＴが直列形態に接続されたＣＭＯＳ出力
回路を構成するとともに、電流源によりバイアス電流が
流れるようにされるものであることを特徴とする請求項
１又は請求項３の半導体集積回路装置。
【請求項５】上記内部降圧電圧は、ダイナミック型メ
モリセルを用いつつバッテリーバックアップ機能を備え
たＲＡＭに用いられるものであることを特徴とする請求
項２の半導体集積回路装置。