JP2709783B2 - 昇圧回路 - Google Patents
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
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Description
【０００１】
【産業上の利用分野】この発明は、一般に昇圧回路に関
し、特に、低い電源電圧が供給された場合でも安定に動
作できる昇圧回路に関する。
し、特に、低い電源電圧が供給された場合でも安定に動
作できる昇圧回路に関する。
【０００２】
【従来の技術】一般的に、昇圧回路は、与えられた電源
電圧レベルを越える昇圧電圧を発生するため、半導体集
積回路装置における様々な回路において用いられる。た
とえば、昇圧回路は、ダイナミックランダムアクセスメ
モリ（以下「ＤＲＡＭ」という），スタティックランダ
ムアクセスメモリ（以下「ＳＲＡＭ」という）などの半
導体メモリにおいて、選択されたワード線を電源電圧を
越える高いレベルに昇圧させるために用いられる。この
発明は、様々な半導体集積回路装置における昇圧回路に
適用可能である。以下の記載では、まず従来の昇圧回路
について説明し、従来の昇圧回路における問題点を指摘
する。
電圧レベルを越える昇圧電圧を発生するため、半導体集
積回路装置における様々な回路において用いられる。た
とえば、昇圧回路は、ダイナミックランダムアクセスメ
モリ（以下「ＤＲＡＭ」という），スタティックランダ
ムアクセスメモリ（以下「ＳＲＡＭ」という）などの半
導体メモリにおいて、選択されたワード線を電源電圧を
越える高いレベルに昇圧させるために用いられる。この
発明は、様々な半導体集積回路装置における昇圧回路に
適用可能である。以下の記載では、まず従来の昇圧回路
について説明し、従来の昇圧回路における問題点を指摘
する。
【０００３】図３１は、従来の昇圧回路の回路図であ
る。図３１を参照して、この昇圧回路は、電源電位Ｖｃ
ｃと出力ノードＮ１との間に接続されたＮＭＯＳトラン
ジスタＱ２１と、出力ノードＮ１に接続された昇圧のた
めのＭＯＳキャパシタＣ０とを含む。トランジスタＱ２
１のゲートは電源電位Ｖｃｃに接続される。出力ノード
Ｎ１において寄生容量Ｃ２１が存在している。トランジ
スタＱ２１は、しきい電圧Ｖｔｈ１を有するものと仮定
する。
る。図３１を参照して、この昇圧回路は、電源電位Ｖｃ
ｃと出力ノードＮ１との間に接続されたＮＭＯＳトラン
ジスタＱ２１と、出力ノードＮ１に接続された昇圧のた
めのＭＯＳキャパシタＣ０とを含む。トランジスタＱ２
１のゲートは電源電位Ｖｃｃに接続される。出力ノード
Ｎ１において寄生容量Ｃ２１が存在している。トランジ
スタＱ２１は、しきい電圧Ｖｔｈ１を有するものと仮定
する。
【０００４】動作において、出力ノードＮ１は、昇圧
前、電位Ｖｃｃ−Ｖｔｈ１にプリチャージされる。昇圧
時、昇圧のためのクロック信号Ｓ２が接地電位から電源
電位Ｖｃｃまで上昇すると、ＭＯＳキャパシタＣ０の容
量結合により、出力ノードＮ１の電位ＶN 1 は次式によ
り表わされるように上昇される。
前、電位Ｖｃｃ−Ｖｔｈ１にプリチャージされる。昇圧
時、昇圧のためのクロック信号Ｓ２が接地電位から電源
電位Ｖｃｃまで上昇すると、ＭＯＳキャパシタＣ０の容
量結合により、出力ノードＮ１の電位ＶN 1 は次式によ
り表わされるように上昇される。
【０００５】 ＶN 1 ＝Ｖｃｃ−Ｖｔｈ１＋｛Ｃ０／（Ｃ０＋Ｃ２１）｝・Ｖｃｃ …（１） たとえば、Ｖｃｃ＝５ボルト，Ｖｔｈ１＝１ボルト，Ｃ
０＝２・Ｃ２１の場合では、電位ＶN 1 は、昇圧後、約
７．３ボルトになる。
０＝２・Ｃ２１の場合では、電位ＶN 1 は、昇圧後、約
７．３ボルトになる。
【０００６】図３１に示した昇圧回路が正常に動作する
ためには、出力ノードＮ１のプリチャージ電圧レベルが
ＭＯＳキャパシタＣ０のしきい電圧Ｖｔｈ０よりも大き
い必要がある。すなわち、昇圧前に、ＭＯＳキャパシタ
Ｃ０のゲート電極下に反転層が形成されている必要があ
るので、上記の条件、すなわちＶｃｃ−Ｖｔｈ１＞Ｖｔ
ｈ０が要求される。この条件は次の不等式によって表わ
される。
ためには、出力ノードＮ１のプリチャージ電圧レベルが
ＭＯＳキャパシタＣ０のしきい電圧Ｖｔｈ０よりも大き
い必要がある。すなわち、昇圧前に、ＭＯＳキャパシタ
Ｃ０のゲート電極下に反転層が形成されている必要があ
るので、上記の条件、すなわちＶｃｃ−Ｖｔｈ１＞Ｖｔ
ｈ０が要求される。この条件は次の不等式によって表わ
される。
【０００７】 Ｖｃｃ＞Ｖｔｈ０＋Ｖｔｈ１ …（２）
【０００８】
【発明が解決しようとする課題】たとえば、Ｖｔｈ０＝
１．５ボルト，Ｖｔｈ１＝１．０ボルトであると仮定す
ると、図３１に示した昇圧回路は、Ｖｃｃ＞２．５ボル
トでないと正常に動作し得ないことになる。言い換える
と、２．５ボルト以上の電源電圧Ｖｃｃの下でのみ、図
３１の昇圧回路が正常に動作し得る。
１．５ボルト，Ｖｔｈ１＝１．０ボルトであると仮定す
ると、図３１に示した昇圧回路は、Ｖｃｃ＞２．５ボル
トでないと正常に動作し得ないことになる。言い換える
と、２．５ボルト以上の電源電圧Ｖｃｃの下でのみ、図
３１の昇圧回路が正常に動作し得る。
【０００９】図３２は、昇圧回路が正常に動作できる電
源電圧Ｖｃｃの範囲を示している。図３２（ａ）に示さ
れるように、図３１に示した従来の昇圧回路は、電源電
圧Ｖｃｃの約２．５ボルト以上の範囲において正常に動
作し得る。
源電圧Ｖｃｃの範囲を示している。図３２（ａ）に示さ
れるように、図３１に示した従来の昇圧回路は、電源電
圧Ｖｃｃの約２．５ボルト以上の範囲において正常に動
作し得る。
【００１０】近年、半導体装置の高集積化および低電力
消費の要求の下で、電源電圧レベルが低くなる傾向があ
る。すなわち、より低い電源電圧を半導体装置に供給す
ることにより、ＭＯＳトランジスタ，ＭＯＳキャパシタ
などの絶縁膜をより薄くすることが可能となり、集積度
がより高められる。同時に、電力消費も減少され得る。
消費の要求の下で、電源電圧レベルが低くなる傾向があ
る。すなわち、より低い電源電圧を半導体装置に供給す
ることにより、ＭＯＳトランジスタ，ＭＯＳキャパシタ
などの絶縁膜をより薄くすることが可能となり、集積度
がより高められる。同時に、電力消費も減少され得る。
【００１１】このような状況の下で、２．５ボルト以上
の電源電圧Ｖｃｃの条件の下でのみ正常に動作し得る従
来の昇圧回路は、半導体装置に広く適用することができ
なかった。すなわち、従来の昇圧回路は、電源電圧の動
作可能なマージンが狭いので、より低い電源電圧の傾向
にあって適用が制限されていた。これに加えて、図３１
に示した昇圧回路の出力電圧におけるしきい電圧Ｖｔｈ
１分の昇圧電圧レベルの減少（または損失）も、より低
い電源電圧の下で好ましくなかった。
の電源電圧Ｖｃｃの条件の下でのみ正常に動作し得る従
来の昇圧回路は、半導体装置に広く適用することができ
なかった。すなわち、従来の昇圧回路は、電源電圧の動
作可能なマージンが狭いので、より低い電源電圧の傾向
にあって適用が制限されていた。これに加えて、図３１
に示した昇圧回路の出力電圧におけるしきい電圧Ｖｔｈ
１分の昇圧電圧レベルの減少（または損失）も、より低
い電源電圧の下で好ましくなかった。
【００１２】この発明は、上記のような課題を解決する
ためになされたもので、電源電圧のより広い範囲で正常
に動作し得る昇圧回路を提供することを目的とする。
ためになされたもので、電源電圧のより広い範囲で正常
に動作し得る昇圧回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】請求項１の発明に係る昇
圧回路は、非昇圧期間および昇圧期間を規定するクロッ
ク信号を発生する手段と、クロック信号を受けるように
接続される第１電極と出力ノードに電気的に接続される
第２電極とを有するキャパシタ手段と、第１の電源電位
供給ノードと出力ノードとの間に接続され、クロック信
号に応答して第１の非昇圧期間において出力ノードを第
１の電源電位に強制的に設定しかつ昇圧期間において非
導通状態に設定される第１の強制手段と、第２の電源電
位供給ノードと出力ノードとの間に接続され、昇圧期間
経過後第１の非昇圧期間より前の第２の非昇圧期間にお
いてこの出力ノードを第２の電源電位に強制的に設定し
かつ昇圧期間および第１の非昇圧期間において非導通状
態とされる第２の強制手段とを含む。
圧回路は、非昇圧期間および昇圧期間を規定するクロッ
ク信号を発生する手段と、クロック信号を受けるように
接続される第１電極と出力ノードに電気的に接続される
第２電極とを有するキャパシタ手段と、第１の電源電位
供給ノードと出力ノードとの間に接続され、クロック信
号に応答して第１の非昇圧期間において出力ノードを第
１の電源電位に強制的に設定しかつ昇圧期間において非
導通状態に設定される第１の強制手段と、第２の電源電
位供給ノードと出力ノードとの間に接続され、昇圧期間
経過後第１の非昇圧期間より前の第２の非昇圧期間にお
いてこの出力ノードを第２の電源電位に強制的に設定し
かつ昇圧期間および第１の非昇圧期間において非導通状
態とされる第２の強制手段とを含む。
【００１４】請求項２の発明に係る昇圧回路は、昇圧の
ための第１および第２の相補クロック信号を発生する手
段と、第１の相補クロック信号を受けるように接続され
る第１電極と出力ノードに電気的に接続される第２電極
とを有するＭＯＳキャパシタと、第１の電源電位供給ノ
ードと出力ノードとの間に接続されかつバックゲート電
極が出力ノードに接続される第１導電型の第１の電界効
果トランジスタと、出力ノードと第１の電界効果トラン
ジスタのゲート電極との間に接続される第１導電型の第
２の電界効果トランジスタと、第２の電源電位供給ノー
ドと第１の電界効果トランジスタのゲート電極との間に
接続される第１導電型とは逆の第２導電型の第３の電界
効果トランジスタとを含む。これら第２および第３の電
界効果トランジスタは、ゲート電極が第２の相補クロッ
ク信号を受けるように接続される。請求項３に係る昇圧
回路は、昇圧のための第１および第２の相補クロック信
号を発生する手段と、第１の相補クロック信号を受ける
ように接続される第１電極と、出力ノードに接続される
第２電極とを有するＭＯＳキャパシタと、第１の電源電
位供給ノードと出力ノードとの間に直列に接続される第
１導電型の第１の電界効果トランジスタおよび第１のス
イッチング手段と、第１の電界効果トランジスタのゲー
ト電極と第１の電界効果トランジスタおよび第１スイッ
チング手段の共通接続ノードとの間に接続される第１導
電型の第２の電界効果トランジスタとを含む。第１およ
び第２の電界効果トランジスタは、バックゲート電極が
共通接続ノードに接続される。請求項３に係る昇圧回路
は、さらに、第２の電源電位供給ノードと記第１の電界
効果トランジスタのゲート電極との間に接続される第１
導電型とは逆の第２導電型の第３の電界効果トランジス
タを含む。第２および第３の電界効果トランジスタは、
それぞれのゲート電極が第２の相補クロック信号を受け
るように接続される。請求項３に係る昇圧回路は、さら
に、第２の電源電位供給ノードと出力ノードとの間に接
続される第２のスイッチング手段を含む。第１および第
２のスイッチング手段は、与えられた出力制御信号に応
答して交互に導通する。請求項４に係る昇圧回路は、電
源電位が与えられる電源電位ノードとこの電源電位より
も高い昇圧電位が発生する昇圧ノードとの間に接続され
るｐチャネルＭＯＳトランジスタと、昇圧ノードに接続
される一方電極と、クロック信号を受ける他方電極とを
有するキャパシタと、クロック信号が第１のレベルから
第１レベルよりも高い第２のレベルへ変化する前にｐチ
ャネルＭＯＳトランジスタが導通状態となる電位をこの
ｐチャネルＭＯＳトランジスタのゲート電極に与え、か
つクロック信号が第１のレベルから第２のレベルに変化
するときに、ｐチャネルＭＯＳトランジスタのゲートと
昇圧ノードとを電気的に接続する制御手段を備える。
ための第１および第２の相補クロック信号を発生する手
段と、第１の相補クロック信号を受けるように接続され
る第１電極と出力ノードに電気的に接続される第２電極
とを有するＭＯＳキャパシタと、第１の電源電位供給ノ
ードと出力ノードとの間に接続されかつバックゲート電
極が出力ノードに接続される第１導電型の第１の電界効
果トランジスタと、出力ノードと第１の電界効果トラン
ジスタのゲート電極との間に接続される第１導電型の第
２の電界効果トランジスタと、第２の電源電位供給ノー
ドと第１の電界効果トランジスタのゲート電極との間に
接続される第１導電型とは逆の第２導電型の第３の電界
効果トランジスタとを含む。これら第２および第３の電
界効果トランジスタは、ゲート電極が第２の相補クロッ
ク信号を受けるように接続される。請求項３に係る昇圧
回路は、昇圧のための第１および第２の相補クロック信
号を発生する手段と、第１の相補クロック信号を受ける
ように接続される第１電極と、出力ノードに接続される
第２電極とを有するＭＯＳキャパシタと、第１の電源電
位供給ノードと出力ノードとの間に直列に接続される第
１導電型の第１の電界効果トランジスタおよび第１のス
イッチング手段と、第１の電界効果トランジスタのゲー
ト電極と第１の電界効果トランジスタおよび第１スイッ
チング手段の共通接続ノードとの間に接続される第１導
電型の第２の電界効果トランジスタとを含む。第１およ
び第２の電界効果トランジスタは、バックゲート電極が
共通接続ノードに接続される。請求項３に係る昇圧回路
は、さらに、第２の電源電位供給ノードと記第１の電界
効果トランジスタのゲート電極との間に接続される第１
導電型とは逆の第２導電型の第３の電界効果トランジス
タを含む。第２および第３の電界効果トランジスタは、
それぞれのゲート電極が第２の相補クロック信号を受け
るように接続される。請求項３に係る昇圧回路は、さら
に、第２の電源電位供給ノードと出力ノードとの間に接
続される第２のスイッチング手段を含む。第１および第
２のスイッチング手段は、与えられた出力制御信号に応
答して交互に導通する。請求項４に係る昇圧回路は、電
源電位が与えられる電源電位ノードとこの電源電位より
も高い昇圧電位が発生する昇圧ノードとの間に接続され
るｐチャネルＭＯＳトランジスタと、昇圧ノードに接続
される一方電極と、クロック信号を受ける他方電極とを
有するキャパシタと、クロック信号が第１のレベルから
第１レベルよりも高い第２のレベルへ変化する前にｐチ
ャネルＭＯＳトランジスタが導通状態となる電位をこの
ｐチャネルＭＯＳトランジスタのゲート電極に与え、か
つクロック信号が第１のレベルから第２のレベルに変化
するときに、ｐチャネルＭＯＳトランジスタのゲートと
昇圧ノードとを電気的に接続する制御手段を備える。
【００１５】
【作用】請求項１の発明における昇圧回路においては、
第１の非昇圧期間において出力ノードが第１の強制手段
により第１の電源電位まで強制され、続いて昇圧期間に
おいて昇圧動作が行なわれる。したがって、より低い電
源電位が与えられても高い昇圧電圧が発生できる。この
昇圧期間経過後の第２の非昇圧期間において出力ノード
を第２の電源電位レベルに駆動する。これにより、昇圧
電圧レベルの制御信号を用いて、確実に低電源電圧下で
も必要な昇圧電圧レベルを有する制御信号を生成するこ
とができる。
第１の非昇圧期間において出力ノードが第１の強制手段
により第１の電源電位まで強制され、続いて昇圧期間に
おいて昇圧動作が行なわれる。したがって、より低い電
源電位が与えられても高い昇圧電圧が発生できる。この
昇圧期間経過後の第２の非昇圧期間において出力ノード
を第２の電源電位レベルに駆動する。これにより、昇圧
電圧レベルの制御信号を用いて、確実に低電源電圧下で
も必要な昇圧電圧レベルを有する制御信号を生成するこ
とができる。
【００１６】請求項２の発明における昇圧回路では、第
１の電界効果トランジスタのバックゲート電極が出力ノ
ードに接続されている。したがって、たとえば第１の電
界効果トランジスタがｐチャネルＭＯＳトランジスタの
場合には、昇圧時に出力ノードから第１の電源電位に電
流が流れて昇圧動作が正常に行なえなくなる事態が発生
するのを防止する。したがって、結果としてより低い電
源電圧が与えられても正常な昇圧動作が行なわれる。請
求項３の発明における昇圧回路においては、交互に導通
するスイッチング手段を介して出力ノードに第２および
第３の電界効果トランジスタを電気的に接続して、第１
の電源電位および第２の電源電位レベルへ駆動してい
る。したがって、この昇圧動作時出力ノードは、第１の
電源電位レベルに予備充電されており、低い電源電圧レ
ベルでも確実に必要な電圧レベルの昇圧電圧を生成する
ことができ、昇圧動作完了後、第２のスイッチングトラ
ンジスタにより出力ノードを第２の電源電位レベルに駆
動することにより、その昇圧電圧レベルの信号を第２の
電源電位レベルへ駆動して、非活性状態とすることがで
き、昇圧電圧レベルの制御信号を容易に生成することが
できる。請求項４に係る発明に従えば、ｐチャネルＭＯ
Ｓトランジスタを用いて出力ノードを予備充電しかつ昇
圧動作時、このｐチャネルＭＯＳトランジスタのゲート
と出力ノードとを電気的に接続しているため、正確に、
出力ノードの予備充電および予備充電の停止を行ない、
低電源電圧下においても正確な昇圧動作を行なうことが
できる。
１の電界効果トランジスタのバックゲート電極が出力ノ
ードに接続されている。したがって、たとえば第１の電
界効果トランジスタがｐチャネルＭＯＳトランジスタの
場合には、昇圧時に出力ノードから第１の電源電位に電
流が流れて昇圧動作が正常に行なえなくなる事態が発生
するのを防止する。したがって、結果としてより低い電
源電圧が与えられても正常な昇圧動作が行なわれる。請
求項３の発明における昇圧回路においては、交互に導通
するスイッチング手段を介して出力ノードに第２および
第３の電界効果トランジスタを電気的に接続して、第１
の電源電位および第２の電源電位レベルへ駆動してい
る。したがって、この昇圧動作時出力ノードは、第１の
電源電位レベルに予備充電されており、低い電源電圧レ
ベルでも確実に必要な電圧レベルの昇圧電圧を生成する
ことができ、昇圧動作完了後、第２のスイッチングトラ
ンジスタにより出力ノードを第２の電源電位レベルに駆
動することにより、その昇圧電圧レベルの信号を第２の
電源電位レベルへ駆動して、非活性状態とすることがで
き、昇圧電圧レベルの制御信号を容易に生成することが
できる。請求項４に係る発明に従えば、ｐチャネルＭＯ
Ｓトランジスタを用いて出力ノードを予備充電しかつ昇
圧動作時、このｐチャネルＭＯＳトランジスタのゲート
と出力ノードとを電気的に接続しているため、正確に、
出力ノードの予備充電および予備充電の停止を行ない、
低電源電圧下においても正確な昇圧動作を行なうことが
できる。
【００１７】
【実施例】図１は、この発明の一実施例を示す昇圧回路
の回路図である。図１を参照して、この昇圧回路は、Ｐ
ＭＯＳトランジスタＱ２２およびＱ２３と、ＮＭＯＳト
ランジスタＱ２４と、昇圧のためのＭＯＳキャパシタＣ
０とを含む。トランジスタＱ２２は、電源電位Ｖｃｃと
出力ノードＮ１との間に接続される。トランジスタＱ２
２のバックゲート電極は出力ノードＮ１に接続される。
トランジスタＱ２３は出力ノードＮ１とトランジスタＱ
２２のゲート電極（ノードＮ４）との間に接続される。
トランジスタＱ２４はノードＮ４と接地電位との間に接
続される。
の回路図である。図１を参照して、この昇圧回路は、Ｐ
ＭＯＳトランジスタＱ２２およびＱ２３と、ＮＭＯＳト
ランジスタＱ２４と、昇圧のためのＭＯＳキャパシタＣ
０とを含む。トランジスタＱ２２は、電源電位Ｖｃｃと
出力ノードＮ１との間に接続される。トランジスタＱ２
２のバックゲート電極は出力ノードＮ１に接続される。
トランジスタＱ２３は出力ノードＮ１とトランジスタＱ
２２のゲート電極（ノードＮ４）との間に接続される。
トランジスタＱ２４はノードＮ４と接地電位との間に接
続される。
【００１８】ＭＯＳキャパシタＣ０のゲート電極は出力
ノードＮ１に接続される。ＭＯＳキャパシタＣ０のドレ
イン電極およびソース電極は、昇圧のためのクロック信
号Ｓ２を受けるように接続される。トランジスタＱ２３
およびＱ２４のゲート電極は、反転されたクロック信号
Ｓ３を受けるように接続される。出力ノードＮ１には、
寄生容量Ｃ２１が存在するものと仮定する。
ノードＮ１に接続される。ＭＯＳキャパシタＣ０のドレ
イン電極およびソース電極は、昇圧のためのクロック信
号Ｓ２を受けるように接続される。トランジスタＱ２３
およびＱ２４のゲート電極は、反転されたクロック信号
Ｓ３を受けるように接続される。出力ノードＮ１には、
寄生容量Ｃ２１が存在するものと仮定する。
【００１９】図２は、図１に示した昇圧回路の動作を説
明するためのタイミングチャートである。図１および図
２を参照して、昇圧前の期間において、高レベル（たと
えばＶｃｃ）の信号Ｓ３が与えられかつ低レベル（たと
えば接地電位）の信号Ｓ２が与えられる。信号Ｓ３に応
答して、トランジスタＱ２４がオンし、一方、トランジ
スタＱ２３がオフする。したがって、接地電位がトラン
ジスタＱ２４を介してトランジスタＱ２２のゲート電極
に与えられるので（図２のノードＮ４の電位を参照）、
トランジスタＱ２２が導通する。その結果、出力ノード
Ｎ１は、昇圧前の期間において電源電位Ｖｃｃまでプリ
チャージされる（図２のＶN 1 を参照）。
明するためのタイミングチャートである。図１および図
２を参照して、昇圧前の期間において、高レベル（たと
えばＶｃｃ）の信号Ｓ３が与えられかつ低レベル（たと
えば接地電位）の信号Ｓ２が与えられる。信号Ｓ３に応
答して、トランジスタＱ２４がオンし、一方、トランジ
スタＱ２３がオフする。したがって、接地電位がトラン
ジスタＱ２４を介してトランジスタＱ２２のゲート電極
に与えられるので（図２のノードＮ４の電位を参照）、
トランジスタＱ２２が導通する。その結果、出力ノード
Ｎ１は、昇圧前の期間において電源電位Ｖｃｃまでプリ
チャージされる（図２のＶN 1 を参照）。
【００２０】昇圧期間が開始されると、信号Ｓ２が高レ
ベルに立上がり、一方、信号Ｓ３が接地電位に立下が
る。信号Ｓ３に応答して、トランジスタＱ２３がオン
し、一方、トランジスタＱ２４がオフする。トランジス
タＱ２３の導通により、ノードＮ４の電位が出力ノード
Ｎ１での電位、すなわちプリチャージされた電位Ｖｃｃ
まで上昇し、トランジスタＱ２４がオフする。
ベルに立上がり、一方、信号Ｓ３が接地電位に立下が
る。信号Ｓ３に応答して、トランジスタＱ２３がオン
し、一方、トランジスタＱ２４がオフする。トランジス
タＱ２３の導通により、ノードＮ４の電位が出力ノード
Ｎ１での電位、すなわちプリチャージされた電位Ｖｃｃ
まで上昇し、トランジスタＱ２４がオフする。
【００２１】これに加えて、信号Ｓ２の立上がりに応答
して、ＭＯＳキャパシタＣ０の容量結合により、出力ノ
ードＮ１の電位がＶｃｃ＋αまで昇圧される。すなわ
ち、出力ノードＮ１を介して、昇圧された電位Ｖｃｃ＋
αを有する昇圧電圧ＶN 1 が出力される。
して、ＭＯＳキャパシタＣ０の容量結合により、出力ノ
ードＮ１の電位がＶｃｃ＋αまで昇圧される。すなわ
ち、出力ノードＮ１を介して、昇圧された電位Ｖｃｃ＋
αを有する昇圧電圧ＶN 1 が出力される。
【００２２】昇圧電圧ＶN 1 は、次式により表わされ
る。 ＶN 1 ＝Ｖｃｃ＋｛Ｃ０／（Ｃ０＋Ｃ２１）｝・Ｖｃｃ …（３） たとえば、Ｖｃｃ＝３ボルト，Ｃ０＝２・Ｃ２１の場合
では、出力ノードＮ１は、３ボルトから５ボルトまで昇
圧されることになる。言い換えると、５ボルトの昇圧電
圧ＶN 1 が出力される。
る。 ＶN 1 ＝Ｖｃｃ＋｛Ｃ０／（Ｃ０＋Ｃ２１）｝・Ｖｃｃ …（３） たとえば、Ｖｃｃ＝３ボルト，Ｃ０＝２・Ｃ２１の場合
では、出力ノードＮ１は、３ボルトから５ボルトまで昇
圧されることになる。言い換えると、５ボルトの昇圧電
圧ＶN 1 が出力される。
【００２３】図３は、図１に示した昇圧回路の半導体基
板上の断面構造図である。図３を参照して、Ｐ型シリコ
ン基板４１内の主表面近くに、Ｐ型ウェル４２および４
４とＮ型ウェル４３とが形成される。Ｐ型不純物領域
（または拡散領域）８１は、Ｐ型ウェル４２内に形成さ
れ、トランジスタＱ２４のバックゲート電極を構成す
る。Ｎ型不純物領域（または拡散領域）８２および８３
も、Ｐ型ウェル４２内に形成され、トランジスタＱ２４
のソースおよびドレイン電極を構成する。
板上の断面構造図である。図３を参照して、Ｐ型シリコ
ン基板４１内の主表面近くに、Ｐ型ウェル４２および４
４とＮ型ウェル４３とが形成される。Ｐ型不純物領域
（または拡散領域）８１は、Ｐ型ウェル４２内に形成さ
れ、トランジスタＱ２４のバックゲート電極を構成す
る。Ｎ型不純物領域（または拡散領域）８２および８３
も、Ｐ型ウェル４２内に形成され、トランジスタＱ２４
のソースおよびドレイン電極を構成する。
【００２４】Ｐ型不純物領域８４および８５は、Ｎ型ウ
ェル４３内に形成され、トランジスタＱ２３のソースお
よびドレイン電極を構成する。Ｐ型不純物領域８７およ
び８８も、Ｎ型ウェル４３内に形成され、トランジスタ
Ｑ２２のソースおよびドレイン電極を構成する。Ｎ型ウ
ェル４３内に形成されたＮ型不純物領域８６は、トラン
ジスタＱ２２およびＱ２３のバックゲート電極を構成す
る。
ェル４３内に形成され、トランジスタＱ２３のソースお
よびドレイン電極を構成する。Ｐ型不純物領域８７およ
び８８も、Ｎ型ウェル４３内に形成され、トランジスタ
Ｑ２２のソースおよびドレイン電極を構成する。Ｎ型ウ
ェル４３内に形成されたＮ型不純物領域８６は、トラン
ジスタＱ２２およびＱ２３のバックゲート電極を構成す
る。
【００２５】Ｎ型不純物領域８９および９０は、Ｐ型ウ
ェル４４内に形成され、ＭＯＳキャパシタＣ０の一方電
極を構成する。ＭＯＳキャパシタＣ０のゲート電極は、
他方電極を構成する。Ｐ型ウェル４４内に形成されたＰ
型不純物領域９１は、ＭＯＳキャパシタＣ０のバックゲ
ート電極を構成する。
ェル４４内に形成され、ＭＯＳキャパシタＣ０の一方電
極を構成する。ＭＯＳキャパシタＣ０のゲート電極は、
他方電極を構成する。Ｐ型ウェル４４内に形成されたＰ
型不純物領域９１は、ＭＯＳキャパシタＣ０のバックゲ
ート電極を構成する。
【００２６】図４は、この発明のもう１つの実施例を示
す昇圧回路の断面構造図である。図４を参照して、この
昇圧回路は二重ウェル構造を有している。すなわち、Ｎ
型シリコン基板４０内にＰ型ウェル４５が形成されてい
る。Ｐ型ウェル４５内にＮ型ウェル４６が形成される。
Ｐ型ウェル４５およびＮ型ウェル４６内に不純物領域８
１ないし９１が形成され、トランジスタＱ２２ないしＱ
２４およびＭＯＳキャパシタＣ０が構成される。
す昇圧回路の断面構造図である。図４を参照して、この
昇圧回路は二重ウェル構造を有している。すなわち、Ｎ
型シリコン基板４０内にＰ型ウェル４５が形成されてい
る。Ｐ型ウェル４５内にＮ型ウェル４６が形成される。
Ｐ型ウェル４５およびＮ型ウェル４６内に不純物領域８
１ないし９１が形成され、トランジスタＱ２２ないしＱ
２４およびＭＯＳキャパシタＣ０が構成される。
【００２７】再び図１を参照して、ＰＭＯＳトランジス
タＱ２２のバックゲート電極は出力ノードＮ１に接続さ
れている。したがって、Ｐ型基板４１とＮウェル４３と
の間のＰＮ接合容量により、出力ノードＮ１での寄生容
量が増加されるが、その増加量はノードＮ１の寄生容量
のほぼ１％以下であるので、昇圧動作はほとんど影響さ
れない。もし、トランジスタＱ２２のバックゲート電極
が電源電位Ｖｃｃに接続されていると、次のような問題
が生じる。
タＱ２２のバックゲート電極は出力ノードＮ１に接続さ
れている。したがって、Ｐ型基板４１とＮウェル４３と
の間のＰＮ接合容量により、出力ノードＮ１での寄生容
量が増加されるが、その増加量はノードＮ１の寄生容量
のほぼ１％以下であるので、昇圧動作はほとんど影響さ
れない。もし、トランジスタＱ２２のバックゲート電極
が電源電位Ｖｃｃに接続されていると、次のような問題
が生じる。
【００２８】図５を参照して、図１に示したものと類似
の昇圧回路において、ＰＭＯＳトランジスタＱ２２′の
バックゲート電極が電源電位Ｖｃｃに接続されている。
他の回路構成は、図１に示した昇圧回路と同様である。
図５の昇圧回路の断面構造図が図６において示される。
の昇圧回路において、ＰＭＯＳトランジスタＱ２２′の
バックゲート電極が電源電位Ｖｃｃに接続されている。
他の回路構成は、図１に示した昇圧回路と同様である。
図５の昇圧回路の断面構造図が図６において示される。
【００２９】図６を参照して、Ｐ型シリコン基板４１内
にＮ型ウェル４３ａおよび４３ｂが形成される。Ｎ型ウ
ェル４３ｂ内にＰ型不純物領域８７および８８が形成さ
れ、トランジスタＱ２２′が形成される。Ｎ型ウェル４
３ｂ内に形成されたＮ型不純物領域９２は、トランジス
タＱ２２′のバックゲート電極を構成する。不純物領域
８８および９２は、電源電位Ｖｃｃに接続される。
にＮ型ウェル４３ａおよび４３ｂが形成される。Ｎ型ウ
ェル４３ｂ内にＰ型不純物領域８７および８８が形成さ
れ、トランジスタＱ２２′が形成される。Ｎ型ウェル４
３ｂ内に形成されたＮ型不純物領域９２は、トランジス
タＱ２２′のバックゲート電極を構成する。不純物領域
８８および９２は、電源電位Ｖｃｃに接続される。
【００３０】図６に示した昇圧回路において、高レベル
の信号Ｓ２および低レベルの信号Ｓ３が昇圧期間におい
て与えられる。したがって、昇圧期間において出力ノー
ドＮ１がＶｃｃ＋αまで昇圧されるので、Ｐ型不純物領
域８７とＮ型ウェル４３ｂ間のＰＮ接合が順方向にバイ
アスされる。その結果、図６において示されるように、
出力ノードＮ１から、電流がＰ型不純物領域８７および
Ｎ型ウェル４３ｂを介してＮ型不純物領域９２に向かっ
て流れる。この電流の存在により、昇圧された出力ノー
ドＮ１の電圧ＶN 1 が低下される。
の信号Ｓ２および低レベルの信号Ｓ３が昇圧期間におい
て与えられる。したがって、昇圧期間において出力ノー
ドＮ１がＶｃｃ＋αまで昇圧されるので、Ｐ型不純物領
域８７とＮ型ウェル４３ｂ間のＰＮ接合が順方向にバイ
アスされる。その結果、図６において示されるように、
出力ノードＮ１から、電流がＰ型不純物領域８７および
Ｎ型ウェル４３ｂを介してＮ型不純物領域９２に向かっ
て流れる。この電流の存在により、昇圧された出力ノー
ドＮ１の電圧ＶN 1 が低下される。
【００３１】すなわち、Ｐ型不純物領域８７とＮ型ウェ
ル４３ｂとによって形成されるＰＮ接合において、ビル
トインポテンシャルがＶD であると仮定すると、出力ノ
ードＮ１の電位が（Ｖｃｃ＋ＶD ）を越えたとき、出力
ノードＮ１から電源電位Ｖｃｃに向かって電流が流れ
る。したがって、出力ノードＮ１の電位は（Ｖｃｃ＋Ｖ
D ）以下に制限される。たとえば、Ｖｃｃ＝３ボルト，
ＶD ＝０．８ボルトと仮定すると、昇圧電圧Ｖn 1 は
３．８ボルトであり、図１に示した回路における昇圧電
圧レベル（＝５ボルト）と比較して、明らかに下がる。
ル４３ｂとによって形成されるＰＮ接合において、ビル
トインポテンシャルがＶD であると仮定すると、出力ノ
ードＮ１の電位が（Ｖｃｃ＋ＶD ）を越えたとき、出力
ノードＮ１から電源電位Ｖｃｃに向かって電流が流れ
る。したがって、出力ノードＮ１の電位は（Ｖｃｃ＋Ｖ
D ）以下に制限される。たとえば、Ｖｃｃ＝３ボルト，
ＶD ＝０．８ボルトと仮定すると、昇圧電圧Ｖn 1 は
３．８ボルトであり、図１に示した回路における昇圧電
圧レベル（＝５ボルト）と比較して、明らかに下がる。
【００３２】これに対して、図３に示した断面構造を有
する昇圧回路は、出力ノードＮ１が昇圧期間においてＶ
ｃｃ＋αまで昇圧されたとき、Ｎ型ウェル４３の電位Ｖ
ｃｃ＋αにもたらされる。したがって、Ｎ型ウェル４３
とＰ型不純物領域８８との間が逆方向にバイアスされる
ので、出力ノードＮ１から電源電位Ｖｃｃに向かう電流
が流れない。このことは、昇圧電圧ＶN 1 のレベルが減
少されないことを意味しており、したがって図５に示し
た昇圧回路において生じる問題が防がれる。
する昇圧回路は、出力ノードＮ１が昇圧期間においてＶ
ｃｃ＋αまで昇圧されたとき、Ｎ型ウェル４３の電位Ｖ
ｃｃ＋αにもたらされる。したがって、Ｎ型ウェル４３
とＰ型不純物領域８８との間が逆方向にバイアスされる
ので、出力ノードＮ１から電源電位Ｖｃｃに向かう電流
が流れない。このことは、昇圧電圧ＶN 1 のレベルが減
少されないことを意味しており、したがって図５に示し
た昇圧回路において生じる問題が防がれる。
【００３３】次に、図１に示したトランジスタＱ２３の
バックゲート電極がノードＮ４に接続された場合に生じ
る問題について説明する。図７を参照して、ＰＭＯＳト
ランジスタＱ２３′のバックゲート電極がノードＮ４に
接続されている。この場合では、トランジスタＱ２３′
が図８に示した断面構造を有している。図８を参照し
て、Ｎ型ウェル４３ａ内に、トランジスタＱ２３′のバ
ックゲート電極を構成するＮ型不純物領域９３が形成さ
れる。不純物領域９３はノードＮ４に接続される。
バックゲート電極がノードＮ４に接続された場合に生じ
る問題について説明する。図７を参照して、ＰＭＯＳト
ランジスタＱ２３′のバックゲート電極がノードＮ４に
接続されている。この場合では、トランジスタＱ２３′
が図８に示した断面構造を有している。図８を参照し
て、Ｎ型ウェル４３ａ内に、トランジスタＱ２３′のバ
ックゲート電極を構成するＮ型不純物領域９３が形成さ
れる。不純物領域９３はノードＮ４に接続される。
【００３４】昇圧前の期間において、低レベルの信号Ｓ
１および高レベルの信号Ｓ３が与えられる。トランジス
タＱ２４は、信号Ｓ３に応答して導通するので、ノード
Ｎ４が接地電位にもたらされる。したがって、Ｎ型ウェ
ル４３ａはＮ型不純物領域９３を介して接地電位にもた
らされる。一方、トランジスタＱ２２はノードＮ４の接
地電位に応答して導通するので、出力ノードＮ１が電源
電位Ｖｃｃにもたらされる。したがって、Ｐ型不純物領
域８５とＮ型ウェル４３ａとの間のＰＮ接合が順方向に
バイアスされることになり、図８において破線により示
されたように電流が出力ノードＮ１からノードＮ４に向
かって流れる。すなわち、電流が電源電位Ｖｃｃからト
ランジスタＱ２２，Ｑ２３′およびＱ２４を介して接地
電位に向かって流れ、電力消費が増大される。この電流
経路は、図７においても破線により示されている。
１および高レベルの信号Ｓ３が与えられる。トランジス
タＱ２４は、信号Ｓ３に応答して導通するので、ノード
Ｎ４が接地電位にもたらされる。したがって、Ｎ型ウェ
ル４３ａはＮ型不純物領域９３を介して接地電位にもた
らされる。一方、トランジスタＱ２２はノードＮ４の接
地電位に応答して導通するので、出力ノードＮ１が電源
電位Ｖｃｃにもたらされる。したがって、Ｐ型不純物領
域８５とＮ型ウェル４３ａとの間のＰＮ接合が順方向に
バイアスされることになり、図８において破線により示
されたように電流が出力ノードＮ１からノードＮ４に向
かって流れる。すなわち、電流が電源電位Ｖｃｃからト
ランジスタＱ２２，Ｑ２３′およびＱ２４を介して接地
電位に向かって流れ、電力消費が増大される。この電流
経路は、図７においても破線により示されている。
【００３５】これに対して、図３に示した断面構造を有
する昇圧回路では、トランジスタＱ２３のバックゲート
電極を構成するＮ型不純物領域８６が出力ノードＮ１に
接続されているので、前述の電流経路が存在しない。す
なわち、昇圧前の期間においてＮ型ウェル４３が電源電
位Ｖｃｃにもたらされるので、Ｐ型不純物領域８４とＮ
型ウェル４３との間のＰＮ接合が逆方向にバイアスされ
ることになり、電流経路が形成されない。
する昇圧回路では、トランジスタＱ２３のバックゲート
電極を構成するＮ型不純物領域８６が出力ノードＮ１に
接続されているので、前述の電流経路が存在しない。す
なわち、昇圧前の期間においてＮ型ウェル４３が電源電
位Ｖｃｃにもたらされるので、Ｐ型不純物領域８４とＮ
型ウェル４３との間のＰＮ接合が逆方向にバイアスされ
ることになり、電流経路が形成されない。
【００３６】図１に示した昇圧回路において、昇圧前の
期間において出力ノードＮ１が電源電位Ｖｃｃまでプリ
チャージされ得るので、この昇圧回路が正常に昇圧動作
を行なうための条件は次の不等式により表わされる。
期間において出力ノードＮ１が電源電位Ｖｃｃまでプリ
チャージされ得るので、この昇圧回路が正常に昇圧動作
を行なうための条件は次の不等式により表わされる。
【００３７】 Ｖｃｃ＞Ｖｔｈ０ …（４） 不等式（４）を前述の不等式（２）と比較してわかるよ
うに、図１に示した昇圧回路を用いることにより、正常
な昇圧動作を行なうための電源電圧の範囲が拡大され
る。たとえば、Ｖｔｈ０＝１．５ボルトと仮定すると、
図３２（ｂ）に示したように、Ｖｃｃ＞１．５ボルトの
範囲で図１に示した昇圧回路が正常に動作し得ることに
なる。したがって、図１に示した昇圧回路が３ボルトの
電源電圧Ｖｃｃが与えられる半導体装置において用いら
れた場合でも、電源電圧の動作可能な十分なマージンが
得られる。
うに、図１に示した昇圧回路を用いることにより、正常
な昇圧動作を行なうための電源電圧の範囲が拡大され
る。たとえば、Ｖｔｈ０＝１．５ボルトと仮定すると、
図３２（ｂ）に示したように、Ｖｃｃ＞１．５ボルトの
範囲で図１に示した昇圧回路が正常に動作し得ることに
なる。したがって、図１に示した昇圧回路が３ボルトの
電源電圧Ｖｃｃが与えられる半導体装置において用いら
れた場合でも、電源電圧の動作可能な十分なマージンが
得られる。
【００３８】以下の記載では、図１に示した昇圧回路の
応用例としてこの発明の他の実施例について説明する。
最初に、図１の昇圧回路がシングルビット線構造を有す
るＳＲＡＭに適用される実施例について説明する。まず
最初に、シングルビット線構造を有するＳＲＡＭに関す
る回路構成および動作原理が記載される。
応用例としてこの発明の他の実施例について説明する。
最初に、図１の昇圧回路がシングルビット線構造を有す
るＳＲＡＭに適用される実施例について説明する。まず
最初に、シングルビット線構造を有するＳＲＡＭに関す
る回路構成および動作原理が記載される。
【００３９】図９は、この発明のさらに別の実施例を示
すＳＲＡＭのブロック図である。図９を参照して、ＳＲ
ＡＭ１００は、外部から与えられる行アドレス信号ＲＡ
０ないしＲＡｍを受ける行アドレスバッファ３と、外部
から与えられる列アドレス信号ＣＡ０ないしＣＡｎを受
ける列アドレスバッファ４と、行アドレス信号をデコー
ドする行デコーダ５と、列アドレス信号をデコードする
列デコーダ６と、行デコーダ５によって選択されたＸワ
ード線を昇圧するＸワード線昇圧回路７と、列デコーダ
６によって選択されたＹワード線を昇圧するＹワード線
昇圧回路８と、列デコーダ６からの出力信号に応答して
ビット線を選択するＹゲート回路１０とを含む。
すＳＲＡＭのブロック図である。図９を参照して、ＳＲ
ＡＭ１００は、外部から与えられる行アドレス信号ＲＡ
０ないしＲＡｍを受ける行アドレスバッファ３と、外部
から与えられる列アドレス信号ＣＡ０ないしＣＡｎを受
ける列アドレスバッファ４と、行アドレス信号をデコー
ドする行デコーダ５と、列アドレス信号をデコードする
列デコーダ６と、行デコーダ５によって選択されたＸワ
ード線を昇圧するＸワード線昇圧回路７と、列デコーダ
６によって選択されたＹワード線を昇圧するＹワード線
昇圧回路８と、列デコーダ６からの出力信号に応答して
ビット線を選択するＹゲート回路１０とを含む。
【００４０】ＳＲＡＭ１００は、複数の行および複数の
列に配設された複数のメモリセルＭＣａを備えたメモリ
セルアレイを含む。各行において、メモリセルＭＣａは
対応するワード線ＸＷＬ１，ＸＷＬ２，…に接続され
る。各列において、メモリセルＭＣａは対応するビット
線ＢＬ１，ＢＬ２，…および対応するＹワード線ＹＷＬ
１，ＹＷＬ２，…に接続される。Ｘワード線ＸＷＬ１，
ＸＷＬ２，…は、Ｘワード線昇圧回路７に接続される。
Ｙワード線ＹＷＬ１，ＹＷＬ２，…は、Ｙワード線昇圧
回路８に接続される。ビット線ＢＬ１，ＢＬ２，…は、
Ｙゲート回路１０に接続される。
列に配設された複数のメモリセルＭＣａを備えたメモリ
セルアレイを含む。各行において、メモリセルＭＣａは
対応するワード線ＸＷＬ１，ＸＷＬ２，…に接続され
る。各列において、メモリセルＭＣａは対応するビット
線ＢＬ１，ＢＬ２，…および対応するＹワード線ＹＷＬ
１，ＹＷＬ２，…に接続される。Ｘワード線ＸＷＬ１，
ＸＷＬ２，…は、Ｘワード線昇圧回路７に接続される。
Ｙワード線ＹＷＬ１，ＹＷＬ２，…は、Ｙワード線昇圧
回路８に接続される。ビット線ＢＬ１，ＢＬ２，…は、
Ｙゲート回路１０に接続される。
【００４１】ビット線ＢＬ１，ＢＬ２，…は、Ｙゲート
回路１０およびＩＯ線１４を介してセンスアンプ９に接
続される。Ｙゲート回路１０は、列デコーダ６から出力
される列選択信号に応答して、ビット線ＢＬ１，ＢＬ
２，…のうちの１本を選択的にＩＯ線１４に接続する。
センスアンプ９は、書込制御バッファ１３を介して与え
られる書込イネーブル信号／ＷＥに応答して活性化され
る。したがって、メモリセルから読出されたデータ信号
は、センスアンプ９により増幅された後、出力バッファ
１２を介して出力データＤｏとして出力される。一方、
書込まれるべきデータ信号Ｄｉは、入力バッファ１１，
ＩＯ線１４およびＹゲート回路１０を介してＹゲート回
路１０により選択された１本のビット線に与えられる。
回路１０およびＩＯ線１４を介してセンスアンプ９に接
続される。Ｙゲート回路１０は、列デコーダ６から出力
される列選択信号に応答して、ビット線ＢＬ１，ＢＬ
２，…のうちの１本を選択的にＩＯ線１４に接続する。
センスアンプ９は、書込制御バッファ１３を介して与え
られる書込イネーブル信号／ＷＥに応答して活性化され
る。したがって、メモリセルから読出されたデータ信号
は、センスアンプ９により増幅された後、出力バッファ
１２を介して出力データＤｏとして出力される。一方、
書込まれるべきデータ信号Ｄｉは、入力バッファ１１，
ＩＯ線１４およびＹゲート回路１０を介してＹゲート回
路１０により選択された１本のビット線に与えられる。
【００４２】図１０は、図９に示したＳＲＡＭ１００に
適用される１つのメモリセルＭＣａの回路図である。図
１０を参照して、メモリセルＭＣａは、Thin Film Tran
sistor（以下「ＴＦＴ」という）により実現されるＰＭ
ＯＳトランジスタＱ１，Ｑ２およびドライバトランジス
タとしてのＮＭＯＳトランジスタＱ３，Ｑ４により構成
されるデータ記憶回路１を含む。すなわち、データ回路
１は、クロスカップルされた２つのＣＭＯＳインバータ
２ａおよび２ｂを含む。インバータ２ａは、トランジス
タＱ１およびＱ３によって構成される。一方、インバー
タ２ｂは、トランジスタＱ２およびＱ４によって構成さ
れる。
適用される１つのメモリセルＭＣａの回路図である。図
１０を参照して、メモリセルＭＣａは、Thin Film Tran
sistor（以下「ＴＦＴ」という）により実現されるＰＭ
ＯＳトランジスタＱ１，Ｑ２およびドライバトランジス
タとしてのＮＭＯＳトランジスタＱ３，Ｑ４により構成
されるデータ記憶回路１を含む。すなわち、データ回路
１は、クロスカップルされた２つのＣＭＯＳインバータ
２ａおよび２ｂを含む。インバータ２ａは、トランジス
タＱ１およびＱ３によって構成される。一方、インバー
タ２ｂは、トランジスタＱ２およびＱ４によって構成さ
れる。
【００４３】データ記憶回路１は、アクセスゲートとし
てのＮＭＯＳトランジスタＱ５，Ｑ６を介してシングル
ビット線ＢＬに接続される。トランジスタＱ５は、ゲー
トがＸワード線ＸＷＬに接続される。トランジスタＱ６
は、ゲートがＹワード線ＹＷＬに接続される。ワード線
ＸＷＬおよびＹＷＬは、Ｘワード線昇圧回路７およびＹ
ワード線昇圧回路８にそれぞれ接続される。シングルビ
ット線ＢＬと電源電圧ＶＤＤとの間に負荷としてのＰＭ
ＯＳトランジスタＱ７が接続される。図１０では１つの
メモリセルＭＣａについてのみ示されているが、図９に
示した他のメモリセルも同様の回路構成を有することが
指摘される。
てのＮＭＯＳトランジスタＱ５，Ｑ６を介してシングル
ビット線ＢＬに接続される。トランジスタＱ５は、ゲー
トがＸワード線ＸＷＬに接続される。トランジスタＱ６
は、ゲートがＹワード線ＹＷＬに接続される。ワード線
ＸＷＬおよびＹＷＬは、Ｘワード線昇圧回路７およびＹ
ワード線昇圧回路８にそれぞれ接続される。シングルビ
ット線ＢＬと電源電圧ＶＤＤとの間に負荷としてのＰＭ
ＯＳトランジスタＱ７が接続される。図１０では１つの
メモリセルＭＣａについてのみ示されているが、図９に
示した他のメモリセルも同様の回路構成を有することが
指摘される。
【００４４】次に、図９および図１０を参照して、動作
について説明する。まず、書込動作において、外部から
与えられる書込イネーブル信号／ＷＥが立下がる。図９
に示した書込制御バッファ１３は、信号／ＷＥの立下が
りに応答して、内部書込制御信号Ｓｗｅを出力する。一
方、行デコーダ５は、外部から与えられる行アドレス信
号ＲＡ０ないしＲＡｍをデコードし、Ｘワード線のうち
の１本を選択する。Ｘワード線昇圧回路７は、内部書込
制御信号Ｓｗｅに応答して、選択されたＸワード線ＸＷ
Ｌを昇圧する。同様に、列デコーダ６は、外部から与え
られる列アドレス信号ＣＡ０ないしＣＡｎをデコード
し、Ｙワード線を選択する。Ｙワード線昇圧回路８は、
内部書込制御信号Ｓｗｅに応答して、選択されたＹワー
ド線ＹＷＬを昇圧する。
について説明する。まず、書込動作において、外部から
与えられる書込イネーブル信号／ＷＥが立下がる。図９
に示した書込制御バッファ１３は、信号／ＷＥの立下が
りに応答して、内部書込制御信号Ｓｗｅを出力する。一
方、行デコーダ５は、外部から与えられる行アドレス信
号ＲＡ０ないしＲＡｍをデコードし、Ｘワード線のうち
の１本を選択する。Ｘワード線昇圧回路７は、内部書込
制御信号Ｓｗｅに応答して、選択されたＸワード線ＸＷ
Ｌを昇圧する。同様に、列デコーダ６は、外部から与え
られる列アドレス信号ＣＡ０ないしＣＡｎをデコード
し、Ｙワード線を選択する。Ｙワード線昇圧回路８は、
内部書込制御信号Ｓｗｅに応答して、選択されたＹワー
ド線ＹＷＬを昇圧する。
【００４５】書込動作において、書込まれるべき入力デ
ータＤｉは、入力バッファ１１を介してＹゲート回路１
０に与えられる。Ｙゲート回路１０は、列デコーダ６か
ら出力される列選択信号に応答して、入力データ信号を
選択されたビット線に与える。
ータＤｉは、入力バッファ１１を介してＹゲート回路１
０に与えられる。Ｙゲート回路１０は、列デコーダ６か
ら出力される列選択信号に応答して、入力データ信号を
選択されたビット線に与える。
【００４６】図１０を参照して、ワード線ＸＷＬおよび
ＹＷＬがＸワード線昇圧回路７およびＹワード線昇圧回
路８によってそれぞれ昇圧され、したがって、トランジ
スタＱ５およびＱ６のゲート電圧が昇圧される。ゲート
電圧の昇圧により、トランジスタＱ５およびＱ６はより
低いコンダクタンスでＯＮし、シングルビット線ＢＬ上
の電位によって決定されるデータがデータ記憶回路１に
おいてストアされる。
ＹＷＬがＸワード線昇圧回路７およびＹワード線昇圧回
路８によってそれぞれ昇圧され、したがって、トランジ
スタＱ５およびＱ６のゲート電圧が昇圧される。ゲート
電圧の昇圧により、トランジスタＱ５およびＱ６はより
低いコンダクタンスでＯＮし、シングルビット線ＢＬ上
の電位によって決定されるデータがデータ記憶回路１に
おいてストアされる。
【００４７】一方、読出動作では、ワード線昇圧回路７
および８による昇圧動作は行なわれず、これに代えて、
ワード線昇圧回路７および８は電源電圧ＶＤＤレベルの
出力電圧を出力する。すなわち、図１０に示したメモリ
セルＭＣａがアクセスされるとき、ワード線昇圧回路７
および８は、電源電圧ＶＤＤレベルの出力電圧をワード
線ＸＷＬおよびＹＷＬに与える。したがって、トランジ
スタＱ５およびＱ６が通常のコンダクタンスでＯＮする
ので、データ記憶回路１においてストアされていたデー
タ信号がシングルビット線ＢＬ上に与えられる。
および８による昇圧動作は行なわれず、これに代えて、
ワード線昇圧回路７および８は電源電圧ＶＤＤレベルの
出力電圧を出力する。すなわち、図１０に示したメモリ
セルＭＣａがアクセスされるとき、ワード線昇圧回路７
および８は、電源電圧ＶＤＤレベルの出力電圧をワード
線ＸＷＬおよびＹＷＬに与える。したがって、トランジ
スタＱ５およびＱ６が通常のコンダクタンスでＯＮする
ので、データ記憶回路１においてストアされていたデー
タ信号がシングルビット線ＢＬ上に与えられる。
【００４８】ビット線ＢＬに与えられたデータ信号は、
図９に示したＹゲート回路１０を介してセンスアンプ９
に与えられる。センスアンプ９により増幅された信号
は、出力バッファ１２を介して出力データＤｏとして出
力される。
図９に示したＹゲート回路１０を介してセンスアンプ９
に与えられる。センスアンプ９により増幅された信号
は、出力バッファ１２を介して出力データＤｏとして出
力される。
【００４９】上記の記載により、図１０に示したメモリ
セルＭＣａの概略の動作が説明されたが、以下に、メモ
リセルＭＣａにおける動作原理についてより詳細に説明
する。
セルＭＣａの概略の動作が説明されたが、以下に、メモ
リセルＭＣａにおける動作原理についてより詳細に説明
する。
【００５０】再び図１０を参照して、データ記憶回路１
を構成するインバータ２ａは、ＴＦＴによって実現され
るＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ
３とによって構成される。ここで、インバータ２ａの入
力電圧がＶ１であり、一方出力電圧がＶ２であると仮定
する。トランジスタＱ１はＴＦＴにより形成されている
ので、トランジスタＱ１のゲート電圧がｘであると仮定
すると、トランジスタＱ１のドレイン電流ｙは次式によ
り得られる。
を構成するインバータ２ａは、ＴＦＴによって実現され
るＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ
３とによって構成される。ここで、インバータ２ａの入
力電圧がＶ１であり、一方出力電圧がＶ２であると仮定
する。トランジスタＱ１はＴＦＴにより形成されている
ので、トランジスタＱ１のゲート電圧がｘであると仮定
すると、トランジスタＱ１のドレイン電流ｙは次式によ
り得られる。
【００５１】
【数１】
【００５２】式（５）より、図１１に示したトランジス
タＱ１のゲート電圧−ドレイン電流特性が得られる。図
１１からわかるように、トランジスタＱ１は、ゲート電
圧ｘが３ボルト以下の領域では、サブスレッショルド特
性を示す。
タＱ１のゲート電圧−ドレイン電流特性が得られる。図
１１からわかるように、トランジスタＱ１は、ゲート電
圧ｘが３ボルト以下の領域では、サブスレッショルド特
性を示す。
【００５３】図１１からわかるように、１μＡ以下の電
流がトランジスタＱ１を介して流れる。１μＡ以下の電
流領域では、ドライバトランジスタＱ３もまたサブスレ
ッショルド特性を示す。ドライバトランジスタＱ３のサ
ブスレッショルド領域でのドレイン電流ｚは、ゲート電
圧ｘを用いて次式により表わされる。
流がトランジスタＱ１を介して流れる。１μＡ以下の電
流領域では、ドライバトランジスタＱ３もまたサブスレ
ッショルド特性を示す。ドライバトランジスタＱ３のサ
ブスレッショルド領域でのドレイン電流ｚは、ゲート電
圧ｘを用いて次式により表わされる。
【００５４】
【数２】
【００５５】したがって、ドライバトランジスタＱ３の
ゲート電圧−ドレイン電流特性は図１２において示され
る。
ゲート電圧−ドレイン電流特性は図１２において示され
る。
【００５６】図１１および図１２に示した特性図に示さ
れるように、トランジスタＱ１およびＱ３はいずれもサ
ブスレッショルド領域で動作し、インバータ２ａの出力
電圧Ｖ２は、トランジスタＱ１およびＱ３を介して流れ
る電流により決定される。
れるように、トランジスタＱ１およびＱ３はいずれもサ
ブスレッショルド領域で動作し、インバータ２ａの出力
電圧Ｖ２は、トランジスタＱ１およびＱ３を介して流れ
る電流により決定される。
【００５７】説明を簡単化するため、インバータ２ａを
図１３に示した等価回路図によって簡単化する。すなわ
ち、トランジスタＱ１が電流ｙを流す抵抗Ｒ１により置
換えられ、かつトランジスタＱ３が電流ｚを流す抵抗Ｒ
３により置換えられるものと仮定する。図１３に示した
等価回路における出力電圧ｖは、電源電圧ＶＤＤが３ボ
ルトであると仮定すると、次式により表わされる。
図１３に示した等価回路図によって簡単化する。すなわ
ち、トランジスタＱ１が電流ｙを流す抵抗Ｒ１により置
換えられ、かつトランジスタＱ３が電流ｚを流す抵抗Ｒ
３により置換えられるものと仮定する。図１３に示した
等価回路における出力電圧ｖは、電源電圧ＶＤＤが３ボ
ルトであると仮定すると、次式により表わされる。
【００５８】
【数３】
【００５９】トランジスタＱ１を介して、ある値のドレ
イン電流が流れるものと仮定すると、図１３の等価回路
によって示されたインバータ２ａの出力電圧ｖは、次式
によって得られる。
イン電流が流れるものと仮定すると、図１３の等価回路
によって示されたインバータ２ａの出力電圧ｖは、次式
によって得られる。
【００６０】
【数４】
【００６１】式（８）に示した場合よりもトランジスタ
Ｑ１のドレイン電流が１桁だけ減少され、かつドライバ
トランジスタＱ３のドレイン電流が１桁だけ増加される
場合では、インバータ２ａの出力電圧ｗは、次式により
得られる。
Ｑ１のドレイン電流が１桁だけ減少され、かつドライバ
トランジスタＱ３のドレイン電流が１桁だけ増加される
場合では、インバータ２ａの出力電圧ｗは、次式により
得られる。
【００６２】
【数５】
【００６３】さらには、式（８）により示した場合より
もトランジスタＱ１のドレイン電流が１桁だけ増加さ
れ、かつドライバトランジスタＱ３のドレイン電流が１
桁だけ減少される場合では、インバータ２ａの出力電圧
ｕは次式により得られる。
もトランジスタＱ１のドレイン電流が１桁だけ増加さ
れ、かつドライバトランジスタＱ３のドレイン電流が１
桁だけ減少される場合では、インバータ２ａの出力電圧
ｕは次式により得られる。
【００６４】
【数６】
【００６５】したがって、上記の式（８）ないし（１
０）に示したそれぞれの場合におけるインバータ２ａの
出力電圧ｖ，ｗおよびｕとゲート電圧ｘとの間の関係が
図１４において示される。
０）に示したそれぞれの場合におけるインバータ２ａの
出力電圧ｖ，ｗおよびｕとゲート電圧ｘとの間の関係が
図１４において示される。
【００６６】図１４は、インバータ２ａの入力電圧Ｖ１
と出力電圧Ｖ２との間の関係を示す入出力特性図であ
る。図１４を参照して、横軸は入力電圧Ｖ１を示し（ト
ランジスタＱ１およびＱ３のゲート電圧ｘに相当す
る）、縦軸が出力電圧Ｖ２（前述の出力電圧ｖ，ｗ，ｕ
に相当する）を示す。曲線ｖ，ｗおよびｕは、式
（８），（９）および（１０）により得られる出力電圧
をそれぞれ示す。
と出力電圧Ｖ２との間の関係を示す入出力特性図であ
る。図１４を参照して、横軸は入力電圧Ｖ１を示し（ト
ランジスタＱ１およびＱ３のゲート電圧ｘに相当す
る）、縦軸が出力電圧Ｖ２（前述の出力電圧ｖ，ｗ，ｕ
に相当する）を示す。曲線ｖ，ｗおよびｕは、式
（８），（９）および（１０）により得られる出力電圧
をそれぞれ示す。
【００６７】次に、図１０に示したデータ記憶回路１を
構成するもう１つのインバータ２ｂについて検討する。
インバータ２ｂについても類似の解析を行なうことによ
り、図１５に示した入出力特性Ｃ５およびＣ６を得るこ
とができる。図１５を参照して、横軸は電圧Ｖ１を示
し、縦軸が電圧Ｖ２を示す。電圧Ｖ２はインバータ２ｂ
の入力電圧に相当し、一方、電圧Ｖ１はインバータ２ｂ
の出力電圧に相当する。図１０に示したアクセスゲート
トランジスタＱ５およびＱ６のゲート電圧がブーストさ
れないとき（すなわち電源電圧ＶＤＤレベルのゲート電
圧が与えられるとき）、インバータ２ｂの入出力特性は
曲線Ｃ５により表わされる。一方、トランジスタＱ５お
よびＱ６のゲート電圧がブーストされるとき（すなわち
電源電圧ＶＤＤを越えるレベルのゲート電圧が与えられ
るとき）、インバータ２ｂの入出力特性は曲線Ｃ６によ
り表わされる。言換えると、トランジスタＱ５およびＱ
６のゲート電圧の昇圧の有無により、インバータ２ｂの
入出力特性がシフトされる。
構成するもう１つのインバータ２ｂについて検討する。
インバータ２ｂについても類似の解析を行なうことによ
り、図１５に示した入出力特性Ｃ５およびＣ６を得るこ
とができる。図１５を参照して、横軸は電圧Ｖ１を示
し、縦軸が電圧Ｖ２を示す。電圧Ｖ２はインバータ２ｂ
の入力電圧に相当し、一方、電圧Ｖ１はインバータ２ｂ
の出力電圧に相当する。図１０に示したアクセスゲート
トランジスタＱ５およびＱ６のゲート電圧がブーストさ
れないとき（すなわち電源電圧ＶＤＤレベルのゲート電
圧が与えられるとき）、インバータ２ｂの入出力特性は
曲線Ｃ５により表わされる。一方、トランジスタＱ５お
よびＱ６のゲート電圧がブーストされるとき（すなわち
電源電圧ＶＤＤを越えるレベルのゲート電圧が与えられ
るとき）、インバータ２ｂの入出力特性は曲線Ｃ６によ
り表わされる。言換えると、トランジスタＱ５およびＱ
６のゲート電圧の昇圧の有無により、インバータ２ｂの
入出力特性がシフトされる。
【００６８】仮に、インバータ２ａが曲線ｖにより表わ
される特性を有し、インバータ２ｂが曲線Ｃ５およびＣ
６により表わされる特性を有するものと仮定する。読出
動作において、トランジスタＱ５およびＱ６のゲート電
圧は昇圧されないので、インバータ２ｂの入出力特性は
曲線Ｃ５により表わされる。したがって、曲線ｖおよび
Ｃ５は交点ＰａおよびＰｃにおいて交わる（中間の交点
Ｐｄは不安定であるので無視する）。言換えると、トラ
ンジスタＱ５およびＱ６の昇圧が行なわれないとき、デ
ータ記憶回路１が２つの安定状態、すなわち交点Ｐａお
よびＰｃを有する。したがって、ストアされたデータは
データ記憶回路１のいずれかの状態により保持される。
される特性を有し、インバータ２ｂが曲線Ｃ５およびＣ
６により表わされる特性を有するものと仮定する。読出
動作において、トランジスタＱ５およびＱ６のゲート電
圧は昇圧されないので、インバータ２ｂの入出力特性は
曲線Ｃ５により表わされる。したがって、曲線ｖおよび
Ｃ５は交点ＰａおよびＰｃにおいて交わる（中間の交点
Ｐｄは不安定であるので無視する）。言換えると、トラ
ンジスタＱ５およびＱ６の昇圧が行なわれないとき、デ
ータ記憶回路１が２つの安定状態、すなわち交点Ｐａお
よびＰｃを有する。したがって、ストアされたデータは
データ記憶回路１のいずれかの状態により保持される。
【００６９】書込動作において、トランジスタＱ５およ
びＱ６のゲート電圧が昇圧されるので、インバータ２ｂ
の入出力特性が曲線Ｃ６により表わされるようにシフト
される。したがって、曲線ｖおよびＣ６の交点は存在し
ないため、データ記憶回路１は不安定状態にもたらされ
る。したがって、この不安定状態において、シングルビ
ット線ＢＬの電位により決定されるデータ信号が、トラ
ンジスタＱ５およびＱ６を回してデータ記憶回路１に伝
えられる。言換えると、データ記憶回路１が不安定であ
るため、データ記憶状態が変更されやすく、したがっ
て、データ書込が容易に行なわれ得る。
びＱ６のゲート電圧が昇圧されるので、インバータ２ｂ
の入出力特性が曲線Ｃ６により表わされるようにシフト
される。したがって、曲線ｖおよびＣ６の交点は存在し
ないため、データ記憶回路１は不安定状態にもたらされ
る。したがって、この不安定状態において、シングルビ
ット線ＢＬの電位により決定されるデータ信号が、トラ
ンジスタＱ５およびＱ６を回してデータ記憶回路１に伝
えられる。言換えると、データ記憶回路１が不安定であ
るため、データ記憶状態が変更されやすく、したがっ
て、データ書込が容易に行なわれ得る。
【００７０】インバータ２ａおよび２ｂに、図１５に示
した関係の特性を与えるのに必要な条件について以下に
説明する。以下の説明では、図１０に示したトランジス
タＱ４のβをβQ4により表わすものと仮定する。さらに
は、アクセスゲートトランジスタＱ５およびＱ６を等価
的に１つのトランジスタにより表わされるものと仮定
し、その等価トランジスタのβの値がβQ56 により表わ
されるものと仮定する。
した関係の特性を与えるのに必要な条件について以下に
説明する。以下の説明では、図１０に示したトランジス
タＱ４のβをβQ4により表わすものと仮定する。さらに
は、アクセスゲートトランジスタＱ５およびＱ６を等価
的に１つのトランジスタにより表わされるものと仮定
し、その等価トランジスタのβの値がβQ56 により表わ
されるものと仮定する。
【００７１】以下の説明のために、ここで、次式によっ
て表わされるベータ比βｒを定義する。
て表わされるベータ比βｒを定義する。
【００７２】 βｒ＝βQ4／βQ56 …（１１） 図１６は、図１０に示したインバータ２ｂのいくつかの
ベータ比βｒの下での入出力特性図である。図１６を参
照して、横軸はインバータ２ｂの入力電圧Ｖ２を示し、
縦軸は出力電圧Ｖ１を示す。曲線Ｃ１１およびＣ１２
は、βｒ＝１．０のときの特性を示す。曲線Ｃ２１およ
びＣ２２は、βｒ＝２．０のときの特性を示す。曲線Ｃ
３１およびＣ３２は、βｒ＝２．５のときの特性を示
す。曲線Ｃ１１，Ｃ２１およびＣ３１は、アクセスゲー
トトランジスタＱ５およびＱ６のゲート電圧が昇圧され
ない（＝ＶＤＤ＝３ボルト）ときの特性をそれぞれ示
す。曲線Ｃ１２，Ｃ２２およびＣ３２は、トランジスタ
Ｑ５およびＱ６のゲート電圧が昇圧される（＝５ボル
ト）ときの特性をそれぞれ示す。
ベータ比βｒの下での入出力特性図である。図１６を参
照して、横軸はインバータ２ｂの入力電圧Ｖ２を示し、
縦軸は出力電圧Ｖ１を示す。曲線Ｃ１１およびＣ１２
は、βｒ＝１．０のときの特性を示す。曲線Ｃ２１およ
びＣ２２は、βｒ＝２．０のときの特性を示す。曲線Ｃ
３１およびＣ３２は、βｒ＝２．５のときの特性を示
す。曲線Ｃ１１，Ｃ２１およびＣ３１は、アクセスゲー
トトランジスタＱ５およびＱ６のゲート電圧が昇圧され
ない（＝ＶＤＤ＝３ボルト）ときの特性をそれぞれ示
す。曲線Ｃ１２，Ｃ２２およびＣ３２は、トランジスタ
Ｑ５およびＱ６のゲート電圧が昇圧される（＝５ボル
ト）ときの特性をそれぞれ示す。
【００７３】図１６からわかるように、ベータ比βｒが
増加されるにつれて、電圧差ＶＤ１ないしＶＤ３が次第
に減少される。
増加されるにつれて、電圧差ＶＤ１ないしＶＤ３が次第
に減少される。
【００７４】再び図１５を参照して、以下に、好ましい
ベータ比βｒの好ましい範囲について説明する。図１５
に示した曲線ｗおよびｕは、インバータ２ａを構成する
トランジスタＱ１およびＱ３の特性のばらつきを考慮に
入れている。すなわち、曲線ｗおよびｕにより囲まれた
領域において、実際のインバータ２ａの特性が存在す
る。図１５から、論理しきい値の差ΔＶTLは、約０．３
５ボルトである。
ベータ比βｒの好ましい範囲について説明する。図１５
に示した曲線ｗおよびｕは、インバータ２ａを構成する
トランジスタＱ１およびＱ３の特性のばらつきを考慮に
入れている。すなわち、曲線ｗおよびｕにより囲まれた
領域において、実際のインバータ２ａの特性が存在す
る。図１５から、論理しきい値の差ΔＶTLは、約０．３
５ボルトである。
【００７５】図１５に示した例では、電源電圧ＶＤＤが
３ボルトであり、したがって、読出動作における活性化
されたワード線の電圧は３ボルトである。一方、書込動
作における昇圧されたワード線の電圧は５ボルトであ
る。
３ボルトであり、したがって、読出動作における活性化
されたワード線の電圧は３ボルトである。一方、書込動
作における昇圧されたワード線の電圧は５ボルトであ
る。
【００７６】データ読出状態、すなわち安定状態におい
て、曲線Ｃ５が曲線ｗまたはｕと２つの交点Ｐａおよび
Ｐｃで交わるためには、図１５に示した電圧差ΔＶRLお
よびΔＶRHが十分に大きな値を持つことが必要となる。
電圧差ΔＶRL＝ΔＶRH＝０．２ボルトを仮定すると、次
式の関係が得られる。
て、曲線Ｃ５が曲線ｗまたはｕと２つの交点Ｐａおよび
Ｐｃで交わるためには、図１５に示した電圧差ΔＶRLお
よびΔＶRHが十分に大きな値を持つことが必要となる。
電圧差ΔＶRL＝ΔＶRH＝０．２ボルトを仮定すると、次
式の関係が得られる。
【００７７】 Ｖ１（Ｐｃ）−Ｖ１（Ｐａ）＝ΔＶRL＋ΔＶTL＋ΔＶRH ＝０．２＋０．３５＋０．２ ＝０．７５（Ｖ） …（１２） 他方、書込動作において、点Ｐｂが曲線ｕと交わらない
ようにする必要がある。したがって、ΔＶW が０．２ボ
ルトを超えるものと仮定すると、次の関係が得られる。
ようにする必要がある。したがって、ΔＶW が０．２ボ
ルトを超えるものと仮定すると、次の関係が得られる。
【００７８】 Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）＝ΔＶRL＋ΔＶTL＋ΔＶW ＝０．７５（Ｖ） …（１３） 式（１２）および（１３）から、電圧差Ｖ１（Ｐｃ）−
Ｖ１（Ｐａ）および電圧差Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）
が約０．８ボルト以上となるように設計する必要がある
ことがわかる。
Ｖ１（Ｐａ）および電圧差Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）
が約０．８ボルト以上となるように設計する必要がある
ことがわかる。
【００７９】図１７は、ベータ比βｒと上記の電圧差と
の関係を示すグラフである。図１７を参照して、横軸は
ベータ比βｒを示し、縦軸は電圧差（Ｖ）を示す。曲線
Ｃ７は、電圧差Ｖ１（Ｐｃ）−Ｖ１（Ｐａ）の変化を示
し、曲線Ｃ８は電圧差Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）の変
化を示す。電圧差Ｖ１（Ｐｃ）−Ｖ１（Ｐａ）は、β比
βｒが低下するにつれて次第に減少される。その理由
は、ベータ比βｒが小さくなるにつれて、交点Ｐａの電
圧（Ｖ１）が大きくなるからである。
の関係を示すグラフである。図１７を参照して、横軸は
ベータ比βｒを示し、縦軸は電圧差（Ｖ）を示す。曲線
Ｃ７は、電圧差Ｖ１（Ｐｃ）−Ｖ１（Ｐａ）の変化を示
し、曲線Ｃ８は電圧差Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）の変
化を示す。電圧差Ｖ１（Ｐｃ）−Ｖ１（Ｐａ）は、β比
βｒが低下するにつれて次第に減少される。その理由
は、ベータ比βｒが小さくなるにつれて、交点Ｐａの電
圧（Ｖ１）が大きくなるからである。
【００８０】他方、電圧差Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）
は、ベータ比βｒが増大するにつれて減少される。その
理由は、ベータ比βｒが大きくなるにつれて、交点Ｐａ
およびＰｂがいずれも低い値に抑えられるからである。
その結果、好ましいベータ比βｒの範囲は次の不等式に
より得られる。
は、ベータ比βｒが増大するにつれて減少される。その
理由は、ベータ比βｒが大きくなるにつれて、交点Ｐａ
およびＰｂがいずれも低い値に抑えられるからである。
その結果、好ましいベータ比βｒの範囲は次の不等式に
より得られる。
【００８１】 ０．２≦βｒ≦１．０ …（１４） したがって、不等式（１４）を満足するようなベータ比
βｒが得られるように、図１０に示したメモリセルＭＣ
ａ内のトランジスタＱ４，Ｑ５およびＱ６が設計され
る。２つのインバータ２ａおよび２ｂの好ましい入出力
特性の一例が図１８において示される。
βｒが得られるように、図１０に示したメモリセルＭＣ
ａ内のトランジスタＱ４，Ｑ５およびＱ６が設計され
る。２つのインバータ２ａおよび２ｂの好ましい入出力
特性の一例が図１８において示される。
【００８２】図１８を参照して、曲線Ｃ１およびＣ２
は、トランジスタＱ１およびＱ３の特性のばらつきを考
慮に入れた、インバータ２ａの入出力特性を示す。一
方、曲線Ｃ３およびＣ４は、インバータ２ｂの読出動作
および書込動作における入出力特性をそれぞれ示す。な
お、図１８に示した例では、ベータ比βｒが１．０であ
り、電源電圧ＶＤＤが３ボルトであり、昇圧されたワー
ド線電圧が５ボルトであり、昇圧されないワード線電圧
が３ボルトである。
は、トランジスタＱ１およびＱ３の特性のばらつきを考
慮に入れた、インバータ２ａの入出力特性を示す。一
方、曲線Ｃ３およびＣ４は、インバータ２ｂの読出動作
および書込動作における入出力特性をそれぞれ示す。な
お、図１８に示した例では、ベータ比βｒが１．０であ
り、電源電圧ＶＤＤが３ボルトであり、昇圧されたワー
ド線電圧が５ボルトであり、昇圧されないワード線電圧
が３ボルトである。
【００８３】上記のように、図１５に示した入出力特性
を有するインバータ２ａおよび２ｂを、図１０に示した
メモリセルＭＣａ内のデータ記憶回路１に適用すること
により、シングルビット線構成を有する好ましいＳＲＡ
Ｍが得られる。すなわち、図９に示した各メモリセルＭ
Ｃａにおいて、書込動作においてＸワード線ＸＷＬおよ
びＹワード線ＹＷＬを介して昇圧されるアクセスゲート
トランジスタＱ５およびＱ６が設けられているので、所
望のメモリセルＭＣａにのみデータ書込を行なうことが
できる。
を有するインバータ２ａおよび２ｂを、図１０に示した
メモリセルＭＣａ内のデータ記憶回路１に適用すること
により、シングルビット線構成を有する好ましいＳＲＡ
Ｍが得られる。すなわち、図９に示した各メモリセルＭ
Ｃａにおいて、書込動作においてＸワード線ＸＷＬおよ
びＹワード線ＹＷＬを介して昇圧されるアクセスゲート
トランジスタＱ５およびＱ６が設けられているので、所
望のメモリセルＭＣａにのみデータ書込を行なうことが
できる。
【００８４】図１９は、図９に示したＸワード線昇圧回
路７（またはＹワード線昇圧回路８）の回路図である。
図１９を参照して、Ｘワード線昇圧回路７（またはＹワ
ード線昇圧回路８）は、図１に示した回路を含む昇圧回
路５０と、昇圧電圧ＶN 1 を受けてＸワード線を選択す
る選択回路６n - 2 ，６n - 1 ，６n とを含む。昇圧回
路５０は、図１に示した回路要素に加えて、インバータ
５１および５２と、遅延素子５３とを含む。インバータ
５２は、図９に示したインバータ１３から出力される書
込イネーブル信号Ｓｗｅを受ける。
路７（またはＹワード線昇圧回路８）の回路図である。
図１９を参照して、Ｘワード線昇圧回路７（またはＹワ
ード線昇圧回路８）は、図１に示した回路を含む昇圧回
路５０と、昇圧電圧ＶN 1 を受けてＸワード線を選択す
る選択回路６n - 2 ，６n - 1 ，６n とを含む。昇圧回
路５０は、図１に示した回路要素に加えて、インバータ
５１および５２と、遅延素子５３とを含む。インバータ
５２は、図９に示したインバータ１３から出力される書
込イネーブル信号Ｓｗｅを受ける。
【００８５】図２０は、図１９に示した回路の動作を説
明するためのタイミングチャートである。図２０を参照
して、まず、読出動作期間において、低レベルの書込イ
ネーブル信号Ｓｗｅが与えられる。したがって、ＭＯＳ
キャパシタＣ０が低レベルの信号Ｓ２を受け、一方、ト
ランジスタＱ２３およびＱ２４のゲート電極は高レベル
の信号Ｓ３を受ける。したがって、図１９に示した昇圧
回路５０は、読出動作期間において昇圧前の状態にもた
らされる。すなわち、トランジスタＱ２２がオンし、一
方、トランジスタＱ２３がオフするので、Ｖｃｃレベル
の出力電圧ＶN 1 が出力される。たとえば、Ｘワード線
ＸＷＬn が読出動作において活性化される場合では、低
レベルのワード線選択信号Ｘn が与えられる。したがっ
て、選択回路６ｎが信号Ｘn に応答して動作され、Ｘワ
ード線ＸＷＬn が電源電位Ｖｃｃになる。他のＸワード
線は、接地電位に保たれる。
明するためのタイミングチャートである。図２０を参照
して、まず、読出動作期間において、低レベルの書込イ
ネーブル信号Ｓｗｅが与えられる。したがって、ＭＯＳ
キャパシタＣ０が低レベルの信号Ｓ２を受け、一方、ト
ランジスタＱ２３およびＱ２４のゲート電極は高レベル
の信号Ｓ３を受ける。したがって、図１９に示した昇圧
回路５０は、読出動作期間において昇圧前の状態にもた
らされる。すなわち、トランジスタＱ２２がオンし、一
方、トランジスタＱ２３がオフするので、Ｖｃｃレベル
の出力電圧ＶN 1 が出力される。たとえば、Ｘワード線
ＸＷＬn が読出動作において活性化される場合では、低
レベルのワード線選択信号Ｘn が与えられる。したがっ
て、選択回路６ｎが信号Ｘn に応答して動作され、Ｘワ
ード線ＸＷＬn が電源電位Ｖｃｃになる。他のＸワード
線は、接地電位に保たれる。
【００８６】次に、スタンバイ期間において、低レベル
の書込イネーブル信号Ｓｗｅが与えられる。したがっ
て、スタンバイ期間は昇圧前の期間に相当する。すなわ
ち、スタンバイ期間においてトランジスタＱ２４がオン
しかつトランジスタＱ２３がオフするので、出力ノード
Ｎ１はトランジスタＱ２２を介して電源電位Ｖｃｃにプ
リチャージされる。スタンバイ期間において、すべて低
レベルのワード線選択信号Ｘn - 2 ，Ｘn - 1 ，Ｘ
n （またはＹn - 2 ，Ｙn - 1 ，Ｙn ）が図９に示した
行デコーダ５（または列デコーダ６）から与えられるの
で、すべてのＸワード線（またはＹワード線）は接地電
位にもたらされる。
の書込イネーブル信号Ｓｗｅが与えられる。したがっ
て、スタンバイ期間は昇圧前の期間に相当する。すなわ
ち、スタンバイ期間においてトランジスタＱ２４がオン
しかつトランジスタＱ２３がオフするので、出力ノード
Ｎ１はトランジスタＱ２２を介して電源電位Ｖｃｃにプ
リチャージされる。スタンバイ期間において、すべて低
レベルのワード線選択信号Ｘn - 2 ，Ｘn - 1 ，Ｘ
n （またはＹn - 2 ，Ｙn - 1 ，Ｙn ）が図９に示した
行デコーダ５（または列デコーダ６）から与えられるの
で、すべてのＸワード線（またはＹワード線）は接地電
位にもたらされる。
【００８７】書込動作期間において、昇圧回路５０は昇
圧状態にもたらされる。すなわち、この期間において高
レベルの書込イネーブル信号Ｓｗｅが与えられるので、
信号Ｓ３が立下がった後、信号Ｓ２が立上がる。図１９
に示した遅延素子５３は、信号Ｓ３の立下がりから信号
Ｓ２の立上がりまでの時間長さを規定する。
圧状態にもたらされる。すなわち、この期間において高
レベルの書込イネーブル信号Ｓｗｅが与えられるので、
信号Ｓ３が立下がった後、信号Ｓ２が立上がる。図１９
に示した遅延素子５３は、信号Ｓ３の立下がりから信号
Ｓ２の立上がりまでの時間長さを規定する。
【００８８】したがって、図１９に示した昇圧回路５０
は図１に示した回路と同様の原理に基づいてＶｃｃ＋α
の昇圧電圧ＶN 1 を出力する。たとえば、Ｘワード線Ｘ
ＷＬ n が書込み動作において活性化される場合では、選
択回路６ｎに昇圧電圧ＶN 1が与えられるので、Ｘワー
ド線ＸＷｎの電位は、Ｖｃｃ＋αまで上昇される。その
結果、シングルビット線構造を有するＳＲＡＭのデータ
書込に必要な昇圧電圧が、行デコーダ５（または列デコ
ーダ６）により選択されたワード線に与えられる。図１
９に示した昇圧回路を用いることにより、低電力消費の
ＳＲＡＭが提供され得る。
は図１に示した回路と同様の原理に基づいてＶｃｃ＋α
の昇圧電圧ＶN 1 を出力する。たとえば、Ｘワード線Ｘ
ＷＬ n が書込み動作において活性化される場合では、選
択回路６ｎに昇圧電圧ＶN 1が与えられるので、Ｘワー
ド線ＸＷｎの電位は、Ｖｃｃ＋αまで上昇される。その
結果、シングルビット線構造を有するＳＲＡＭのデータ
書込に必要な昇圧電圧が、行デコーダ５（または列デコ
ーダ６）により選択されたワード線に与えられる。図１
９に示した昇圧回路を用いることにより、低電力消費の
ＳＲＡＭが提供され得る。
【００８９】図２１は、この発明のさらに別の実施例を
示すＳＲＡＭのブロック図である。図２１を参照して、
ＳＲＡＭ２００は、図９に示したＳＲＡＭ１００と類似
の回路構成を有しているが、ビット線の接続態様が異な
っている。すなわち、２つの列ごとに１本の共用ビット
線ＳＢＬが設けられる。したがって、図２１に示したＳ
ＲＡＭ２００では、図９に示したＳＲＡＭ１００が備え
ているビット線の半分の数の共用ビット線で足りる。こ
のことは、半導体基板上のレイアウト設計を容易化させ
る。たとえば、第１列において隣接する２つのメモリセ
ルＭＣｃ１およびＭＣｃ２は、１本の共用ビット線ＳＢ
Ｌ１に接続される。共用ビット線ＳＢＬ１は、Ｙゲート
回路１０′に接続される。
示すＳＲＡＭのブロック図である。図２１を参照して、
ＳＲＡＭ２００は、図９に示したＳＲＡＭ１００と類似
の回路構成を有しているが、ビット線の接続態様が異な
っている。すなわち、２つの列ごとに１本の共用ビット
線ＳＢＬが設けられる。したがって、図２１に示したＳ
ＲＡＭ２００では、図９に示したＳＲＡＭ１００が備え
ているビット線の半分の数の共用ビット線で足りる。こ
のことは、半導体基板上のレイアウト設計を容易化させ
る。たとえば、第１列において隣接する２つのメモリセ
ルＭＣｃ１およびＭＣｃ２は、１本の共用ビット線ＳＢ
Ｌ１に接続される。共用ビット線ＳＢＬ１は、Ｙゲート
回路１０′に接続される。
【００９０】図２２は、図２１に示した２つの隣接する
メモリセルＭＣｃ１およびＭＣｃ２の回路図である。図
２２を参照して、メモリセルＭＣｃ１およびＭＣｃ２
は、機能的に同じでありかつ対称的な回路構成を有して
いる。メモリセルＭＣｃ１は、データ記憶回路１と、デ
ータ記憶回路１と共用ビット線ＳＢＬ１との間に直列に
接続されたＮＭＯＳトランジスタＱ８およびＱ１０を含
む。同様に、メモリセルＭＣｃ２は、データ記憶回路
１′と、データ記憶回路１′と共用ビット線ＳＢＬ１と
の間に直列に接続されたＮＭＯＳトランジスタＱ８′お
よびＱ１０′を含む。トランジスタＱ１０およびＱ１
０′は、ゲートがＸワード線ＸＷＬ１に接続される。ト
ランジスタＱ８のゲートは、Ｙワード線ＹＷＬ１に接続
される。トランジスタＱ８′のゲートは、Ｙワード線Ｙ
ＷＬ２に接続される。図２２に示した各メモリセルＭＣ
ｃ１およびＭＣｃ２も、図１０に示したメモリセルＭＣ
ａと同様に、図１５に示した関係を満たす回路特性を有
している。
メモリセルＭＣｃ１およびＭＣｃ２の回路図である。図
２２を参照して、メモリセルＭＣｃ１およびＭＣｃ２
は、機能的に同じでありかつ対称的な回路構成を有して
いる。メモリセルＭＣｃ１は、データ記憶回路１と、デ
ータ記憶回路１と共用ビット線ＳＢＬ１との間に直列に
接続されたＮＭＯＳトランジスタＱ８およびＱ１０を含
む。同様に、メモリセルＭＣｃ２は、データ記憶回路
１′と、データ記憶回路１′と共用ビット線ＳＢＬ１と
の間に直列に接続されたＮＭＯＳトランジスタＱ８′お
よびＱ１０′を含む。トランジスタＱ１０およびＱ１
０′は、ゲートがＸワード線ＸＷＬ１に接続される。ト
ランジスタＱ８のゲートは、Ｙワード線ＹＷＬ１に接続
される。トランジスタＱ８′のゲートは、Ｙワード線Ｙ
ＷＬ２に接続される。図２２に示した各メモリセルＭＣ
ｃ１およびＭＣｃ２も、図１０に示したメモリセルＭＣ
ａと同様に、図１５に示した関係を満たす回路特性を有
している。
【００９１】１本の共用ビット線ＳＢＬ１が、隣接する
２つの列内のメモリセルＭＣｃ１およびＭＣｃ２によっ
て共用されているが、トランジスタＱ８およびＱ８′が
同時にＯＮすることがないので、ビット線の共用による
問題は何ら生じない。
２つの列内のメモリセルＭＣｃ１およびＭＣｃ２によっ
て共用されているが、トランジスタＱ８およびＱ８′が
同時にＯＮすることがないので、ビット線の共用による
問題は何ら生じない。
【００９２】すなわち、メモリセルＭＣｃ１に対してデ
ータ書込が行なわれるとき、トランジスタＱ１０および
Ｑ８のゲートがＸワード線昇圧回路７およびＹワード線
昇圧回路８によってそれぞれ昇圧される。したがって、
共用ビット線ＳＢＬ１の電位によって決定されるデータ
信号が、トランジスタＱ８およびＱ１０を介してデータ
記憶回路１に与えられる。一方、アクセスされるべきで
ないメモリセルＭＣｃ２では、トランジスタＱ１０′の
ゲート電圧がＸワード線昇圧回路７により昇圧される
が、トランジスタＱ８′のゲート電圧は低レベルに維持
される。したがって、トランジスタＱ８′がＯＦＦする
ので、メモリセルＭＣｃ２への誤ったデータ書込が行な
われない。
ータ書込が行なわれるとき、トランジスタＱ１０および
Ｑ８のゲートがＸワード線昇圧回路７およびＹワード線
昇圧回路８によってそれぞれ昇圧される。したがって、
共用ビット線ＳＢＬ１の電位によって決定されるデータ
信号が、トランジスタＱ８およびＱ１０を介してデータ
記憶回路１に与えられる。一方、アクセスされるべきで
ないメモリセルＭＣｃ２では、トランジスタＱ１０′の
ゲート電圧がＸワード線昇圧回路７により昇圧される
が、トランジスタＱ８′のゲート電圧は低レベルに維持
される。したがって、トランジスタＱ８′がＯＦＦする
ので、メモリセルＭＣｃ２への誤ったデータ書込が行な
われない。
【００９３】データ読出動作においては、ワード線昇圧
回路７および８による昇圧動作は停止され、これに代え
て、電源電圧ＶＤＤレベルの電圧が、アクセスされるべ
きメモリセルのトランジスタたとえばＱ８，Ｑ１０のゲ
ートに与えられる。したがって、通常のデータ読出動作
が行なわれる。
回路７および８による昇圧動作は停止され、これに代え
て、電源電圧ＶＤＤレベルの電圧が、アクセスされるべ
きメモリセルのトランジスタたとえばＱ８，Ｑ１０のゲ
ートに与えられる。したがって、通常のデータ読出動作
が行なわれる。
【００９４】上記の記載では、図１に示した昇圧回路
が、シングルビット線構造を有するＳＲＡＭに適用され
る例が説明されたが、以下の記載では、図２３に示した
昇圧回路が用いられる実施例について説明する。
が、シングルビット線構造を有するＳＲＡＭに適用され
る例が説明されたが、以下の記載では、図２３に示した
昇圧回路が用いられる実施例について説明する。
【００９５】図２３は、この発明のさらに別の実施例を
示す昇圧回路の回路図である。図２３を参照して、図１
に示した昇圧回路と比較すると、この昇圧回路は、さら
に、出力ノードＮ１とＰＮＯＳトランジスタＱ２２のド
レイン電極との間に接続されたＰＭＯＳトランジスタＱ
２５と、出力ノードＮ１と接地電位との間に接続された
ＮＭＯＳトランジスタＱ２６とを含む。トランジスタＱ
２５は、ゲートがクロック信号Ｓ１２を受けるように接
続される。一方、トランジスタＱ２６は、ゲートがクロ
ック信号Ｓ１３を受けるように接続される。
示す昇圧回路の回路図である。図２３を参照して、図１
に示した昇圧回路と比較すると、この昇圧回路は、さら
に、出力ノードＮ１とＰＮＯＳトランジスタＱ２２のド
レイン電極との間に接続されたＰＭＯＳトランジスタＱ
２５と、出力ノードＮ１と接地電位との間に接続された
ＮＭＯＳトランジスタＱ２６とを含む。トランジスタＱ
２５は、ゲートがクロック信号Ｓ１２を受けるように接
続される。一方、トランジスタＱ２６は、ゲートがクロ
ック信号Ｓ１３を受けるように接続される。
【００９６】図２４は、図２３に示した昇圧回路の断面
構造図である。図２４を参照して、Ｎ型ウェル４３内に
形成されたＰ型不純物領域９４および９５は、トランジ
スタＱ２５のソースおよびドレイン電極を構成する。
構造図である。図２４を参照して、Ｎ型ウェル４３内に
形成されたＰ型不純物領域９４および９５は、トランジ
スタＱ２５のソースおよびドレイン電極を構成する。
【００９７】図２３に示した昇圧回路は、基本的に図１
に示した昇圧回路と同様の動作を行なう。したがって、
図２３に示した昇圧回路も、図２に示したタイミングチ
ャートにより示された動作を行なうのであるが、次のよ
うな追加の動作モードを有している。
に示した昇圧回路と同様の動作を行なう。したがって、
図２３に示した昇圧回路も、図２に示したタイミングチ
ャートにより示された動作を行なうのであるが、次のよ
うな追加の動作モードを有している。
【００９８】追加の動作モードでは、低レベルの信号Ｓ
２および高レベルの信号Ｓ３が与えられる。これに加え
て、高レベルの信号Ｓ１２がトランジスタＱ２５のゲー
トに与えられ、一方、高レベルの信号Ｓ１３がトランジ
スタＱ２６のゲート電極に与えられる。したがって、ト
ランジスタＱ２５がオフし、一方、トランジスタＱ２６
がオンする。その結果、この追加の動作モード期間にお
いて、トランジスタＱ２２のドレイン電極の電位、すな
わちノードＮ１１の電位は電源電位Ｖｃｃにもたらされ
るが、出力ノードＮ１の電位は接地レベルになる。
２および高レベルの信号Ｓ３が与えられる。これに加え
て、高レベルの信号Ｓ１２がトランジスタＱ２５のゲー
トに与えられ、一方、高レベルの信号Ｓ１３がトランジ
スタＱ２６のゲート電極に与えられる。したがって、ト
ランジスタＱ２５がオフし、一方、トランジスタＱ２６
がオンする。その結果、この追加の動作モード期間にお
いて、トランジスタＱ２２のドレイン電極の電位、すな
わちノードＮ１１の電位は電源電位Ｖｃｃにもたらされ
るが、出力ノードＮ１の電位は接地レベルになる。
【００９９】その結果、図２３に示した昇圧回路は、昇
圧前の期間，昇圧期間および追加の動作モード期間にお
いて、出力電圧ＶN 1 として、Ｖｃｃ，Ｖｃｃ＋αおよ
び０ボルトの電圧をそれぞれ出力することができる。
圧前の期間，昇圧期間および追加の動作モード期間にお
いて、出力電圧ＶN 1 として、Ｖｃｃ，Ｖｃｃ＋αおよ
び０ボルトの電圧をそれぞれ出力することができる。
【０１００】以下の記載では、図２３に示した昇圧回路
が、シェアードセンスアンプを備えたＤＲＡＭに適用さ
れる例について説明する。図２５は、この発明のさらに
別の実施例を示すＤＲＡＭのビット線周辺回路の回路図
である。図２５を参照して、１つの列に関するビット線
周辺回路は、ビット線対ＢＬ，／ＢＬをイコライズする
ためのイコライズ回路７１と、ビット線対ＢＬ，／ＢＬ
間の微小な電位差を増幅するためのセンスアンプ７２
と、列選択信号Ｙに応答してビット線対ＢＬ，／ＢＬを
ＩＯ線対ＩＯ，／ＩＯに接続するＩＯ線接続回路７３と
を含む。イコライズ回路７１は、ビット線イコライズ電
圧ＶB L を受ける。センスアンプ７２は、センスアンプ
活性化信号ＳP およびＳN に応答して活性化される。
が、シェアードセンスアンプを備えたＤＲＡＭに適用さ
れる例について説明する。図２５は、この発明のさらに
別の実施例を示すＤＲＡＭのビット線周辺回路の回路図
である。図２５を参照して、１つの列に関するビット線
周辺回路は、ビット線対ＢＬ，／ＢＬをイコライズする
ためのイコライズ回路７１と、ビット線対ＢＬ，／ＢＬ
間の微小な電位差を増幅するためのセンスアンプ７２
と、列選択信号Ｙに応答してビット線対ＢＬ，／ＢＬを
ＩＯ線対ＩＯ，／ＩＯに接続するＩＯ線接続回路７３と
を含む。イコライズ回路７１は、ビット線イコライズ電
圧ＶB L を受ける。センスアンプ７２は、センスアンプ
活性化信号ＳP およびＳN に応答して活性化される。
【０１０１】ビット線対ＢＬ，／ＢＬは、ＮＭＯＳトラ
ンジスタＱ３１およびＱ３２を介して左側のビット線対
ＢＬＬ ，／ＢＬＬ に接続される。さらには、ビット
線対ＢＬ，／ＢＬは、ＮＭＯＳトランジスタＱ３３およ
びＱ３４を介して右側のビット線対ＢＬＲ ，／ＢＬＲ
に接続される。昇圧回路を備えた転送制御回路７０
は、昇圧された転送制御信号φＳ Ｌ およびφＳ Ｒ
をトランジスタＱ３１ないしＱ３４に与える。
ンジスタＱ３１およびＱ３２を介して左側のビット線対
ＢＬＬ ，／ＢＬＬ に接続される。さらには、ビット
線対ＢＬ，／ＢＬは、ＮＭＯＳトランジスタＱ３３およ
びＱ３４を介して右側のビット線対ＢＬＲ ，／ＢＬＲ
に接続される。昇圧回路を備えた転送制御回路７０
は、昇圧された転送制御信号φＳ Ｌ およびφＳ Ｒ
をトランジスタＱ３１ないしＱ３４に与える。
【０１０２】図２６は、図２５に示した転送制御回路７
０から出力される転送制御信号φS L およびφS R のタ
イミングチャートである。図２６を参照して、右側のビ
ット線対ＢＬR ，／ＢＬR 間の電位差がセンスアンプ７
２により増幅される期間ＴRにおいて、レベルＶｃｃ＋
αに昇圧された転送制御信号φS R がトランジスタＱ３
３およびＱ３４のゲート電極に与えられる。一方、この
期間ＴR において、０ボルトの転送制御信号φS L がト
ランジスタＱ３１およびＱ３２のゲート電極に与えられ
る。左側のビット線対ＢＬL ，／ＢＬL 間の電位差がセ
ンスアンプ７２により増幅される期間ＴL では、レベル
Ｖｃｃ＋αに昇圧された転送制御信号φ S L がトランジ
スタＱ３１およびＱ３２のゲート電極に与えられる。一
方、この期間ＴL において、０ボルトの転送制御信号φ
S R がトランジスタＱ３３およびＱ３４のゲート電極に
与えられる。他の期間においては、電源電位Ｖｃｃを有
する転送制御信号φS L およびφS R がトランジスタＱ
３１ないしＱ３４のゲート電極に与えられる。
０から出力される転送制御信号φS L およびφS R のタ
イミングチャートである。図２６を参照して、右側のビ
ット線対ＢＬR ，／ＢＬR 間の電位差がセンスアンプ７
２により増幅される期間ＴRにおいて、レベルＶｃｃ＋
αに昇圧された転送制御信号φS R がトランジスタＱ３
３およびＱ３４のゲート電極に与えられる。一方、この
期間ＴR において、０ボルトの転送制御信号φS L がト
ランジスタＱ３１およびＱ３２のゲート電極に与えられ
る。左側のビット線対ＢＬL ，／ＢＬL 間の電位差がセ
ンスアンプ７２により増幅される期間ＴL では、レベル
Ｖｃｃ＋αに昇圧された転送制御信号φ S L がトランジ
スタＱ３１およびＱ３２のゲート電極に与えられる。一
方、この期間ＴL において、０ボルトの転送制御信号φ
S R がトランジスタＱ３３およびＱ３４のゲート電極に
与えられる。他の期間においては、電源電位Ｖｃｃを有
する転送制御信号φS L およびφS R がトランジスタＱ
３１ないしＱ３４のゲート電極に与えられる。
【０１０３】図２７は、図２５に示した転送制御回路７
０の回路図である。図２７を参照して、この転送制御回
路は、図２３に示した昇圧回路と実質的に同じ回路構成
を有する昇圧回路７５および７６と、出力電圧制御回路
７４とを含む。信号φR ，／φR は、図２５に示した右
側のビット線対ＢＬR ，／ＢＬR に接続されたメモリセ
ルへのアクセスを要求する。一方、信号φL ，／φ
L は、左側のビット線ＢＬ L ，／ＢＬL に接続されたメ
モリセルへのアクセスを要求する。信号φP ，／φ
P は、昇圧された転送制御信号φS L ，／φS R の供与
を要求する。これらの制御信号φR ，／φR ，φL ，／
φL ，φP ，／φP は、ＤＲＡＭにおいて設けられた図
示されていないタイミング制御回路から発生される。
０の回路図である。図２７を参照して、この転送制御回
路は、図２３に示した昇圧回路と実質的に同じ回路構成
を有する昇圧回路７５および７６と、出力電圧制御回路
７４とを含む。信号φR ，／φR は、図２５に示した右
側のビット線対ＢＬR ，／ＢＬR に接続されたメモリセ
ルへのアクセスを要求する。一方、信号φL ，／φ
L は、左側のビット線ＢＬ L ，／ＢＬL に接続されたメ
モリセルへのアクセスを要求する。信号φP ，／φ
P は、昇圧された転送制御信号φS L ，／φS R の供与
を要求する。これらの制御信号φR ，／φR ，φL ，／
φL ，φP ，／φP は、ＤＲＡＭにおいて設けられた図
示されていないタイミング制御回路から発生される。
【０１０４】図２８は、図２７に示した転送制御回路の
動作を説明するためのタイミングチャートである。図２
５に示した右側のビット線対ＢＬR ，／ＢＬR に接続さ
れたメモリセルがアクセスされる期間ＴR において、高
レベルの信号φR および低レベルの／φR が与えられ
る。したがって、信号Ｓ３が高レベルから低レベルに変
化し、トランジスタＱ２３がオンし、一方、トランジス
タＱ２４がオフする。それに加えて、信号φP が立上が
り、信号／φP が立下がるので、信号Ｓ２が高レベルに
なり、ＭＯＳキャパシタＣ０によって出力信号、すなわ
ち転送制御信号φ S R が昇圧される。昇圧の後、信号φ
R および／φR がそれぞれ低レベルおよび高レベルに変
化し、かつ、信号φP および／φP がそれぞれ低レベル
および高レベルに戻る。これにより、転送制御信号φ
S R が電源電位Ｖｃｃレベルにもどる。図２７に示した
出力電圧制御回路７４は、昇圧された信号φS R がＶｃ
ｃレベルに戻るのを助ける。
動作を説明するためのタイミングチャートである。図２
５に示した右側のビット線対ＢＬR ，／ＢＬR に接続さ
れたメモリセルがアクセスされる期間ＴR において、高
レベルの信号φR および低レベルの／φR が与えられ
る。したがって、信号Ｓ３が高レベルから低レベルに変
化し、トランジスタＱ２３がオンし、一方、トランジス
タＱ２４がオフする。それに加えて、信号φP が立上が
り、信号／φP が立下がるので、信号Ｓ２が高レベルに
なり、ＭＯＳキャパシタＣ０によって出力信号、すなわ
ち転送制御信号φ S R が昇圧される。昇圧の後、信号φ
R および／φR がそれぞれ低レベルおよび高レベルに変
化し、かつ、信号φP および／φP がそれぞれ低レベル
および高レベルに戻る。これにより、転送制御信号φ
S R が電源電位Ｖｃｃレベルにもどる。図２７に示した
出力電圧制御回路７４は、昇圧された信号φS R がＶｃ
ｃレベルに戻るのを助ける。
【０１０５】スタンバイ期間ＴS において、低レベルの
信号φR ，φL ，φP が与えられ、高レベルの信号／φ
R ，／φL ，／φP が与えられる。したがって、信号Ｓ
２は低レベル，信号Ｓ３は高レベル，信号Ｓ１２は低レ
ベルになっている。信号Ｓ３が高レベルであるので、ト
ランジスタＱ２３がオフし、トランジスタＱ２４がオン
する。したがって、ノードＮ４が０ボルトの電位にもた
らされ、トランジスタＱ２２がオンする。また、信号Ｓ
１２が低レベルであるので、トランジスタＱ２５がオン
し、Ｖｃｃレベルの転送制御信号φS R が出力される。
信号φR ，φL ，φP が与えられ、高レベルの信号／φ
R ，／φL ，／φP が与えられる。したがって、信号Ｓ
２は低レベル，信号Ｓ３は高レベル，信号Ｓ１２は低レ
ベルになっている。信号Ｓ３が高レベルであるので、ト
ランジスタＱ２３がオフし、トランジスタＱ２４がオン
する。したがって、ノードＮ４が０ボルトの電位にもた
らされ、トランジスタＱ２２がオンする。また、信号Ｓ
１２が低レベルであるので、トランジスタＱ２５がオン
し、Ｖｃｃレベルの転送制御信号φS R が出力される。
【０１０６】左側のビット線対ＢＬL ，／ＢＬL に接続
されたメモリセルがアクセスされる期間ＴL では、高レ
ベルの信号φL が与えられ、低レベルの信号／φL が与
えられる。したがって、信号Ｓ２およびＳ３がそれぞれ
低レベルおよび高レベルになる。信号Ｓ１２が高レベル
になるので、トランジスタＱ２５がオフする。また、ト
ランジスタＱ２６がオンするので、接地レベルを有する
転送制御信号φS R が出力される。
されたメモリセルがアクセスされる期間ＴL では、高レ
ベルの信号φL が与えられ、低レベルの信号／φL が与
えられる。したがって、信号Ｓ２およびＳ３がそれぞれ
低レベルおよび高レベルになる。信号Ｓ１２が高レベル
になるので、トランジスタＱ２５がオフする。また、ト
ランジスタＱ２６がオンするので、接地レベルを有する
転送制御信号φS R が出力される。
【０１０７】図２７に示した転送制御回路は、図２５に
示したセンスアンプ７２が活性化される期間において、
昇圧された転送制御信号φS L ，φS R をトランジスタ
Ｑ３１ないしＱ３４のゲート電極に与えるので、センス
アンプ７２により増幅された電圧が減少されることなく
ビット線対ＢＬL ，／ＢＬL およびＢＬR ，／ＢＬRに
伝えられ得る。すなわち、トランジスタＱ３１ないしＱ
３４のゲート電極に図２７の転送制御回路によって十分
に昇圧された信号φS L ，φS R が与えられるので、こ
れらのトランジスタＱ３１ないしＱ３４がより低い導通
抵抗でオンする。したがって、センスアンプ７２により
増幅された電圧の減少が防がれ得る。
示したセンスアンプ７２が活性化される期間において、
昇圧された転送制御信号φS L ，φS R をトランジスタ
Ｑ３１ないしＱ３４のゲート電極に与えるので、センス
アンプ７２により増幅された電圧が減少されることなく
ビット線対ＢＬL ，／ＢＬL およびＢＬR ，／ＢＬRに
伝えられ得る。すなわち、トランジスタＱ３１ないしＱ
３４のゲート電極に図２７の転送制御回路によって十分
に昇圧された信号φS L ，φS R が与えられるので、こ
れらのトランジスタＱ３１ないしＱ３４がより低い導通
抵抗でオンする。したがって、センスアンプ７２により
増幅された電圧の減少が防がれ得る。
【０１０８】しかしながら、図２７に示した転送制御回
路には、場合により次のような問題が引き起こされ得
る。再び図２８を参照して、期間ＴR 内の最初の短い期
間において、矢印ＡＲ１およびＡＲ２に示すように、出
力信号φS R およびノードＮ１１の電位が一時的に低下
する。したがって、この短い期間において、十分な昇圧
電圧が得られず、動作において遅延が引き起こされ得
る。この問題を解決するため、改善された転送制御回路
が図２９において提案される。
路には、場合により次のような問題が引き起こされ得
る。再び図２８を参照して、期間ＴR 内の最初の短い期
間において、矢印ＡＲ１およびＡＲ２に示すように、出
力信号φS R およびノードＮ１１の電位が一時的に低下
する。したがって、この短い期間において、十分な昇圧
電圧が得られず、動作において遅延が引き起こされ得
る。この問題を解決するため、改善された転送制御回路
が図２９において提案される。
【０１０９】図２９は、この発明のさらに別の実施例を
示す改善された転送制御回路の回路図である。図２９に
示した回路は、図２５に示した転送制御回路７０として
用いられ得る。図２９を参照して、改善された転送制御
回路は、図２７に示した回路と比較すると、さらに、電
源電位ＶｃｃとノードＮ１１との間に接続されたＮＭＯ
ＳトランジスタＱ２７と、トランジスタＱ２７のゲート
電極を昇圧する昇圧回路７７とを含む。左側の転送制御
信号φS L に関しても、右側と同様に、ＮＭＳＯトラン
ジスタＱ２８および昇圧回路７８が追加されている。追
加された回路は次のように動作する。
示す改善された転送制御回路の回路図である。図２９に
示した回路は、図２５に示した転送制御回路７０として
用いられ得る。図２９を参照して、改善された転送制御
回路は、図２７に示した回路と比較すると、さらに、電
源電位ＶｃｃとノードＮ１１との間に接続されたＮＭＯ
ＳトランジスタＱ２７と、トランジスタＱ２７のゲート
電極を昇圧する昇圧回路７７とを含む。左側の転送制御
信号φS L に関しても、右側と同様に、ＮＭＳＯトラン
ジスタＱ２８および昇圧回路７８が追加されている。追
加された回路は次のように動作する。
【０１１０】信号φＲ が立上がったとき、昇圧された
信号Ｓ１４がトランジスタＱ２７のゲート電極に与えら
れる。したがって、トランジスタＱ２７がより低い導通
抵抗でオンし、ノードＮ１１の電位が電源電位Ｖｃｃに
クランプされる。これにより、図３０のタイミングチャ
ートにおいて矢印ＡＲ３およびＡＲ４により示されるよ
うに、出力信号φＳ Ｒ の電位の低下が防がれる。言
い換えると、図２８において矢印ＡＲ１およびＡＲ２に
より示されていた電位の低下が補償される。
信号Ｓ１４がトランジスタＱ２７のゲート電極に与えら
れる。したがって、トランジスタＱ２７がより低い導通
抵抗でオンし、ノードＮ１１の電位が電源電位Ｖｃｃに
クランプされる。これにより、図３０のタイミングチャ
ートにおいて矢印ＡＲ３およびＡＲ４により示されるよ
うに、出力信号φＳ Ｒ の電位の低下が防がれる。言
い換えると、図２８において矢印ＡＲ１およびＡＲ２に
より示されていた電位の低下が補償される。
【０１１１】高レベルの信号φＰ および低レベルの信
号／φＰ が与えられたとき、低レベルの信号Ｓ１４が
トランジスタＱ２７のゲート電極に与えられる。したが
ってトランジスタＱ２７がオフするので、昇圧前にノー
ドＮ１１が電源電圧から切断される。
号／φＰ が与えられたとき、低レベルの信号Ｓ１４が
トランジスタＱ２７のゲート電極に与えられる。したが
ってトランジスタＱ２７がオフするので、昇圧前にノー
ドＮ１１が電源電圧から切断される。
【０１１２】上記の記載では、図１および図２３に示し
た基本的な昇圧回路がＳＲＡＭおよびＤＲＡＭにおいて
用いられる例について説明されたが、本願において提案
される昇圧回路は半導体メモリ装置だけでなく、様々な
半導体装置において広く適用され得ることが指摘され
る。すなわち、与えられた電源電圧レベルを越える昇圧
電圧を必要とする半導体装置において提案された昇圧回
路が用いられる。実施例において提案された昇圧回路
は、図３２（ｂ）に示されるような電源電圧の動作可能
な広いマージンを有しているので、より低い電源電圧の
傾向にあって様々な半導体装置において広く適用され得
る。
た基本的な昇圧回路がＳＲＡＭおよびＤＲＡＭにおいて
用いられる例について説明されたが、本願において提案
される昇圧回路は半導体メモリ装置だけでなく、様々な
半導体装置において広く適用され得ることが指摘され
る。すなわち、与えられた電源電圧レベルを越える昇圧
電圧を必要とする半導体装置において提案された昇圧回
路が用いられる。実施例において提案された昇圧回路
は、図３２（ｂ）に示されるような電源電圧の動作可能
な広いマージンを有しているので、より低い電源電圧の
傾向にあって様々な半導体装置において広く適用され得
る。
【０１１３】
【発明の効果】以上のように、請求項１の発明に従え
ば、第１の非昇圧期間において出力ノードを第１の電源
電位に強制的に設定しかつ昇圧期間において第１および
第２の強制手段を非導通状態として正確な昇圧動作を行
ない、第２の非昇圧期間においてはこの出力ノードを第
２の電源電位レベルに駆動したため、電源電圧のより広
い範囲で正常に動作して必要な昇圧電圧レベルを有する
制御信号を生成することができる。
ば、第１の非昇圧期間において出力ノードを第１の電源
電位に強制的に設定しかつ昇圧期間において第１および
第２の強制手段を非導通状態として正確な昇圧動作を行
ない、第２の非昇圧期間においてはこの出力ノードを第
２の電源電位レベルに駆動したため、電源電圧のより広
い範囲で正常に動作して必要な昇圧電圧レベルを有する
制御信号を生成することができる。
【０１１４】また、請求項２の発明に従えば、第１の電
界効果トランジスタのバックゲート電極が出力ノードに
接続されているため、電源電圧のより広い範囲で正常に
動作することのできる昇圧回路を得ることができる。ま
た、請求項３の発明に従えば、スイッチング手段を介し
て出力ノードの充放電を行ない、この充電時に昇圧動作
を行なっているため、電源電圧の広い範囲で正常な昇圧
電圧レベルを有する制御信号を生成することができる。
また、請求項４に係る発明に従えば、ｐチャネルＭＯＳ
トランジスタを用いて出力ノードを充電しかつ昇圧動作
時、このｐチャネルＭＯＳトランジスタのゲート電極と
出力ノードとを電気的に接続しているため、ｐチャネル
ＭＯＳトランジスタにより、そのしきい値電圧の損失に
伴うことなく、出力ノードを予備充電して、低い電源電
圧レベル下においても、必要な電圧レベルの昇圧電圧を
生成することができ、昇圧動作時確実にｐチャネルＭＯ
Ｓトランジスタを非導通状態として正確な電圧レベルの
昇圧電圧を生成することができる。
界効果トランジスタのバックゲート電極が出力ノードに
接続されているため、電源電圧のより広い範囲で正常に
動作することのできる昇圧回路を得ることができる。ま
た、請求項３の発明に従えば、スイッチング手段を介し
て出力ノードの充放電を行ない、この充電時に昇圧動作
を行なっているため、電源電圧の広い範囲で正常な昇圧
電圧レベルを有する制御信号を生成することができる。
また、請求項４に係る発明に従えば、ｐチャネルＭＯＳ
トランジスタを用いて出力ノードを充電しかつ昇圧動作
時、このｐチャネルＭＯＳトランジスタのゲート電極と
出力ノードとを電気的に接続しているため、ｐチャネル
ＭＯＳトランジスタにより、そのしきい値電圧の損失に
伴うことなく、出力ノードを予備充電して、低い電源電
圧レベル下においても、必要な電圧レベルの昇圧電圧を
生成することができ、昇圧動作時確実にｐチャネルＭＯ
Ｓトランジスタを非導通状態として正確な電圧レベルの
昇圧電圧を生成することができる。
【図１】この発明の一実施例を示す昇圧回路の回路図で
ある。
ある。
【図２】図１に示した昇圧回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】図１に示した昇圧回路の半導体基板上の断面構
造図である。
造図である。
【図４】この発明のもう１つの実施例を示す昇圧回路の
断面構造図である。
断面構造図である。
【図５】バックゲート電極が電源電位に接続されたＰＭ
ＯＳトランジスタＱ２２′を含む昇圧回路の回路図であ
る。
ＯＳトランジスタＱ２２′を含む昇圧回路の回路図であ
る。
【図６】図５に示した昇圧回路の断面構造図である。
【図７】バックゲート電極がノードＮ４に接続されたＰ
ＭＯＳトランジスタＱ２３′を含む昇圧回路の回路図で
ある。
ＭＯＳトランジスタＱ２３′を含む昇圧回路の回路図で
ある。
【図８】図７に示した昇圧回路の断面構造図である。
【図９】この発明のさらに別の実施例を示すシングルビ
ット線構造を有するＳＲＡＭのブロック図である。
ット線構造を有するＳＲＡＭのブロック図である。
【図１０】図９に示したＳＲＡＭに適用される１つのメ
モリセルの回路図である。
モリセルの回路図である。
【図１１】図１０に示したトランジスタＱ１のゲート電
圧−ドレイン電流特性図である。
圧−ドレイン電流特性図である。
【図１２】図１０に示したトランジスタＱ３のゲート電
極−ドレイン電流特性図である。
極−ドレイン電流特性図である。
【図１３】図１０に示したインバータ２ａの等価回路図
である。
である。
【図１４】図１０に示したインバータ２ａの入出力特性
図である。
図である。
【図１５】図１０に示したデータ記憶回路を構成するイ
ンバータ２ａ，２ｂの入出力特性図である。
ンバータ２ａ，２ｂの入出力特性図である。
【図１６】図１０に示したインバータ２ｂのいくつかの
ベータ比の下での入出力特性図である。
ベータ比の下での入出力特性図である。
【図１７】好ましいベータ比の範囲を説明するためのグ
ラフである。
ラフである。
【図１８】メモリセルのデータ記憶回路を構成する２つ
のインバータの好ましい入出力特性を示す特性図であ
る。
のインバータの好ましい入出力特性を示す特性図であ
る。
【図１９】図９に示したＸワード線昇圧回路（またはＹ
ワード線昇圧回路）の回路図である。
ワード線昇圧回路）の回路図である。
【図２０】図１９に示した回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図２１】この発明のさらに別の実施例を示すＳＲＡＭ
のブロック図である。
のブロック図である。
【図２２】図２１に示した２つの隣接するメモリセルの
回路図である。
回路図である。
【図２３】この発明のさらに別の実施例を示す昇圧回路
の回路図である。
の回路図である。
【図２４】図２３に示した昇圧回路の断面構造図であ
る。
る。
【図２５】この発明のさらに別の実施例を示すＤＲＡＭ
のビット線周辺回路の回路図である。
のビット線周辺回路の回路図である。
【図２６】図２５に示した転送制御回路から出力される
転送制御信号のタイミングチャートである。
転送制御信号のタイミングチャートである。
【図２７】図２５に示した転送制御回路の回路図であ
る。
る。
【図２８】図２７に示した回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図２９】この発明のさらに別の実施例を示す改善され
た転送制御回路の回路図である。
た転送制御回路の回路図である。
【図３０】図２９に示された回路の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図３１】従来の昇圧回路の回路図である。
【図３２】昇圧回路が正常に動作できる電源電圧の範囲
を示すグラフである。
を示すグラフである。
Ｑ２２，Ｑ２３ ＰＭＯＳトランジスタ Ｑ２４ ＮＭＯＳトランジスタ Ｃ０ ＭＯＳキャパシタ Ｓ２ 昇圧用クロック信号 ＶN 1 昇圧電圧
Claims (4)
- 【請求項１】 第１および第２の非昇圧期間を含む非昇
圧期間および昇圧期間を規定するクロック信号を発生す
る手段と、 前記クロック信号を受けるように接続される第１電極
と、出力ノードに電気的に接続される第２電極とを有す
るキャパシタ手段と、 第１の電源電位供給ノードと前記出力ノードとの間に接
続され、前記第１の非昇圧期間において前記出力ノード
を第１の電源電位に強制的に設定しかつ前記昇圧期間に
おいて非導通状態に設定される第１の強制手段と、 第２の電源電位供給ノードと前記出力ノードとの間に接
続され、前記第１の非昇圧期間より前の前記第２の非昇
圧期間において前記出力ノードを第２の電源電位レベル
に強制的に設定しかつ前記昇圧期間および前記第１の非
昇圧期間において非導通状態とされる第２の強制手段と
を備える、昇圧回路。 - 【請求項２】 昇圧のための第１および第２の相補クロ
ック信号を発生する手段と、 前記第１の相補クロック信号を受けるように接続される
第１電極と、出力ノードに電気的に接続される第２電極
を有するＭＯＳキャパシタと、 第１の電源電位供給ノードと前記出力ノードとの間に接
続されかつバックゲート電極が前記出力ノードに接続さ
れる第１導電型の第１の電界効果トランジスタと、 前記出力ノードと前記第１の電界効果トランジスタのゲ
ート電極との間に接続される第１導電型の第２の電界効
果トランジスタと、 第２の電源電位供給ノードと前記第１の電界効果トラン
ジスタのゲート電極との間に接続される、前記第１導電
型とは逆の第２導電型の第３の電界効果トランジスタと
を含み、 前記第２および第３の電界効果トランジスタはそれぞれ
のゲート電極が前記第２の相補クロック信号を受けるよ
うに接続される、昇圧回路。 - 【請求項３】 昇圧のための第１および第２の相補クロ
ック信号を発生する手段と、 前記第１の相補クロック信号を受けるように接続される
第１電極と、出力ノードに電気的に接続される第２電極
とを有するＭＯＳキャパシタと、 第１の電源電位供給ノードと前記出力ノードとの間に直
列に接続される第１導電型の第１の電界効果トランジス
タおよび第１のスイッチング手段と、 前記第１の電界効果トランジスタのゲート電極と前記第
１の電界効果トランジスタおよび前記第１のスイッチン
グ手段の共通接続ノードとの間に接続される第１導電型
の第２の電界効果トランジスタとを含み、 前記第１および第２の電界効果トランジスタは、それぞ
れのバックゲート電極が前記共通接続ノードに接続さ
れ、さらに第２の電源電位供給ノードと前記第１の電界
効果トランジスタのゲート電極との間に接続される第１
導電型とは逆の第２導電型の第３の電界効果トランジス
タを含み、 前記第２および第３の電界効果トランジスタはそれぞれ
のゲート電極が前記第２の相補クロック信号を受けるよ
うに接続され、さらに、 前記第２の電源電位供給ノードと前記出力ノードとの間
に接続される第２のスイッチング手段を含み、 前記第１および第２のスイッチング手段は与えられた出
力制御信号に応答して交互に導通する、昇圧回路。 - 【請求項４】 電源電位が与えられる電源電位ノードと
前記電源電位よりも高い昇圧電位が発生する昇圧ノード
との間に接続されるｐチャネルＭＯＳトランジスタ、 前記昇圧ノードに接続される一方電極と、クロック信号
を受ける他方電極とを有するキャパシタ、および前記ク
ロック信号が第１のレベルから前記第１レベルよりも高
い第２のレベルへ変化する前に、前記ｐチャネルＭＯＳ
トランジスタが導通状態となる電位を前記ｐチャネルＭ
ＯＳトランジスタのゲート電極に与えるとともに、前記
クロック信号が前記第１のレベルから第２のレベルに変
化するときに前記ｐチャネルＭＯＳトランジスタのゲー
トと前記昇圧ノードとを電気的に導通させる制御手段を
備える、昇圧回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337143A JP2709783B2 (ja) | 1992-12-17 | 1992-12-17 | 昇圧回路 |
| US08/092,109 US5404329A (en) | 1992-12-17 | 1993-07-16 | Boosting circuit improved to operate in a wider range of power supply voltage, and a semiconductor memory and a semiconductor integrated circuit device using the same |
| DE4324651A DE4324651C2 (de) | 1992-12-17 | 1993-07-22 | Boosting-Schaltung und Verwendung der Boosting-Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337143A JP2709783B2 (ja) | 1992-12-17 | 1992-12-17 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187788A JPH06187788A (ja) | 1994-07-08 |
| JP2709783B2 true JP2709783B2 (ja) | 1998-02-04 |
Family
ID=18305852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4337143A Expired - Lifetime JP2709783B2 (ja) | 1992-12-17 | 1992-12-17 | 昇圧回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5404329A (ja) |
| JP (1) | JP2709783B2 (ja) |
| DE (1) | DE4324651C2 (ja) |
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| US5600598A (en) * | 1994-12-14 | 1997-02-04 | Mosaid Technologies Incorporated | Memory cell and wordline driver for embedded DRAM in ASIC process |
| CN1124612C (zh) * | 1995-07-21 | 2003-10-15 | 精工爱普生株式会社 | 半导体存储器装置及其字线升压方法 |
| EP0784373B1 (en) * | 1996-01-15 | 2001-05-16 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | High-efficiency voltage booster circuit operating at very low supply voltage |
| JPH09320267A (ja) * | 1996-05-28 | 1997-12-12 | Oki Micro Design Miyazaki:Kk | 昇圧回路の駆動方法および昇圧回路 |
| US5777940A (en) * | 1996-11-12 | 1998-07-07 | Winbond Electronics Corp. | Circuit with regulated power supply for reducing memory device operating power |
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| US5790455A (en) * | 1997-01-02 | 1998-08-04 | John Caywood | Low voltage single supply CMOS electrically erasable read-only memory |
| US5986931A (en) * | 1997-01-02 | 1999-11-16 | Caywood; John M. | Low voltage single CMOS electrically erasable read-only memory |
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| WO2017145312A1 (ja) | 2016-02-25 | 2017-08-31 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
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