JPS609370B2 - バッファ回路 - Google Patents
バッファ回路Info
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- JPS609370B2 JPS609370B2 JP55183076A JP18307680A JPS609370B2 JP S609370 B2 JPS609370 B2 JP S609370B2 JP 55183076 A JP55183076 A JP 55183076A JP 18307680 A JP18307680 A JP 18307680A JP S609370 B2 JPS609370 B2 JP S609370B2
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- output
- circuit
- input signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
-
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、ブートストラツブ形式として低消費電力化を
図ったバッファ回路（ィンバータ回路）に係り、特に短
い幅のパルス入力があっても出力波形が影響されない様
に改善したものである。
図ったバッファ回路（ィンバータ回路）に係り、特に短
い幅のパルス入力があっても出力波形が影響されない様
に改善したものである。
最近のスタティックメモリは、スタンバイモードを採用
して低消費電力化を図る煩向にある。即ちスタンバイの
状態では各部に電流が全く又は殆んど流れないように回
路を工夫するが、チップセレクト入力のバッファの部分
では電流が流れ、この点が未だ不充分である。第１図ａ
はチップセレクトＣＳに対するバッファ回路の従来例を
示す。これはディプリーション型トランジスタＱａとヱ
ンハンスメント型トランジスタＱｂを使用した通常のイ
ンバータであって、ＣＳが日（／・ィ）になるとＱｂオ
ン、従って出力ＯｕｔはＬ（ロー）になる。なおトラン
ジスタＱａは常に電流を流すので、出力のＬレベルは制
限され、Ｖｓｓまでは下らない。次にＣＳがＬになると
Ｑｂはオフ、従って出力○帆は日となり、これで本バッ
ファ回路搭載のメモリチップはセレクトされ、アクティ
ブになる。スタンバイではＣＳ＝日であり、出力Ｏｕｔ
は上記の如くＬであるが、このスタンバイ状態では電源
Ｖｃｃ、Ｑａ，Ｑｂ，Ｖｓｓの経路で電流が流れ、低消
費電力化（パワーダウン）を妨げる。第１図ｂはブート
ストラツプ回路を用いたもので、Ｑａ，Ｑｂは共にェン
ハンスメント型のトランジスタ、Ｃはプートストラツプ
効果発生用のコンデンサである。動作はやはりィンバー
タで、ＣＳ＝日ならＱｂオンで出力○帆はＬになる。ト
ランジスタＱａはダイオード接続のトランジスタＱｃを
通して電源Ｖｃｃからゲート電圧を供給されるので完全
にオフにはならず、従って出力○心ｔのＬレベルは制限
される。ＣＳ＝ＬになるとＱｂオフ、出力○心は日にな
るが、この立上り状態ではコンデンサＣによりトランジ
スタＱａのゲートには高い電圧が加えられ（ブートスト
ラップ効果）、Ｑａは完全オ′ンになって出力Ｏｕｔの
ＨレベルはＶｃｃになる。この回路でもＣＳ＝日のスタ
ンバイモードではＶｃｃ，Ｑａ，Ｑｂ，Ｖｓｓの経路に
電流が流れる。この点第１図ｃの回路は、スタンバイモ
ードで上記電流が流れることはない。即ちＣＳ＝日でイ
ンバータ１，，１２の出力はＬ，日、従ってトランジス
タＱｂはオン、Ｑａはオフとなり、出力○帆は− Ｌ、
そしてＶｃｃ，Ｑａ，Ｑｂ，Ｖｓｓを通る電流はない。
ＣＳ＝Ｌなら１，，１２の出力はＫ．Ｌ、従ってＱａオ
ン、Ｑｂオフであり、この切換過程で充電されたコンデ
ンサＣによるブートストラツプ効果でＱａは完全オン、
出力○心はＶｃｃとなる。なお第１図ａの回路でもトラ
ンジスタＱａをヱンハンスメント型にしてＣＳの反転信
号でこれをドライブすればスタンバイモードの電流を零
にできるが、この場合は出力０Ｍの電圧がＱａのＶｔｈ
だけ下がる。また第１図ｂでＱｃを除けばＱａはオフに
なるが、これではＱａのゲート電圧およびコンデンサＣ
の電荷を供給するものがないから、か）る回路は不動作
になることは言う迄もない。この点第１図ｃの回路はパ
ワーダウンを図ることができ、また出力Ｏ心ｔのＨレベ
ルも高い利点があるが、ブートストラップ回路を使用し
ているので、そのコンデンサＣを充分に充電できない微
小パルスが入力すると出力Ｏｕｔの回復が遅くかつレベ
ルずれを生じる等の欠点がある。
して低消費電力化を図る煩向にある。即ちスタンバイの
状態では各部に電流が全く又は殆んど流れないように回
路を工夫するが、チップセレクト入力のバッファの部分
では電流が流れ、この点が未だ不充分である。第１図ａ
はチップセレクトＣＳに対するバッファ回路の従来例を
示す。これはディプリーション型トランジスタＱａとヱ
ンハンスメント型トランジスタＱｂを使用した通常のイ
ンバータであって、ＣＳが日（／・ィ）になるとＱｂオ
ン、従って出力ＯｕｔはＬ（ロー）になる。なおトラン
ジスタＱａは常に電流を流すので、出力のＬレベルは制
限され、Ｖｓｓまでは下らない。次にＣＳがＬになると
Ｑｂはオフ、従って出力○帆は日となり、これで本バッ
ファ回路搭載のメモリチップはセレクトされ、アクティ
ブになる。スタンバイではＣＳ＝日であり、出力Ｏｕｔ
は上記の如くＬであるが、このスタンバイ状態では電源
Ｖｃｃ、Ｑａ，Ｑｂ，Ｖｓｓの経路で電流が流れ、低消
費電力化（パワーダウン）を妨げる。第１図ｂはブート
ストラツプ回路を用いたもので、Ｑａ，Ｑｂは共にェン
ハンスメント型のトランジスタ、Ｃはプートストラツプ
効果発生用のコンデンサである。動作はやはりィンバー
タで、ＣＳ＝日ならＱｂオンで出力○帆はＬになる。ト
ランジスタＱａはダイオード接続のトランジスタＱｃを
通して電源Ｖｃｃからゲート電圧を供給されるので完全
にオフにはならず、従って出力○心ｔのＬレベルは制限
される。ＣＳ＝ＬになるとＱｂオフ、出力○心は日にな
るが、この立上り状態ではコンデンサＣによりトランジ
スタＱａのゲートには高い電圧が加えられ（ブートスト
ラップ効果）、Ｑａは完全オ′ンになって出力Ｏｕｔの
ＨレベルはＶｃｃになる。この回路でもＣＳ＝日のスタ
ンバイモードではＶｃｃ，Ｑａ，Ｑｂ，Ｖｓｓの経路に
電流が流れる。この点第１図ｃの回路は、スタンバイモ
ードで上記電流が流れることはない。即ちＣＳ＝日でイ
ンバータ１，，１２の出力はＬ，日、従ってトランジス
タＱｂはオン、Ｑａはオフとなり、出力○帆は− Ｌ、
そしてＶｃｃ，Ｑａ，Ｑｂ，Ｖｓｓを通る電流はない。
ＣＳ＝Ｌなら１，，１２の出力はＫ．Ｌ、従ってＱａオ
ン、Ｑｂオフであり、この切換過程で充電されたコンデ
ンサＣによるブートストラツプ効果でＱａは完全オン、
出力○心はＶｃｃとなる。なお第１図ａの回路でもトラ
ンジスタＱａをヱンハンスメント型にしてＣＳの反転信
号でこれをドライブすればスタンバイモードの電流を零
にできるが、この場合は出力０Ｍの電圧がＱａのＶｔｈ
だけ下がる。また第１図ｂでＱｃを除けばＱａはオフに
なるが、これではＱａのゲート電圧およびコンデンサＣ
の電荷を供給するものがないから、か）る回路は不動作
になることは言う迄もない。この点第１図ｃの回路はパ
ワーダウンを図ることができ、また出力Ｏ心ｔのＨレベ
ルも高い利点があるが、ブートストラップ回路を使用し
ているので、そのコンデンサＣを充分に充電できない微
小パルスが入力すると出力Ｏｕｔの回復が遅くかつレベ
ルずれを生じる等の欠点がある。
本発明はか）る点を改善しようとするものであって、そ
の特徴とする所は第１の入力信号をソースまたはドレィ
ンの一方に受ける第１のトランジスタと、該トランジス
タのソースまたはドレインの他方がゲート電極に接続さ
れたブートストラップ機能を持つ第２のトランジスタと
、該第２のトランジスタに直列接続され、そしてゲート
電極には該第１の入力信号と逆相でそれより僅かに遅延
した第２の入力信号が印加される第３のトランジスタと
、該第２および第３のトランジスタの直列接続点である
出力端の電位を反転して該第１のトランジスタのゲート
電極に印加するィンバータとを備えてなることにある。
次に再び図面を参照しながらこれを詳細に説明する。第
２図のバッファ回路は第１図ｃのィンバータ１，以降に
相当するものである。
の特徴とする所は第１の入力信号をソースまたはドレィ
ンの一方に受ける第１のトランジスタと、該トランジス
タのソースまたはドレインの他方がゲート電極に接続さ
れたブートストラップ機能を持つ第２のトランジスタと
、該第２のトランジスタに直列接続され、そしてゲート
電極には該第１の入力信号と逆相でそれより僅かに遅延
した第２の入力信号が印加される第３のトランジスタと
、該第２および第３のトランジスタの直列接続点である
出力端の電位を反転して該第１のトランジスタのゲート
電極に印加するィンバータとを備えてなることにある。
次に再び図面を参照しながらこれを詳細に説明する。第
２図のバッファ回路は第１図ｃのィンバータ１，以降に
相当するものである。
動作は前述の通りであるが、第３図を参照しながら更に
説明すると、入力ＩＮがＬから日に立上ると第１のトラ
ンジスタＱ，を通してＡ点が（Ｖｃｃ−Ｖ仇）にプリチ
ャージされ、トランジスタＱ２はオンになる。またブー
トストラップ用のコンデンサＣｏも充電される。インバ
ータいま入力ＩＮを反転しかつこれに僅かな遅延を与え
、その出力Ｂで第３のトランジスタＱ３が制御される。
トランジスタＱはトランジスタＱ２と直列接続されてい
て、Ｂ点がＬレベルになるとオフし、このため出力端Ｏ
ＵＴの電位は上昇する。この電位上昇がコンデンサＣｏ
（これは特に設けなくて、トランジスタＱ２のゲート・
ソース間容量でもよい）を通してＡ点の電位をＶｃｃ以
上に突上げる。この結果、トランジスタＱ２のソース側
から電源電圧Ｖｃｃまで高められた日レベルの出力ＯＵ
Ｔが得られる。この第２図の回路はトランジスタＱ，の
ゲート電極が電源Ｖｃｃに接続されているため、第３図
に示すように入力ＩＮ‘こ短パルスＰが発生すると、そ
の後の出力ＯＵＴの立上り波形がなまる欠点がある。
説明すると、入力ＩＮがＬから日に立上ると第１のトラ
ンジスタＱ，を通してＡ点が（Ｖｃｃ−Ｖ仇）にプリチ
ャージされ、トランジスタＱ２はオンになる。またブー
トストラップ用のコンデンサＣｏも充電される。インバ
ータいま入力ＩＮを反転しかつこれに僅かな遅延を与え
、その出力Ｂで第３のトランジスタＱ３が制御される。
トランジスタＱはトランジスタＱ２と直列接続されてい
て、Ｂ点がＬレベルになるとオフし、このため出力端Ｏ
ＵＴの電位は上昇する。この電位上昇がコンデンサＣｏ
（これは特に設けなくて、トランジスタＱ２のゲート・
ソース間容量でもよい）を通してＡ点の電位をＶｃｃ以
上に突上げる。この結果、トランジスタＱ２のソース側
から電源電圧Ｖｃｃまで高められた日レベルの出力ＯＵ
Ｔが得られる。この第２図の回路はトランジスタＱ，の
ゲート電極が電源Ｖｃｃに接続されているため、第３図
に示すように入力ＩＮ‘こ短パルスＰが発生すると、そ
の後の出力ＯＵＴの立上り波形がなまる欠点がある。
このような小幅パルスＰは、信号の切換り時などに発生
する。例えば２入力ナンドを考えるに、該入力の一方Ｓ
，が日、他方Ｓ２がＬならナンド出力は日であるが、こ
の状態からＳ，がＬ、Ｓ２が日になるとナンド出力はや
はり日であるがＳ２の立上りが早い及び又はＳ，の立下
りが遅いと共に日，日になってナンド出力はＬとなる。
勿論これは僅かなタイミングのずれで生じるので短期間
であり、従ってこのＬ出力パルスは第３図のＰのような
微小パルスとなる。通常ダイナミックメモリでは入力Ｉ
Ｎに相当する波形はパルス幅が規定され、ラッチ回路等
を使用して整形してＰの様な短パルスが発生することを
阻止している。これに対しスタティックメモリでは簡素
化を限ってパルス幅規定はしないことが多い。このため
第３図のように短パルスＰ（Ｈ→Ｌ→日へと変化するも
の）が発生すると、該パルスＰの立下り部分でＡ点の電
荷がトランジスタＱ，を通して放電し、その立上り部分
ではまだ点Ｂが充分立上ってはいないからトランジスタ
Ｑ３はオフまたは不完全オンであり、このため容量Ｃｏ
は充分に充電されない。このためブートストラップ効果
は充分に発揮されず、出力ＯＵＴの立上りがゆるやかに
なり、更には出力ＯＵＴのＨレベルそれ自身が、充分ブ
ートストラツプ効果が働いた場合にくらべて低くなる。
出力ＯＵＴの立上りが緩慢であると例えば次段のしきし
、値に達する時間が遅れるので、これは動作遅れの原因
となる。本発明はこの点を改善するものであり、実施例
を第４図に示す。
する。例えば２入力ナンドを考えるに、該入力の一方Ｓ
，が日、他方Ｓ２がＬならナンド出力は日であるが、こ
の状態からＳ，がＬ、Ｓ２が日になるとナンド出力はや
はり日であるがＳ２の立上りが早い及び又はＳ，の立下
りが遅いと共に日，日になってナンド出力はＬとなる。
勿論これは僅かなタイミングのずれで生じるので短期間
であり、従ってこのＬ出力パルスは第３図のＰのような
微小パルスとなる。通常ダイナミックメモリでは入力Ｉ
Ｎに相当する波形はパルス幅が規定され、ラッチ回路等
を使用して整形してＰの様な短パルスが発生することを
阻止している。これに対しスタティックメモリでは簡素
化を限ってパルス幅規定はしないことが多い。このため
第３図のように短パルスＰ（Ｈ→Ｌ→日へと変化するも
の）が発生すると、該パルスＰの立下り部分でＡ点の電
荷がトランジスタＱ，を通して放電し、その立上り部分
ではまだ点Ｂが充分立上ってはいないからトランジスタ
Ｑ３はオフまたは不完全オンであり、このため容量Ｃｏ
は充分に充電されない。このためブートストラップ効果
は充分に発揮されず、出力ＯＵＴの立上りがゆるやかに
なり、更には出力ＯＵＴのＨレベルそれ自身が、充分ブ
ートストラツプ効果が働いた場合にくらべて低くなる。
出力ＯＵＴの立上りが緩慢であると例えば次段のしきし
、値に達する時間が遅れるので、これは動作遅れの原因
となる。本発明はこの点を改善するものであり、実施例
を第４図に示す。
この回路図で、第１図と同一部分には同一符号が付して
ある。本例が第１図と異なる主な点は、第１のトランジ
スタＱ，のゲートに、出力ＯＵＴをィンバータ１３で反
転した信号Ｃを印加する様にした点である。Ａ点と電源
Ｎｃｃとの間に接続したトランジスタＱ４は、電源投入
時にＡ点をある程度プリチヤージするものである。また
出力ＯＵＴと電源Ｖｃｃとの間に接続したテプレツショ
ン型のトランジスタＱ５は、出力ＯＵＴのＨレベルがジ
ャンクションリークで低下するものを防止するために設
けた電荷補給用である。これらトランジスタＱ４，Ｑ５
は小電流用のもので充分であり、また必ずしも必要なも
のではない。次に第５図の波形図を参照しながら動作を
説明する。入力ＩＮ（第１の入力信号）に対するＢ点電
位（第２の入力信号）の変化は第２図と同様である。こ
れに対しトランジスタＱ，はインバータ１３の出力Ｃで
制御されるので、入力ＩＮに短パルスＰが発生してもこ
の時の出力ＣがＬでＱ，オフであるため、Ａ点の電荷は
放電せずにその電位は略一定値を保つ。従ってＢ点がパ
ルスＰに対応してＬ→Ｈ→Ｌと一時的に変化し、再度Ｂ
＝ＬとなるときトランジスタＱ３はオフして正常なブー
トストラップ効果で出力ＯＵＴは直ちにＶｃｃへ上昇す
る。この結果出力ＰＵＴの波形には短パルスＰの影響は
ほとんど現われない。尚、他の動作は第２図と変らない
ので、例えばＩＮ＝ＣＳとすればＣＳ＝日のスタンバイ
モードでは電力消費は袷んどない。上記実施例では第２
の入力信号Ｂを第１の入力信号州をィンバータ１，で反
転して得たが、これらはその位相関係を保つ限り独立し
たものであってもよい。
ある。本例が第１図と異なる主な点は、第１のトランジ
スタＱ，のゲートに、出力ＯＵＴをィンバータ１３で反
転した信号Ｃを印加する様にした点である。Ａ点と電源
Ｎｃｃとの間に接続したトランジスタＱ４は、電源投入
時にＡ点をある程度プリチヤージするものである。また
出力ＯＵＴと電源Ｖｃｃとの間に接続したテプレツショ
ン型のトランジスタＱ５は、出力ＯＵＴのＨレベルがジ
ャンクションリークで低下するものを防止するために設
けた電荷補給用である。これらトランジスタＱ４，Ｑ５
は小電流用のもので充分であり、また必ずしも必要なも
のではない。次に第５図の波形図を参照しながら動作を
説明する。入力ＩＮ（第１の入力信号）に対するＢ点電
位（第２の入力信号）の変化は第２図と同様である。こ
れに対しトランジスタＱ，はインバータ１３の出力Ｃで
制御されるので、入力ＩＮに短パルスＰが発生してもこ
の時の出力ＣがＬでＱ，オフであるため、Ａ点の電荷は
放電せずにその電位は略一定値を保つ。従ってＢ点がパ
ルスＰに対応してＬ→Ｈ→Ｌと一時的に変化し、再度Ｂ
＝ＬとなるときトランジスタＱ３はオフして正常なブー
トストラップ効果で出力ＯＵＴは直ちにＶｃｃへ上昇す
る。この結果出力ＰＵＴの波形には短パルスＰの影響は
ほとんど現われない。尚、他の動作は第２図と変らない
ので、例えばＩＮ＝ＣＳとすればＣＳ＝日のスタンバイ
モードでは電力消費は袷んどない。上記実施例では第２
の入力信号Ｂを第１の入力信号州をィンバータ１，で反
転して得たが、これらはその位相関係を保つ限り独立し
たものであってもよい。
また、本発明はアドレスィンバータ等にも適用すること
ができる。以上述べたように本発明によれば、低消費電
力のブートストラツプ型バッファ回路（ィンバータ回路
）の出力波形が、不要な短パルス入力時に影響されない
利点がある。
ができる。以上述べたように本発明によれば、低消費電
力のブートストラツプ型バッファ回路（ィンバータ回路
）の出力波形が、不要な短パルス入力時に影響されない
利点がある。
第１図ａ，ｂ，ａはＣＳバッファの従来例を示す回路図
、第２図は第１図ｃのブートスラップ型バッファ回路の
要部を示す回路図、第３図はその動作波形図、第４図は
本発明の一実施例を示す回路図、第５図はその動作波形
図である。 図中、Ｑ，〜Ｑ３は第１〜第３のトランジスタ、１３は
ィンバータ、ＩＮ‘ま第１の入力信号、Ｂは第２の入力
信号である。 第１脚 第２図 第３図 第４凶 第５図
、第２図は第１図ｃのブートスラップ型バッファ回路の
要部を示す回路図、第３図はその動作波形図、第４図は
本発明の一実施例を示す回路図、第５図はその動作波形
図である。 図中、Ｑ，〜Ｑ３は第１〜第３のトランジスタ、１３は
ィンバータ、ＩＮ‘ま第１の入力信号、Ｂは第２の入力
信号である。 第１脚 第２図 第３図 第４凶 第５図
Claims (1)
- １ 第１の入力信号をソースまたはドレインの一方に受
ける第１のトランジスタと、該トランジスタのソースま
たはドレインの他方がゲート電極に接続されたブートス
トラツプ機能を持つ第２のトランジスタと、該第２のト
ランジスタに直列接続され、そしてゲート電極には該第
１の入力信号と逆相でそれより僅かに遅延した第２の入
力信号が印加される第３のトランジスタと、該第２およ
び第３のトランジスタの直列接続点である出力端の電位
を反転して該第１のトランジスタのゲート電極に印加す
るインバータとを備えてなることを特徴とするバツフア
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55183076A JPS609370B2 (ja) | 1980-12-24 | 1980-12-24 | バッファ回路 |
| US06/331,287 US4449066A (en) | 1980-12-24 | 1981-12-16 | Buffer circuit for generating output signals having short recovery time |
| DE8181306073T DE3171077D1 (en) | 1980-12-24 | 1981-12-23 | Buffer circuit |
| IE3069/81A IE52383B1 (en) | 1980-12-24 | 1981-12-23 | Buffer circuit |
| EP81306073A EP0055601B1 (en) | 1980-12-24 | 1981-12-23 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55183076A JPS609370B2 (ja) | 1980-12-24 | 1980-12-24 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106227A JPS57106227A (en) | 1982-07-02 |
| JPS609370B2 true JPS609370B2 (ja) | 1985-03-09 |
Family
ID=16129329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55183076A Expired JPS609370B2 (ja) | 1980-12-24 | 1980-12-24 | バッファ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4449066A (ja) |
| EP (1) | EP0055601B1 (ja) |
| JP (1) | JPS609370B2 (ja) |
| DE (1) | DE3171077D1 (ja) |
| IE (1) | IE52383B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161963A (ja) * | 1987-12-17 | 1989-06-26 | Seiki Kogyo Kk | 書画像読取装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725746A (en) * | 1981-10-20 | 1988-02-16 | Kabushiki Kaisha Toshiba | MOSFET buffer circuit with an improved bootstrapping circuit |
| JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
| JPS5922444A (ja) * | 1982-07-28 | 1984-02-04 | Nec Corp | 駆動回路 |
| US4496852A (en) * | 1982-11-15 | 1985-01-29 | International Business Machines Corporation | Low power clock generator |
| US4558239A (en) * | 1983-08-17 | 1985-12-10 | At&T Bell Laboratories | High impedance amplifier for an IC chip |
| US4617476A (en) * | 1984-10-16 | 1986-10-14 | Zilog, Inc. | High speed clocked, latched, and bootstrapped buffer |
| IT1185851B (it) * | 1985-08-02 | 1987-11-18 | Sgs Microelettronica Spa | Circuito di pilotaggio con boctstrap in tecnologia n-mos per carichi capacitivi |
| US4804870A (en) * | 1987-08-07 | 1989-02-14 | Signetics Corporation | Non-inverting, low power, high speed bootstrapped buffer |
| US5084634A (en) * | 1990-10-24 | 1992-01-28 | Burr-Brown Corporation | Dynamic input sampling switch for CDACS |
| JP2709783B2 (ja) * | 1992-12-17 | 1998-02-04 | 三菱電機株式会社 | 昇圧回路 |
| US5359828A (en) * | 1993-09-30 | 1994-11-01 | Day John E | Post assembly |
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