JP2797837B2 - ブースト電位発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はブースト電位発生回路に
関し、特に電源電位より高いブースト電位を発生するブ
ースト電位発生回路に関する。

【０００２】

【従来の技術】現在、半導体メモリＩＣでは、ワード線
駆動回路の様に、選択されたメモリセルのトランジスタ
のゲート電位を電源電位Ｖｃｃ以上にブーストしてこの
トランジスタのしきい値Ｖｔによる電位降下をなくす技
術が一般的に使用されている。

【０００３】従来のこの種のブースト電位発生回路の一
例を図３に示す。

【０００４】このブースト電位発生回路は、ゲートに電
源電位Ｖｃｃを受けソース・ドレインの一方に第１の制
御信号Φ１を入力するＮ型のトランジスタＱ８と、ゲー
トをトランジスタＱ８のソース・ドレインの他方と接続
しドレインに電源電圧Ｖｃｃを受けるＮ型のトランジス
タＱ９と、ゲートに第２の制御信号Φ２を入力しドレイ
ンをトランジスタＱ９のソースと接続しソースをブース
ト電位Ｖｂの出力端とするＮ型のトランジスタＱ４、ゲ
ートに第１の制御信号Φ１を入力しドレインをブースト
電位Ｖｂの出力端と接続しソースを基準電位点（接地電
位点）と接続するＮ型のトランジスタＱ５、ゲートに第
２の制御信号Φ２を入力しドレインをトランジスタＱ４
のドレインと接続するＮ型のトランジスタＱ６、ゲート
に第１の制御信号Φ１を入力しドレインをトランジスタ
Ｑ６のソースと接続しソースを基準電位点と接続するＮ
型のトランジスタＱ７、及びトランジスタＱ６のゲート
・ソース間に接続された容量素子Ｃ２を含みブースト電
位Ｖｂの出力制御を行う出力制御部２と、一端に発振回
路の出力信号ＯＳＣを受け他端をトランジスタＱ９のゲ
ートと接続する容量素子Ｃ３と、一端に第３の制御信号
Φ３を受け他端をトランジスタＱ４のドレインと接続す
るブースト用の大容量値の容量素子Ｃ１とを有する構成
となっている。

【０００５】次にこのブースト電位発生回路の動作につ
いて説明する。図４はこのブースト電位発生回路の動作
を説明するための各部信号の波形図である。

【０００６】スタンバイ時は制御信号Φ２は低レベル、
制御信号Φ１は高レベルにあり、トランジスタＱ５，Ｑ
７，Ｑ９はオン、トランジスタＱ４，Ｑ６はオフ状態に
ある。発振回路の出力信号ＯＳＣは一定の周期で低レベ
ル，高レベルをくり返している。この出力信号ＯＳＣの
電位変化は、容量素子Ｃ３によって節点Ｎ１（トランジ
スタＱ９のゲート）を電源電位Ｖｃｃ以上に押し上げ
る。この節点Ｎ１の電位が電源電位Ｖｃｃからトランジ
スタＱ９のしきい値Ｖｔ分以上に上がれば節点Ｎ２（ト
ランジスタＱ９のソース）には電源電位Ｖｃｃが供給さ
れることになる。

【０００７】ブースト動作状態では、制御信号Φ１が低
レベルとなり、トランジスタＱ５，Ｑ７，Ｑ９がオフと
なる。

【０００８】次に制御信号Φ２が高レベルとなりトラン
ジスタＱ４，Ｑ６がオンになると、容量素子Ｃ２による
ゲートのブーストによりブースト電位Ｖｂの出力端に電
源電位Ｖｃｃが供給され、次に制御信号Φ３が低レベル
から高レベルに変化すると容量素子Ｃ１によって節点Ｎ
２は電源電位Ｖｃｃ以上の電位に押し上げられる。

【０００９】この結果、ブースト電位Ｖｂは電源電位Ｖ
ｃｃ以上の電位となる。

【００１０】このブースト電位Ｖｂが、例えばワード線
のブーストに用いられるとすれば、その電位（Ｖｂ）
は、電源電位Ｖｃｃ＋２Ｖｔ程度になる様に設定され
る。これは、メモリセルのトランジスタのしきい値が一
般的に他の制御回路用のトランジスタのしきい値より高
く設定されているからである。

【００１１】このブースト電位発生回路では、節点Ｎ２
は、スタンバイ時に安定して電源電位Ｖｃｃを供給して
おく必要があり、この電源電位Ｖｃｃの供給にはＮ型の
トランジスタＱ９が使用されているが、これはＰ型のト
ランジスタを使用した場合、ゲート電位が電源電位Ｖｃ
ｃだとしても、ブーストされる節点Ｎ２が大容量の容量
素子Ｃ１のカップリングによって電源電位Ｖｃｃ＋Ｐ型
のトランジスタのしきい値以上になると、このＰ型のト
ランジスタのソースに接続された電源端子にブーストさ
れた電位が抜けてしまいブースト電位Ｖｂが低下するか
らである。またこの節点Ｎ２の電位の保持のために、発
振回路の出力信号ＯＳＣが使用される。

【００１２】

【発明が解決しようとする課題】この従来のブースト電
位発生回路では、ブースト動作時に電源電位Ｖｃｃ以上
の安定したブースト電位Ｖｂを得るために、スタンバイ
時、Ｎ型のトランジスタＱ９により節点Ｎ２の電位を電
源電位Ｖｃｃに保持しこのトランジスタＱ９のゲートに
は発振回路の出力信号ＯＳＣを供給する構成となってい
るので、発振回路の出力信号ＯＳＣによる容量素子Ｃ３
の充放電がくり返えされるため消費電流が増大するとい
う問題点があった。

【００１３】本発明の目的は、ブースト電位を安定して
得ると共に消費電流を低減することができるブースト電
位発生回路を提供することにある。

【００１４】

【課題を解決するための手段】本発明のブースト電位発
生回路は、ゲートに第１の制御信号を入力する一導電型
の第１のトランジスタ，及びゲートに前記第１の制御信
号を入力しドレインを前記第１のトランジスタのドレイ
ンと接続しソースを基準電位点と接続する逆導電型の第
２のトランジスタを備えたインバータと、ゲートを前記
インバータの出力端と接続しドレインを前記第１のトラ
ンジスタのソースと接続しソースを電源端子と接続する
一導電型の第３のトランジスタと、ゲートに第２の制御
信号を入力しドレインを前記第３のトランジスタのドレ
インと接続しソースをブースト電位の出力端とする逆導
電型の第４のトランジスタ、及びゲートに前記第１の制
御信号を入力しドレインを前記ブースト電位の出力端と
接続しソースを前記基準電位点と接続する逆導電型の第
５のトランジスタを含み前記ブースト電位の出力制御を
行う出力制御部と、一端に第３の制御信号を入力し他端
を前記第３及び第４のトランジスタのドレインと接続す
るブースト用の容量素子とを有している。

【００１５】また、第３のトランジスタのチャネル長を
少なくとも第１のトランジスタより長くして構成され
る。

【００１６】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１７】図１は本発明の一実施例を示す回路図であ
る。

【００１８】この実施例は、ゲートに第１の制御信号Φ
１を入力するＰ型の第１のトランジスタＱ１、及びゲー
トに第１の制御信号Φ１を入力しドレインを第１のトラ
ンジスタＱ１のドレインと接続しソースを基準電位点
（接地電位点）と接続するＮ型の第２のトランジスタＱ
２を備えたインバータ１と、ゲートをインバータ１の出
力端と接続しドレインを第１のトランジスタＱ１のソー
スと接続しソースを電源端子（電源電位Ｖｃｃ）と接続
するＰ型の第３のトランジスタＱ３と、（第４の）トラ
ンジスタＱ４のドレインを第３のトランジスタＱ３のド
レインと接続し図３に示された従来例と同一構成の出力
制御部２と、一端に第３の制御信号Φ３を入力し他端を
第３及び第４のトランジスタＱ３，Ｑ４のドレインと接
続するブースト用の容量素子Ｃ１とを有する構成となっ
ている。

【００１９】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号の波
形図である。

【００２０】まず、スタンバイ状態において、制御信号
Φ２は低レベルでトランジスタＱ４，Ｑ６はオフとなっ
ており、制御信号Φ１は高レベルにあり、トランジスタ
Ｑ２，Ｑ５，Ｑ７はオン状態、トランジスタＱ１はオフ
状態になっている。

【００２１】したがって節点Ｎ１は低レベルになり、ト
ランジスタＱ３はＯＮとなり節点Ｎ２に電源電位Ｖｃｃ
を供給する。

【００２２】また、ブースト動作状態では、まず、制御
信号Φ１が低レベルになり、トランジスタＱ２，Ｑ５，
Ｑ７をオフにし、トランジスタＱ１をオンにする。

【００２３】そのため、節点Ｎ１には節点Ｎ２の電位が
供給される。その後、制御信号Φ２が電源電位Ｖｃｃに
なりトランジスタＱ４，Ｑ６がオンになると、容量素子
Ｃ２によるゲートのブーストによりブースト電位Ｖｂの
出力端は電源電位Ｖｃｃとなる。

【００２４】次に、制御信号Φ３が低レベルから高レベ
ルへ変化すると、容量素子Ｃ１によって節点Ｎ１は電源
電位Ｖｃｃから電源電位Ｖｃｃ以上の電位にブーストさ
れる。

【００２５】その結果、ブースト電位Ｖｂは電源電位Ｖ
ｃｃ以上になる。

【００２６】また、節点Ｎ２が電源電位Ｖｃｃ以上にブ
ーストされてもＰ型のトランジスタＱ３のゲートにはこ
の節点Ｎ２の電位が供給されるため、トランジスタＱ３
はオフとなり節点Ｎ２から電源端子にその電位が抜ける
ことはない。

【００２７】この実施例においては、従来例のような発
振回路の出力信号ＯＳＣを使用していないので、この出
力信号ＯＳＣによる容量素子の充放電がなく、その分消
費電流を低減することができる。

【００２８】この実施例で、スタンバイ状態からアクテ
ィブ状態（ブースト動作状態）に変わった時、節点Ｎ２
の電位がＰ型のトランジスタＱ３のゲートに加えられる
が、この電位の応答が遅くなり、節点Ｎ２は電源電位Ｖ
ｃｃ以上にブーストされたがトランジスタＱ３のゲート
電位はまだ電源電位Ｖｃｃのままである状態が存在する
可能性がある。この場合、節点Ｎ２の電位がトランジス
タＱ３によって電源端子に抜けてしまう危険性がある。

【００２９】そこでこのような場合には、このトランジ
スタＱ３にこの半導体ＩＣ内で標準的に使われているＰ
型のトランジスタ（例えばＱ１等）よりもチャネル長の
長いトランジスタを使用する。これによってトランジス
タＱ３のゲートの電位の応答が遅れても、節点Ｎ２のブ
ーストされた電位が電源端子に抜けるのを防止できる。

【００３０】

【発明の効果】以上説明したように本発明は、節点Ｎ２
の電位の供給及び保持を、ソースを節点Ｎ２と接続しゲ
ートに第１の制御信号を入力する一導電型の第１のトラ
ンジスタ、及びソースを基準電位点と接続しドレインを
第１のトランジスタのドレインと接続しゲートに第１の
制御信号を入力する逆導電型の第２のトランジスタを備
えたインバータと、ソースを電源端子と接続しドレイン
を節点Ｎ２と接続しゲートをインバータの出力端と接続
する一導電型の第３のトランジスタとにより行う構成と
することにより、節点Ｎ２の電位が電源電位以上になっ
てもこの電位が電源端子に抜けることがなく、しかも発
振回路の出力信号を使用しなくて済むので、安定したブ
ースト電位を得ることができると共に消費電流を低減す
ることができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。

【図３】従来のブースト電位発生回路の一例を示す回路
図である。

【図４】図３に示されたブースト電位発生回路の動作を
説明するための各部信号の波形図である。

【符号の説明】

１ インバータ ２ 出力制御部 Ｃ１〜Ｃ３ 容量素子 Ｑ１〜Ｑ９ トランジスタ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ゲートに第１の制御信号を入力する一導
   電型の第１のトランジスタ，及びゲートに前記第１の制
   御信号を入力しドレインを前記第１のトランジスタのド
   レインと接続しソースを基準電位点と接続する逆導電型
   の第２のトランジスタを備えたインバータと、ゲートを
   前記インバータの出力端と接続しドレインを前記第１の
   トランジスタのソースと接続しソースを電源端子と接続
   する一導電型の第３のトランジスタと、ゲートに第２の
   制御信号を入力しドレインを前記第３のトランジスタの
   ドレインと接続しソースをブースト電位の出力端とする
   逆導電型の第４のトランジスタ、及びゲートに前記第１
   の制御信号を入力しドレインを前記ブースト電位の出力
   端と接続しソースを前記基準電位点と接続する逆導電型
   の第５のトランジスタを含み前記ブースト電位の出力制
   御を行う出力制御部と、一端に第３の制御信号を入力し
   他端を前記第３及び第４のトランジスタのドレインと接
   続するブースト用の容量素子とを有することを特徴とす
   るブースト電位発生回路。
2. 【請求項２】 第３のトランジスタのチャネル長を少な
   くとも第１のトランジスタより長くした請求項１記載の
   ブースト電位発生回路。