JPH1145574A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1145574A JPH1145574A JP9216024A JP21602497A JPH1145574A JP H1145574 A JPH1145574 A JP H1145574A JP 9216024 A JP9216024 A JP 9216024A JP 21602497 A JP21602497 A JP 21602497A JP H1145574 A JPH1145574 A JP H1145574A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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Abstract
(57)【要約】
【課題】出力回路用昇圧回路において、データの出力と
同期した効率的な昇圧が行える半導体記憶装置の提供。 【解決手段】半導体記憶装置の内部に昇圧電位を発生さ
せる昇圧電位発生回路３、昇圧電位回路４を備え、昇圧
電位発生回路３を駆動する信号には、リングオシレー夕
の出力Φを用い、一方、昇圧電位発生回路４を駆動する
信号には、外部から入力されるＣＬＫ信号を内部クロッ
ク（ＣＬＫ）発生回路２で変換したＩＣＬＫを用い、昇
圧電位ＶＢＯＯＴは、メモリセルアレイのワード線を選
択する駆動信号、及び、出力回路のＮ型トランジスタの
ゲート入力として用いる。内部ＣＬＫ発生回路２及び昇
圧電位発生回路４は、リード動作時すなわち出力回路か
らデータが出力している状態の時のみ活性化されメモリ
セルアレイ、出力回路共にＶＢＯＯＴを使用する時の昇
圧電位の供給を補佐する。
同期した効率的な昇圧が行える半導体記憶装置の提供。 【解決手段】半導体記憶装置の内部に昇圧電位を発生さ
せる昇圧電位発生回路３、昇圧電位回路４を備え、昇圧
電位発生回路３を駆動する信号には、リングオシレー夕
の出力Φを用い、一方、昇圧電位発生回路４を駆動する
信号には、外部から入力されるＣＬＫ信号を内部クロッ
ク（ＣＬＫ）発生回路２で変換したＩＣＬＫを用い、昇
圧電位ＶＢＯＯＴは、メモリセルアレイのワード線を選
択する駆動信号、及び、出力回路のＮ型トランジスタの
ゲート入力として用いる。内部ＣＬＫ発生回路２及び昇
圧電位発生回路４は、リード動作時すなわち出力回路か
らデータが出力している状態の時のみ活性化されメモリ
セルアレイ、出力回路共にＶＢＯＯＴを使用する時の昇
圧電位の供給を補佐する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、同期型ＤＲＡＭ（シンクロナスＤＲＡＭ）の
昇圧回路に関する。
し、特に、同期型ＤＲＡＭ（シンクロナスＤＲＡＭ）の
昇圧回路に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の低電圧化が進ん
でおり、これに伴い半導体記憶装置内部で電源電圧以上
の電圧を常時供給する必要が生じてきている。このため
図８に示すような昇圧回路を半導体記憶装置内部に設け
ている。
でおり、これに伴い半導体記憶装置内部で電源電圧以上
の電圧を常時供給する必要が生じてきている。このため
図８に示すような昇圧回路を半導体記憶装置内部に設け
ている。
【０００３】図８を参照すると、昇圧回路は、リングオ
シレータ４０、および昇圧電位発生回路４１から構成さ
れている。リングオシレータ４０は所定の周期で電源電
位（ＶＣＣ）レベル、接地電位（基準電位、ＧＮＤ）レ
ベルを繰り返すパルス信号Φを出力する。昇圧電位発生
回路４１は、パルス信号Φを駆動信号とし、昇圧電位Ｖ
ＢＯＯＴを発生する回路である。
シレータ４０、および昇圧電位発生回路４１から構成さ
れている。リングオシレータ４０は所定の周期で電源電
位（ＶＣＣ）レベル、接地電位（基準電位、ＧＮＤ）レ
ベルを繰り返すパルス信号Φを出力する。昇圧電位発生
回路４１は、パルス信号Φを駆動信号とし、昇圧電位Ｖ
ＢＯＯＴを発生する回路である。
【０００４】図２は、この種の昇圧電位発生回路の構成
の一例を示す図である。図２を参照して、昇圧電位発生
回路の構成を説明する。第１のＮ型のトランジスタＮ１
は、そのソース、ドレインの一方を昇圧電源（ＶＢＯＯ
Ｔ）と接続し、他方とゲートを第１のキャパシタＣ１の
一端と接続している。第２のＮ型のトランジスタＮ２
は、そのソース、ドレインの一方を昇圧電源（ＶＢＯＯ
Ｔ）と接続し、他方とゲートを第２のキャパシタＣ２の
一端と接続している。第３のＮ型のトランジスタＮ３
は、そのソース、ドレインの一方を電源電圧（ＶＣＣ）
と接続し、その他方を第１のキャパシタＣ１の一端と接
続し、ゲートを第２のキャパシタＣ２の一端と接続して
いる。第４のＮ型のトランジスタＮ４は、そのソース、
ドレインの一方を電源電圧（ＶＣＣ）と接続し、その他
方を第２のキャパシタＣ２の一端と接続し、ゲートを第
１のキャパシタＣ１の一端と接続している。
の一例を示す図である。図２を参照して、昇圧電位発生
回路の構成を説明する。第１のＮ型のトランジスタＮ１
は、そのソース、ドレインの一方を昇圧電源（ＶＢＯＯ
Ｔ）と接続し、他方とゲートを第１のキャパシタＣ１の
一端と接続している。第２のＮ型のトランジスタＮ２
は、そのソース、ドレインの一方を昇圧電源（ＶＢＯＯ
Ｔ）と接続し、他方とゲートを第２のキャパシタＣ２の
一端と接続している。第３のＮ型のトランジスタＮ３
は、そのソース、ドレインの一方を電源電圧（ＶＣＣ）
と接続し、その他方を第１のキャパシタＣ１の一端と接
続し、ゲートを第２のキャパシタＣ２の一端と接続して
いる。第４のＮ型のトランジスタＮ４は、そのソース、
ドレインの一方を電源電圧（ＶＣＣ）と接続し、その他
方を第２のキャパシタＣ２の一端と接続し、ゲートを第
１のキャパシタＣ１の一端と接続している。
【０００５】第１のキャパシタＣ１の他端は、信号Φを
入力とする第１のインバータＩＮＶ１の出力と接続さ
れ、第２のキャパシタＣ２の他端は、信号Φを入力とす
る第３のインバータＩＮＶ３の出力を入力とする第２の
インバータＩＮＶ２の出力と接続されている。第３のキ
ャパシタＣ３は、一端を昇圧電源（ＶＢＯＯＴ）と接続
し、他端を接地電位点（ＧＮＤ）と接続している。
入力とする第１のインバータＩＮＶ１の出力と接続さ
れ、第２のキャパシタＣ２の他端は、信号Φを入力とす
る第３のインバータＩＮＶ３の出力を入力とする第２の
インバータＩＮＶ２の出力と接続されている。第３のキ
ャパシタＣ３は、一端を昇圧電源（ＶＢＯＯＴ）と接続
し、他端を接地電位点（ＧＮＤ）と接続している。
【０００６】図４は、図２に示した昇圧電位発生回路の
動作を示す波形図であり、第１、第２の制御信号Φ１、
Φ２、ノードＴ１、Ｔ２、昇圧電圧出力ＶＢＯＯＴの波
形が示されている。
動作を示す波形図であり、第１、第２の制御信号Φ１、
Φ２、ノードＴ１、Ｔ２、昇圧電圧出力ＶＢＯＯＴの波
形が示されている。
【０００７】図２及び図４を参照して、この昇圧電位発
生回路の動作を説明する。この昇圧電位発生回路の入力
信号は、リングオシレー夕４０の出力であるパルス信号
Φである。第１のインバータＩＮＶ１の出力である第１
の制御信号Φ１は、所定の周期でＶＣＣレベル、ＧＮＤ
レベルとなる。第２のインバータＩＮＶ２の出力である
第２の制御信号Φ２は、第１の制御信号Φ１がＶＣＣレ
ベルの期間内の所定の期間ではＧＮＤレベルに、第１の
制御信号Φ１がＧＮＤレベルの期間内の所定の期間では
ＶＣＣレベルとなる。
生回路の動作を説明する。この昇圧電位発生回路の入力
信号は、リングオシレー夕４０の出力であるパルス信号
Φである。第１のインバータＩＮＶ１の出力である第１
の制御信号Φ１は、所定の周期でＶＣＣレベル、ＧＮＤ
レベルとなる。第２のインバータＩＮＶ２の出力である
第２の制御信号Φ２は、第１の制御信号Φ１がＶＣＣレ
ベルの期間内の所定の期間ではＧＮＤレベルに、第１の
制御信号Φ１がＧＮＤレベルの期間内の所定の期間では
ＶＣＣレベルとなる。
【０００８】第１の制御信号Φ１が電源電位レベルで第
２の制御信号Φ２が接地電位レベル（０Ｖ）のとき、ト
ランジスタＮ４がオンとなり、キャパシタＣ２の一端で
ある、ノードＴ２は充電され電源電位ＶＣＣとなる。ま
た、キャパシタＣ１の一端であるノードＴ１のレベル
が、（ＶＢＯＯＴ＋Ｖｔ）（Ｖｔはトランジスタのしき
い値電圧）以上ならば、ノードＴ１からトランジスタＮ
１を通して昇圧電位出力端（ＶＢＯＯＴ）に電流が流
れ、昇圧電位ＶＢＯＯＴは、電源電位ＶＣＣより高いレ
ベルに引き上げられる。
２の制御信号Φ２が接地電位レベル（０Ｖ）のとき、ト
ランジスタＮ４がオンとなり、キャパシタＣ２の一端で
ある、ノードＴ２は充電され電源電位ＶＣＣとなる。ま
た、キャパシタＣ１の一端であるノードＴ１のレベル
が、（ＶＢＯＯＴ＋Ｖｔ）（Ｖｔはトランジスタのしき
い値電圧）以上ならば、ノードＴ１からトランジスタＮ
１を通して昇圧電位出力端（ＶＢＯＯＴ）に電流が流
れ、昇圧電位ＶＢＯＯＴは、電源電位ＶＣＣより高いレ
ベルに引き上げられる。
【０００９】次に、第１の制御信号Φ１が接地電位レベ
ル、第２の制御信号Φ２が電源電位レベルになると、ノ
ードＴ２は、２ＶＣＣレベル近くまで上がり、トランジ
スタＮ３をオンにし、ノードＴ１を電源電位ＶＣＣまで
充電する。また、トランジスタＮ２を通して昇圧電位出
力端（ＶＢＯＯＴ）に電荷を供給する。
ル、第２の制御信号Φ２が電源電位レベルになると、ノ
ードＴ２は、２ＶＣＣレベル近くまで上がり、トランジ
スタＮ３をオンにし、ノードＴ１を電源電位ＶＣＣまで
充電する。また、トランジスタＮ２を通して昇圧電位出
力端（ＶＢＯＯＴ）に電荷を供給する。
【００１０】この動作が繰り返され、昇圧電位ＶＢＯＯ
Ｔは電源電位ＶＣＣより高い電位に昇圧される。
Ｔは電源電位ＶＣＣより高い電位に昇圧される。
【００１１】キャパシタＣ３は大容量のキャパシタであ
り、これは昇圧電位ＶＢＯＯＴの変動量を小さく抑える
働きをする。
り、これは昇圧電位ＶＢＯＯＴの変動量を小さく抑える
働きをする。
【００１２】この昇圧電位ＶＢＯＯＴは、半導体記憶装
置のワード線の選択レベル駆動用に使用される。
置のワード線の選択レベル駆動用に使用される。
【００１３】図３は、出力回路４３の回路構成の一例を
示す図である。図３に示すように、半導体記憶装置の出
力回路において、昇圧電位（ＶＢＯＯＴ）をレベル変換
回路１０を通し、Ｎ型のトランジスタＮ１０のゲート入
力電圧として使用される。
示す図である。図３に示すように、半導体記憶装置の出
力回路において、昇圧電位（ＶＢＯＯＴ）をレベル変換
回路１０を通し、Ｎ型のトランジスタＮ１０のゲート入
力電圧として使用される。
【００１４】次に、従来の昇圧回路の別の構成の例を図
９に示す。図９は、特開平８−５０７８９号公報に記載
された回路構成を示すものである。図９を参照すると、
この昇圧回路が、図８に示した構成と相違する点は、昇
圧電源発生回路５０の駆動信号を、リングオシレータの
出力を用いる代わりに、外部システムクロック信号ＣＬ
Ｋを用いている点である。このクロック信号ＣＬＫを駆
動信号とし、昇圧電源発生回路５０は昇圧電位を発生す
る。
９に示す。図９は、特開平８−５０７８９号公報に記載
された回路構成を示すものである。図９を参照すると、
この昇圧回路が、図８に示した構成と相違する点は、昇
圧電源発生回路５０の駆動信号を、リングオシレータの
出力を用いる代わりに、外部システムクロック信号ＣＬ
Ｋを用いている点である。このクロック信号ＣＬＫを駆
動信号とし、昇圧電源発生回路５０は昇圧電位を発生す
る。
【００１５】
【発明が解決しようとする課題】ところで、半導体記憶
装置、特に同期型ＤＲＡＭ（シンクロナスＤＲＡＭ）に
おいて、昇圧電位（ＶＢＯＯＴ）をメモリセルアレイ、
及び出力回路で共に使用した場合、リード動作時以外で
は、すなわち出力回路が動作していない状態では、ＶＢ
ＯＯＴはメモリセルアレイにおいてワードの駆動信号と
して用いられるだけであるが、リード動作時に入ると、
ＶＢＯＯＴを出力回路でも使用するため、特に高速で出
力をしている場合には、昇圧電位レベルが下がり、この
ため出力の遅れや、またワード線を駆動する時間が遅れ
る、という問題点が生じる。
装置、特に同期型ＤＲＡＭ（シンクロナスＤＲＡＭ）に
おいて、昇圧電位（ＶＢＯＯＴ）をメモリセルアレイ、
及び出力回路で共に使用した場合、リード動作時以外で
は、すなわち出力回路が動作していない状態では、ＶＢ
ＯＯＴはメモリセルアレイにおいてワードの駆動信号と
して用いられるだけであるが、リード動作時に入ると、
ＶＢＯＯＴを出力回路でも使用するため、特に高速で出
力をしている場合には、昇圧電位レベルが下がり、この
ため出力の遅れや、またワード線を駆動する時間が遅れ
る、という問題点が生じる。
【００１６】また、同期型ＤＲＡＭ（シンクロナスＤＲ
ＡＭ）では、外部クロックＣＬＫに同期してデータが出
力される。図８を参照して説明した従来の昇圧回路の構
成の場合、リングオシレータの周期で昇圧回路が駆動さ
れるため、外部クロックＣＬＫの周期とオシレー夕周期
が異なれば、出力により昇圧電位（ＶＢＯＯＴ）を使用
するタイミングと、昇圧回路により昇圧電位（ＶＢＯＯ
Ｔ）をポンピングするタイミングが異なるため、出力時
の昇圧電位レベルが異なり、それによりアクセス差がみ
られる。
ＡＭ）では、外部クロックＣＬＫに同期してデータが出
力される。図８を参照して説明した従来の昇圧回路の構
成の場合、リングオシレータの周期で昇圧回路が駆動さ
れるため、外部クロックＣＬＫの周期とオシレー夕周期
が異なれば、出力により昇圧電位（ＶＢＯＯＴ）を使用
するタイミングと、昇圧回路により昇圧電位（ＶＢＯＯ
Ｔ）をポンピングするタイミングが異なるため、出力時
の昇圧電位レベルが異なり、それによりアクセス差がみ
られる。
【００１７】一方上記特開平８−５０７８９号公報記載
の回路構成の場合、昇圧電位発生回路の駆動信号に外部
システムクロックＣＬＫを用いているため、上述した出
力タイミングと昇圧タイミングの問題に対して有効に作
用する。しかしながら、例えばシンクロナスＤＲＡＭに
おいて、セルフリフレッシュモードにエントリーした場
合などで、システム構成によっては、外部クロックＣＬ
Ｋも一定レベルの電位で供給される場合がある。この場
合は、昇圧電位発生回路を駆動するためのパルス的な電
圧が供給されず、昇圧電位レベルは、時間とともにＶＣ
Ｃレベル、もしくは、それ以下の電圧まで降下してしま
う。その後、セルフリフレッシュモードが終了し、通常
動作に入った直後は適正な昇圧電源レベルに達していな
いため、ワード線を駆動する時間が遅れ、アクセス遅れ
等の問題を引き起こす。また、必要とされる出力データ
のハイレベルが得られない。
の回路構成の場合、昇圧電位発生回路の駆動信号に外部
システムクロックＣＬＫを用いているため、上述した出
力タイミングと昇圧タイミングの問題に対して有効に作
用する。しかしながら、例えばシンクロナスＤＲＡＭに
おいて、セルフリフレッシュモードにエントリーした場
合などで、システム構成によっては、外部クロックＣＬ
Ｋも一定レベルの電位で供給される場合がある。この場
合は、昇圧電位発生回路を駆動するためのパルス的な電
圧が供給されず、昇圧電位レベルは、時間とともにＶＣ
Ｃレベル、もしくは、それ以下の電圧まで降下してしま
う。その後、セルフリフレッシュモードが終了し、通常
動作に入った直後は適正な昇圧電源レベルに達していな
いため、ワード線を駆動する時間が遅れ、アクセス遅れ
等の問題を引き起こす。また、必要とされる出力データ
のハイレベルが得られない。
【００１８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、出力回路用昇圧
回路において、データの出力と同期した効率的な昇圧が
行える半導体記憶装置を提供することにある。
てなされたものであって、その目的は、出力回路用昇圧
回路において、データの出力と同期した効率的な昇圧が
行える半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、リングオシレータ回路
により駆動される第１の昇圧電位発生回路と、読み出し
動作時のみ駆動される第２の昇圧電位発生回路と、を備
え、前記第１の昇圧電位発生回路により生成される昇圧
電源と、前記第２の昇圧電位発生回路により生成される
昇圧電源が接続されている、ことを特徴とする。
め、本発明の半導体記憶装置は、リングオシレータ回路
により駆動される第１の昇圧電位発生回路と、読み出し
動作時のみ駆動される第２の昇圧電位発生回路と、を備
え、前記第１の昇圧電位発生回路により生成される昇圧
電源と、前記第２の昇圧電位発生回路により生成される
昇圧電源が接続されている、ことを特徴とする。
【００２０】また本発明においては、前記第２の昇圧電
位発生回路を、外部クロック信号と同期した信号で駆動
することを特徴とする。
位発生回路を、外部クロック信号と同期した信号で駆動
することを特徴とする。
【００２１】さらに、本発明においては、外部クロック
信号と同期した信号を周波数変換する分周回路を備え、
前記第２の昇圧電位発生回路を前記分周回路の出力信号
によって駆動するように構成してもよい。
信号と同期した信号を周波数変換する分周回路を備え、
前記第２の昇圧電位発生回路を前記分周回路の出力信号
によって駆動するように構成してもよい。
【００２２】そして、本発明においては、前記第２の昇
圧電位発生回路をリングオシレータ回路の出力信号によ
って駆動するように構成してもよい。
圧電位発生回路をリングオシレータ回路の出力信号によ
って駆動するように構成してもよい。
【００２３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体記憶装置は、その好ましい
実施の形態において、内部に、昇圧電位発生拭路を２台
設け、第１の昇圧電位発生回路は、従来と同様メモリセ
ルアレイのワード駆動用昇圧電源供給回路として常時動
作し、第２の昇圧電位発生回路は、リード動作時、すな
わち出力回路が活性時のみ動作し、昇圧電位を発生し昇
圧電位の供給を補佐する。
に説明する。本発明の半導体記憶装置は、その好ましい
実施の形態において、内部に、昇圧電位発生拭路を２台
設け、第１の昇圧電位発生回路は、従来と同様メモリセ
ルアレイのワード駆動用昇圧電源供給回路として常時動
作し、第２の昇圧電位発生回路は、リード動作時、すな
わち出力回路が活性時のみ動作し、昇圧電位を発生し昇
圧電位の供給を補佐する。
【００２４】より詳細には、本発明の半導体記憶装置
は、その好ましい実施の形態において、同期型半導体記
憶装置に適用して好適とされ、その内部に昇圧電位を発
生させる第１の昇圧電位発生回路（図１の３）、第２の
昇圧電位回路（図１の４）を備え、第１の昇圧電位発生
回路を駆動する信号には、例えばリングオシレー夕の出
力を用い、第２の昇圧電位発生回路を駆動する信号に
は、外部から入力されるクロック信号（ＣＬＫ）を内部
クロック発生回路（図１の２）で変換した内部クロック
信号（ＩＣＬＫ）を用いる。昇圧電位（ＶＢＯＯＴ）
は、メモリセルアレイ（図１の５）のワード線を選択す
る駆動信号に用いる。また、出力回路（図１の６）のＮ
型トランジスタのゲート入力として用いる。
は、その好ましい実施の形態において、同期型半導体記
憶装置に適用して好適とされ、その内部に昇圧電位を発
生させる第１の昇圧電位発生回路（図１の３）、第２の
昇圧電位回路（図１の４）を備え、第１の昇圧電位発生
回路を駆動する信号には、例えばリングオシレー夕の出
力を用い、第２の昇圧電位発生回路を駆動する信号に
は、外部から入力されるクロック信号（ＣＬＫ）を内部
クロック発生回路（図１の２）で変換した内部クロック
信号（ＩＣＬＫ）を用いる。昇圧電位（ＶＢＯＯＴ）
は、メモリセルアレイ（図１の５）のワード線を選択す
る駆動信号に用いる。また、出力回路（図１の６）のＮ
型トランジスタのゲート入力として用いる。
【００２５】内部クロック発生回路及び第２の昇圧電位
発生回路は、リード動作時すなわち出力回路からデータ
が出力している状態の時のみ活性化され、メモリセルア
レイ、出力回路共にＶＢＯＯＴを使用する時の昇圧電位
の供給を補佐する。
発生回路は、リード動作時すなわち出力回路からデータ
が出力している状態の時のみ活性化され、メモリセルア
レイ、出力回路共にＶＢＯＯＴを使用する時の昇圧電位
の供給を補佐する。
【００２６】
【実施例】上記した実施の形態について更に詳細に説明
すべく、本発明の実施例について図面を参照して以下に
説明する。図１は、本発明の一実施例の構成を示す図で
ある。図１を参照すると、本発明の一実施例は、リング
オシレータ１、内部クロック（ＣＬＫ）発生回路２、昇
圧電位発生回路３、昇圧電位発生回路４から構成されて
いる。なお、５はメモリセルアレイ、６は出力回路であ
る。
すべく、本発明の実施例について図面を参照して以下に
説明する。図１は、本発明の一実施例の構成を示す図で
ある。図１を参照すると、本発明の一実施例は、リング
オシレータ１、内部クロック（ＣＬＫ）発生回路２、昇
圧電位発生回路３、昇圧電位発生回路４から構成されて
いる。なお、５はメモリセルアレイ、６は出力回路であ
る。
【００２７】リングオシレータ１の出力信号Φは、所定
の周期でＶＣＣレベル、ＧＮＤレベルを繰り返すパルス
信号である。昇圧電位発生回路３、昇圧電位発生回路４
は図２に示したような回路構成からなり、既に説明した
ように、図４に示す動作を行う。また出力回路６は、既
に説明した図３に示すような回路構成からなる。
の周期でＶＣＣレベル、ＧＮＤレベルを繰り返すパルス
信号である。昇圧電位発生回路３、昇圧電位発生回路４
は図２に示したような回路構成からなり、既に説明した
ように、図４に示す動作を行う。また出力回路６は、既
に説明した図３に示すような回路構成からなる。
【００２８】リングオシレータ１、昇圧電位発生回路３
は電源ＯＮ時常に動作する。内部クロック発生回路２の
動作波形図を、図６（Ａ）に示す。内部クロック発生回
路２はリード動作時（制御信号ＲＥＡＤＵがアクティブ
の時）、すなわち出力回路６が動作時のみ、外部から入
力されたクロック信号ＣＬＫのハイレベル、ロウレベル
を、それぞれ電源電位（ＶＣＣ）レベル、接地電位（Ｇ
ＮＤ）レベルに変換し、内部で使用するクロック信号
（「ＩＣＬＫ」という）を発生する。
は電源ＯＮ時常に動作する。内部クロック発生回路２の
動作波形図を、図６（Ａ）に示す。内部クロック発生回
路２はリード動作時（制御信号ＲＥＡＤＵがアクティブ
の時）、すなわち出力回路６が動作時のみ、外部から入
力されたクロック信号ＣＬＫのハイレベル、ロウレベル
を、それぞれ電源電位（ＶＣＣ）レベル、接地電位（Ｇ
ＮＤ）レベルに変換し、内部で使用するクロック信号
（「ＩＣＬＫ」という）を発生する。
【００２９】リングオシレータ１からの一定周期の出力
パルスΦにより、昇圧電位発生回路３は駆動され、設定
された昇圧電位（ＶＢＯＯＴ）を発生する。これは通常
メモリセルアレイ５のワード線駆動用信号として用いら
れる。リード動作時になると、内部クロック発生回路
２、昇圧電位発生回路４は、制御信号ＲＥＡＤＵ（リー
ド動作中活性化される信号）により活性化され、内部ク
ロック発生回路２から出力される内部クロック信号ＩＣ
ＬＫにより昇圧電位発生回路４は駆動され、昇圧電位Ｖ
ＢＯＯＴを発生し、昇圧電源の供給の補佐を行う。
パルスΦにより、昇圧電位発生回路３は駆動され、設定
された昇圧電位（ＶＢＯＯＴ）を発生する。これは通常
メモリセルアレイ５のワード線駆動用信号として用いら
れる。リード動作時になると、内部クロック発生回路
２、昇圧電位発生回路４は、制御信号ＲＥＡＤＵ（リー
ド動作中活性化される信号）により活性化され、内部ク
ロック発生回路２から出力される内部クロック信号ＩＣ
ＬＫにより昇圧電位発生回路４は駆動され、昇圧電位Ｖ
ＢＯＯＴを発生し、昇圧電源の供給の補佐を行う。
【００３０】これにより、メモリセルアレイ５、出力回
路６ともに動作することによる昇圧電位レベルの低下を
防ぐ。
路６ともに動作することによる昇圧電位レベルの低下を
防ぐ。
【００３１】また、昇圧電位発生回路４の駆動信号に外
部クロックＣＬＫと同期した信号ＩＣＬＫを用いている
ため、昇圧電位発生回路４のポンピングタイミングは外
部クロックＣＬＫに同期している。半導体記憶装置、特
にシンクロナスＤＲＡＭでは、データの出力は外部ＣＬ
Ｋに同期して行われるため、データの出力サイクルと、
出力回路に供給する昇圧電源の昇圧サイクルが一致する
ため、データの出力時の昇圧電位が安定しアクセスタイ
ムが安定化する。
部クロックＣＬＫと同期した信号ＩＣＬＫを用いている
ため、昇圧電位発生回路４のポンピングタイミングは外
部クロックＣＬＫに同期している。半導体記憶装置、特
にシンクロナスＤＲＡＭでは、データの出力は外部ＣＬ
Ｋに同期して行われるため、データの出力サイクルと、
出力回路に供給する昇圧電源の昇圧サイクルが一致する
ため、データの出力時の昇圧電位が安定しアクセスタイ
ムが安定化する。
【００３２】半導体記憶装置、特にシンクロナスＤＲＡ
Ｍにおいて、この実施例の昇圧回路の回路構成の場合、
セルフリフレッシュモードにエントリーした時など、外
部からクロック信号ＣＬＫが入力されない場合、内部ク
ロック発生回路２、昇圧電位発生回路４は動作しないた
め、昇圧電位発生回路４は昇圧電位を発生しない。しか
し、昇圧電位発生回路３と昇圧電位発生回路４の出力は
互いに接続されており、リングオシレー夕１、昇圧電位
発生回路３は常時動作を行うため、これにより昇圧電位
レベルは設定された電位に維持される。このため、セル
フリフレッシュが終了し、すぐにリード状態になった場
合でも、昇圧電位は設定された電位にあり、アクセス遅
れ等の問題は起こらない。
Ｍにおいて、この実施例の昇圧回路の回路構成の場合、
セルフリフレッシュモードにエントリーした時など、外
部からクロック信号ＣＬＫが入力されない場合、内部ク
ロック発生回路２、昇圧電位発生回路４は動作しないた
め、昇圧電位発生回路４は昇圧電位を発生しない。しか
し、昇圧電位発生回路３と昇圧電位発生回路４の出力は
互いに接続されており、リングオシレー夕１、昇圧電位
発生回路３は常時動作を行うため、これにより昇圧電位
レベルは設定された電位に維持される。このため、セル
フリフレッシュが終了し、すぐにリード状態になった場
合でも、昇圧電位は設定された電位にあり、アクセス遅
れ等の問題は起こらない。
【００３３】次に本発明の第２の実施例について以下に
説明する。半導体記憶装置、特にシンクロナスＤＲＡＭ
では、１００ＭＨｚ以上の周波数で動作する製品もでて
きている。この場合、その内部に有する昇圧電源回路
が、前記第１の実施例として参照した図１の回路構成で
は、高周波数の外部クロックＣＬＫと同期した駆動信号
ＩＣＬＫでその昇圧電位発生回路を駆動すると、図２に
示す昇圧電位発生回路のノードＴｌ、Ｔ２が十分に充電
されないままに、駆動信号ＩＣＬＫが反転してしまう。
その結果、昇圧電位レベルは設定レベルに達しない。
説明する。半導体記憶装置、特にシンクロナスＤＲＡＭ
では、１００ＭＨｚ以上の周波数で動作する製品もでて
きている。この場合、その内部に有する昇圧電源回路
が、前記第１の実施例として参照した図１の回路構成で
は、高周波数の外部クロックＣＬＫと同期した駆動信号
ＩＣＬＫでその昇圧電位発生回路を駆動すると、図２に
示す昇圧電位発生回路のノードＴｌ、Ｔ２が十分に充電
されないままに、駆動信号ＩＣＬＫが反転してしまう。
その結果、昇圧電位レベルは設定レベルに達しない。
【００３４】その対策を講じた構成として、図５に、本
発明の第２実施例の回路構成を示す。図６を参照する
と、本発明の第２の実施例は、リングオシレータ２０、
内部クロック（ＣＬＫ）発生回路２１、分周回路２２、
昇圧電位発生回路２３、及び昇圧電位発生回路２４を備
えて構成されている。
発明の第２実施例の回路構成を示す。図６を参照する
と、本発明の第２の実施例は、リングオシレータ２０、
内部クロック（ＣＬＫ）発生回路２１、分周回路２２、
昇圧電位発生回路２３、及び昇圧電位発生回路２４を備
えて構成されている。
【００３５】リングオシレータ２０、内部クロック発生
回路２１、昇圧電位発生回路２３、昇圧電位発生回路２
４は、前記第１の実施例と同様の動作を行う。
回路２１、昇圧電位発生回路２３、昇圧電位発生回路２
４は、前記第１の実施例と同様の動作を行う。
【００３６】図６（Ｂ）に、分周回路２２の動作波形を
示す。分周回路２２は、リード動作時、制御信号ＲＥＡ
ＤＵにより活性化される。分周回路２２は内部クロック
発生回路２１で発生したＩＣＬＫをその入力とし、これ
を適当な周波数に分周し、その分周された信号（ＩＣＬ
ＫＵ）を昇圧電位発生回路２４の駆動信号として使用す
る。分周回路２２の構成は、例えば図６（Ｂ）に示すよ
うに、分周するにはＤ型フリップフロップを用いて簡単
に実現することができる。そして、動作周波数に応じ、
適当な周波数にＩＣＬＫを分周すれば、昇圧電位発生回
路２４は設定電位を供給することが可能となる。
示す。分周回路２２は、リード動作時、制御信号ＲＥＡ
ＤＵにより活性化される。分周回路２２は内部クロック
発生回路２１で発生したＩＣＬＫをその入力とし、これ
を適当な周波数に分周し、その分周された信号（ＩＣＬ
ＫＵ）を昇圧電位発生回路２４の駆動信号として使用す
る。分周回路２２の構成は、例えば図６（Ｂ）に示すよ
うに、分周するにはＤ型フリップフロップを用いて簡単
に実現することができる。そして、動作周波数に応じ、
適当な周波数にＩＣＬＫを分周すれば、昇圧電位発生回
路２４は設定電位を供給することが可能となる。
【００３７】次に本発明の第３の実施例について以下に
説明する。図７は、本発明の第３の実施例の構成を示す
図である。図７を参照すると、本発明の第３の実施例
は、前記第１、第２の実施例における、昇圧電位発生回
路の一方の駆動用信号を外部クロックと同期した信号を
用いるのではなく、他方の昇圧電位発生回路と同様、リ
ングオシレータの出力を用いた構成である。
説明する。図７は、本発明の第３の実施例の構成を示す
図である。図７を参照すると、本発明の第３の実施例
は、前記第１、第２の実施例における、昇圧電位発生回
路の一方の駆動用信号を外部クロックと同期した信号を
用いるのではなく、他方の昇圧電位発生回路と同様、リ
ングオシレータの出力を用いた構成である。
【００３８】本発明の第３の実施例において、このよう
な構成をとるのは、半導体記憶装置において、適当な外
部クロックＣＬＫを利用できない場合、または非同期に
動作するメモリ装置で、出力動作時の昇圧電源レベルを
低下させないため、出力動作時のみ、リングオシレータ
３１、昇圧電位発生回路３３を動作させ、昇圧電位発生
回路３２を補佐し、昇圧電位の低下を防ぐものである。
な構成をとるのは、半導体記憶装置において、適当な外
部クロックＣＬＫを利用できない場合、または非同期に
動作するメモリ装置で、出力動作時の昇圧電源レベルを
低下させないため、出力動作時のみ、リングオシレータ
３１、昇圧電位発生回路３３を動作させ、昇圧電位発生
回路３２を補佐し、昇圧電位の低下を防ぐものである。
【００３９】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００４０】本発明の第１の効果は、半導体記憶装置に
おいて、出力動作時の昇圧電位の低下を防ぐ、というこ
とである。
おいて、出力動作時の昇圧電位の低下を防ぐ、というこ
とである。
【００４１】その理由は、本発明においては、内部に、
昇圧電位発生拭路を２台設け、第１の昇圧電位発生回路
は、従来と同様メモリセルアレイのワード駆動用昇圧電
源供給回路として常時動作し、第２の昇圧電位発生回路
は、リード動作時、すなわち出力回路が活性する時のみ
動作して、昇圧電位を発生し、昇圧電位の供給を補佐す
るように構成したことによる。
昇圧電位発生拭路を２台設け、第１の昇圧電位発生回路
は、従来と同様メモリセルアレイのワード駆動用昇圧電
源供給回路として常時動作し、第２の昇圧電位発生回路
は、リード動作時、すなわち出力回路が活性する時のみ
動作して、昇圧電位を発生し、昇圧電位の供給を補佐す
るように構成したことによる。
【００４２】本発明の第２の効果は、特にシンクロナス
ＤＲＡＭにおいて、出力サイクルに同期した効率的な昇
圧を行い、アクセスタイムの均一化、及び高速化を実現
する、ということである。
ＤＲＡＭにおいて、出力サイクルに同期した効率的な昇
圧を行い、アクセスタイムの均一化、及び高速化を実現
する、ということである。
【００４３】その理由は、本発明においては、第２の昇
圧電位発生回路の駆動信号に外部クロックと同期した信
号ＩＣＬＫを用いているため、第２の昇圧電位発生回路
のポンピングタイミングは外部クロックに同期している
ためである。
圧電位発生回路の駆動信号に外部クロックと同期した信
号ＩＣＬＫを用いているため、第２の昇圧電位発生回路
のポンピングタイミングは外部クロックに同期している
ためである。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例及び従来技術で用いられる昇
圧電位発生回路の回路構成を示す図である。
圧電位発生回路の回路構成を示す図である。
【図３】本発明の一実施例及び従来技術で用いられる出
力回路の回路構成を示す図である。
力回路の回路構成を示す図である。
【図４】本発明の一実施例における昇圧電位発生回路の
動作を示す波形図である。
動作を示す波形図である。
【図５】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図６】（Ａ）本発明の第１の実施例における内部クロ
ック発生回路の動作を示す波形図である。 （Ｂ）本発明の第２の実施例における内部クロック発生
回路、分周回路の動作を示す波形図である。
ック発生回路の動作を示す波形図である。 （Ｂ）本発明の第２の実施例における内部クロック発生
回路、分周回路の動作を示す波形図である。
【図７】本発明の第３の実施例の構成を示すブロック図
である。
である。
【図８】従来技術の構成の一例を示すブロック図であ
る。
る。
【図９】従来技術の構成の別の例を示すブロック図であ
る。
る。
１、２０、３０、３１、４０ リングオシレータ ２、２１ 内部ＣＬＫ発生回路 ３、４、２３、２４、３２、３３、４１、５０ 昇圧電
位発生回路 ５、２５、３４、４２、５１ メモリセルアレイ ６、２６、３５、４３、５２ 出力回路 １０ レベル変換回路 ２２ 分周回路 Ｎ１〜Ｎ４、Ｎ１０、Ｎ１１ Ｎ型トランジスタ Ｃ１〜Ｃ３ キャパシタ ＩＮＶ１〜ＩＮＶ３、ＩＮＶ１０ インバータ
位発生回路 ５、２５、３４、４２、５１ メモリセルアレイ ６、２６、３５、４３、５２ 出力回路 １０ レベル変換回路 ２２ 分周回路 Ｎ１〜Ｎ４、Ｎ１０、Ｎ１１ Ｎ型トランジスタ Ｃ１〜Ｃ３ キャパシタ ＩＮＶ１〜ＩＮＶ３、ＩＮＶ１０ インバータ
Claims (6)
- 【請求項１】リングオシレータ回路により駆動される第
１の昇圧電位発生回路と、 読み出し動作時のみ駆動される第２の昇圧電位発生回路
と、 を備え、 前記第１の昇圧電位発生回路により生成される昇圧電源
と、前記第２の昇圧電位発生回路により生成される昇圧
電源とが接続されている、 ことを特徴とする半導体記憶装置。 - 【請求項２】前記第２の昇圧電位発生回路を、外部クロ
ック信号と同期した信号で駆動することを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項３】外部クロック信号と同期した信号を周波数
変換する分周回路を備え、前記第２の昇圧電位発生回路
を分周回路の出力信号によって駆動する、ことを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項４】前記第２の昇圧電位発生回路が、リード動
作時すなわち出力回路が活性化する時にのみ動作し、前
記第１の昇圧電位発生回路による昇圧電位の供給を補佐
することを特徴とする半導体記憶装置。 - 【請求項５】前記第２の昇圧電位発生回路をリングオシ
レータ回路の出力信号によって駆動することを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項６】昇圧電位を発生させる第１の昇圧電位発生
手段及び第２の昇圧電位発生手段を備え、 前記第１の昇圧電位発生手段及び第２の昇圧電位発生手
段の出力を接続し、 前記第１の昇圧電位発生手段を駆動する信号として、リ
ングオシレー夕の出力を用い、 前記第２の昇圧電位発生手段を駆動する信号として、外
部から入力されるクロック信号を内部クロック発生手段
で変換した前記クロック信号と同期した内部クロック信
号又は該内部クロック信号を分周した信号を用い、 昇圧出力は、メモリセルアレイのワード線を選択する駆
動信号に供給されると共に、出力回路の高電位側トラン
ジスタのゲート入力として接続され、 前記内部クロック発生手段及び前記第２の昇圧電位発生
手段は、リード動作時すなわち、前記出力回路からデー
タが出力している状態の時のみ活性化され、前記メモリ
セルアレイ、及び前記出力回路がともに昇圧電位を用い
る時の昇圧電位の供給を補佐する、ことを特徴とする半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9216024A JPH1145574A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
| US09/120,739 US5881000A (en) | 1997-07-25 | 1998-07-23 | Semiconductor memory device having booster supplying step-up voltage exclusively to output circuit for burst |
| KR1019980029694A KR19990014107A (ko) | 1997-07-25 | 1998-07-23 | 스텝업 전압을 버스트 액세스용 출력회로에 독점적으로 공급하는 부스터를 갖는 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9216024A JPH1145574A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145574A true JPH1145574A (ja) | 1999-02-16 |
Family
ID=16682110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9216024A Pending JPH1145574A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5881000A (ja) |
| JP (1) | JPH1145574A (ja) |
| KR (1) | KR19990014107A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6226206B1 (en) | 1998-03-12 | 2001-05-01 | Nec Corporation | Semiconductor memory device including boost circuit |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11328973A (ja) * | 1998-05-20 | 1999-11-30 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US7149132B2 (en) * | 2004-09-24 | 2006-12-12 | Ovonyx, Inc. | Biasing circuit for use in a non-volatile memory device |
| WO2007005634A1 (en) * | 2005-07-04 | 2007-01-11 | Micron Technology, Inc. | Low power multiple bit sense amplifier |
| ITRM20050353A1 (it) * | 2005-07-04 | 2007-01-05 | Micron Technology Inc | Amplificatore di rilevazione di piu' bit a bassa potenza. |
| TWI324443B (en) * | 2006-01-24 | 2010-05-01 | Au Optronics Corp | Transistor level shifter circuit |
| KR100781855B1 (ko) * | 2006-04-21 | 2007-12-03 | 주식회사 하이닉스반도체 | Ｒｆｉｄ의 전압 펌핑 회로 |
| KR20100095250A (ko) * | 2009-02-20 | 2010-08-30 | 삼성전자주식회사 | 전원 노이즈를 줄일 수 있는 반도체 메모리 장치 |
| JP6974549B1 (ja) * | 2020-07-17 | 2021-12-01 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | メモリ装置およびその入出力バッファ制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620471A (ja) * | 1992-06-30 | 1994-01-28 | Hitachi Ltd | ダイナミック型ｒａｍ |
| KR0157334B1 (ko) * | 1993-11-17 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 전압 승압회로 |
| JPH0850789A (ja) * | 1994-05-31 | 1996-02-20 | Sanyo Electric Co Ltd | 記憶装置 |
| JPH0869693A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
-
1997
- 1997-07-25 JP JP9216024A patent/JPH1145574A/ja active Pending
-
1998
- 1998-07-23 US US09/120,739 patent/US5881000A/en not_active Expired - Fee Related
- 1998-07-23 KR KR1019980029694A patent/KR19990014107A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6226206B1 (en) | 1998-03-12 | 2001-05-01 | Nec Corporation | Semiconductor memory device including boost circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5881000A (en) | 1999-03-09 |
| KR19990014107A (ko) | 1999-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |