JPH08235859A - 半導体メモリの昇圧回路 - Google Patents
半導体メモリの昇圧回路Info
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- JPH08235859A JPH08235859A JP7342653A JP34265395A JPH08235859A JP H08235859 A JPH08235859 A JP H08235859A JP 7342653 A JP7342653 A JP 7342653A JP 34265395 A JP34265395 A JP 34265395A JP H08235859 A JPH08235859 A JP H08235859A
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 活性状態で消費電力量に見合った昇圧電圧発
生を行い得る昇圧回路を提供する。 【解決手段】 昇圧制御信号φＰＣに従って、活性状態
で動作する活性用昇圧回路４０と待機状態で動作する待
機用昇圧回路６０をもつ昇圧回路について、活性状態の
始めに感知制御信号φＤＥＴを発生し該φＤＥＴの発生
中にラッチ制御信号φＬＡＴを発生する感知制御回路２
０と、φＤＥＴに応答して昇圧電圧Ｖｐｐのレベルを感
知し、該感知結果をφＬＡＴに応答してラッチし感知信
号φＰＤを発生する昇圧電圧感知回路３０と、を備え、
φＰＣ及びφＰＤに従って昇圧回路４０，６０が昇圧を
行うようにする。φＰＤに応答してＶｐｐの低下分を補
うときにのみ昇圧回路が昇圧を行うので、消費電力量に
応じた昇圧電圧発生を行え、過剰供給がなくなる。
生を行い得る昇圧回路を提供する。 【解決手段】 昇圧制御信号φＰＣに従って、活性状態
で動作する活性用昇圧回路４０と待機状態で動作する待
機用昇圧回路６０をもつ昇圧回路について、活性状態の
始めに感知制御信号φＤＥＴを発生し該φＤＥＴの発生
中にラッチ制御信号φＬＡＴを発生する感知制御回路２
０と、φＤＥＴに応答して昇圧電圧Ｖｐｐのレベルを感
知し、該感知結果をφＬＡＴに応答してラッチし感知信
号φＰＤを発生する昇圧電圧感知回路３０と、を備え、
φＰＣ及びφＰＤに従って昇圧回路４０，６０が昇圧を
行うようにする。φＰＤに応答してＶｐｐの低下分を補
うときにのみ昇圧回路が昇圧を行うので、消費電力量に
応じた昇圧電圧発生を行え、過剰供給がなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに係
り、特に、低消費電力形の高集積半導体メモリにおける
昇圧電圧Ｖｐｐを発生する昇圧回路に関する。
り、特に、低消費電力形の高集積半導体メモリにおける
昇圧電圧Ｖｐｐを発生する昇圧回路に関する。
【０００２】
【従来の技術】半導体メモリの高集積化と低消費電力化
に伴って、ワード線駆動などの効率低下を補うため、ほ
とんどのチップで昇圧回路を備えるようにしている。こ
れにより発生される昇圧電圧Ｖｐｐは半導体メモリ内部
で使われる電源電圧Ｖｃｃより高いレベル（電位）の電
圧で、メモリの低電圧化に伴うワード線駆動電圧の低下
を防ぐために用いられる。即ち、特にＤＲＡＭでは、メ
モリセルに記憶したデータ（特にデータ“１”）を読出
す際のメモリセルとビット線との間の電荷分配で感知に
必要な電圧差を形成すべく、十分な電圧をワード線へ供
給してセルトランジスタを十分にＯＮさせる必要があ
る。低電圧化の傾向にある電源電圧Ｖｃｃではこの作用
を得難くなってきており、最近では少なくともＶｃｃ＋
Ｖｔｈ（Ｖｔｈは例えばセルトランジスタのしきい値電
圧）以上のレベルとした昇圧電圧Ｖｐｐを使用するよう
にしている。
に伴って、ワード線駆動などの効率低下を補うため、ほ
とんどのチップで昇圧回路を備えるようにしている。こ
れにより発生される昇圧電圧Ｖｐｐは半導体メモリ内部
で使われる電源電圧Ｖｃｃより高いレベル（電位）の電
圧で、メモリの低電圧化に伴うワード線駆動電圧の低下
を防ぐために用いられる。即ち、特にＤＲＡＭでは、メ
モリセルに記憶したデータ（特にデータ“１”）を読出
す際のメモリセルとビット線との間の電荷分配で感知に
必要な電圧差を形成すべく、十分な電圧をワード線へ供
給してセルトランジスタを十分にＯＮさせる必要があ
る。低電圧化の傾向にある電源電圧Ｖｃｃではこの作用
を得難くなってきており、最近では少なくともＶｃｃ＋
Ｖｔｈ（Ｖｔｈは例えばセルトランジスタのしきい値電
圧）以上のレベルとした昇圧電圧Ｖｐｐを使用するよう
にしている。
【０００３】このような昇圧電圧Ｖｐｐを発生するため
の一般的な方法は次の通りである。半導体メモリの待機
状態（待機サイクル）では、小容量の待機用昇圧回路に
よる昇圧作用で必要最小限の昇圧電圧Ｖｐｐを発生する
ようにしておき、活性状態（活性サイクル）では、該サ
イクルで消費される電力量を補えるだけの大容量を備え
た活性用昇圧回路で昇圧を行うようにしている。図１
に、このような昇圧回路をブロック図で示す。
の一般的な方法は次の通りである。半導体メモリの待機
状態（待機サイクル）では、小容量の待機用昇圧回路に
よる昇圧作用で必要最小限の昇圧電圧Ｖｐｐを発生する
ようにしておき、活性状態（活性サイクル）では、該サ
イクルで消費される電力量を補えるだけの大容量を備え
た活性用昇圧回路で昇圧を行うようにしている。図１
に、このような昇圧回路をブロック図で示す。
【０００４】ローアドレスストローブ信号ＲＡＳＢ（こ
のＢは反転の意味）に応じてチップマスタクロック発生
回路１からチップマスタクロックφＲが発生され、例え
ばこのチップマスタクロックφＲを利用して昇圧制御回
路２が待機サイクルと活性サイクルを判別し、これらサ
イクルごとに昇圧制御信号φＰＣが発生される。そし
て、昇圧制御信号φＰＣの制御により活性用昇圧回路３
及び待機用昇圧回路４の昇圧作用を機能させる。図２〜
図５に示す信号波形及び各詳細回路を参照すると分かる
ように、活性用昇圧回路３と待機用昇圧回路４は昇圧制
御信号φＰＣに従って相補的に動作し、信号ＲＡＳＢが
ロウ状態の活性サイクルでは活性用昇圧回路３が昇圧電
圧Ｖｐｐの昇圧を行い、信号ＲＡＳＢがハイ状態の待機
サイクルでは待機用昇圧回路４が昇圧電圧Ｖｐｐの昇圧
を行う。
のＢは反転の意味）に応じてチップマスタクロック発生
回路１からチップマスタクロックφＲが発生され、例え
ばこのチップマスタクロックφＲを利用して昇圧制御回
路２が待機サイクルと活性サイクルを判別し、これらサ
イクルごとに昇圧制御信号φＰＣが発生される。そし
て、昇圧制御信号φＰＣの制御により活性用昇圧回路３
及び待機用昇圧回路４の昇圧作用を機能させる。図２〜
図５に示す信号波形及び各詳細回路を参照すると分かる
ように、活性用昇圧回路３と待機用昇圧回路４は昇圧制
御信号φＰＣに従って相補的に動作し、信号ＲＡＳＢが
ロウ状態の活性サイクルでは活性用昇圧回路３が昇圧電
圧Ｖｐｐの昇圧を行い、信号ＲＡＳＢがハイ状態の待機
サイクルでは待機用昇圧回路４が昇圧電圧Ｖｐｐの昇圧
を行う。
【０００５】即ち、図４に示す活性用昇圧回路３では、
昇圧制御信号φＰＣがロウ状態（待機サイクル）の間に
ＭＯＳキャパシタ７によりノード５の昇圧が行われ、こ
れが伝達用のダイオード形ＮＭＯＳトランジスタ１０を
通じてノード６へ伝達される。そして、昇圧制御信号φ
ＰＣがロウ状態からハイ状態（活性サイクル）になる
と、ノード６の電位がＭＯＳキャパシタ１２により再昇
圧されつつＮＭＯＳトランジスタ１１を通じて昇圧電圧
Ｖｐｐとして発生される。図５に示す待機用昇圧回路４
では昇圧制御信号φＰＣの論理が逆に使用される。
昇圧制御信号φＰＣがロウ状態（待機サイクル）の間に
ＭＯＳキャパシタ７によりノード５の昇圧が行われ、こ
れが伝達用のダイオード形ＮＭＯＳトランジスタ１０を
通じてノード６へ伝達される。そして、昇圧制御信号φ
ＰＣがロウ状態からハイ状態（活性サイクル）になる
と、ノード６の電位がＭＯＳキャパシタ１２により再昇
圧されつつＮＭＯＳトランジスタ１１を通じて昇圧電圧
Ｖｐｐとして発生される。図５に示す待機用昇圧回路４
では昇圧制御信号φＰＣの論理が逆に使用される。
【０００６】
【発明が解決しようとする課題】上記昇圧回路におい
て、活性用昇圧回路３の容量は、活性状態ごとに消費さ
れる電力量を正確に検出して相応の電力供給を行えるよ
うに設定すべきである。しかし、図１のような構成では
消費電力量と昇圧回路容量とを正確に一致させ難く、昇
圧回路容量が消費電力量より大きい場合は過剰電流消費
や高電界等による不具合を招き、信頼性低下につながる
可能性がある。
て、活性用昇圧回路３の容量は、活性状態ごとに消費さ
れる電力量を正確に検出して相応の電力供給を行えるよ
うに設定すべきである。しかし、図１のような構成では
消費電力量と昇圧回路容量とを正確に一致させ難く、昇
圧回路容量が消費電力量より大きい場合は過剰電流消費
や高電界等による不具合を招き、信頼性低下につながる
可能性がある。
【０００７】そこで本発明では、活性状態で消費電力量
に見合った昇圧電圧発生を行い得る昇圧回路を提供す
る。そして更に、消費電流抑制が可能な昇圧回路を提供
するものである。
に見合った昇圧電圧発生を行い得る昇圧回路を提供す
る。そして更に、消費電流抑制が可能な昇圧回路を提供
するものである。
【０００８】
【課題を解決するための手段】本発明によれば、待機状
態と活性状態を判別してこれら状態ごとに相補的な昇圧
制御信号を発生する昇圧制御回路と、該昇圧制御信号に
従い昇圧を行う待機用昇圧回路及び活性用昇圧回路と、
を備えた半導体メモリの昇圧回路において、待機状態と
活性状態を判別して活性状態の始めに感知制御信号を発
生し、該感知制御信号の発生中にラッチ制御信号を発生
する感知制御回路と、前記感知制御信号に応答して昇圧
電圧のレベルを感知し、その感知結果を前記ラッチ制御
信号に応答してラッチし感知信号を発生する昇圧電圧感
知回路と、を備えるようにし、前記活性用昇圧回路を、
前記昇圧制御信号及び前記感知信号に従い昇圧を行うよ
うにすることを特徴とする。このとき、待機用昇圧回路
も昇圧制御信号及び感知信号に従い昇圧を行うようにす
ることも可能である。
態と活性状態を判別してこれら状態ごとに相補的な昇圧
制御信号を発生する昇圧制御回路と、該昇圧制御信号に
従い昇圧を行う待機用昇圧回路及び活性用昇圧回路と、
を備えた半導体メモリの昇圧回路において、待機状態と
活性状態を判別して活性状態の始めに感知制御信号を発
生し、該感知制御信号の発生中にラッチ制御信号を発生
する感知制御回路と、前記感知制御信号に応答して昇圧
電圧のレベルを感知し、その感知結果を前記ラッチ制御
信号に応答してラッチし感知信号を発生する昇圧電圧感
知回路と、を備えるようにし、前記活性用昇圧回路を、
前記昇圧制御信号及び前記感知信号に従い昇圧を行うよ
うにすることを特徴とする。このとき、待機用昇圧回路
も昇圧制御信号及び感知信号に従い昇圧を行うようにす
ることも可能である。
【０００９】待機と活性の状態判別は、ＤＲＡＭであれ
ば上述のようにローアドレスストローブ信号に応じるチ
ップマスタクロックを用いればよく、これに従って昇圧
制御回路及び感知制御回路が動作するようにしておけば
よい。また、昇圧制御信号と感知信号は、活性状態にお
いて同タイミングで発生されるように調整するか、或い
は、感知信号を一旦貯蔵して次の活性状態開始時点で発
生するようにすることができる。感知信号の一旦貯蔵は
一般的なレジスタを昇圧電圧感知回路へ接続して使用す
るだけで簡単に行え、前記チップマスタクロックが使用
されるのであれば、これに従ってそのレジスタが感知信
号を貯蔵・出力するようにしておけばよい。
ば上述のようにローアドレスストローブ信号に応じるチ
ップマスタクロックを用いればよく、これに従って昇圧
制御回路及び感知制御回路が動作するようにしておけば
よい。また、昇圧制御信号と感知信号は、活性状態にお
いて同タイミングで発生されるように調整するか、或い
は、感知信号を一旦貯蔵して次の活性状態開始時点で発
生するようにすることができる。感知信号の一旦貯蔵は
一般的なレジスタを昇圧電圧感知回路へ接続して使用す
るだけで簡単に行え、前記チップマスタクロックが使用
されるのであれば、これに従ってそのレジスタが感知信
号を貯蔵・出力するようにしておけばよい。
【００１０】
【発明の実施の形態】以下、添付図面に基づき本発明の
実施形態を説明する。
実施形態を説明する。
【００１１】図６は、本発明による昇圧回路の実施形態
を示したブロック図である。ローアドレスストローブ信
号ＲＡＳＢに応じてチップマスタクロックφＲを発生す
るチップマスタクロック発生回路１と、チップマスタク
ロックφＲにより待機状態（待機サイクル）と活性状態
（活性サイクル）を判別し、活性サイクルの開始で感知
制御信号φＤＥＴとラッチ制御信号φＬＡＴを発生する
感知制御回路２０と、感知制御信号φＤＥＴとラッチ制
御信号φＬＡＴの制御により昇圧電圧Ｖｐｐのレベルを
感知して感知信号φＰＤを活性用昇圧回路４０及び待機
用昇圧回路６０へ提供する昇圧電圧感知回路３０と、チ
ップマスタクロックφＲにより待機サイクルと活性サイ
クルを判別して昇圧制御信号φＰＣを発生する昇圧制御
回路５０と、昇圧制御信号φＰＣ帯び感知信号φＰＤの
制御により昇圧電圧Ｖｐｐの昇圧を行う活性用昇圧回路
４０及び待機用昇圧回路６０と、が用いられている。
を示したブロック図である。ローアドレスストローブ信
号ＲＡＳＢに応じてチップマスタクロックφＲを発生す
るチップマスタクロック発生回路１と、チップマスタク
ロックφＲにより待機状態（待機サイクル）と活性状態
（活性サイクル）を判別し、活性サイクルの開始で感知
制御信号φＤＥＴとラッチ制御信号φＬＡＴを発生する
感知制御回路２０と、感知制御信号φＤＥＴとラッチ制
御信号φＬＡＴの制御により昇圧電圧Ｖｐｐのレベルを
感知して感知信号φＰＤを活性用昇圧回路４０及び待機
用昇圧回路６０へ提供する昇圧電圧感知回路３０と、チ
ップマスタクロックφＲにより待機サイクルと活性サイ
クルを判別して昇圧制御信号φＰＣを発生する昇圧制御
回路５０と、昇圧制御信号φＰＣ帯び感知信号φＰＤの
制御により昇圧電圧Ｖｐｐの昇圧を行う活性用昇圧回路
４０及び待機用昇圧回路６０と、が用いられている。
【００１２】図７に感知制御回路２０の具体例を示す。
感知制御信号φＤＥＴは、ＮＡＮＤゲートＮＤ３１及び
該ＮＡＮＤゲートＮＤ３１の一入力端へつないだ直列接
続の奇数個のインバータＩ２１〜Ｉ２５からなるパルス
整形回路へチップマスタクロックφＲを入力し、このパ
ルス整形回路の出力をインバータＩ２６で反転すること
で発生される。そしてラッチ制御信号φＬＡＴは、ＮＡ
ＮＤゲートＮＤ３２及び該ＮＡＮＤゲートＮＤ３２の一
入力端へつないだ直接接続の奇数個のインバータＩ２７
〜Ｉ２９からなるパルス整形回路へチップマスタクロッ
クφＲを入力し、このパルス整形回路の出力を直列接続
のインバータＩ３０〜Ｉ３２へ通すことで発生される。
感知制御信号φＤＥＴは、ＮＡＮＤゲートＮＤ３１及び
該ＮＡＮＤゲートＮＤ３１の一入力端へつないだ直列接
続の奇数個のインバータＩ２１〜Ｉ２５からなるパルス
整形回路へチップマスタクロックφＲを入力し、このパ
ルス整形回路の出力をインバータＩ２６で反転すること
で発生される。そしてラッチ制御信号φＬＡＴは、ＮＡ
ＮＤゲートＮＤ３２及び該ＮＡＮＤゲートＮＤ３２の一
入力端へつないだ直接接続の奇数個のインバータＩ２７
〜Ｉ２９からなるパルス整形回路へチップマスタクロッ
クφＲを入力し、このパルス整形回路の出力を直列接続
のインバータＩ３０〜Ｉ３２へ通すことで発生される。
【００１３】図８に昇圧電圧感知回路３０の具体例を示
す。電源電圧Ｖｃｃと感知ノード３１との間に設けたＮ
ＭＯＳトランジスタＮ３１のゲート電極に昇圧電圧Ｖｐ
ｐが入力されている。また、感知ノード３１から接地電
圧ＶｓｓへＮＭＯＳトランジスタＮ３２及びＮＭＯＳト
ランジスタＮ３３が直列に設けてあり、ＮＭＯＳトラン
ジスタＮ３２のゲート電極に感知制御信号φＤＥＴが、
ＮＭＯＳトランジスタＮ３３のゲート電極に昇圧電圧Ｖ
ｐｐがそれぞれ入力されている。感知ノード３１は伝送
ゲートＴ３１を介してノード３２へ接続される。伝送ゲ
ートＴ３１のＮ形制御電極にはラッチ制御信号φＬＡＴ
が入力され、Ｐ形制御電極にはインバータＩ３３により
ラッチ制御信号φＬＡＴが反転入力される。そして、ノ
ード３２には直列接続のインバータＩ３４，Ｉ３５によ
るラッチ回路が接続され、該ノード３２からインバータ
Ｉ３６を経て感知信号φＰＤが発生される。
す。電源電圧Ｖｃｃと感知ノード３１との間に設けたＮ
ＭＯＳトランジスタＮ３１のゲート電極に昇圧電圧Ｖｐ
ｐが入力されている。また、感知ノード３１から接地電
圧ＶｓｓへＮＭＯＳトランジスタＮ３２及びＮＭＯＳト
ランジスタＮ３３が直列に設けてあり、ＮＭＯＳトラン
ジスタＮ３２のゲート電極に感知制御信号φＤＥＴが、
ＮＭＯＳトランジスタＮ３３のゲート電極に昇圧電圧Ｖ
ｐｐがそれぞれ入力されている。感知ノード３１は伝送
ゲートＴ３１を介してノード３２へ接続される。伝送ゲ
ートＴ３１のＮ形制御電極にはラッチ制御信号φＬＡＴ
が入力され、Ｐ形制御電極にはインバータＩ３３により
ラッチ制御信号φＬＡＴが反転入力される。そして、ノ
ード３２には直列接続のインバータＩ３４，Ｉ３５によ
るラッチ回路が接続され、該ノード３２からインバータ
Ｉ３６を経て感知信号φＰＤが発生される。
【００１４】図９には活性用昇圧回路４０の具体例を示
す。この活性用昇圧回路４０は前述の図４の活性用昇圧
回路３と同様の構成をもち、但し、昇圧制御信号φＰＣ
及び感知信号φＰＤを入力するＮＡＮＤゲートＮＤ４１
と、ＮＡＮＤゲートＮＤ４１の出力を反転するインバー
タＩ４１とを付加してある。図１０に示すのは昇圧制御
回路５０の具体例で、直列接続のインバータＩ５１〜Ｉ
５６から構成されている。図３の従来例に比べてインバ
ータ数が増えるのは、昇圧電圧感知回路３０による感知
信号φＰＤが発生した後に各昇圧回路４０，６０を動作
させる、即ちタイミングを合わせるためである。図１１
には待機用昇圧回路６０の具体例を示す。待機用昇圧回
路６０は活性用昇圧回路４０に対し相補的に動作するの
で、図５の待機用昇圧回路４のインバータＩ４の代わり
に、昇圧制御信号φＰＣ及び感知信号φＰＤを入力する
ＮＡＮＤゲートＮＤ６１が使われる。
す。この活性用昇圧回路４０は前述の図４の活性用昇圧
回路３と同様の構成をもち、但し、昇圧制御信号φＰＣ
及び感知信号φＰＤを入力するＮＡＮＤゲートＮＤ４１
と、ＮＡＮＤゲートＮＤ４１の出力を反転するインバー
タＩ４１とを付加してある。図１０に示すのは昇圧制御
回路５０の具体例で、直列接続のインバータＩ５１〜Ｉ
５６から構成されている。図３の従来例に比べてインバ
ータ数が増えるのは、昇圧電圧感知回路３０による感知
信号φＰＤが発生した後に各昇圧回路４０，６０を動作
させる、即ちタイミングを合わせるためである。図１１
には待機用昇圧回路６０の具体例を示す。待機用昇圧回
路６０は活性用昇圧回路４０に対し相補的に動作するの
で、図５の待機用昇圧回路４のインバータＩ４の代わり
に、昇圧制御信号φＰＣ及び感知信号φＰＤを入力する
ＮＡＮＤゲートＮＤ６１が使われる。
【００１５】図１２は、上記回路における要部信号の波
形図であり、昇圧電圧Ｖｐｐが基準値よりも低いレベル
から高いレベルへ変わる時のタイミングを示している。
形図であり、昇圧電圧Ｖｐｐが基準値よりも低いレベル
から高いレベルへ変わる時のタイミングを示している。
【００１６】時刻ｔ１で信号ＲＡＳＢがハイ状態からロ
ウ状態へ遷移し、これに応じてチップマスタクロックφ
Ｒが時刻ｔ２でハイ状態になると、感知制御回路２０に
よるパルス整形で、感知制御信号φＤＥＴが時刻ｔ３か
らハイ状態になるパルスとして発生され、続いてラッチ
制御信号φＬＡＴが時刻ｔ４からハイ状態になるパルス
として発生される。
ウ状態へ遷移し、これに応じてチップマスタクロックφ
Ｒが時刻ｔ２でハイ状態になると、感知制御回路２０に
よるパルス整形で、感知制御信号φＤＥＴが時刻ｔ３か
らハイ状態になるパルスとして発生され、続いてラッチ
制御信号φＬＡＴが時刻ｔ４からハイ状態になるパルス
として発生される。
【００１７】昇圧電圧感知回路３０においては、信号Ｒ
ＡＳＢがハイ状態の待機サイクルの間、感知制御信号φ
ＤＥＴとラッチ制御信号φＬＡＴがロウ状態にあるの
で、感知ノード３１の電位はＮＭＯＳトランジスタＮ３
１により電源電圧Ｖｃｃにプリチャージされており、伝
送ゲートＴ３１はＯＦＦしている。そして活性サイクル
に入り、時刻ｔ３で感知制御信号φＤＥＴのハイパルス
がＮＭＯＳトランジスタＮ３２のゲート電極に印加され
ると、感知ノード３１の電位が昇圧電圧Ｖｐｐのレベル
に応じた影響を受けることになる。即ち、昇圧電圧Ｖｐ
ｐのレベルが高い場合は感知ノード３１の電位がハイ状
態となり、昇圧電圧Ｖｐｐのレベルが低い場合は感知ノ
ード３１の電位がロウ状態となる。この後に時刻ｔ４で
ラッチ制御信号φＬＡＴがハイ状態となれば伝送ゲート
Ｔ３１がＯＮし、昇圧電圧Ｖｐｐのレベルが高い場合に
は感知信号φＰＤがロウ状態で、昇圧電圧Ｖｐｐのレベ
ルが低い場合には感知信号φＰＤがハイ状態で発生され
る。ラッチ制御信号φＬＡＴがロウ状態に戻った後には
伝送ゲートＴ３１がＯＦＦするので、インバータＩ３
４，Ｉ３５により現状維持される。このように感知制御
信号φＤＥＴとラッチ制御信号φＬＡＴをパルスにした
のは、活性サイクルで昇圧電圧Ｖｐｐのレベル感知に必
要な間のみ昇圧電圧感知回路３０を動作させることによ
り、不要な電力消費を防ぐためである。
ＡＳＢがハイ状態の待機サイクルの間、感知制御信号φ
ＤＥＴとラッチ制御信号φＬＡＴがロウ状態にあるの
で、感知ノード３１の電位はＮＭＯＳトランジスタＮ３
１により電源電圧Ｖｃｃにプリチャージされており、伝
送ゲートＴ３１はＯＦＦしている。そして活性サイクル
に入り、時刻ｔ３で感知制御信号φＤＥＴのハイパルス
がＮＭＯＳトランジスタＮ３２のゲート電極に印加され
ると、感知ノード３１の電位が昇圧電圧Ｖｐｐのレベル
に応じた影響を受けることになる。即ち、昇圧電圧Ｖｐ
ｐのレベルが高い場合は感知ノード３１の電位がハイ状
態となり、昇圧電圧Ｖｐｐのレベルが低い場合は感知ノ
ード３１の電位がロウ状態となる。この後に時刻ｔ４で
ラッチ制御信号φＬＡＴがハイ状態となれば伝送ゲート
Ｔ３１がＯＮし、昇圧電圧Ｖｐｐのレベルが高い場合に
は感知信号φＰＤがロウ状態で、昇圧電圧Ｖｐｐのレベ
ルが低い場合には感知信号φＰＤがハイ状態で発生され
る。ラッチ制御信号φＬＡＴがロウ状態に戻った後には
伝送ゲートＴ３１がＯＦＦするので、インバータＩ３
４，Ｉ３５により現状維持される。このように感知制御
信号φＤＥＴとラッチ制御信号φＬＡＴをパルスにした
のは、活性サイクルで昇圧電圧Ｖｐｐのレベル感知に必
要な間のみ昇圧電圧感知回路３０を動作させることによ
り、不要な電力消費を防ぐためである。
【００１８】活性用昇圧回路４０は信号ＲＡＳＢがハイ
状態からロウ状態へ遷移するときに昇圧可能となり、待
機用昇圧回路６０は信号ＲＡＳＢがロウ状態からハイ状
態へ遷移するときに昇圧可能となる。そして、昇圧電圧
Ｖｐｐが高レベルの場合は感知信号φＰＤがロウ状態で
印加されるので各昇圧回路４０，６０は昇圧電圧Ｖｐｐ
に対する昇圧抑制状態を保ち、昇圧電圧Ｖｐｐが低レベ
ルの場合は感知信号φＰＤがハイ状態で印加されるの
で、信号ＲＡＳＢによりトグル(toggle)する昇圧制御信
号φＰＣに従って各昇圧回路４０，６０が交代で昇圧を
行うことになる。つまり、活性サイクルで昇圧電圧Ｖｐ
ｐのレベルが低下する場合にのみ昇圧回路の昇圧作用を
機能させて低下分を補うものである。従って、必要以上
の昇圧電圧発生は抑えられ、活性サイクルの消費電力量
に見合った昇圧電圧発生を行うことができる。しかも、
不要な回路動作は極力控えられるので、消費電流の抑制
にもつながっている。但し、前述のように待機用昇圧回
路６０は必要最小限の小容量とされるので、感知信号φ
ＰＤによる制御を活性用昇圧回路４０のみとしても同様
の利点を得られる。尚、各昇圧回路４０，６０自体の動
作は前述した従来の場合と同様である。
状態からロウ状態へ遷移するときに昇圧可能となり、待
機用昇圧回路６０は信号ＲＡＳＢがロウ状態からハイ状
態へ遷移するときに昇圧可能となる。そして、昇圧電圧
Ｖｐｐが高レベルの場合は感知信号φＰＤがロウ状態で
印加されるので各昇圧回路４０，６０は昇圧電圧Ｖｐｐ
に対する昇圧抑制状態を保ち、昇圧電圧Ｖｐｐが低レベ
ルの場合は感知信号φＰＤがハイ状態で印加されるの
で、信号ＲＡＳＢによりトグル(toggle)する昇圧制御信
号φＰＣに従って各昇圧回路４０，６０が交代で昇圧を
行うことになる。つまり、活性サイクルで昇圧電圧Ｖｐ
ｐのレベルが低下する場合にのみ昇圧回路の昇圧作用を
機能させて低下分を補うものである。従って、必要以上
の昇圧電圧発生は抑えられ、活性サイクルの消費電力量
に見合った昇圧電圧発生を行うことができる。しかも、
不要な回路動作は極力控えられるので、消費電流の抑制
にもつながっている。但し、前述のように待機用昇圧回
路６０は必要最小限の小容量とされるので、感知信号φ
ＰＤによる制御を活性用昇圧回路４０のみとしても同様
の利点を得られる。尚、各昇圧回路４０，６０自体の動
作は前述した従来の場合と同様である。
【００１９】図１３は、昇圧回路の他の実施形態を示し
たブロック図である。この実施形態では、図６に示す昇
圧電圧感知回路３０と各昇圧回路４０，６０との間にレ
ジスタ７０を更に配置した構成を有する。即ち、昇圧電
圧感知回路３０から発生された感知信号φＰＤは、レジ
スタ７０を通過してから各昇圧回路４０，６０へ印加さ
れるようになっている。
たブロック図である。この実施形態では、図６に示す昇
圧電圧感知回路３０と各昇圧回路４０，６０との間にレ
ジスタ７０を更に配置した構成を有する。即ち、昇圧電
圧感知回路３０から発生された感知信号φＰＤは、レジ
スタ７０を通過してから各昇圧回路４０，６０へ印加さ
れるようになっている。
【００２０】レジスタ７０は、図１４に示すように、チ
ップマスタクロックφＲにより伝送制御される伝送ゲー
トＴ７１，Ｔ７２と反転ラッチＬ７１，Ｌ７２とから構
成された通常のシフトレジスタである。このレジスタ７
０によれば、チップマスタクロックφＲがロウ状態にあ
る間に伝送ゲートＴ７１がＯＮし、その前の活性サイク
ルで昇圧電圧感知回路３０から発生される感知信号φＰ
Ｄが反転ラッチＬ７１に貯蔵される。そしてチップマス
タクロックφＲがハイ状態になれば、伝送ゲートＴ７２
がＯＮして反転ラッチＬ７１の貯蔵内容が反転ラッチＬ
７２へ移り信号φＳＰＤとして出力される。この後にチ
ップマスタクロックφＲが再びロウ状態になると伝送ゲ
ートＴ７１がＯＮし且つ伝送ゲートＴ７２がＯＦＦし、
反転ラッチＬ７１の貯蔵内容はそのときの感知信号φＰ
Ｄに応じることになる。つまりレジスタ７０は、直前の
活性サイクルで設定された感知信号φＰＤに従って、現
在の活性サイクルで各昇圧回路４０，６０の昇圧作用を
決定する役割をもつ。
ップマスタクロックφＲにより伝送制御される伝送ゲー
トＴ７１，Ｔ７２と反転ラッチＬ７１，Ｌ７２とから構
成された通常のシフトレジスタである。このレジスタ７
０によれば、チップマスタクロックφＲがロウ状態にあ
る間に伝送ゲートＴ７１がＯＮし、その前の活性サイク
ルで昇圧電圧感知回路３０から発生される感知信号φＰ
Ｄが反転ラッチＬ７１に貯蔵される。そしてチップマス
タクロックφＲがハイ状態になれば、伝送ゲートＴ７２
がＯＮして反転ラッチＬ７１の貯蔵内容が反転ラッチＬ
７２へ移り信号φＳＰＤとして出力される。この後にチ
ップマスタクロックφＲが再びロウ状態になると伝送ゲ
ートＴ７１がＯＮし且つ伝送ゲートＴ７２がＯＦＦし、
反転ラッチＬ７１の貯蔵内容はそのときの感知信号φＰ
Ｄに応じることになる。つまりレジスタ７０は、直前の
活性サイクルで設定された感知信号φＰＤに従って、現
在の活性サイクルで各昇圧回路４０，６０の昇圧作用を
決定する役割をもつ。
【００２１】信号φＳＰＤは、図１５及び図１６に示す
ように、図９及び図１１の各昇圧回路４０，６０におけ
る感知信号φＰＤに代えてＮＡＮＤゲートＮＤ４１、Ｎ
Ｄ６１へ入力される。また、図１７に示すように昇圧制
御回路８０は、直列接続した２つのインバータＩ８１，
Ｉ８２から構成される。即ち、レジスタ７０を使うこと
により、図１０の昇圧制御回路５０のように感知信号φ
ＰＤの発生タイミングに合わせるための６つのインバー
タが不要となる。これは、図６の昇圧回路におけるより
も、活性サイクルでの昇圧回路の動作時間を十分に確保
することにつながる。
ように、図９及び図１１の各昇圧回路４０，６０におけ
る感知信号φＰＤに代えてＮＡＮＤゲートＮＤ４１、Ｎ
Ｄ６１へ入力される。また、図１７に示すように昇圧制
御回路８０は、直列接続した２つのインバータＩ８１，
Ｉ８２から構成される。即ち、レジスタ７０を使うこと
により、図１０の昇圧制御回路５０のように感知信号φ
ＰＤの発生タイミングに合わせるための６つのインバー
タが不要となる。これは、図６の昇圧回路におけるより
も、活性サイクルでの昇圧回路の動作時間を十分に確保
することにつながる。
【００２２】図１３の昇圧回路による動作タイミングを
示す図１８を参照すれば分かるように、活性サイクルで
低レベルとなった昇圧電圧Ｖｐｐは、次の活性サイクル
の始めから昇圧開始されることになる。このように１サ
イクルほど遅れて昇圧回路４０が動作しても、昇圧電圧
Ｖｐｐは大きい負荷特性を有するので十分な効果を得ら
れる。
示す図１８を参照すれば分かるように、活性サイクルで
低レベルとなった昇圧電圧Ｖｐｐは、次の活性サイクル
の始めから昇圧開始されることになる。このように１サ
イクルほど遅れて昇圧回路４０が動作しても、昇圧電圧
Ｖｐｐは大きい負荷特性を有するので十分な効果を得ら
れる。
【００２３】
【発明の効果】以上述べたように本発明によれば、活性
状態での消費量に応じて昇圧電圧Ｖｐｐの昇圧を行う昇
圧回路を提供できるので、活性状態での昇圧電圧過剰供
給を的確に防ぐことが可能になり、常に活性状態の消費
電力量に見合った昇圧電圧発生が可能であるのに加え
て、消費電流抑制をも可能になる。
状態での消費量に応じて昇圧電圧Ｖｐｐの昇圧を行う昇
圧回路を提供できるので、活性状態での昇圧電圧過剰供
給を的確に防ぐことが可能になり、常に活性状態の消費
電力量に見合った昇圧電圧発生が可能であるのに加え
て、消費電流抑制をも可能になる。
【図１】従来の昇圧回路の構成を示すブロック図。
【図２】図１の回路で使用する信号の波形図。
【図３】図１中の昇圧制御回路２の回路図。
【図４】図１中の活性用昇圧回路３の回路図。
【図５】図１中の待機用昇圧回路４の回路図。
【図６】本発明による昇圧回路の実施形態を示すブロッ
ク図。
ク図。
【図７】図６中の感知制御回路２０の回路図。
【図８】図６中の昇圧電圧感知回路３０の回路図。
【図９】図６中の活性用昇圧回路４０の回路図。
【図１０】図６中の昇圧制御回路５０の回路図。
【図１１】図６中の待機用昇圧回路の回路図。
【図１２】図６の回路で使用する信号の波形図。
【図１３】本発明による昇圧回路の他の実施形態を示す
ブロック図。
ブロック図。
【図１４】図１３中のレジスタ７０の回路図。
【図１５】図１３中の活性用昇圧回路４０の回路図。
【図１６】図１３中の待機用昇圧回路６０の回路図。
【図１７】図１３中の昇圧制御回路８０の回路図。
【図１８】図１３の回路で使用する信号の波形図。
１ チップマスタクロック発生回路 ２，５０，８０ 昇圧制御回路 ３，４０ 活性用昇圧回路 ４，６０ 待機用昇圧回路 ２０ 感知制御回路 ３０ 昇圧電圧感知回路 ７０ レジスタ φＲ チップマスタクロック φＰＣ 昇圧制御信号 φＰＤ 感知信号 φＤＥＴ 感知制御信号 φＬＡＴ ラッチ制御信号
Claims (6)
- 【請求項１】 待機状態と活性状態を判別してこれら状
態ごとに相補的な昇圧制御信号を発生する昇圧制御回路
と、該昇圧制御信号に従い昇圧を行う待機用昇圧回路及
び活性用昇圧回路と、を備えた半導体メモリの昇圧回路
において、 待機状態と活性状態を判別して活性状態の始めに感知制
御信号を発生し、該感知制御信号の発生中にラッチ制御
信号を発生する感知制御回路と、前記感知制御信号に応
答して昇圧電圧のレベルを感知し、その感知結果を前記
ラッチ制御信号に応答してラッチし感知信号を発生する
昇圧電圧感知回路と、を備え、前記活性用昇圧回路が、
前記昇圧制御信号及び前記感知信号に従い昇圧を行うよ
うになっていることを特徴とする昇圧回路。 - 【請求項２】 待機用昇圧回路も昇圧制御信号及び感知
信号に従い昇圧を行うようになっている請求項１記載の
昇圧回路。 - 【請求項３】 昇圧制御信号と感知信号が活性状態にお
いて同タイミングで発生される請求項１又は請求項２記
載の昇圧回路。 - 【請求項４】 ローアドレスストローブ信号に応じるチ
ップマスタクロックに従って昇圧制御回路及び感知制御
回路が動作する請求項１〜３のいずれか１項に記載の昇
圧回路。 - 【請求項５】 感知信号を一旦貯蔵して次の活性状態開
始時点で発生するようになっている請求項１又は請求項
２記載の昇圧回路。 - 【請求項６】 ローアドレスストローブ信号に応じるチ
ップマスタクロックに従って昇圧制御回路及び感知制御
回路が動作し、そして、前記チップマスタクロックに従
って感知信号を貯蔵・出力するレジスタを昇圧電圧感知
回路に接続して使用する請求項５記載の昇圧回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940038503A KR0137317B1 (ko) | 1994-12-29 | 1994-12-29 | 반도체 메모리소자의 활성싸이클에서 사용되는 승압회로 |
| KR1994P38503 | 1994-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08235859A true JPH08235859A (ja) | 1996-09-13 |
| JP2828942B2 JP2828942B2 (ja) | 1998-11-25 |
Family
ID=19404725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7342653A Expired - Fee Related JP2828942B2 (ja) | 1994-12-29 | 1995-12-28 | 半導体メモリの昇圧回路 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JP2828942B2 (ja) |
| KR (1) | KR0137317B1 (ja) |
| CN (1) | CN1045838C (ja) |
| DE (1) | DE19547796C2 (ja) |
| FR (1) | FR2729020B1 (ja) |
| GB (1) | GB2296593B (ja) |
| TW (1) | TW282544B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119489B2 (en) | 2002-03-14 | 2006-10-10 | Samsung Electronics Co., Ltd. | Rotation-magnetron-in-magnetron (RMIM) electrode, method of manufacturing the RMIM electrode, and sputtering apparatus including the RMIM electrode |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0142963B1 (ko) * | 1995-05-17 | 1998-08-17 | 김광호 | 외부제어신호에 적응 동작하는 승압회로를 갖는 반도체 메모리 장치 |
| KR0172337B1 (ko) * | 1995-11-13 | 1999-03-30 | 김광호 | 반도체 메모리장치의 내부승압전원 발생회로 |
| US6094395A (en) * | 1998-03-27 | 2000-07-25 | Infineon Technologies North America Corp. | Arrangement for controlling voltage generators in multi-voltage generator chips such as DRAMs |
| CN1299432C (zh) * | 2001-10-29 | 2007-02-07 | 旺宏电子股份有限公司 | 减少工作电压与温度所造成的影响的推动电压产生器 |
| KR100741471B1 (ko) | 2006-09-29 | 2007-07-20 | 삼성전자주식회사 | 래치-업이 발생하지 않는 부스팅 스킴 |
| JP5137545B2 (ja) * | 2006-12-25 | 2013-02-06 | 株式会社半導体エネルギー研究所 | 半導体装置及びその駆動方法 |
| US9502119B2 (en) * | 2014-11-20 | 2016-11-22 | Samsung Electronics Co., Ltd. | Distributed capacitive delay tracking boost-assist circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153791A (ja) * | 1986-12-17 | 1988-06-27 | Mitsubishi Electric Corp | ワ−ド線駆動信号発生回路 |
| JPH05274875A (ja) * | 1992-03-27 | 1993-10-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752699A (en) * | 1986-12-19 | 1988-06-21 | International Business Machines Corp. | On chip multiple voltage generation using a charge pump and plural feedback sense circuits |
| KR920010749B1 (ko) * | 1989-06-10 | 1992-12-14 | 삼성전자 주식회사 | 반도체 집적소자의 내부전압 변환회로 |
| GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| FR2668668B1 (fr) * | 1990-10-30 | 1994-02-04 | Samsung Electronics Co Ltd | Generateur de tension de substrat pour un dispositif a semiconducteurs. |
| US5272676A (en) * | 1990-11-20 | 1993-12-21 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH04287418A (ja) * | 1991-03-18 | 1992-10-13 | Fujitsu Ltd | 半導体集積回路 |
| KR950002015B1 (ko) * | 1991-12-23 | 1995-03-08 | 삼성전자주식회사 | 하나의 오실레이터에 의해 동작되는 정전원 발생회로 |
| JPH05174591A (ja) * | 1991-12-25 | 1993-07-13 | Sharp Corp | チャージポンプ回路 |
| US5329168A (en) * | 1991-12-27 | 1994-07-12 | Nec Corporation | Semiconductor integrated circuit device equipped with substrate biasing system selectively powered from internal and external power sources |
| KR950002726B1 (ko) * | 1992-03-30 | 1995-03-24 | 삼성전자주식회사 | 기판전압 발생기의 전하 펌프 회로 |
| US5337284A (en) * | 1993-01-11 | 1994-08-09 | United Memories, Inc. | High voltage generator having a self-timed clock circuit and charge pump, and a method therefor |
-
1994
- 1994-12-29 KR KR1019940038503A patent/KR0137317B1/ko not_active IP Right Cessation
-
1995
- 1995-12-09 TW TW084113127A patent/TW282544B/zh not_active IP Right Cessation
- 1995-12-20 DE DE19547796A patent/DE19547796C2/de not_active Expired - Lifetime
- 1995-12-28 JP JP7342653A patent/JP2828942B2/ja not_active Expired - Fee Related
- 1995-12-28 FR FR9515663A patent/FR2729020B1/fr not_active Expired - Fee Related
- 1995-12-29 GB GB9526716A patent/GB2296593B/en not_active Expired - Lifetime
- 1995-12-29 CN CN95120640A patent/CN1045838C/zh not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153791A (ja) * | 1986-12-17 | 1988-06-27 | Mitsubishi Electric Corp | ワ−ド線駆動信号発生回路 |
| JPH05274875A (ja) * | 1992-03-27 | 1993-10-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119489B2 (en) | 2002-03-14 | 2006-10-10 | Samsung Electronics Co., Ltd. | Rotation-magnetron-in-magnetron (RMIM) electrode, method of manufacturing the RMIM electrode, and sputtering apparatus including the RMIM electrode |
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| Publication number | Publication date |
|---|---|
| DE19547796A1 (de) | 1996-07-11 |
| FR2729020B1 (fr) | 1998-07-10 |
| CN1127919A (zh) | 1996-07-31 |
| KR0137317B1 (ko) | 1998-04-29 |
| FR2729020A1 (fr) | 1996-07-05 |
| DE19547796C2 (de) | 1998-04-16 |
| TW282544B (ja) | 1996-08-01 |
| CN1045838C (zh) | 1999-10-20 |
| GB9526716D0 (en) | 1996-02-28 |
| JP2828942B2 (ja) | 1998-11-25 |
| GB2296593B (en) | 1997-07-23 |
| KR960025707A (ko) | 1996-07-20 |
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