CN1045838C - 用于半导体存储器器件工作状态的升压电路 - Google Patents

Abstract

一种半导体存储器器件的升压电路包括：输入确定待机状态和工作状态的芯片主时钟，并产生经过第一延迟时间启动、具有第一脉宽的检测器控制信号以及经过第二延迟时间启动、具有第二脉宽的锁存器控制信号的第一电路；对检测器控制信号和锁存器控制信号用出响应，并产生表示升高电压的电势状态的检测信号的第二电路；根据芯片主时钟产生与检测信号同时启动的升压发生器控制信号的第三电路；以及分别在待机状态和工作状态运行的第一和第二升压发生器。

Description

用于半导体存储器器件工作状态的升压电路

本发明涉及采用低压电源的高集成度的半导体存储器器件，更具体地说，涉及能够检测该器件中的升高的电压的升压电路。

近来由于动态随机存取存储器(动态RAM)追求高密度和低功耗，在芯片中已经广泛地采用了升压Vpp发生器，以便避免例如字线驱动能力的下降。升高电压Vpp具有比内部采用的电源电压Vcc高的电压，用于提高根据器件的高密度被降低的字线驱动电压。为了读存储在存储器单元中的数据“1”，在存储器单元和位线之间分布电荷中应形成足够的电压差。为此，必须向字线提供足够高的电压，以便使单元晶体管能够完全导通。然而，由于较低的电源电压Vcc不能达到这一效果，所以需要具有电势大于Vcc+Vth(这里Vth是单元晶体管的阈值电压)的升高电压Vpp。

如在相关技术中已知的那样，保持升高电压Vpp电势的方法如下。在待机状态中，通过电位检测器检测待机状态Vpp的电位。这里，在检测的电位低于一个预定的基准电位的情况下，驱动待机状态升压发生器将检测的电位升高到基准电位。反之，在检测的电位高于或等于基准电位的情况下，使待机状态升压发生器停止工作。然而，由于一般待机状态升压发生器的容量小，所以还需要具有大容量的工作状态的升压发生器，以便补充工作状态消耗的升高电压的电荷量。

图1表示常规的升压电路的结构。根据由行地址选通信号RASB产生的芯片主时钟φR在每个工作状态产生升压发生器控制信号φPC。由信号φPC控制第一和第二升压发生器3和4的运行，它们分别用于待机状态和工作状态。如图2至5所示，第一和第二升压发生器3和4根据信号φPC以互补关系运行。在信号RASB处于逻辑“低”电位的工作周期，第一升压发生器3产生Vpp，而在信号RASB处于逻辑“高”电位的待机状态，第二升压发生器4产生Vpp。参照图4，在信号φPC处于逻辑“低”电位的待机状态，节点5上的电势通过MOS电容7升高，并且升高的电势经过传输二极管NMOS晶体管10送至节点6。当信号φPC从逻辑“低”电位变为逻辑“高”电位时(信号RASB降到逻辑“低”电位，并且工作状态开始)，节点6上的电势由MOS晶体管12再次升高，并通过NMOS晶体管11产生Vpp。

这里，通过精确地检测每个工作状态消耗的Vpp的电荷量，应该设定工作状态的升压发生器的容量，以提供所检测的Vpp电荷量。然而，在图1的结构中存在着这样的问题，即Vpp的电荷消耗量不能与升压发生器的容量精确地保持一致，在升压发生器的容量大于Vpp的电荷消耗量的情况下，由于过大的电流消耗和高电场，芯片的可靠性将下降。

因此，本发明的一个目的是提供一种半导体存储器器件的升压电路，它能够产生与工作状态期间升高电压的电荷消耗量一致的升高电压。

本发明的另一个目的是提供一种半导体存储器器件的升压电路，它能够提供升高的电压，从而确保电流消耗量的减少和器件可靠性的提高。

根据本发明的第一方面，一种半导体存储器器件的升压电路包括：第一电路，该电路输入确定待机状态和工作状态的芯片主时钟，并且产生经过第一延迟时间启动的、具有第一脉宽的检测器控制信号以及经过第二延迟时间启动的、具有第二脉宽的锁存器控制信号；第二电路，该电路对检测器控制信号和锁存器控制信号作出响应，并且产生表示升高电压的电势状态的检测信号；第三电路，该电路根据芯片主时钟产生与检测信号同时一起启动的升压发生器控制信号；以及分别在待机状态和工作状态运行的第一和第二升压发生器。

根据本发明的另一方面，一种半导体存储器器件的升压电路包括：第一电路，该电路输入确定待机状态和工作状态的芯片主时钟，并且产生经过第一延迟时间启动的、具有第一脉宽的检测器控制信号以及经过第二延迟时间启动的、具有第二脉宽的锁存器控制信号；第二电路，该电路对所述检测器控制信号和锁存器控制信号作出响应，并且产生表示升高电压的电势状态的第一检测信号；第三电路，该电路输入第一检测信号并根据芯片主时钟的控制产生第二检测信号；第四电路，该电路根据芯片主时钟产生与第二检测信号同时一起启动的升压发生器控制信号；以及第一和第二升压发生器，它们根据第二检测信号和升压发生器控制信号在待机状态中和工作状态中分别运行。

本发明的优点和特征从以下结合附图所作的详细描述中将看得更清楚，附图中：

图1是常规的升压电路的示意性框图；

图2是图1的时序图；

图3是图1的升压发生器控制电路2的电路图；

图4是图1的第一升压发生器3的电路图；

图5是图1的第二升压发生器4的电路图；

图6是根据本发明的一个实施例的升压电路的示意性框图；

图7是图6的检测器控制电路20的电路图；

图8是图6的升压检测器30的电路图；

图9是图6的第一升压发生器40的电路图；

图10是图6的升压发生器控制电路50的电路图；

图11是图6的第二升压发生器60的电路图；

图12是图6的时序图；

图13是根据本发明的另一个实施例的升压电路的示意性框图；

图14是图13的寄存器70的电路图；

图15是图13的第一升压发生器40的电路图；

图16是图13的第二升压发生器60的电路图；

图17是图13的升压发生器控制电路80的电路图；以及

图18是图13的时序图。

参照图6，根据本发明的一个实施例的升压电路包括芯片主时钟发生器1，用于根据由行地址选通信号RASB产生芯片主时钟φR；检测器控制电路20，用于根据芯片主时钟φR产生检测器控制信号φDET和锁存器控制信号φLAT；升压发生器控制电路50，用于根据芯片主时钟φR产生升压发生器控制信号φPC；第一和第二升压发生器40和60，用于通过控制升压发生器控制信号φPC产生升高电压Vpp；以及升压检测器30，用于根据对信号φDET和信号φLAT的控制向第一和第二升压发生器40和60提供表示Vpp电势的信号φPD。

参照图7，在图6的检测器控制电路20中，在具有脉冲整形电路的配置中产生信号φDET，该脉冲整形电路包括与非门ND31和反相器I26，与非门ND31的一个输入端与从芯片主时钟φR起相互串联的反相器I21至I25的输出相连，另一输入端直接与芯片主时钟φR相连，反相器I26用于输入脉冲整形电路的输出。同时，在具有脉冲整形电路的配置中产生信号φLAT，该脉冲整形电路包括与非门ND32和反相器I30至I32，与非门ND32的一个输入端与从芯片主时钟φR起相互串联的反相器I27至I29的输出相连，另一输入端直接与芯片主时钟φR相连，反相器I30至I32相互串联，用于输入脉冲整形电路的输出。

参照表示图6的升压检测器30的图8，连接在电源电压Vcc和检测节点31之间的NMOS晶体管N31的栅极与Vpp相连。NMOS晶体管N32连接在NM0S晶体管N33的漏极和检测节点31之间，NMOS晶体管N32的栅极与检测器控制信号φDET相连，NMOS晶体管N33的源极接地Vss。NMOS晶体管N33的栅极与Vpp相连。检测节点31与传输门T31的输入端相连。传输门T31的N型电极与信号φLAT相连，P型电极与输入信号φLAT的反相器I33的输出端相连。在传输门T31和反相器I36之间的另一条通路上有相互串联的反相器I34和I35。从反相器I36产生检测Vpp电势的信号φPD。

参照表示图6的第一升压发生器40的图9，除了用于输入信号φPC和信号φPD的与非门ND41以及用于输入与非门ND41的输出的反相器I41以外，该图的第一升压发生器40与图4的第一升压发生器3的结构相同。

参照表示图6的升压发生器控制电路50的图10，它由相互串联的反相器I51至I56构成。与图3的常规结构进行比较，反相器数目的增加使得根据由升压检测器30检测的Vpp的电势状态产生检测信号φPD之后，第一和第二升压发生器40和60工作。

参照表示图6的第二升压发生器60的图11，由于第二升压发生器60是在与第一升压发生器40互补关系下工作，所以除了替换图5的反相器14且用于输入信号φPC和φPD的与非门ND61以外，发生器60与图5的第二升压发生器4的结构相同。

参照表示图6的时序图的图12，该图表示了当Vpp从低电势变为高电势时的本发明的操作特性。当信号RASB在时间周期t1从逻辑“高”电位变为逻辑“低”电位时，在时间周期t2产生的信号φR是逻辑“高”电位，并且在时间周期t3产生的信号φDET是逻辑“高”电位的脉冲。然后，在时间周期t4产生的信号φLAT是逻辑“高”电位的脉冲。同时，图8的升压检测器30，在信号RASB处于逻辑“高”电位的预充电周期期间，由于信号φDET和信号φLAT都处于逻辑“低”电位，所以通过NMOS晶体管N31检测节点31的电势被预充电到电源电压Vcc，并且传输门T31截止。如果在时间周期t3信号φDET变成逻辑“高”电位的脉冲，并且该脉冲被施加到NMOS晶体管N32的栅极，那么检测节点31的电势依赖于Vpp的电势状态。当Vpp的电势高时，检测节点31的电势变为逻辑“高”电位，反之，当Vpp的电势低时，检测节点31的电势变为逻辑“低”电位。如果在时间周期t4信号φLAT的电位变高，那么传输门T31导通，并且以逻辑“低”电位(当Vpp的电势高)或逻辑“高”电位(当Vpp的电势低)产生信号φPD。

然后，当信号φLAT的电位变低并且传输门T31截止时，通过反相器I34和I35保持当前状态。通过仅当工作周期中需要检测Vpp电势的期间升压检测器30的操作，产生作为脉冲的信号φDET和信号φLAT，以避免不必要的功耗。

参照图9和11，对信号RASB从逻辑“高”电位变为逻辑“低”电位的时刻作出响应，第一升压发生器40工作，并且对信号RASB从逻辑“低”电位变为逻辑“高”电位的时刻作出响应，第二升压发生器60工作。在Vpp具有高电势的情况下，由于施加的信号φPD处于逻辑“低”电位，所以第一和第二升压发生器40和60保持在非工作状态，反之，在Vpp具有低电势的情况下，由于施加的信号φPD处于逻辑“高”电位，所以第一和第二升压发生器40和60根据信号RASB和相关的信号φPC依次工作。第一和第二升压发生器40和60以与图4和5相同的方式进行工作。

图13是根据本发明的另一个实施例的升压电路的示意性框图。除图6的结构以外，寄存器70位于升压检测器30和第一和第二升压发生器40和60之间。换句话说，从升压检测器30产生的信号φPD经过寄存器70，然后施加到第一和第二升压发生器40和60。

从图14可以看到，寄存器70是一个普通的移位寄存器，由受信号φR控制的传输门T71和T72以及锁存器L71和L72构成。当信号φR处于逻辑“低”电位时，传输门T71导通，在前一个工作状态从升压检测器30产生的信号φPD存储在锁存器L71。另一方面，当信号φR处于逻辑“高”电位时，传输门T72导通，在前一个工作状态暂时存储在锁存器L72中的状态作为信号φSPD输出。然后，当信号φR变为逻辑“低”电位时，传输门T71导通，而传输门T72截止，这导致锁存器L71的存储状态的变化。这就是说，寄存器70的作用是使在前一个工作周期中设定的信号φPD能够确定是否对第一和第二升压发生器40和60进行驱动。

如图15和16所示，信号φSPD代替图9和11的信号φPD，输入至第一和第二升压发生器40和60的与非门ND41和ND61。此外，图13的实施例中的升压发生器控制电路80不象图6中那样为了满足信号φPD产生期间的时间周期由六个反相器构成，而是如图17所示由两个串联的反相器I81和I82构成。与图6的结构相比，这一结构保证了升压发生器充分的操作时间。

参照表示图13的时序图的图18，在Vpp是逻辑“低”电位的情况下，当信号RASB处于工作状态时，升压发生器工作，并且在下一个周期由于前一工作状态锁存的信号φSPD的作用，即使Vpp的电势是逻辑“高”电位，该发生器也工作。在下一个工作状态，通过接收前一个工作状态锁存的状态信号φSPD处于逻辑“低”电位，并且升压发生器处于非工作状态。虽然升压发生器被延迟一个周期工作，但是Vpp具有大的负载特性，因此其电势不受任何影响。

如上所述，本发明根据Vpp的电势状态控制升压发生器，于是确保了产生和提供Vpp时的可靠性。

Claims (2)

1．一种半导体存储器器件的升压电路，其特征在于包括：

第一电路装置，用于输入确定待机状态和工作状态的芯片主时钟，并且产生经过第一延迟时间启动的、具有第一脉宽的检测器控制信号以及经过第二延迟时间启动的、具有第二脉宽的锁存器控制信号；

第二电路装置，用于对所述检测器控制信号和锁存器控制信号作出响应，并且产生表示当前升高电压的电势状态的检测信号；

第三电路装置，用于根据所述芯片主时钟产生与所述检测信号同时一起启动的升压发生器控制信号；以及

升压发生装置，用于根据所述检测信号和所述升压发生器控制信号在所述待机状态中和所述工作状态中分别运行。

2．一种半导体存储器器件的升压电路，其特征在于包括：

第一电路装置，用于输入确定待机状态和工作状态的芯片主时钟，并且产生经过第一延迟时间启动的、具有第一脉宽的检测器控制信号以及经过第二延迟时间启动的、具有第二脉宽的锁存器控制信号；

第二电路装置，用于对所述检测器控制信号和锁存器控制信号作出响应，并且产生表示当前升高电压的电势状态的第一检测信号；

第三电路装置，用于输入所述第一检测信号并根据所述芯片主时钟的控制产生第二检测信号；

第四电路装置，用于根据所述芯片主时钟产生与所述第二检测信号同时一起启动的升压发生器控制信号；以及

第一和第二升压发生装置，用于根据所述第二检测信号和所述升压发生器控制信号在所述待机状态中和所述工作状态中分别运行。

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