DE19646672A1 - Interne Spannungserhöhungsschaltung einer Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher­ vorrichtung, und insbesondere eine interne Spannungserhöhungs­ schaltung zur Bereitstellung einer stabilen Quellenspannung für die interne Schaltung einer Halbleiterspeichervorrichtung. Die vorliegende Anmeldung beruht auf der koreanischen Patent­ anmeldung Nr. 40993/95, welche in die vorliegende Anmeldung durch Bezugnahme eingeschlossen wird.

Seit einiger Zeit wird häufig ein interner Spannungserhöhungs­ generator dazu verwendet, bei hochintegrierten Halbleiter­ speichervorrichtungen die Wortleitungen so zu versorgen, daß ein geringer Energieverbrauch auftritt. Die erhöhte Spannung Vpp wird zur Versorgung der Wortleitungen mit einer Spannung verwendet, die größer ist als die Summe einer extern zugeführ­ ten Spannung und der Schwellenspannung eines NMOS-Transistors, also größer als Vcc + Vtn, um Daten "1" aus den Speicherzel­ len auszulesen bzw. in diese einzuschreiben.

Wenn die erhöhte Spannung Vpp, die einen höheren Spannungs­ pegel aufweist als die der Halbleiterspeichervorrichtung zuge­ führte externe Spannung Vcc, unter einen vorbestimmten Pegel abfällt, stellt herkömmlich ein Detektor für die erhöhte Span­ nung dies fest, und setzt eine sogenannte Hauptpumpe für eine erhöhte Spannung in Betrieb, um den Abfall der erhöhten Span­ nung zu kompensieren. Da die von der Hauptpumpe zur Verfügung gestellte Ladungsmenge für den aktiven Zyklus unzureichend ist, wird ein Zeilenadressen-Strobe-Signal RAS freigeschal­ tet, um eine Versorgungsschaltung in Betrieb zu setzen, damit in dem aktiven Zyklus Ladungen geliefert werden. In diesem Fall wird die Ladungsmenge, die von der Versorgungsschaltung geliefert wird, dadurch vorher festgelegt, daß die verbrauch­ te Ladungsmenge abgeschätzt wird, und daher wird der Pegel der erhöhten Spannung höher oder niedriger als der Sollwert- Pegel, wenn der erwartete Wert sich von der Ladungsmente un­ terscheidet, die zum Freischalten oder zur Versorgung der Wortleitungen verwendet werden soll.

In Fig. 6 weist eine konventionelle Schaltung zur Erzeugung der internen erhöhten Spannung einen Master-Taktimpulsgenera­ tor 100 zur Erzeugung eines Master-Taktimpulses PR in Reak­ tion auf das Zeilenadressen-Strobe-Signal RASB auf, eine Vpp- Steuerschaltung 200 zur Erzeugung eines Spannungserhöhungs­ steuersignals PAKE in Reaktion auf den Master-Taktimpuls PR, und einen ersten und zweiten Vpp-Generator 300 bzw. 400 zur Erzeugung einer erhöhten Spannung in Reaktion auf die Steuer­ signale PAKE für die erhöhte Spannung.

Im Betrieb der Schaltung von Fig. 6 erzeugt, unter Bezugnah­ me auf Fig. 2, welche den zeitlichen Ablauf der Impulse in der Schaltung verdeutlicht, wenn das komplementäre Zeilen­ adressen-Strobe-Signal RASB auf den logisch niedrigen Zustand geschaltet wird, der Master-Taktimpulsgeneratur 100 den Master-Taktimpuls PR nach einer vorbestimmten Zeit mit hohem Pegel, so daß die Vpp-Steuerschaltung 200 das Spannungser­ höhungssteuersignal PAKE mit dem logisch hohen Zustand nach einer bestimmten Zeit erzeugt.

Die Spannungserhöhungssteuerschaltung 200 von Fig. 6 weist gemäß Fig. 3 eine Inverterkette 2 auf, wobei der Eingang an den Ausgang des Master-Taktimpulsgenerators 100 angeschlos­ sen ist. Der Master-Taktimpuls PR von dem Master-Taktgenera­ tor 100 wird über die Inverterkette 2 verzögert, um das Span­ nungserhöhungssteuersignal PAKE zu erzeugen.

Die Versorgungsschaltung dient zum "Pumpen" der Spannung an der Anstiegsflanke des Spannungserhöhungssteuersignals, und weist einen Pumpkondensator 12 auf, der in Reihe mit einer Inverterkette 3 geschaltet ist, wobei der Eingang das Span­ nungserhöhungssteuersignal PAKE empfängt, einen weiteren Pumpkondensator 7, der in Reihe mit einem Inverter 4 geschal­ tet ist, wobei der Eingang an das Spannungserhöhungssteuer­ signal PAKE angeschlossen ist, einen NMOS-Transistor 8, der als Diode zwischen die externe Spannung Vcc und einen ersten Schaltungsknoten 5 geschaltet ist, einen NMOS-Transistor 10, dessen Gate und Drain gemeinsam an die Source NMOS-Transis­ tors 8 angeschlossen sind, und dessen Source mit einem zwei­ ten Schaltungsknoten 6 verbunden ist, um die Summe der erhöh­ ten Spannung des Pumpkondensators 7 und der erhöhten Span­ nung Vcc, die über den NMOS-Transistor 8 geliefert wird, zu übertragen, einen NMOS-Transistor 9, der als Diode zwischen die externe Spannung Vcc und den zweiten Schaltungsknoten 6 geschaltet ist, sowie einen NMOS-Transistor 11 , dessen Drain an den zweiten Schaltungsknoten 6 angeschlossen ist, und dessen Gate mit dem Pumpkondensator 12 verbunden ist, um die erhöhte Spannung Vpp zu erzeugen, wie in Fig. 4 gezeigt ist.

Wenn im Betrieb das Spannungserhöhungssteuersignal PAKE den logisch niedrigen Zustand aufweist, erhöht der Pumpkonden­ sator 7 die Spannung am ersten Schaltungsknoten 5, und daher die Spannung des zweiten Schaltungsknotens 6 über den NMOS- Transistor 10. In diesem Fall ist die Spannung am zweiten Schaltungsknoten 6 niedriger als die Spannung am ersten Schaltungsknoten 5, und zwar um die Schwellenspannung Vtn. Die NMOS-Transistoren 8 und 9 werden vorgeladen, bevor die Spannungen am ersten und zweiten Schaltungsknoten 5 und 6 erhöht werden. Wenn das Spannungserhöhungssteuersignal PAKE den logisch hohen Pegel einnimmt, erhöht der Pumpkondensa­ tor 12 die Spannung des zweiten Schaltungsknotens 6, welche durch den NMOS-Transistor 11 um die Schwellenspannung Vtn verringert wird, die an die Anschlußklemme für die erhöhte Spannung übertragen wird.

Die Versorgungsschaltung wird dazu verwendet, einen Span­ nungspumpvorgang an der Abfallflanke des Spannungserhöhungs­ steuersignals PAKE durchzuführen, und wird dadurch gebildet, daß ein Inverter 14 am Eingang der Schaltung von Fig. 4 hin­ zugefügt wird, um das Spannungserhöhungssteuersignal PAKE zu empfangen. Der Inverter 14 veranlaßt die Versorgungsschal­ tung dazu, daß sie in entgegengesetzten Phasen arbeitet wie die Schaltung von Fig. 4, so daß dann, wenn das Spannungser­ höhungssteuersignal PAKE den logisch hohen Zustand aufweist, der Schaltungsknoten 6 vorgeladen wird, und dann, wenn das Signal PAKE den logisch niedrigen Zustand aufweist, der Schal­ tungsknoten 6 auf eine erhöhte Spannung gesetzt wird, um der Anschlußklemme für die erhöhte Spannung Ladungen zuzuführen.

Ein Vorteil der vorliegenden Erfindung besteht in der Bereit­ stellung einer internen Spannungserhöhungsschaltung einer Halbleiterspeichervorrichtung, welche den erhöhten Span­ nungspegel in dem Aktivierungszeitraum feststellt, um die Versorgungsschaltung und die Hauptpumpe in Gang zu setzen, um die Verluste zu kompensieren, die durch Kriechströme wäh­ rend langer Verzögerungszeiten des Zeilenadressen-Strobe- Signals RAS hervorgerufen werden.

Gemäß einer Ausführungsform der vorliegenden Erfindung weist eine interne Spannungserhöhungsschaltung eine Halbleiter­ speichervorrichtung einen ersten Detektor zur Feststellung des Pegels der erhöhten Spannung im Bereitschaftszustand auf, einen Oszillator zur Erzeugung eines Signals mit einem vor­ bestimmten Zeitraum in Reaktion auf das Ausgangssignal des ersten Detektors, eine Hauptpumpe zur Erzeugung des erhöhten Spannungspegels in Reaktion auf das Ausgangssignal des Oszil­ lators, wobei der Betrieb der Hauptpumpe durch den ersten De­ tektor gesteuert wird, und einen zweiten Detektor zum Steuern des ersten Detektors und einer Versorgungsschaltung in Reak­ tion auf die Master-Taktimpulse der Halbleiterspeichervor­ richtung und die erhöhte Spannung.

Die Erfindung wird nachstehend anhand zeichnerisch dargestell­ ter Ausführungsbeispiele näher erläutert, aus welchen sich weitere Vorteile und Merkmale ergeben. Es zeigt:

Fig. 6 ein Blockschaltbild zur Erläuterung einer konventio­ nellen internen Spannungserhöhungsschaltung einer Halbleiterspeichervorrichtung;

Fig. 2 eine schematische Darstellung zur Erläuterung der Betriebstaktimpulse, die an die Schaltung von Fig. 6 angelegt werden;

Fig. 3 ein detailliertes Schaltbild der Spannungserhöhungs­ steuerschaltung von Fig. 6;

Fig. 4 eine Darstellung zur Erläuterung der konventionellen Versorgungsschaltung zur Ausführung eines Spannungs­ pumpvorgangs an der Anstiegsflanke des Spannungs­ erhöhungssteuersignals;

Fig. 5 eine schematische Darstellung zur Erläuterung der konventionellen Versorgungsschaltung zur Ausführung eines Spannungspumpvorgangs an der Abfallflanke des Spannungserhöhungssteuersignals;

Fig. 1 ein Blockschaltbild zur Erläuterung der internen Spannungserhöhungsschaltung gemäß der vorliegenden Erfindung;

Fig. 7 eine schematische Darstellung zur Erläuterung der Betriebstaktimpulse, die an die Schaltung von Fig. 1 angelegt werden;

Fig. 8 ein Schaltbild eines Detektors für die erhöhte Span­ nung gemäß einer Ausführungsform der vorliegenden Erfindung;

Fig. 9 ein Schaltbild zur Erläuterung eines Oszillators gemäß der vorliegenden Erfindung;

Fig. 10 ein Schaltbild zur Erläuterung einer Hauptpumpe ge­ mäß der vorliegenden Erfindung;

Fig. 11 ein detailliertes Schaltbild zur Erläuterung des Generators zur Erzeugung des Freischaltsteuersig­ nals zur Feststellung der erhöhten Spannung und des Zwischenspeichersteuersignals für die erhöhte Span­ nung gemäß der vorliegenden Erfindung;

Fig. 12 ein Schaltbild zur Erläuterung des Detektors für die erhöhte Spannung gemäß einer weiteren Ausführungs­ form der vorliegenden Erfindung;

Fig. 13 ein Schaltbild zur Erläuterung des Zwischenspeicher­ signalgenerators gemäß der vorliegenden Erfindung;

Fig. 14 ein Schaltbild zur Erläuterung des PKEF-Generators gemäß der vorliegenden Erfindung;

Fig. 15 ein Schaltbild zur Erläuterung des Zwischenspeicher­ verzögerungssignalgenerators gemäß der vorliegenden Erfindung;

Fig. 16 ein Schaltbild zur Erläuterung des PKES-Generators gemäß der vorliegenden Erfindung; und

Fig. 17 ein Schaltbild zur Erläuterung des Spannungs­ erhöhungsgenerators gemäß der vorliegenden Erfindung.

In sämtlichen Zeichnungen werden die gleichen Bezugszeichen zur Bezeichnung entsprechender Teile verwendet. In Fig. 1 besteht die interne Spannungserhöhungsschaltung aus einem ersten und einem zweiten Schaltungsteil. Der erste Schaltungs­ teil weist einen ersten Detektor 15 zur Feststellung der er­ höhten Spannung Vpp auf, einen Oszillator 16 zum Empfang des Ausgangssignals des ersten Detektors 15, und eine an den Aus­ gang des Oszillators 16 angeschlossener Hauptpumpe 17.

Der zweite Schaltungsteil weist einen zweiten Detektor 18 auf, um ein Spannungserhöhungsmeßsignal VPPDET zu erzeugen, welches an den ersten Detektor 15 angelegt wird, sowie ein weiteres Spannungserhöhungsmeßsignal VPPDETA, welches in Reaktion auf die erhöhte Spannung Vpp und den Master-Takt­ impuls PR angelegt wird, einen Zwischenspeichersignalgenera­ tor 19 zur Erzeugung eines Zwischenspeichersignals PNAKE in Reaktion auf das Meßsignal VPPDETA für die erhöhte Spannung des zweiten Detektors 18, einen Zwischenspeicherverzögerungs­ signalgenerator 20 zur Erzeugung eines Zwischenspeicherver­ zögerungssignals PNAKED durch Verzögerung des Zwischenspei­ chersignals PNAKE für eine bestimmte Zeit, einen ersten Ver­ sorgungsschaltungs-Treibersignalgenerator 21 zur Erzeugung eines ersten Versorgungsspannungs-Treibersignals PAKEF durch Empfang des Zwischenspeichersignals PNAKE und des Master-Takt­ impulses PR, einen zweiten Versorgungsschaltungs-Treibersig­ nalgenerator 22 zur Erzeugung eines zweiten Versorgungsschal­ tungs-Treibersignals PAKES durch Empfang des Master-Taktim­ pulses PR und des Zwischenspeicherverzögerungssignals PNAKED, eine erste Versorgungsschaltung 23 zur Erzeugung der erhöhten Spannung Vpp in Reaktion auf das Signal PAKEF, und eine zwei­ te Versorgungsschaltung 24 zur Erzeugung der erhöhten Spannung in Reaktion auf das Signal PAKES. An den ersten Schaltungsteil wird das Meßsignal VPPDET für die erhöhte Spannung angelegt, welches von dem zweiten Schaltungsteil erzeugt wird. Wenn im Betrieb der Schaltung von Fig. 1 unter Bezugnahme auf Fig. 7 die erhöhte Spannung Vpp einen Pegel aufweist, der niedriger ist als der Soll-Spannungspegel, so erzeugt der erste Detek­ tor 15 ein Oszillationsfreischaltsignal VPPOSCE für die erhöh­ te Spannung im logisch hohen Zustand, um den Oszillator 16 dazu zu veranlassen, ein Treiberimpulssignal VPPDRV für die erhöhte Spannung zu erzeugen, welches die Hauptpumpe 17 so treibt, daß an die Anschlußklemme für die erhöhte Spannung Ladungen geliefert werden.

Der Detektor für die erhöhte Spannung weist, wie in Fig. 8 gezeigt ist, NMOS-Transistoren 26, 28 auf, deren Gates an die erhöhte Spannung Vpp angeschlossen sind, einen PMOS-Transis­ tor 25, dessen Source mit der externen Quellenspannung Vcc verbunden ist, dessen Gate an die Massespannung Vss ange­ schlossen ist und dessen Drain mit dem Drain des NMOS-Tran­ sistors 26 verbunden ist, einen NMOS-Transistor 27, dessen Source an den Drain des NMOS-Transistors 28 angeschlossen ist und dessen Gate mit der externen Quellenspannung Vcc ver­ bunden ist, einen Schaltungsknoten 34 zur Verbindung der Source des NMOS-Transistors 26 und des Drains des NMOS-Tran­ sistors 27, ein Paar aus einem PMOS-Transistor 29 und einem NMOS-Transistor 30, deren Gates an den Schaltungsknoten 34 angeschlossen sind, und deren Source mit der externen Quel­ lenspannung Vcc bzw. mit der Massespannung Vss verbunden ist, einen Schaltungsknoten 35 zum Verbinden der Drains der bei­ den Transistoren 29 und 30, einen Inverter 31, dessen Eingang mit dem Schaltungsknoten 35 verbunden ist, und ein NAND-Gate 32 zur Durchführung einer invertierten logischen Multiplika­ tion des Ausgangssignals des Inverters 31 und des Ausgangs­ signals des Inverters 33, um das Meßsignal VPPDET für die erhöhte Spannung zu invertieren, damit das Oszillationsfrei­ schaltsignal VPPOSCE für die erhöhte Spannung erzeugt werden kann. Wenn im Betrieb die erhöhte Spannung Vpp einen niedri­ geren Pegel aufweist als der Soll-Spannungspegel, nimmt der Schaltungsknoten 35 den logisch hohen Pegel an, und veran­ laßt so das Oszillationsfreischaltsignal VPPOSCE für die er­ höhte Spannung dazu, den logisch hohen Zustand anzunehmen. Wie aus Fig. 1 hervorgeht, wird das Meßsignal VPPDET für die erhöhte Spannung von dem zweiten Detektor 18 auch zur Betä­ tigung des Oszillators 16 verwendet, so daß das NAND-Gate 32 ein Signal auf dem Logikpegel hoch erzeugt, wenn das Meßsig­ nal VPPDET für die erhöhte Spannung auf dem logisch hohen Pegel liegt.

Wie aus Fig. 9 hervorgeht, weist der Oszillator einen PMOS- Transistor 39 auf, dessen Gate an das Oszillationsfreischalt­ signal VPPOSCE für die erhöhte Spannung und dessen Source an die externe Spannung Vcc angeschlossen ist, einen NMOS- Transistor 38, dessen Gate an das Oszillationsfreischaltsig­ nal VPPOSCE für die erhöhte Spannung angeschlossen ist, des­ sen Source mit der Massespannung Vss verbunden ist, und des­ sen Drain an die Inverterkette 36 angeschlossen ist, wobei der Eingang und der Ausgang der Inverterkette 36 mit dem Drain des NMOS-Transistors 38 verbunden sind, und einen Inverter 37, der an den Ausgang eines geradzahligen Inverters der Inverterket­ te 36 angeschlossen ist, um ein Spannungserhöhungstreibersig­ nal VPPDRV zu erzeugen. Wenn im Betrieb das Oszillationsfrei­ schaltsignal VPPOSCE für die erhöhte Spannung den logisch hohen Zustand aufweist, wird der Ringoszillator betätigt, um das Spannungserhöhungstreibersignal VPPDRV in Impulsform zu erzeugen. Die Hauptpumpe arbeitet ebenso wie die Schaltung von Fig. 4, um Ladungen an die Anschlußklemme für die erhöh­ te Spannung zum Zeitpunkt der Anstiegsflanke des Spannungser­ höhungstreibersignals VPPDRV zu liefern.

Bei dem zweiten Schaltungsteil von Fig. 1 weist, unter Bezug­ nahme auf Fig. 11, die Schaltung zur Erzeugung des Spannungs­ erhöhungsmeßfreischaltsteuersignals und des Zwischenspeicher­ steuersignals eine Inverterkette 49 auf, die aus zwei Inver­ tern besteht, um das Master-Taktsignal PR um eine vorbestimm­ te Zeit zu verzögern, ein erstes NOR-Gate 50 zur Durchführung einer invertierten logischen Summierung des Master-Taktimpul­ ses RP und von dessen verzögertem Signal, einen Inverter 51 zur Erzeugung eines Spannungserhöhungsmeßfreischaltsignals PVPPDETE durch Empfang des Ausgangssignals des ersten NOR- Gates 50, eine Inverterkette 52, die aus vier Invertern be­ steht, um den Master-Taktimpuls PR eine vorbestimmte Zeit lang zu verzögern, ein zweites NAND-Gate 53 zur Durchführung einer invertierten logischen Multiplikation des Master-Takt­ impulses PR und von dessen verzögertem Signal, und einen In­ verter 54 zum Empfang des Ausgangssignals des zweiten NAND- Gates 53, um ein Spannungserhöhungszwischenspeichersteuer­ signal PVPPLATCH zu erzeugen. Das Spannungserhöhungsmeßfrei­ schaltsignal PVPPDETE und das Zwischenspeichersteuersignal PVPPLATCH weisen jeweils die Form eines kurzen Impulses auf. Das Signal PVPPDETE wird als das aktive Meßfreischaltsignal verwendet, und das Signal PVPPLATCH dient zum Ein- oder Aus­ schalten eines Übertragungsgates, beispielsweise eines Durch­ schalttransistors, um das Spannungserhöhungsmeßsignal VPPDETA zwischenzuspeichern.

Eine weitere Ausführungsform des Spannungserhöhungsdetektors, die in Fig. 12 gezeigt ist, ist grundsätzlich ebenso aufge­ baut wie die Schaltung von Fig. 8, mit der Ausnahme, daß sie zusätzlich eine Schalterschaltung aufweist, die einen Inver­ ter 65 und ein Übertragungsgate 62 aufweist, eine Zwischen­ speicherschaltung 63, die aus einer Inverterkette besteht, um das Ausgangssignal des Übertragungsgates 62 zwischenzuspei­ chern, einen Inverter 64 zum Invertieren des Ausgangssignals der Zwischenspeicherschaltung 63, um das Spannungserhöhungs­ meßsignal VPPDETA zu erzeugen, ein NAND-Gate zur Durchführung einer invertierten logischen Multiplikation des Ausgangs­ signals des Inverters 64 und des Spannungserhöhungszwischen­ speichersteuersignals PVPPLATCH zur Erzeugung des Spannungs­ erhöhungsmeßsignals VPPDET, und einen an den Ausgang des NAND- Gates 66 angeschlossenen Inverter. Wenn im Betrieb die erhöh­ te Spannung Vpp einen niedrigen Pegel aufweist, nimmt der Schaltungsknoten 69 den logisch hohen Zustand an, und veran­ laßt so, daß das Spannungserhöhungsmeßsignal VPPDETA den lo­ gisch hohen Pegel annimmt. Das Signal VPPDETA wird auf dem logisch hohen Pegel gehalten, wenn das Spannungserhöhungs­ zwischenspeichersteuersignal VPPLATCH den logisch niedrigen Pegel annimmt. Das Signal VPPDET nimmt den logisch niedrigen Pegel an, wenn das Spannungserhöhungszwischenspeichersteuer­ signal PVPPLATCH den niedrigen Logikpegel annimmt, was angibt, daß der Master-Taktimpuls PR den logisch niedrigen Pegel auf­ weist.

Wie aus Fig. 13 hervorgeht, weist der Zwischenspeichersignal­ generator ein Übertragungs-Gate 71 zur selektiven Übertragung entweder des Spannungserhöhungsmeßsignals VPPDETA oder des Master-Taktimpulses PR auf, eine aus zwei Invertern bestehen­ de Zwischenspeicherschaltung 105 zum Zwischenspeichern des Ausgangssignals des Übertragungs-Gates 71, ein Übertragungs- Gate 73 zur selektiven Übertragung des Ausgangssignals der Zwischenspeicherschaltung 105 und der Steuerung durch das Spannungserhöhungsmeßsignal VPPDETA und den Master-Taktimpuls PR, und eine Zwischenspeicherschaltung 205 zum Zwischenspei­ chern des Ausgangssignals des Übertragungs-Gates 73, um das Zwischenspeichersignal PNAKE zu erzeugen. Wenn im Betrieb der Master-Taktimpuls PR den logisch niedrigen Zustand aufweist, so daß das Übertragungs-Gate 71 eingeschaltet und das Über­ tragungs-Gate 73 ausgeschaltet wird, wird das Spannungs­ erhöhungsmeßsignal VPPDETA an dem Schaltungsknoten 72 zwi­ schengespeichert, und im nächsten Zyklus an dem Schaltungs­ knoten 74, wenn der Master-Taktimpuls PR den logisch hohen Zustand aufweist, so daß das Übertragungs-Gate 71 ausgeschal­ tet und das Übertragungs-Gate 73 eingeschaltet wird. Dies dient zum Trennen des Meßzyklus von dem Punktzyklus, so daß der Pumpvorgang in dem auf den Meßzyklus folgenden nächsten Zyklus durchgeführt wird, um Probleme in bezug auf einen zu kurzen Pumpvorgang zu überwinden, die dann auftreten, wenn der Pumpvorgang im selben Zyklus wie dem Meßzyklus durchge­ führt würde.

Der Generator zur Erzeugung des Versorgungsschaltungstreiber­ signals PAKEF weist, wie aus Fig. 14 hervorgeht, ein NAND- Gate auf, um eine invertierte logische Multiplikation des Master-Taktimpulses PR und des Zwischenspeichersignals PNAKE durchzuführen, eine Inverterkette 76 zum Verzögerung und In­ vertieren des Ausgangssignals des NAND-Gates 75, und ein NOR- Gate 77 zur Durchführung einer invertierten logischen Summie­ rung der Ausgangssignale der Inverterkette 76 und des NAND- Gates 75, um das Versorgungsschaltungs-Treibersignal PAKEF zu erzeugen. Das von der Schaltung gemäß Fig. 13 erzeugte Zwi­ schenspeichersignal PNAKE wird logisch mit dem Master-Takt­ impuls PR in dem nächsten, auf den Meßzyklus folgenden Zyklus kombiniert, um das Versorgungsschaltungstreibersignal PAKEF zu erzeugen, dessen Breite der Einschaltzeit des komplemen­ tären Zeilenadressen-Strobe-Signals RASB des zweiten Zyklus entspricht.

Wie aus Fig. 15 hervorgeht, weist der Zwischenspeicherver­ zögerungssignalgenerator eine Inverterkette 78 auf, um das Zwischenspeichersignal PNAKE so zu verzögern, daß das Zwi­ schenspeicherverzögerungssignal PNAKED erzeugt wird. Der Gene­ rator zur Erzeugung des zweiten Versorgungsschaltungstreiber­ signals PAKES weist, wie aus Fig. 16 hervorgeht, eine Inver­ terkette 79 auf, um das Master-Taktsignal PR eine vorbestimm­ te Zeit lang zu verzögern, ein NAND-Gate 80 zur Durchführung einer invertierten logischen Multiplikation des Master-Takt­ impulses PR und dessen verzögertem Signal, ein NAND-Gate 81 zur Durchführung einer invertierten logischen Multiplikation des Zwischenspeicherverzögerungssignals PNAKED und des Aus­ gangssignals des NAND-Gates 80, eine Inverterkette 82 zur Verzögerung und zum Invertieren des Ausgangssignals des NAND- Gates 81, und ein NOR-Gate zur Durchführung einer invertier­ ten logischen Summierung der Ausgangssignale der Inverter­ kette 82 und des NAND-Gates 81 zur Erzeugung des zweiten Ver­ sorgungsschaltungstreibersignals PAKES. Das Zwischenspeicher­ signal PNAKE wird in beiden Richtungen verzögert, um das Zwi­ schenspeicherverzögerungssignal PNAKED zu erzeugen, wodurch das zweite Versorgungsschaltungstreibersignal PAKES nur an der Abfallsflanke des Master-Taktimpulses PR des zweiten Zyklus erzeugt wird. Wenn das Zwischenspeichersignal PNAKE und der Master-Taktimpuls PR empfangen wird, wird das Signal PAKES in Form eines Impulses mit minimaler Breite erzeugt, wenn die Zeitdauer des Master-Taktimpulses tPR kurz ist, wo­ bei die minimale Breite das Minimalintervall bedeutet, wel­ ches dafür erforderlich ist, daß die gepumpten Ladungen an die Anschlußklemme für die erhöhte Spannung nach Inbetrieb­ nahme der Versorgungsschaltung geliefert werden. Wenn die Zeit tPR größer als die Zeit ist, die zum Liefern der Ladun­ gen erforderlich ist, wird das Signal PAKES an der Anstiegs­ flanke des Master-Taktimpulses des dritten Zyklus gesperrt.

Der Spannungserhöhungsgenerator weist grundsätzlich densel­ ben Aufbau auf wie die konventionelle Schaltung gemäß Fig. 4 bzw. die erfindungsgemäße Schaltung gemäß Fig. 10, abgesehen davon, daß das Eingangssignal das Signal PAKEF oder PAKES ist, welches an die Versorgungsschaltung übertragen wird, um den Pumpvorgang an der Anstiegs- und Abfallflanke des Master- Taktimpulses PR durchzuführen, um Ladungen auf dem Pegel der erhöhten Spannung zu liefern.

Weiterhin wird das Meßsignal VPPDET für die erhöhte Spannung von Fig. 12 an den ersten Detektor geliefert, um das Oszil­ lationsfreischaltsignal VPPOSCE für die erhöhte Spannung zu erzeugen. Das Signal VPPDET betätigt die Hauptpumpe in dem Zyklus, in welchem der erhöhte Spannungspegel Vpp nach Frei­ schalten des Zeilenadressenfreischaltsignals gemessen wird, und hält den Pumpvorgang an, wenn der Master-Taktimpuls PR den logisch niedrigen Zustand annimmt. Dies dient zum Lie­ fern von Ladungen an die Anschlußklemme für die erhöhte Span­ nung Vpp, um den Pegel der Wortleitung aufrechtzuerhalten, wenn dort durch eine Wortleitungsbrücke und dergleichen ein Kriechstrom auftritt, während eines lang andauernden Zeilenadressen-Strobe-Signals tRAS. Daher betätigt die erfin­ dungsgemäße Schaltung die Hauptpumpe ohne Verwendung eines aktiven Oszillators, wenn ein Kriechstrom auftritt, der da­ zu führt, daß der erhöhte Spannungspegel Vpp in dem aktiven Zyklus absinkt, wodurch der maximale Strom verringert wird, verglichen mit der konventionellen Schaltung, bei welcher die Versorgungsschaltung dadurch getrieben wird, daß Ladungen der Anschlußklemme für die erhöhte Spannung zugeführt werden, und ein zusätzlicher aktiver Oszillator in dem aktiven Zyklus verwendet wird.

Zwar wurde die Erfindung unter Bezugnahme auf die beigefügten Zeichnungen im einzelnen beschrieben, jedoch werden Fachleute auf diesem Gebiet sofort erkennen, daß sich verschiedene Ab­ änderungen vornehmen lassen, ohne vom Wesen der vorliegenden Erfindung abzuweichen, das sich aus der Gesamtheit der vor­ liegenden Anmeldeunterlagen ergibt und von den beigefügten Patentansprüchen umfaßt sein soll.

Claims (2)

1. Interne Spannungserhöhungsschaltung einer Halbleiter­ speichervorrichtung, welche aufweist:
einen ersten Detektor zur Feststellung des erhöhten Span­ nungspegels im Bereitschaftszustand;
einen Oszillator zur Erzeugung eines Signals mit einem vorbestimmten Zeitraum in Reaktion auf das Ausgangssignal des ersten Detektors
eine Hauptpumpe zur Erzeugung des erhöhten Spannungspegels in Reaktion auf das Ausgangssignal des Oszillators, wobei der Betriebsablauf der Hauptpumpe durch den ersten Detek­ tor gesteuert wird; und
einen zweiten Detektor zum Steuern des ersten Detektors und einer Versorgungsschaltung in Reaktion auf die Master- Taktimpulse der Halbleiterspeichervorrichtung und die er­ höhte Spannung.

2. Interne Spannungserhöhungsschaltung einer Halbleiter­ speichervorrichtung, welche aufweist:
einen ersten Detektor zur Feststellung des erhöhten Span­ nungspegels im Bereitschaftszustand;
einen Oszillator zur Erzeugung eines Signals mit einem vorbestimmten Zeitraum in Reaktion auf das Ausgangssignal des ersten Detektors;
eine Hauptpumpe zur Erzeugung des erhöhten Spannungspegels in Reaktion auf das Ausgangssignal des Oszillators, wobei der Betriebsablauf der Hauptpumpe durch den ersten Detek­ tor gesteuert wird; und
einen zweiten Detektor zum Steuern des ersten Detektors und einer Versorgungsschaltung in Reaktion auf die Master- Taktimpulse der Halbleiterspeichervorrichtung und die er­ höhte Spannung;
einen Zwischenspeichersignalgenerator zum Speichern der Daten, welche den erhöhten Spannungspegel repräsentieren, in Reaktion auf das Ausgangssignal des zweiten Detektors während der Aktivierung eines komplementären Zeilenadres­ sen-Strobe-Signals, um es an den nächsten Zyklus des kom­ plementären Zeilenadressen-Strobe-Signals anzulegen;
eine Versorgungsschaltung zum Kompensieren des Verlustes der erhöhten Spannung, der in dem aktiven Zyklus auftritt, in Reaktion auf das komplementäre Zeilenadressen-Strobe- Signal; und
einen Steuersignalgenerator für die erhöhte Spannung zur Bereitstellung eines Eingangssignals für die Versorgungs­ schaltung unter Steuerung durch das Ausgangssignal des Zwischenspeichersignalgenerators.