KR100748555B1 - 반도체 메모리 장치의 기판 바이어스 전압 발생 회로 - Google Patents

반도체 메모리 장치의 기판 바이어스 전압 발생 회로 Download PDF

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Abstract

여기에 제공되는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로는 클록 신호에 응답하여 기판 바이어스 전압을 발생하는 전하 펌프와; 상기 기판 바이어스 전압이 목표 전압에 도달하였는 지의 여부를 검출하는 제 1 검출기와; 상기 기판 바이어스 전압이 상기 목표 전압에 도달하였는 지의 여부를 검출하는 제 2 검출기와; 그리고 상기 제 1 및 제 2 검출기들 중 어느 하나로부터 출력에 응답하여 상기 클록 신호를 발생하는 구동기를 포함하며, 상기 제 1 검출기는 인버터 형태를 갖고 상기 제 2 검출기는 차동 증폭기 형태를 갖되, 상기 제 1 및 제 2 검출기들은 서로 상보적으로 동작한다.

Description

반도체 메모리 장치의 기판 바이어스 전압 발생 회로{SUBSTRATE BIAS VOLTAGE GENERATING CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 기판 바이어스 전압 발생 회로를 개략적으로 보여주는 블록도이다.
도 2a 및 도 2b는 종래 기술에 따른 도 1에 도시된 검출기를 보여주는 회로도이다.
도 3은 도 2b에 도시된 검출기의 동작 특성을 설명하기 위한 도면이다.
도 4는 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.
도 5는 도 4에 도시된 기판 바이어스 전압 발생 회로를 보여주는 블록도이다.
도 6a는 도 5에 도시된 제 1 검출기를 보여주는 블록도이다.
도 6b는 도 5에 도시된 제 2 검출기를 보여주는 블록도이다.
도 7은 본 발명의 예시적인 실시예에 따른 도 5에 도시된 선택기를 보여주는 회로도이다.
도 8은 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
200 : 메모리 셀 어레이 400 : 기입/독출 회로
600 : 제어 회로 800 : 기판 전압 발생 회로
810 : 전하 펌프 820 : 선택기
830 : 제 1 검출기 840 : 제 2 검출기
850 : 구동기
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로에 관한 것이다.
잘 알려진 바와 같이, MOS 트랜지스터를 둘러싸고 있는 P-웰/기판에는 특정 전압이 인가되며, 이 특정 전압은 기판 바이어스 전압(substrate bias voltage: VBB)이라 불린다. 기판 바이어스 전압(VBB)은 전원 전압을 이용하여 기판 바이어스 전압 발생 회로에 의해서 생성된다. P-웰/기판에 기판 바이어스 전압을 인가하는 이유들은 다음과 같다.
기판 바이어스 전압(VBB)을 기판/P-웰에 인가함으로써 기생 MOS 트랜지스터의 문턱 전압(threshold voltage)을 높일 수 있다. 따라서, 필드 산화막(field oxide) 아래의 채널 스톱 임플란트(channel stop implant)의 농도를 높일 필요가 없다. 이는 접합 브레이크다운(junction breakdown)이 향상되고 누설 전류(leakage current)가 감소함을 의미한다. 또한, 기판 바이어스 전압의 인가는 MOS 트랜지스터의 NWE(Narrow Width Effect)에 따른 문턱 전압 증가나 바디 효과의 증가가 줄어들게 한다. 이에 따라, 필드 산화막 끝부분의 접합 용량이 줄어든다. 메모리 셀을 예로 들어보면, 셀 커패시터에 접속된 스토리지 노드 N+층의 누설 전류가 줄어들어 메모리 셀의 데이터 유지 시간(data retention time)이 길어진다. 메모리 셀의 데이터 유지 시간이 DRAM의 리프레쉬 시간에 밀접한 관계가 있기 때문에, 기판 바이어스 전압은 DRAM의 리프레쉬 특성에 영향을 준다. 더욱이 칩 내부에서도 가장 짧은 채널을 갖는 셀 트랜지스터의 특성이 개선되므로 문턱 전압을 낮게 억제할 수 있다. 이에 따라, 워드 라인 전압의 승압폭이 줄어든다.
예시적인 기판 바이어스 전압 발생 회로들이 U.S. Patent No. 5,744,997에 "SUBSTRATE BIAS VOLTAGE CONTROLLING CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE"라는 제목으로, U.S. Patent No. 6,198,341에 "SUBSTRATE BIAS VOLTAGE GENERATING CIRCUIT FOR USE IN A SEMICONDUCTOR DEVICE"라는 제목으로, U.S. Patent No. 6,882,215에 "SUBSTRATE BIAS GENERATOR IN SEMICONDUCTOR MEMORY DEVICE"라는 제목으로, U.S. Patent No. 6,906,967에 "NEGATIVE DROP VOLTAGE GENERATOR IN SEMICONDUCTOR MEMORY DEVICE AND METHOD OF CONTROLLING NEGATIVE VOLTAGE GENERATION"라는 제목으로, 그리고 대한민국특허공개번호 제2001-0107692호에 "기판 전위 감지 회로 및 기판 전위 발생 회로"라는 제목으로 각각 게재되어 있다.
도 1은 일반적인 기판 바이어스 전압 발생 회로를 개략적으로 보여주는 블록도이고, 도 2a 및 도 2b는 종래 기술에 따른 도 1에 도시된 검출기를 보여주는 회로도이다.
도 1에 도시된 바와 같이, 기판 바이어스 전압 발생 회로(10)는 전하 펌프(12), 검출기(14), 그리고 구동기(16)를 포함한다. 전하 펌프(12)는 클록 신호(CLK)에 응답하여 기판 바이어스 전압(VBB)을 발생하며, 기판 바이어스 전압(VBB)은 기판(미도시됨)으로 공급될 것이다. 검출기(14)는 기판 바이어스 전압(VBB)이 일정한 음의 전압을 유지하는 지의 여부를 검출하고 검출 결과에 따라 검출 신호(DET)를 발생한다. 구동기(16)는 검출 신호(DET)에 응답하여 클록 신호(CLK)를 발생한다.
기판 바이어스 전압(VBB)이 일정한 음의 전압을 유지하는 지의 여부를 검출하기 위한 검출기(14)의 형태는 크게 2가지로 구분될 수 있다. 하나의 검출 형태는 인버터 형태이고, 나머지 검출 형태는 차동 증폭기 형태이다. 인버터 형태의 검출기는 도 2a에 도시되어 있고, 차동 증폭기 형태의 검출기는 도 2b에 도시되어 있다. 인버터 구조의 검출기 및 차동 증폭기 구조의 검출기는 앞서 언급된 문헌들(U.S. Patent No. 5,744,997 및 대한민국특허공개번호 제2001-0107692호)에 각각 게재되어 있다.
먼저, 도 2a를 참조하면, 인버터 형태의 검출기(14)는 내부 전원 전압(Vint) 및 기판 바이어스 전압(VBB)을 입력받아 검출 신호(DET)를 발생한다. 도 2a에 도시 된 검출기는 잘 알려진 전압 분배 형태를 가지며, 기판 바이어스 전압(VBB)에 따라 전하 펌프(12)를 동작시키기 위한 제어 신호로서 검출 신호(DET)를 발생한다. 파워-업시 내부 전원 전압(Vint)이 생성되는 것과 동시에 동작하기 때문에, 인버터 형태의 검출기는 원하는 레벨의 기판 바이어스 전압(VBB)이 빠른 시간 내에 설정되는 장점을 갖는다. 이에 반해서, 트랜지스터 구조로 되어 있기 때문에, 인버터 형태의 검출기는 온도 변화에 취약한 약점을 갖는다. 예를 들면, 검출기(14)의 검출 레벨이 실온을 기준으로 낮은 온도 및 높은 온도 사이에서 수십∼수백㎷만큼 차이가 생기기 때문에, 기판 바이어스 전압(VBB)을 안정적으로 유지하는 것이 어렵다. 이는 곧 DRAM의 리프레쉬 특성을 약화시키는 원인으로 작용될 수 있다.
도 2b에 도시된 검출기(12)는 차동 증폭기 형태를 가지며, 전압 분배부(14a)와 차동 증폭부(14b)로 구성된다. 전압 분배부(14a)는 내부 전원 전압(Vint)과 기판 바이어스 전압(VBB)을 입력받아 정해진 저항비에 따라 입력 전압들을 분배한다. 전압 분배부(14a)는 분배 결과로서 분배 전압(Vdiv)을 차동 증폭부(14b)로 출력한다. 차동 증폭부(14b)는 분배 전압(Vdiv)과 기준 전압(Vref)을 비교하여 검출 신호(DET)를 출력한다. 도 2b에 도시된 검출기(14)는 차동 증폭기를 사용하기 때문에 보다 정확하게 기판 바이어스 전압(VBB)을 검출할 수 있다는 장점을 갖는다. 또한, 전압 분배부(14a)는 저항비에 의해서 전압을 형성하기 때문에 온도 변화에도 무척 둔감하게 움직인다. 예를 들면, 검출기(14)의 검출 레벨은 실온을 기준으로 낮은 온도 및 높은 온도 사이에서 수㎷정도 차이가 생긴다. 하지만, 차동 증폭기 형태의 검출기는 파워-업시 생기는 문제를 안고 있으며, 좀 더 구체적인 설명은 다음과 같다.
내부 전압(Vint)은 잘 알려진 내부 기준 전압을 이용하여 생성되고, 분배 전압(Vdiv)은 내부 전압(Vint)과 기판 바이어스 전압(VBB)을 이용하여 생성된다. 도 2b에 도시된 차동 증폭부(14b)가 입력 전압들로서 기준 전압(Vref)과 분배 전압(Vdiv)을 사용하기 때문에, 도 3에 도시된 바와 같이, 분배 전압(Vdiv)이 특정 전압까지 기준 전압(Vref)보다 낮다. 그러한 까닭에, 차동 증폭기 형태의 검출기(14)는 파워-업시 소정 시간(①) 동안 동작하지 못한다. 따라서, 도 2b에 도시된 차동 증폭기 형태의 검출기(14)는 파워-업시 셋업 시간이 느린 단점을 갖는다.
본 발명의 목적은 기판 바이어스 전압을 안정적으로 생성할 수 있는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 기판 바이어스 전압 발생 회로는 클록 신호에 응답하여 기판 바이어스 전압을 발생하는 전하 펌프와; 상기 기판 바이어스 전압이 목표 전압에 도달하였는 지의 여부를 검출하는 제 1 검출기와; 상기 기판 바이어스 전압이 상기 목표 전압에 도달하였는 지의 여부를 검출하는 제 2 검출기와; 그리고 상기 제 1 및 제 2 검출기들 중 어느 하나로부터 출력에 응답하여 상기 클록 신호를 발생하는 구동기를 포함하며, 상기 제 1 검출기는 인버터 형태를 갖고 상기 제 2 검출기는 차동 증폭기 형태를 갖되, 상기 제 1 및 제 2 검출기들은 서로 상보적으로 동작한다.
예시적인 실시예에 있어서, 상기 제 1 검출기는 메모리 장치의 동작 모드가 설정되기 이전에 동작한다.
예시적인 실시예에 있어서, 상기 제 2 검출기는 상기 메모리 장치의 동작 모드가 설정된 후 동작한다.
예시적인 실시예에 있어서, 메모리 장치의 동작 모드가 설정되었는 지의 여부를 나타내는 플래그 신호에 응답하여 선택 신호를 발생하는 선택기가 더 제공된다.
예시적인 실시예에 있어서, 상기 메모리 장치의 동작 모드가 설정되기 이전에, 상기 제 1 검출기는 상기 선택 신호에 응답하여 상기 기판 바이어스 전압을 검출한다.
예시적인 실시예에 있어서, 상기 메모리 장치의 동작 모드가 설정된 후, 상기 제 2 검출기는 상기 선택 신호에 응답하여 상기 기판 바이어스 전압을 검출한다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 메모리 셀 어레이와; 동작 모드가 설정되었는 지의 여부에 따라 플래그 신호를 발생하는 제어 회로와; 그리고 상기 플래그 신호에 응답하여 상기 메모리 셀 어레이에 공급될 기판 바이어 스 전압을 발생하는 기판 바이어스 전압 발생 회로를 포함하며, 상기 기판 바이어스 전압 발생 회로는 인버터 형태의 제 1 검출기와 차동 증폭기 형태의 제 2 검출기를 포함하며, 상기 제 1 및 제 2 검출기들은 상기 플래그 신호가 발생되었는 지의 여부에 따라 선택적으로 동작한다.
예시적인 실시예에 있어서, 상기 기판 바이어스 전압 발생 회로는 클록 신호에 응답하여 기판 바이어스 전압을 발생하는 전하 펌프와; 그리고 상기 제 1 및 제 2 검출기들 중 어느 하나로부터 출력에 응답하여 상기 클록 신호를 발생하는 구동기를 더 포함한다.
예시적인 실시예에 있어서, 상기 기판 바이어스 전압 발생 회로는 상기 플래그 신호에 응답하여 선택 신호를 발생하는 선택기를 더 포함한다.
예시적인 실시예에 있어서, 상기 메모리 장치의 동작 모드가 설정되기 이전에, 상기 제 1 검출기는 상기 선택 신호에 응답하여 상기 기판 바이어스 전압을 검출한다.
예시적인 실시예에 있어서, 상기 메모리 장치의 동작 모드가 설정된 후, 상기 제 2 검출기는 상기 선택 신호에 응답하여 상기 기판 바이어스 전압을 검출한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번 호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, DRAM이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 4는 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치(1000)는 메모리 셀 어레이(200), 메모리 셀 어레이(100)에/로부터 데이터를 기입/독출하기 위한 기입/독출 회로(400), 플래그 신호(FLAG)를 발생하는 제어 회로(400), 그리고 플래그 신호(FLAG)에 응답하여 메모리 셀 어레이(200)에 공급될 기판 바이어스 전압(VBB)을 발생하는 기판 바이어스 전압 발생 회로(800)를 포함한다. 특히, 기판 바이어스 전압 발생 회로(800)는 기판 바이어스 전압(VBB)을 검출하기 위한 2개의 검출기들(830, 840)을 포함한다. 검출기들(830, 840)은 제어 회로(400)로부터의 플래그 신호(FLAG)에 따라 선택적으로 동작하며, 동작 특성이 다른 형태들을 갖는다. 바람직한 실시예에 있어서, 제어 회로(400)는 동작 모드 설정시 플래그 신호(FLAG)를 활성화시키도록 구성된다. 제 1 검출기(830)는 플래그 신호(FLAG)가 비활성화될 때 동작 하고, 제 2 검출기(840)는 플래그 신호(FLAG)가 활성화될 때 동작한다. 이는 이후 상세히 설명될 것이다.
따라서, 본 발명에 따른 반도체 메모리 장치는 동작 모드 설정 시점을 기준으로 동작 특성이 다른 형태들의 검출기들이 동작하도록 구성된다. 하지만, 검출기들의 전환 시점이 동작 모드 설정 시점에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 5는 도 4에 도시된 기판 바이어스 전압 발생 회로를 보여주는 블록도이다.
도 5를 참조하면, 본 발명에 따른 기판 바이어스 전압 발생 회로(800)는 전하 펌프(810), 선택기(820), 제 1 검출기(830), 제 2 검출기(840), 그리고 구동기(850)를 포함한다. 전하 펌프(810)는 구동기(850)로부터의 클록 신호(CLK)에 응답하여 기판 바이어스 전압(VBB)을 발생한다. 선택기(820)는 도 4의 제어 회로(600)로부터의 플래그 신호(FLAG)에 응답하여 선택 신호(DET_SEL)를 발생한다. 예를 들면, 플래그 신호(FLAG)가 동작 모드가 설정되지 않음을 나타내는 로우 레벨일 때, 선택기(820)는 로우 레벨의 선택 신호(DET_SEL)를 발생한다. 플래그 신호(FLAG)가 동작 모드가 설정되었음을 나타내는 하이 레벨일 때, 선택기(820)는 하이 레벨의 선택 신호(DET_SEL)를 발생한다.
제 1 검출기(830)는 선택 신호(DET_SEL)에 응답하여 동작하며, 기판 바이어스 전압(VBB)이 원하는 레벨의 음의 전압보다 높은 지의 여부를 검출한다. 제 1 검 출기(830)는 검출 결과로서 제 1 검출 신호(DET1)를 발생한다. 예시적인 제 1 검출기(830)를 보여주는 도 6a에 도시된 바와 같이, 제 1 검출기(830)는 인버터 형태의 검출부(832)와 스위치(834)로 구성된다. 인버터 형태의 검출부(832)는 도 2a에 도시된 것과 동일하게 구성된다. 하지만, 인버터 형태의 검출부(832)가 여기에 제공되는 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 스위치(834)는 선택 신호(DET_SEL)에 응답하여 검출부(832)의 출력을 제 1 검출 신호(DET1)로서 선택적으로 출력한다. 예를 들면, 선택 신호(DET_SEL)가 로우 레벨일 때, 검출부(832)의 출력은 스위치(834)를 통해 제 1 검출 신호(DET1)로서 출력된다. 선택 신호(DET_SEL)가 하이 레벨일 때, 스위치(834)는 검출부(832)의 출력이 제 1 검출 신호로서 출력되지 않도록 비활성화된다.
다시 도 5를 참조하면, 제 2 검출기(840)는 선택 신호(DET_SEL)에 응답하여 동작하며, 기판 바이어스 전압(VBB)이 원하는 레벨의 음의 전압보다 높은 지의 여부를 검출한다. 제 2 검출기(830)는 검출 결과로서 제 2 검출 신호(DET2)를 발생한다. 예시적인 제 2 검출기(840)를 보여주는 도 6b에 도시된 바와 같이, 제 2 검출기(840)는 차동 증폭기 형태의 검출부(842)와 스위치(844)로 구성된다. 차동 증폭기 형태의 검출부(842)는 도 2b에 도시된 것과 동일하게 구성된다. 하지만, 차동 증폭기 형태의 검출부(842)가 여기에 제공되는 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 스위치(844)는 선택 신호(DET_SEL)에 응답하여 검출부(842)의 출력을 제 2 검출 신호(DET2)로서 선택적으로 출력한다. 예 를 들면, 선택 신호(DET_SEL)가 하이 레벨일 때, 검출부(842)의 출력은 스위치(844)를 통해 제 2 검출 신호(DET2)로서 출력된다. 선택 신호(DET_SEL)가 로우 레벨일 때, 스위치(844)는 검출부(842)의 출력이 제 2 검출 신호(DET2)로서 출력되지 않도록 비활성화된다.
구동기(850)는 제 1 및 제 2 검출기들(830, 840) 중 어느 하나의 출력에 응답하여 클록 신호(CLK)를 발생한다. 앞서 설명된 바와 같이, 제 1 및 제 2 검출기들이 상보적으로 동작하기 때문에, 제 1 및 제 2 검출 신호들(DET1, DET2) 중 어느 하나만이 구동기(850)로 인가될 것이다.
이 실시예에 있어서, 선택 신호(FLAG)가 로우 레벨, 즉 동작 모드가 설정되지 않았음을 나타낼 때 인버터 형태를 갖는 제 1 검출기(830)가 동작한다. 선택 신호(FLAG)가 하이 레벨, 즉 동작 모드가 설정되었음을 나타낼 때 차동 증폭기 형태를 갖는 제 2 검출기(840)가 동작한다. 따라서, 동작 모드가 설정되지 않은 파워-업 구간 동안에는 인버터 형태의 검출기를 이용하여 빠른 전압 안정화를 달성할 수 있고, 동작 모드가 설정된 실질적인 동작 구간에서는 차동 증폭기 형태의 검출기를 사용하여 변화에 민감하지 않은 안정된 기판 바이어스 전압(VBB)을 유지할 수 있다.
도 7은 본 발명의 예시적인 실시예에 따른 도 5에 도시된 선택기를 보여주는 회로도이다.
도 7을 참조하면, 본 발명에 따른 선택기(820)는 2개의 낸드 게이트들(821, 823)과 2개의 인버터들(822, 824)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 낸드 게이트들(821, 823)은 RS 플립-플롭을 구성하도록 연결되어 있다. 선택기(820)는 내부 전원 전압이 특정 전압에 도달하였는 지의 여부를 나타내는 입력 신호(PVCCH)에 의해서 초기화되며, 로우 레벨의 선택 신호(DET_SEL)를 출력한다. 선택 신호(DET_SEL)의 로우 레벨은 플래그 신호(FLAG)가 하이로 천이되기 이전까지 유지된다. 플래그 신호(FLAG)가 로우-하이 천이를 가지면, 선택 신호(DET_SEL)는 로우 레벨에서 하이 레벨로 변화된다.
도 8은 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 반도체 메모리 장치의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
외부 전원 전압이 반도체 메모리 장치(1000)에 공급됨에 따라, 내부 전원 전압(Vint) 및 내부 기준 전압이 내부 전압 발생 회로들(미도시됨)을 통해 생성되기 시작한다. 내부 전원 전압(Vint)이 특정 전압에 도달하면, 도 8에 도시된 바와 같이, 제어 신호(PVCCH)가 로우 레벨에서 하이 레벨로 천이한다. 선택기(820)는 제어 신호(PVCCH)의 로우-하이 천이에 따라 초기화된다. 이때, 도 8에 도시된 바와 같이, 플래그 신호(FLAG) 및 선택 신호(DET_SEL)는 로우 레벨로 유지된다. 이는 제 1 검출기(830)가 활성화되고 제 2 검출기(840)가 비활성화됨을 의미한다. 제 1 검출기(830)는 기판 바이어스 전압(VBB)이 목표 전압보다 높은 지의 여부를 검출하고, 검출 결과로서 제 1 검출 신호(DET1)를 발생한다. 구동기(850)는 제 1 검출 신호(DET1)에 응답하여 클록 신호(CLK)를 발생하고, 전하 펌프(810)는 클록 신호(CLK) 에 응답하여 전하 펌핑 동작을 수행한다.
이후, 도 4에 도시된 제어 회로(600)는 동작 모드가 설정될 때 플래그 신호(FLAG)를 하이로 활성화시킨다. 선택기(820)는 플래그 신호(FLAG)의 활성화에 응답하여 선택 신호(DET_SEL)를 하이로 활성화시킨다. 이는 제 1 검출기(830)가 비활성화되고 제 2 검출기(840)가 활성화됨을 의미한다. 제 2 검출기(840)는 기판 바이어스 전압(VBB)이 목표 전압보다 높은 지의 여부를 검출하고, 검출 결과로서 제 2 검출 신호(DET2)를 발생한다. 구동기(850)는 제 2 검출 신호(DET2)에 응답하여 클록 신호(CLK)를 발생하고, 전하 펌프(810)는 클록 신호(CLK)에 응답하여 전하 펌핑 동작을 수행한다.
이상의 설명으로부터 알 수 있듯이, 파워-업시 또는 동작 모드 설정 이전에 인버터 형태의 검출기를 이용하여 빠른 시간 내에 기판 바이어스 전압(VBB)을 안정화시킬 수 있다. 파워-업 이후 또는 동작 모드 설정 이후 차동 증폭기 형태의 검출기를 사용하여 각종 변화에도 기판 바이어스 전압(VBB)을 일정하게 유지할 수 있다. 결론적으로, 파워-업 구간 동안에는 인버터 형태의 검출기를 이용하여 빠른 전압 안정화를 달성할 수 있고, 실질적인 동작 구간에서는 차동 증폭기 형태의 검출기를 사용하여 변화에 민감하지 않은 안정된 기판 바이어스 전압을 유지할 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 예를 들면, 제 1 및 제 2 검출기들(830, 840)의 동작 전환 시점은 동작 모드를 설정하기 위한 명령(이는 제어 회로(600)에 인가됨) 대신에 읽기/쓰기/리프레쉬/NOP 정보의 입력에 의해서 결정될 수 있다. 이 실시예에 있어서, 제 1 및 제 2 검출기들(830, 840)의 검출 레벨들은 기판 바이어스 전압(VBB)이 정해진 전압으로 유지되도록 결정된다. 하지만, 제 1 및 제 2 검출기들(830, 840)의 검출 레벨들이 기판 바이어스 전압(VBB)이 상이한 전압들로 변경되도록 결정될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 파워-업 구간 동안에는 인버터 형태의 검출기를 이용하여 빠른 전압 안정화를 달성할 수 있고, 실질적인 동작 구간에서는 차동 증폭기 형태의 검출기를 사용하여 변화에 민감하지 않은 안정된 기판 바이어스 전압을 유지할 수 있다.

Claims (11)

  1. 클록 신호에 응답하여 기판 바이어스 전압을 발생하는 전하 펌프와;
    상기 기판 바이어스 전압이 목표 전압에 도달하였는 지의 여부를 검출하는 제 1 검출기와;
    상기 기판 바이어스 전압이 상기 목표 전압에 도달하였는 지의 여부를 검출하는 제 2 검출기와; 그리고
    상기 제 1 및 제 2 검출기들 중 어느 하나로부터 출력에 응답하여 상기 클록 신호를 발생하는 구동기를 포함하며,
    상기 제 1 검출기는 인버터 형태를 갖고 상기 제 2 검출기는 차동 증폭기 형태를 갖되, 상기 제 1 검출기는 메모리 장치의 동작 모드가 설정되기 이전에 동작하며, 상기 제 1 및 제 2 검출기들은 서로 상보적으로 동작하는 기판 바이어스 전압 발생 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 검출기는 상기 메모리 장치의 동작 모드가 설정된 후 동작하는 기판 바이어스 전압 발생 회로.
  4. 삭제
  5. 클록 신호에 응답하여 기판 바이어스 전압을 발생하는 전하 펌프와;
    상기 기판 바이어스 전압이 목표 전압에 도달하였는 지의 여부를 검출하는 제 1 검출기와;
    상기 기판 바이어스 전압이 상기 목표 전압에 도달하였는 지의 여부를 검출하는 제 2 검출기와;
    상기 제 1 및 제 2 검출기들 중 어느 하나로부터 출력에 응답하여 상기 클록 신호를 발생하는 구동기; 및
    메모리 장치의 동작 모드가 설정되었는 지의 여부를 나타내는 플래그 신호에 응답하여 선택 신호를 발생하는 선택기를 포함하되,
    상기 제 1 검출기는 인버터 형태를 갖고 상기 제 2 검출기는 차동 증폭기 형태를 갖고, 상기 제 1 및 제 2 검출기들은 서로 상보적으로 동작하고,
    상기 제 1 검출기는 메모리 장치의 동작 모드가 설정되기 이전에 동작하며,
    메모리 장치의 동작 모드가 설정되기 이전에, 상기 제 1 검출기는 상기 선택신웨호에 응답하여 상기 기판 바이어스 전압을 검출하는 기판 바이어스 전압 발생 회로.
  6. 클록 신호에 응답하여 기판 바이어스 전압을 발생하는 전하 펌프와;
    상기 기판 바이어스 전압이 목표 전압에 도달하였는 지의 여부를 검출하는 제 1 검출기와;
    상기 기판 바이어스 전압이 상기 목표 전압에 도달하였는 지의 여부를 검출하는 제 2 검출기와;
    상기 제 1 및 제 2 검출기들 중 어느 하나로부터 출력에 응답하여 상기 클록 신호를 발생하는 구동기; 및
    메모리 장치의 동작 모드가 설정되었는 지의 여부를 나타내는 플래그 신호에 응답하여 선택 신호를 발생하는 선택기를 포함하되,
    상기 제 1 검출기는 인버터 형태를 갖고 상기 제 2 검출기는 차동 증폭기 형태를 갖고,
    상기 제 1 및 제 2 검출기들은 서로 상보적으로 동작하고,
    상기 제 1 검출기는 메모리 장치의 동작 모드가 설정되기 이전에 동작하며,
    메모리 장치의 동작 모드가 설정된 후, 상기 제 2 검출기는 상기 선택신호에 응답하여 상기 기판 바이어스 전압을 검출하는 기판 바이어스 전압 발생 회로.
  7. 메모리 셀 어레이와;
    동작 모드가 설정되었는 지의 여부에 따라 플래그 신호를 발생하는 제어 회로와; 그리고
    상기 플래그 신호에 응답하여 상기 메모리 셀 어레이에 공급될 기판 바이어스 전압을 발생하는 기판 바이어스 전압 발생 회로를 포함하며,
    상기 기판 바이어스 전압 발생 회로는 인버터 형태의 제 1 검출기와 차동 증폭기 형태의 제 2 검출기를 포함하며, 상기 제 1 검출기는 메모리 장치의 동작 모드가 설정되기 이전에 동작하며, 상기 제 1 및 제 2 검출기들은 상기 플래그 신호가 발생되었는 지의 여부에 따라 선택적으로 동작하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 기판 바이어스 전압 발생 회로는
    클록 신호에 응답하여 기판 바이어스 전압을 발생하는 전하 펌프와; 그리고
    상기 제 1 및 제 2 검출기들 중 어느 하나로부터 출력에 응답하여 상기 클록 신호를 발생하는 구동기를 더 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 기판 바이어스 전압 발생 회로는 상기 플래그 신호에 응답하여 선택 신호를 발생하는 선택기를 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 검출기는 상기 선택 신호에 응답하여 상기 기판 바이어스 전압을 검출하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 메모리 장치의 동작 모드가 설정된 후, 상기 제 2 검출기는 상기 선택 신호에 응답하여 상기 기판 바이어스 전압을 검출하는 반도체 메모리 장치.
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