JPH09282874A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09282874A JPH09282874A JP8092144A JP9214496A JPH09282874A JP H09282874 A JPH09282874 A JP H09282874A JP 8092144 A JP8092144 A JP 8092144A JP 9214496 A JP9214496 A JP 9214496A JP H09282874 A JPH09282874 A JP H09282874A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- G—PHYSICS
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 種々の（非線形な）Ｖcc−ＶSUB 検知レベル
特性をもつ基板電位制御回路を提供する。 【解決手段】 第１および第２の基板電位検知回路２０
および３０は互いに異なりかつ交差するＶcc−ＶSUB 検
知レベル特性をもち、基板電位ＶSUB に応答してそれぞ
れ第１および第２の基板電位検知信号SUBUP1およびSUBU
P2を生成する。合成回路４０は第１および第２の基板電
位検知信号SUBUP1およびSUBUP2を合成して合成基板電位
検知信号SUBUP を出力する。合成基板電位検知信号SUBU
P に応答して、バックバイアス発生回路５０はバックバ
イアス信号ＢＢＧを発生する。このバックバイアス信号
ＢＢＧに応答して、ポンピング回路６０はポンピングに
より基板電位ＶSUB を深くする。
特性をもつ基板電位制御回路を提供する。 【解決手段】 第１および第２の基板電位検知回路２０
および３０は互いに異なりかつ交差するＶcc−ＶSUB 検
知レベル特性をもち、基板電位ＶSUB に応答してそれぞ
れ第１および第２の基板電位検知信号SUBUP1およびSUBU
P2を生成する。合成回路４０は第１および第２の基板電
位検知信号SUBUP1およびSUBUP2を合成して合成基板電位
検知信号SUBUP を出力する。合成基板電位検知信号SUBU
P に応答して、バックバイアス発生回路５０はバックバ
イアス信号ＢＢＧを発生する。このバックバイアス信号
ＢＢＧに応答して、ポンピング回路６０はポンピングに
より基板電位ＶSUB を深くする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に半導体集積回路の基板電位制御回路に関す
る。
に関し、特に半導体集積回路の基板電位制御回路に関す
る。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴い、
それに使用されるセンスアンプとしてはディジット線間
の微小電位差を検出することが可能なものが必要とな
る。すなわち、集積度を高くするために、現在典型的な
ダイナミック・ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭと略称する）では、それに用いられるメモリセル
として１トランジスタ・１キャパシタ形セルを使用して
いる。１トランジスタ・１キャパシタ形セルは、この技
術分野で周知のように、電荷蓄積用の容量素子と電荷入
出力制御用金属酸化膜半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）との２素子よりなる。高集積度になるにつ
れて、容量素子の容量値が必然的に小さくなってしま
い、容量素子には僅かな量の電荷しか充電することがで
きない。したがって、容量素子に蓄積された電荷の有無
を検知するためのセンスアンプは、この容量素子に蓄え
られた微量の電荷によって規定される電位差（以下、差
電位ともいう）を検知しなければならない。例えば、記
憶容量が４ＭビットのＤＲＡＭでは、上記電位差は２０
０ｍＶ程度であり、非常に微小である。
それに使用されるセンスアンプとしてはディジット線間
の微小電位差を検出することが可能なものが必要とな
る。すなわち、集積度を高くするために、現在典型的な
ダイナミック・ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭと略称する）では、それに用いられるメモリセル
として１トランジスタ・１キャパシタ形セルを使用して
いる。１トランジスタ・１キャパシタ形セルは、この技
術分野で周知のように、電荷蓄積用の容量素子と電荷入
出力制御用金属酸化膜半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）との２素子よりなる。高集積度になるにつ
れて、容量素子の容量値が必然的に小さくなってしま
い、容量素子には僅かな量の電荷しか充電することがで
きない。したがって、容量素子に蓄積された電荷の有無
を検知するためのセンスアンプは、この容量素子に蓄え
られた微量の電荷によって規定される電位差（以下、差
電位ともいう）を検知しなければならない。例えば、記
憶容量が４ＭビットのＤＲＡＭでは、上記電位差は２０
０ｍＶ程度であり、非常に微小である。
【０００３】したがって、ソフトエラーや電源電圧の変
動等により、この差電位を検知するのが動作として厳し
く、最悪の場合、セルのデータが破壊されてしまうこと
もある。そのため、最近は、ダミーワード方式といっ
て、容量結合によりセンス動作の際に基準となるディジ
ット線のレベルを降下させて差電位を大きくするという
方式がとられている。
動等により、この差電位を検知するのが動作として厳し
く、最悪の場合、セルのデータが破壊されてしまうこと
もある。そのため、最近は、ダミーワード方式といっ
て、容量結合によりセンス動作の際に基準となるディジ
ット線のレベルを降下させて差電位を大きくするという
方式がとられている。
【０００４】図８を参照して、ダミーワード方式のセン
スアンプについて説明する。図示のセンスアンプＳＡ
は、ワード線ＷＬ1 とディジット線Ｄに接続されている
メモリセル７０における微小な出力信号を検知して増幅
する回路である。ディジット線Ｄはビット線とも呼ばれ
る。図示のメモリセル７０は、容量値がＣS の容量素子
７１と、ＮチャネルＭＯＳＦＥＴ７２とから構成されて
いる。ＮチャネルＭＯＳＦＥＴ７２において、ゲートは
ワード線ＷＬ1 に接続され、ドレインはディジット線Ｄ
に接続され、ソースは容量素子７１の一端に接続されて
いる。容量素子７１の他端には定電圧Ｖc が供給されて
いる。
スアンプについて説明する。図示のセンスアンプＳＡ
は、ワード線ＷＬ1 とディジット線Ｄに接続されている
メモリセル７０における微小な出力信号を検知して増幅
する回路である。ディジット線Ｄはビット線とも呼ばれ
る。図示のメモリセル７０は、容量値がＣS の容量素子
７１と、ＮチャネルＭＯＳＦＥＴ７２とから構成されて
いる。ＮチャネルＭＯＳＦＥＴ７２において、ゲートは
ワード線ＷＬ1 に接続され、ドレインはディジット線Ｄ
に接続され、ソースは容量素子７１の一端に接続されて
いる。容量素子７１の他端には定電圧Ｖc が供給されて
いる。
【０００５】センスアンプＳＡはディジット線Ｄと反転
ディジット線Ｄ−とに接続されており、これら一対のデ
ィジット線ＤおよびＤ−間の電位差ΔＶを検知する。こ
こで、ディジット線Ｄ，Ｄ−は、それ自体配線容量をも
ち、ここではその容量値をＣD とし、等価的に配線容量
８０が接続されているとする。一般に、配線容量８０の
容量値ＣD と容量素子７１の容量値ＣS との比ＣD ／Ｃ
S は約１０程度でメモリセル容量は非常に小さい。セン
スアンプＳＡの出力側には一対のＭＯＳＦＥＴ８１およ
び８２を介してＩＯ−Ｂｕｓへ接続される。これらＭＯ
ＳＦＥＴ８１および８２はクロックφy によって制御さ
れる。
ディジット線Ｄ−とに接続されており、これら一対のデ
ィジット線ＤおよびＤ−間の電位差ΔＶを検知する。こ
こで、ディジット線Ｄ，Ｄ−は、それ自体配線容量をも
ち、ここではその容量値をＣD とし、等価的に配線容量
８０が接続されているとする。一般に、配線容量８０の
容量値ＣD と容量素子７１の容量値ＣS との比ＣD ／Ｃ
S は約１０程度でメモリセル容量は非常に小さい。セン
スアンプＳＡの出力側には一対のＭＯＳＦＥＴ８１およ
び８２を介してＩＯ−Ｂｕｓへ接続される。これらＭＯ
ＳＦＥＴ８１および８２はクロックφy によって制御さ
れる。
【０００６】図８、９を用いて、メモリセル７０からデ
ータを読み出す動作を説明する。図８よりプリチャージ
クロックφp が論理“Ｈ”レベルの状態で一対のディジ
ット線Ｄ／Ｄ−がＨＶＣＣにより（Ｖcc／２）にプリチ
ャージされている。ＨＶＣＣは（Ｖcc／２）発生回路
（図示せず）により生成され、常に（Ｖcc／２）レベル
を保持している。
ータを読み出す動作を説明する。図８よりプリチャージ
クロックφp が論理“Ｈ”レベルの状態で一対のディジ
ット線Ｄ／Ｄ−がＨＶＣＣにより（Ｖcc／２）にプリチ
ャージされている。ＨＶＣＣは（Ｖcc／２）発生回路
（図示せず）により生成され、常に（Ｖcc／２）レベル
を保持している。
【０００７】プリチャージクロックφp が論理“Ｈ”レ
ベルから論理“Ｌ”レベルに遷移すると、ＮチャネルＭ
ＯＳＦＥＴ７３がオフし、一対のディジット線Ｄ／Ｄ−
は（Ｖcc／２）レベルでフローティング状態となる。
ベルから論理“Ｌ”レベルに遷移すると、ＮチャネルＭ
ＯＳＦＥＴ７３がオフし、一対のディジット線Ｄ／Ｄ−
は（Ｖcc／２）レベルでフローティング状態となる。
【０００８】その後、ワード線ＷＬ1 の電位ＶWL1 が論
理“Ｌ”レベルから論理“Ｈ”レベルに遷移し、Ｎチャ
ネルＭＯＳＦＥＴ７２が導通状態になることによって容
量素子７１からの電荷がディジット線Ｄに現れ、一対の
ディジット線Ｄ／Ｄ−間に電位差ΔＶが生じる。この電
位差ΔＶは容量素子７１の電荷がＣD ，ＣS に分散され
て生じ、上述の２００ｍＶ程度である。この時、理論的
には容量素子７１のレベルが論理“Ｈ”レベル、つまり
Ｖccレベルの時と、論理“Ｌ”レベル、つまりＧＮＤレ
ベルの時の電位差ΔＶは同等となるが、ダミーワード
（図示せず）によりワード線ＷＬ1 の電位ＶWL1 が上昇
する前に、対になるディジット線（ここでは反転ディジ
ット線Ｄ−）のレベルが（Ｖcc／２）より若干降下して
いるので、論理“Ｈ”レベル、論理“Ｌ”レベルの時の
差電位は、図９に示すように、それぞれΔＶH 、ΔＶL
となり、論理“Ｈ”レベルの時の方が大きい。
理“Ｌ”レベルから論理“Ｈ”レベルに遷移し、Ｎチャ
ネルＭＯＳＦＥＴ７２が導通状態になることによって容
量素子７１からの電荷がディジット線Ｄに現れ、一対の
ディジット線Ｄ／Ｄ−間に電位差ΔＶが生じる。この電
位差ΔＶは容量素子７１の電荷がＣD ，ＣS に分散され
て生じ、上述の２００ｍＶ程度である。この時、理論的
には容量素子７１のレベルが論理“Ｈ”レベル、つまり
Ｖccレベルの時と、論理“Ｌ”レベル、つまりＧＮＤレ
ベルの時の電位差ΔＶは同等となるが、ダミーワード
（図示せず）によりワード線ＷＬ1 の電位ＶWL1 が上昇
する前に、対になるディジット線（ここでは反転ディジ
ット線Ｄ−）のレベルが（Ｖcc／２）より若干降下して
いるので、論理“Ｈ”レベル、論理“Ｌ”レベルの時の
差電位は、図９に示すように、それぞれΔＶH 、ΔＶL
となり、論理“Ｈ”レベルの時の方が大きい。
【０００９】これは、メモリセル７０が論理“Ｈ”レベ
ルの時の方が、ソフトエラー、電源電圧の変動等による
センスマージンの悪化を起こしやすい為である。この差
電位ΔＶをセンスアンプＳＡが検知し、増幅動作が行わ
れる。
ルの時の方が、ソフトエラー、電源電圧の変動等による
センスマージンの悪化を起こしやすい為である。この差
電位ΔＶをセンスアンプＳＡが検知し、増幅動作が行わ
れる。
【００１０】次に、図１０および図１１を用いて、セン
ス開始時の動作を説明する。図１０に示すように、参照
符号７２はＮチャネルＭＯＳＦＥＴであるから、ソース
−ゲート間がしきい値電圧（以下ＶTN）以上でないと導
通しない。よって容量素子７１に論理“Ｈ”レベルが蓄
えられている時は、ワード線ＷＬ1 の電位ＶWL1 が（Ｖ
cc／２＋ＶTN）以上で導通し始め、ディジット線Ｄに電
荷が現れて、ディジット線Ｄの電位は上昇する。一方、
容量素子７１に論理“Ｌ”レベルが蓄えられている時
は、ワード線ＷＬ1 の電位ＶWL1 がＶTN以上で導通し始
め、ディジット線Ｄの電位は降下する。
ス開始時の動作を説明する。図１０に示すように、参照
符号７２はＮチャネルＭＯＳＦＥＴであるから、ソース
−ゲート間がしきい値電圧（以下ＶTN）以上でないと導
通しない。よって容量素子７１に論理“Ｈ”レベルが蓄
えられている時は、ワード線ＷＬ1 の電位ＶWL1 が（Ｖ
cc／２＋ＶTN）以上で導通し始め、ディジット線Ｄに電
荷が現れて、ディジット線Ｄの電位は上昇する。一方、
容量素子７１に論理“Ｌ”レベルが蓄えられている時
は、ワード線ＷＬ1 の電位ＶWL1 がＶTN以上で導通し始
め、ディジット線Ｄの電位は降下する。
【００１１】したがって、図１１ａ）のように、電源電
圧Ｖccが通常のレベルの時は、メモリセル７０が論理
“Ｈ”レベルの時に、ディジット線Ｄに電荷が現れる時
刻ｔHと、メモリセル７０が論理“Ｌ”レベルの時のそ
の時刻ｔL との間には時間差τ1 がある。
圧Ｖccが通常のレベルの時は、メモリセル７０が論理
“Ｈ”レベルの時に、ディジット線Ｄに電荷が現れる時
刻ｔHと、メモリセル７０が論理“Ｌ”レベルの時のそ
の時刻ｔL との間には時間差τ1 がある。
【００１２】ワード線ＷＬ1 の電位ＶWL1 が上昇し始め
てから、一定時間を経てセンスアンプ駆動信号φ1 が立
ち上がる。このセンスアンプ駆動信号φ1 によってセン
スアンプＳＡは差電位ΔＶを検知し、増幅を開始するの
であるが、時刻ｔs までにΔＶH 、ΔＶL が所望の値で
なければ、センス動作は充分に行われない。
てから、一定時間を経てセンスアンプ駆動信号φ1 が立
ち上がる。このセンスアンプ駆動信号φ1 によってセン
スアンプＳＡは差電位ΔＶを検知し、増幅を開始するの
であるが、時刻ｔs までにΔＶH 、ΔＶL が所望の値で
なければ、センス動作は充分に行われない。
【００１３】図１１ａ）の場合は、メモリセル７０から
論理“Ｈ”レベルがディジット線Ｄに伝達し終わるの
が、時刻ｔH から時間τ2 経過した時点で、時刻ｔs よ
りも前であり、問題ない。
論理“Ｈ”レベルがディジット線Ｄに伝達し終わるの
が、時刻ｔH から時間τ2 経過した時点で、時刻ｔs よ
りも前であり、問題ない。
【００１４】しかし、図１１ｂ）のように、電源電圧Ｖ
ccが最低レベルである場合は、ＮチャネルＭＯＳＦＥＴ
７２のしきい値電圧ＶTNが電源電圧Ｖccに対して相対的
に大きくみえてくるようになり、電源電圧Ｖccが低くな
るほど顕著になる。また、ワード線ＷＬ1 へ電位ＶWL1
を供給する昇圧回路（図示せず）の動作も鈍くなるの
で、ワード線ＷＬ1 の電位ＶWL1 の論理“Ｌ”レベルか
ら論理“Ｈ”レベルへの遷移の仕方も緩くなる。
ccが最低レベルである場合は、ＮチャネルＭＯＳＦＥＴ
７２のしきい値電圧ＶTNが電源電圧Ｖccに対して相対的
に大きくみえてくるようになり、電源電圧Ｖccが低くな
るほど顕著になる。また、ワード線ＷＬ1 へ電位ＶWL1
を供給する昇圧回路（図示せず）の動作も鈍くなるの
で、ワード線ＷＬ1 の電位ＶWL1 の論理“Ｌ”レベルか
ら論理“Ｈ”レベルへの遷移の仕方も緩くなる。
【００１５】よって、メモリセル７０が論理“Ｈ”レベ
ルの時、ディジット線Ｄに電荷が現れる時刻ｔH ´は、
メモリセル７０が論理“Ｌ”レベルの時の時刻ｔL ´よ
りも時間τ1 ´だけ遅れる。さらに、ディジット線Ｄに
伝達し終わるのは、時刻ｔH´から時間τ2 ´経過した
時点にまで遅れてしまい、時刻ｔs ´に間に合わなくな
る可能性がある。したがって、最悪の場合、（ｔH ´＋
τ2 ´）＞ｔs ´となることもあり、結果として、セン
スアンプＳＡの動作マージンが悪化し、増幅不可能とい
うことになる。つまり、メモリセル７０が論理“Ｈ”レ
ベルのときにセンス不良となり、メモリ動作はこの電源
電圧Ｖccにて正しく行なえないということになる。
ルの時、ディジット線Ｄに電荷が現れる時刻ｔH ´は、
メモリセル７０が論理“Ｌ”レベルの時の時刻ｔL ´よ
りも時間τ1 ´だけ遅れる。さらに、ディジット線Ｄに
伝達し終わるのは、時刻ｔH´から時間τ2 ´経過した
時点にまで遅れてしまい、時刻ｔs ´に間に合わなくな
る可能性がある。したがって、最悪の場合、（ｔH ´＋
τ2 ´）＞ｔs ´となることもあり、結果として、セン
スアンプＳＡの動作マージンが悪化し、増幅不可能とい
うことになる。つまり、メモリセル７０が論理“Ｈ”レ
ベルのときにセンス不良となり、メモリ動作はこの電源
電圧Ｖccにて正しく行なえないということになる。
【００１６】上述の問題を防止するための手段として
は、ｔH 〜ｔs 間を長くすることである。そのために
は、ワード線ＷＬ1 の電位ＶWL1 が上がってからセンス
アンプ駆動信号φ1 が上がるまでの時間を充分にとると
いうことであり、センスアンプ駆動信号φ1 が上がるの
を遅くするということに他ならない。しかしながら、セ
ンスアンプ駆動信号φ1 を遅くするということは、セン
ス終了時刻を遅くすることにもなり、結果的に読み出し
動作の速度が遅くなり、パフォーマンスの低下を招く。
は、ｔH 〜ｔs 間を長くすることである。そのために
は、ワード線ＷＬ1 の電位ＶWL1 が上がってからセンス
アンプ駆動信号φ1 が上がるまでの時間を充分にとると
いうことであり、センスアンプ駆動信号φ1 が上がるの
を遅くするということに他ならない。しかしながら、セ
ンスアンプ駆動信号φ1 を遅くするということは、セン
ス終了時刻を遅くすることにもなり、結果的に読み出し
動作の速度が遅くなり、パフォーマンスの低下を招く。
【００１７】もう１つの手段としては、ＮチャネルＭＯ
ＳＦＥＴ７２のしきい値電圧ＶTNを低くすることであ
る。しきい値電圧ＶTNを低くする分、メモリセル７０が
論理“Ｈ”レベルの時のディジット線Ｄへの伝達し始め
る、し終わる時刻が早くなり、しかもセンスアンプＳＡ
の動作もトランジスタの能力が上がる為速くなり、セン
ス動作のマージンは拡がることになる。
ＳＦＥＴ７２のしきい値電圧ＶTNを低くすることであ
る。しきい値電圧ＶTNを低くする分、メモリセル７０が
論理“Ｈ”レベルの時のディジット線Ｄへの伝達し始め
る、し終わる時刻が早くなり、しかもセンスアンプＳＡ
の動作もトランジスタの能力が上がる為速くなり、セン
ス動作のマージンは拡がることになる。
【００１８】つまり、ＮチャネルＭＯＳＦＥＴ７２のし
きい値電圧ＶTNを制御することが必要になるのだが、し
きい値電圧ＶTNは基板電位ＶSUB によって規定される。
なお、本明細書では、基板電位ＶSUB の絶対値を大きく
することを基板電位ＶSUB を深くすると言い、基板電位
ＶSUB の絶対値を小さくすることを基板電位ＶSUB を浅
くすると言う。基板電位ＶSUB を深くするとしきい値電
圧ＶTNは高くなる方向へシフトし、基板電位ＶSUB を浅
くするとしきい値電圧ＶTNは低くなる方向へシフトす
る。
きい値電圧ＶTNを制御することが必要になるのだが、し
きい値電圧ＶTNは基板電位ＶSUB によって規定される。
なお、本明細書では、基板電位ＶSUB の絶対値を大きく
することを基板電位ＶSUB を深くすると言い、基板電位
ＶSUB の絶対値を小さくすることを基板電位ＶSUB を浅
くすると言う。基板電位ＶSUB を深くするとしきい値電
圧ＶTNは高くなる方向へシフトし、基板電位ＶSUB を浅
くするとしきい値電圧ＶTNは低くなる方向へシフトす
る。
【００１９】従来から基板電位ＶSUB を制御する基板電
位制御回路が提供されているが、従来の基板電位制御回
路は、しきい値電圧ＶTNを一定にするように基板電位Ｖ
SUBを制御するものである。例えば、特開平４−３８７
９１号公報（以下、公知例と呼ぶ）には、基板電位を外
部電源電圧の変動に拘らず設定電位に保持できるように
した「半導体装置」が開示されている。すなわち、この
公知例では、外部電源電圧Ｖccの依存性の小さい内部電
圧を発生させ、この内部電圧と実際の基板電位とに基づ
いて基板電位検出信号を発生させている。したがって、
この公知例では、電源電圧Ｖccが変動しても基板電位Ｖ
SUB が一定に保持されるので、電源電圧Ｖccに応じて基
板電位ＶSUB を変化させることができない。
位制御回路が提供されているが、従来の基板電位制御回
路は、しきい値電圧ＶTNを一定にするように基板電位Ｖ
SUBを制御するものである。例えば、特開平４−３８７
９１号公報（以下、公知例と呼ぶ）には、基板電位を外
部電源電圧の変動に拘らず設定電位に保持できるように
した「半導体装置」が開示されている。すなわち、この
公知例では、外部電源電圧Ｖccの依存性の小さい内部電
圧を発生させ、この内部電圧と実際の基板電位とに基づ
いて基板電位検出信号を発生させている。したがって、
この公知例では、電源電圧Ｖccが変動しても基板電位Ｖ
SUB が一定に保持されるので、電源電圧Ｖccに応じて基
板電位ＶSUB を変化させることができない。
【００２０】図１２に、電源電圧Ｖccに応じて基板電位
ＶSUB を変化させることができる従来の基板電位制御回
路を示す。図示の基板電位制御回路は、基板電位検知回
路２０´と、バックバイアス発生回路５０と、ポンピン
グ回路６０とから構成されている。基板電位検知回路２
０´は基板電位ＶSUB を検知し、基板電位検知信号SUBU
P'を出力する。基板電位ＶSUB が浅くなると、基板電位
検知回路２０´は論理“Ｈ”レベルの基板電位検知信号
SUBUP'を出力し、基板電位ＶSUB が深くなると、基板電
位検知回路２０´は論理“Ｌ”レベルの基板電位検知信
号SUBUP'を出力する。バックバイアス発生回路５０はリ
ング発振回路（後述する）で構成されており、論理
“Ｈ”レベルの基板電位検知信号SUBUP'が供給される
と、リング発振回路は活性化され、バックバイアス発生
回路５０は一定周期のバックバイアスパルス信号ＢＢＧ
を発生する。基板電位検知信号SUBUP'が論理“Ｌ”レベ
ルのときは、リング発振回路は非活性となり、バックバ
イアス発生回路５０はバックバイアスパルス信号ＢＢＧ
を発生しない。このバックバイアスパルス信号ＢＢＧを
受けると、ポンピング回路６０は動作し、ポンピングに
より基板電位ＶSUB を深くする。
ＶSUB を変化させることができる従来の基板電位制御回
路を示す。図示の基板電位制御回路は、基板電位検知回
路２０´と、バックバイアス発生回路５０と、ポンピン
グ回路６０とから構成されている。基板電位検知回路２
０´は基板電位ＶSUB を検知し、基板電位検知信号SUBU
P'を出力する。基板電位ＶSUB が浅くなると、基板電位
検知回路２０´は論理“Ｈ”レベルの基板電位検知信号
SUBUP'を出力し、基板電位ＶSUB が深くなると、基板電
位検知回路２０´は論理“Ｌ”レベルの基板電位検知信
号SUBUP'を出力する。バックバイアス発生回路５０はリ
ング発振回路（後述する）で構成されており、論理
“Ｈ”レベルの基板電位検知信号SUBUP'が供給される
と、リング発振回路は活性化され、バックバイアス発生
回路５０は一定周期のバックバイアスパルス信号ＢＢＧ
を発生する。基板電位検知信号SUBUP'が論理“Ｌ”レベ
ルのときは、リング発振回路は非活性となり、バックバ
イアス発生回路５０はバックバイアスパルス信号ＢＢＧ
を発生しない。このバックバイアスパルス信号ＢＢＧを
受けると、ポンピング回路６０は動作し、ポンピングに
より基板電位ＶSUB を深くする。
【００２１】とにかく、バックバイアス発生回路５０と
ポンピング回路６０との組み合わせは、基板電位検知信
号SUBUP'に応答して基板電位ＶSUB を発生する基板電位
発生回路として働く。
ポンピング回路６０との組み合わせは、基板電位検知信
号SUBUP'に応答して基板電位ＶSUB を発生する基板電位
発生回路として働く。
【００２２】図１３を参照すると、基板電位検知回路２
０´は、ＰチャネルＭＯＳＦＥＴ２１と、ＮチャネルＭ
ＯＳＦＥＴ２２と、２段のインバータ２３および２４か
ら成る駆動回路とで構成されている。ＰチャネルＭＯＳ
ＦＥＴ２１はゲート長（チャネル長）ＬP とゲート幅
（チャネル幅）ＷP とを持つ。ＮチャネルＭＯＳＦＥＴ
２２はゲート長（チャネル長）ＬN とゲート幅（チャネ
ル幅）ＷN とを持つ。ＮチャネルＭＯＳＦＥＴ２２は通
常の約０．７Ｖのしきい値電圧ＶTN1 を持つ。Ｐチャネ
ルＭＯＳＦＥＴ２１において、ソースには電源電圧Ｖcc
が供給され、ゲートは接地されている。ＮチャネルＭＯ
ＳＦＥＴ２２において、ソースには基板電位ＶSUB が供
給され、ゲートは接地されている。ＰチャネルＭＯＳＦ
ＥＴ２１のドレインとＮチャネルＭＯＳＦＥＴ２２のド
レインとは接点（出力点）Ｖ1 で接続されている。この
に駆動回路が接続されている。
０´は、ＰチャネルＭＯＳＦＥＴ２１と、ＮチャネルＭ
ＯＳＦＥＴ２２と、２段のインバータ２３および２４か
ら成る駆動回路とで構成されている。ＰチャネルＭＯＳ
ＦＥＴ２１はゲート長（チャネル長）ＬP とゲート幅
（チャネル幅）ＷP とを持つ。ＮチャネルＭＯＳＦＥＴ
２２はゲート長（チャネル長）ＬN とゲート幅（チャネ
ル幅）ＷN とを持つ。ＮチャネルＭＯＳＦＥＴ２２は通
常の約０．７Ｖのしきい値電圧ＶTN1 を持つ。Ｐチャネ
ルＭＯＳＦＥＴ２１において、ソースには電源電圧Ｖcc
が供給され、ゲートは接地されている。ＮチャネルＭＯ
ＳＦＥＴ２２において、ソースには基板電位ＶSUB が供
給され、ゲートは接地されている。ＰチャネルＭＯＳＦ
ＥＴ２１のドレインとＮチャネルＭＯＳＦＥＴ２２のド
レインとは接点（出力点）Ｖ1 で接続されている。この
に駆動回路が接続されている。
【００２３】基板電位ＶSUB が深いとき、ＮチャネルＭ
ＯＳＦＥＴ２２はオン状態であり、出力点Ｖ1 は低電位
となっている。したがって、基板電位検知回路２０´は
論理“Ｌ”レベルの基板電位検知信号SUBUP'を出力す
る。
ＯＳＦＥＴ２２はオン状態であり、出力点Ｖ1 は低電位
となっている。したがって、基板電位検知回路２０´は
論理“Ｌ”レベルの基板電位検知信号SUBUP'を出力す
る。
【００２４】基板電位ＶSUB が浅くなると、Ｎチャネル
ＭＯＳＦＥＴ２２がオフ状態となり、出力点Ｖ1 はＰチ
ャネルＭＯＳＦＥＴ２１により充電され、高電位とな
る。そのため、基板電位検知回路２０´は論理“Ｈ”レ
ベルの基板電位検知信号SUBUP'を出力する。
ＭＯＳＦＥＴ２２がオフ状態となり、出力点Ｖ1 はＰチ
ャネルＭＯＳＦＥＴ２１により充電され、高電位とな
る。そのため、基板電位検知回路２０´は論理“Ｈ”レ
ベルの基板電位検知信号SUBUP'を出力する。
【００２５】図１４を参照すると、バックバイアス発生
回路５０は、第１乃至第３のインバータ５１，５２，５
３を縦続接続し、最終段（第３）のインバータ５３から
初段（第１）のインバータ５１に帰還をかけて構成され
たリング発振回路と、このリング発振回路の発振を制御
するための、ＰチャネルＭＯＳＦＥＴ５４、インバータ
５５および転送ゲート５６から構成された発振制御部と
を有する。転送ゲート５６は第１のインバータ５１の入
力側に設けられている。転送ゲート５６の一方のゲート
端子には基板電位検知信号SUBUP'が直接供給され、他方
のゲート端子にはインバータ５５によって基板電位検知
信号SUBUP'を反転した信号が供給される。
回路５０は、第１乃至第３のインバータ５１，５２，５
３を縦続接続し、最終段（第３）のインバータ５３から
初段（第１）のインバータ５１に帰還をかけて構成され
たリング発振回路と、このリング発振回路の発振を制御
するための、ＰチャネルＭＯＳＦＥＴ５４、インバータ
５５および転送ゲート５６から構成された発振制御部と
を有する。転送ゲート５６は第１のインバータ５１の入
力側に設けられている。転送ゲート５６の一方のゲート
端子には基板電位検知信号SUBUP'が直接供給され、他方
のゲート端子にはインバータ５５によって基板電位検知
信号SUBUP'を反転した信号が供給される。
【００２６】論理“Ｈ”レベルの基板電位検知信号SUBU
P'が供給されると、転送ゲート５６はオンとなり、リン
グ発振回路は活性化されて、バックバイアス発生回路５
０は論理“Ｈ”レベルと論理“Ｌ”レベルとが一定周期
で繰り返すバックバイアス信号ＢＢＧを発生する。一
方、論理“Ｌ”レベルの基板電位検知信号SUBUP'が供給
されたときは、リング発振回路は非活性となり、バック
バイアス発生回路５０はバックバイアス信号ＢＢＧを発
生せず、ＰチャネルＭＯＳＦＥＴ５４により論理“Ｈ”
レベルで固定となる。
P'が供給されると、転送ゲート５６はオンとなり、リン
グ発振回路は活性化されて、バックバイアス発生回路５
０は論理“Ｈ”レベルと論理“Ｌ”レベルとが一定周期
で繰り返すバックバイアス信号ＢＢＧを発生する。一
方、論理“Ｌ”レベルの基板電位検知信号SUBUP'が供給
されたときは、リング発振回路は非活性となり、バック
バイアス発生回路５０はバックバイアス信号ＢＢＧを発
生せず、ＰチャネルＭＯＳＦＥＴ５４により論理“Ｈ”
レベルで固定となる。
【００２７】図１５はポンピング回路６０の一例で、３
つのＰチャネルＭＯＳＦＥＴ６１，６２，６３と、２つ
のインバータ６４，６５と、２つのコンデンサ６６，６
７とから構成されている。ＰチャネルＭＯＳＦＥＴ６１
のドレインはメモリ回路の基板（図示せず）に接続さ
れ、ソースは自身のゲートとＰチャネルＭＯＳＦＥＴ６
２のドレインに接続されている。ＰチャネルＭＯＳＦＥ
Ｔ６２のソースは接地されている。ＰチャネルＭＯＳＦ
ＥＴ６２のゲートにはバックバイアス信号ＢＢＧがイン
バータ６４およびコンデンサ６７を介して供給され、Ｐ
チャネルＭＯＳＦＥＴ６１のゲートにはバックバイアス
信号ＢＢＧがインバータ６４，６５およびコンデンサ６
６を介して供給される。ＰチャネルＭＯＳＦＥＴ６１お
よび６２のサブストレートは共通にインバータ６５の出
力端に接続されている。ＰチャネルＭＯＳＦＥＴ６３の
ドレインはＰチャネルＭＯＳＦＥＴ６２のゲートに接続
され、ゲートおよびソースは接地され、サブストレート
はインバータ６４の出力端に接続されている。
つのＰチャネルＭＯＳＦＥＴ６１，６２，６３と、２つ
のインバータ６４，６５と、２つのコンデンサ６６，６
７とから構成されている。ＰチャネルＭＯＳＦＥＴ６１
のドレインはメモリ回路の基板（図示せず）に接続さ
れ、ソースは自身のゲートとＰチャネルＭＯＳＦＥＴ６
２のドレインに接続されている。ＰチャネルＭＯＳＦＥ
Ｔ６２のソースは接地されている。ＰチャネルＭＯＳＦ
ＥＴ６２のゲートにはバックバイアス信号ＢＢＧがイン
バータ６４およびコンデンサ６７を介して供給され、Ｐ
チャネルＭＯＳＦＥＴ６１のゲートにはバックバイアス
信号ＢＢＧがインバータ６４，６５およびコンデンサ６
６を介して供給される。ＰチャネルＭＯＳＦＥＴ６１お
よび６２のサブストレートは共通にインバータ６５の出
力端に接続されている。ＰチャネルＭＯＳＦＥＴ６３の
ドレインはＰチャネルＭＯＳＦＥＴ６２のゲートに接続
され、ゲートおよびソースは接地され、サブストレート
はインバータ６４の出力端に接続されている。
【００２８】図１５に示すように、インバータ６５の出
力信号、ＰチャネルＭＯＳＦＥＴ６１のゲートに供給さ
れる信号、インバータ６４の出力信号、およびＰチャネ
ルＭＯＳＦＥＴ６２のゲートに供給される信号を、それ
ぞれ、Ａ，Ｂ，Ｃ，Ｄで表すことにする。
力信号、ＰチャネルＭＯＳＦＥＴ６１のゲートに供給さ
れる信号、インバータ６４の出力信号、およびＰチャネ
ルＭＯＳＦＥＴ６２のゲートに供給される信号を、それ
ぞれ、Ａ，Ｂ，Ｃ，Ｄで表すことにする。
【００２９】前述したように、バックバイアス信号ＢＢ
Ｇは一定周期で論理“Ｈ”レベルと論理“Ｌ”レベルと
を繰り返す信号である。信号Ａが論理“Ｈ”レベルのと
き、信号Ｂは瞬間的に論理“Ｈ”レベルになるものの、
信号ＣおよびＤが論理“Ｌ”レベルでＰチャネルＭＯＳ
ＦＥＴ６２がオンとなり、次第に論理“Ｌ”レベルへ遷
移する。信号Ａが論理“Ｌ”レベルになると、その分、
容量結合により信号Ｂは論理“Ｌ”レベルへ、つまり負
電位になり、ＰチャネルＭＯＳＦＥＴ６１がオンし、基
板電位ＶSUB は負電位となる。この時、信号Ｃは論理
“Ｈ”レベルで、信号Ｄも瞬間的に論理“Ｈ”レベルと
なるが、ＰチャネルＭＯＳＦＥＴ６３により論理“Ｌ”
レベルへ遷移する。
Ｇは一定周期で論理“Ｈ”レベルと論理“Ｌ”レベルと
を繰り返す信号である。信号Ａが論理“Ｈ”レベルのと
き、信号Ｂは瞬間的に論理“Ｈ”レベルになるものの、
信号ＣおよびＤが論理“Ｌ”レベルでＰチャネルＭＯＳ
ＦＥＴ６２がオンとなり、次第に論理“Ｌ”レベルへ遷
移する。信号Ａが論理“Ｌ”レベルになると、その分、
容量結合により信号Ｂは論理“Ｌ”レベルへ、つまり負
電位になり、ＰチャネルＭＯＳＦＥＴ６１がオンし、基
板電位ＶSUB は負電位となる。この時、信号Ｃは論理
“Ｈ”レベルで、信号Ｄも瞬間的に論理“Ｈ”レベルと
なるが、ＰチャネルＭＯＳＦＥＴ６３により論理“Ｌ”
レベルへ遷移する。
【００３０】再び、信号Ａが論理“Ｈ”レベルになる
と、信号Ｂも論理“Ｈ”レベルになりＰチャネルＭＯＳ
ＦＥＴ６１はオフする。逆に信号Ｃは論理“Ｌ”レベル
になり、その分容量結合により信号Ｄも論理“Ｌ”レベ
ルつまり負電位となり、ＰチャネルＭＯＳＦＥＴ６２は
オンし、信号ＢのレベルはＧＮＤに引き抜かれる。この
繰り返しで、基板電位ＶSUB を−Ｖcc近辺までにする。
と、信号Ｂも論理“Ｈ”レベルになりＰチャネルＭＯＳ
ＦＥＴ６１はオフする。逆に信号Ｃは論理“Ｌ”レベル
になり、その分容量結合により信号Ｄも論理“Ｌ”レベ
ルつまり負電位となり、ＰチャネルＭＯＳＦＥＴ６２は
オンし、信号ＢのレベルはＧＮＤに引き抜かれる。この
繰り返しで、基板電位ＶSUB を−Ｖcc近辺までにする。
【００３１】なお、バックバイアス信号ＢＢＧが供給さ
れないとき、すなわち、バックバイアス信号ＢＢＧが論
理“Ｈ”レベルを維持しているときは、ＰチャネルＭＯ
ＳＦＥＴ６１がオフ状態であるので、ポンピング回路６
０は上述したポンピング動作を行わない。
れないとき、すなわち、バックバイアス信号ＢＢＧが論
理“Ｈ”レベルを維持しているときは、ＰチャネルＭＯ
ＳＦＥＴ６１がオフ状態であるので、ポンピング回路６
０は上述したポンピング動作を行わない。
【００３２】図１６に、図１２に示した基板電位制御回
路のＶcc−ＶSUB 検知レベル特性を示す。このＶcc−Ｖ
SUB 検知レベル特性は、図１３の出力SUBUP'が論理
“Ｈ”レベルになるか論理“Ｌ”レベルになるかの境界
を意味し、図１６において、実線で示す特性曲線Ｃ
SUBUP'は一般にほぼ直線で表される。特性曲線ＣSUBUP'
より右上側は、基板電位検知信号SUBUP'が論理“Ｈ”レ
ベルの領域を示しており、左下側が基板電位検知信号SU
BUP'が論理“Ｌ”レベルの領域を示している。図１６か
ら明らかなように、電源電圧ＶccとＶSUB 検知レベルと
は、特性曲線ＣSUBUP'に沿ったほぼリニアな関係を有し
ていることが分かる。したがって、実際の基板電位Ｖ
SUB は、ＶSUB 検知レベルにより制御されるので図１６
のＶSUB 検知レベルとほぼ同等の値となる。
路のＶcc−ＶSUB 検知レベル特性を示す。このＶcc−Ｖ
SUB 検知レベル特性は、図１３の出力SUBUP'が論理
“Ｈ”レベルになるか論理“Ｌ”レベルになるかの境界
を意味し、図１６において、実線で示す特性曲線Ｃ
SUBUP'は一般にほぼ直線で表される。特性曲線ＣSUBUP'
より右上側は、基板電位検知信号SUBUP'が論理“Ｈ”レ
ベルの領域を示しており、左下側が基板電位検知信号SU
BUP'が論理“Ｌ”レベルの領域を示している。図１６か
ら明らかなように、電源電圧ＶccとＶSUB 検知レベルと
は、特性曲線ＣSUBUP'に沿ったほぼリニアな関係を有し
ていることが分かる。したがって、実際の基板電位Ｖ
SUB は、ＶSUB 検知レベルにより制御されるので図１６
のＶSUB 検知レベルとほぼ同等の値となる。
【００３３】とにかく、従来の基板電位制御回路では、
基板電位検知部が１つの基板電位検知回路２０´のみに
よって構成されている。
基板電位検知部が１つの基板電位検知回路２０´のみに
よって構成されている。
【００３４】
【発明が解決しようとする課題】従来の基板電位制御回
路では、電源電圧Ｖccと基板電位検知レベルの対応はほ
ぼリニアであり、電源電圧Ｖccがスペック限界の最高レ
ベルまで上昇した時の基板電位ＶSUB のレベル、最低レ
ベルまで下降した時の基板電位ＶSUB のレベルが回路動
作上最適となるよう基板電位検知レベルを調整する。
路では、電源電圧Ｖccと基板電位検知レベルの対応はほ
ぼリニアであり、電源電圧Ｖccがスペック限界の最高レ
ベルまで上昇した時の基板電位ＶSUB のレベル、最低レ
ベルまで下降した時の基板電位ＶSUB のレベルが回路動
作上最適となるよう基板電位検知レベルを調整する。
【００３５】したがって、電源電圧Ｖccが最低レベルで
ある場合に、センスアンプ動作マージンを広げる為にＮ
チャネルＭＯＳＦＥＴの能力向上を計る意味で、基板電
位検知回路により基板電位ＶSUB を浅くするように設定
する場合、電源電圧Ｖccが最高レベルでの基板電位Ｖ
SUB もほぼ同等の量だけ浅くなるが、電源電圧Ｖccが最
高レベルの時の基板電位ＶSUB は現状と同等のままでな
いと回路動作上支障をきたすので、浅くしてはならな
い。
ある場合に、センスアンプ動作マージンを広げる為にＮ
チャネルＭＯＳＦＥＴの能力向上を計る意味で、基板電
位検知回路により基板電位ＶSUB を浅くするように設定
する場合、電源電圧Ｖccが最高レベルでの基板電位Ｖ
SUB もほぼ同等の量だけ浅くなるが、電源電圧Ｖccが最
高レベルの時の基板電位ＶSUB は現状と同等のままでな
いと回路動作上支障をきたすので、浅くしてはならな
い。
【００３６】つまり、従来の基板電位制御回路では、電
源電圧Ｖccが最低レベルの時は従来より浅く、最高レベ
ルの時は従来と同等といった制御を行なえない。
源電圧Ｖccが最低レベルの時は従来より浅く、最高レベ
ルの時は従来と同等といった制御を行なえない。
【００３７】
【課題を解決するための手段】本発明による半導体集積
回路装置は、電源電圧が供給され、基板電位を検知して
基板電位検知信号を生成する基板電位検知部と、基板電
位検知信号に応答して基板電位を発生する基板電位発生
回路とを備えた半導体集積回路装置において、基板電位
検知部は、複数の異なる基板電位検知信号を生成する基
板電位検知手段と、複数の基板電位検知信号から合成基
板電位検知信号を発生する合成手段とを有することを特
徴とする。
回路装置は、電源電圧が供給され、基板電位を検知して
基板電位検知信号を生成する基板電位検知部と、基板電
位検知信号に応答して基板電位を発生する基板電位発生
回路とを備えた半導体集積回路装置において、基板電位
検知部は、複数の異なる基板電位検知信号を生成する基
板電位検知手段と、複数の基板電位検知信号から合成基
板電位検知信号を発生する合成手段とを有することを特
徴とする。
【００３８】例えば、基板電位検知手段として基板電位
検知回路が２つあれば、ある電源レべルを境に電源電圧
が最高レベル及び最低レべルでの基板電位検知レベルを
それぞれ所望の値に設定でき、基板電位を決定すること
ができる。
検知回路が２つあれば、ある電源レべルを境に電源電圧
が最高レベル及び最低レべルでの基板電位検知レベルを
それぞれ所望の値に設定でき、基板電位を決定すること
ができる。
【００３９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００４０】図１に本発明の一実施形態として基板電位
検知回路を２台設けた場合での基板電位制御回路の構成
を示す。図１に示された基板電位制御回路は、第１の基
板電位検知回路２０と、第２の基板電位検知回路３０
と、合成回路４０と、バックバイアス発生回路５０と、
ポンピング回路６０とを備えている。第１の基板電位検
知回路２０、第２の基板電位検知回路３０、および合成
回路４０の組み合わせによって基板電位検知部９０が構
成されている。バックバイアス発生回路５０およびポン
ピング回路６０の構成および動作は、前述した従来のも
のと同様なので、それらの説明を省略する。
検知回路を２台設けた場合での基板電位制御回路の構成
を示す。図１に示された基板電位制御回路は、第１の基
板電位検知回路２０と、第２の基板電位検知回路３０
と、合成回路４０と、バックバイアス発生回路５０と、
ポンピング回路６０とを備えている。第１の基板電位検
知回路２０、第２の基板電位検知回路３０、および合成
回路４０の組み合わせによって基板電位検知部９０が構
成されている。バックバイアス発生回路５０およびポン
ピング回路６０の構成および動作は、前述した従来のも
のと同様なので、それらの説明を省略する。
【００４１】第１の基板電位検知回路２０は、電源電圧
Ｖccが供給され、基板電位ＶSUB を検知して第１の基板
電位検知信号SUBUP1を生成する。第２の基板電位検知回
路３０は、電源電圧Ｖccが供給され、基板電位ＶSUB を
検知して第２の基板電位検知信号SUBUP2を生成する。後
で詳細に説明するように、第１および第２の基板電位検
知回路２０および３０は、互いに異なるＶcc−ＶSUB 検
知レベル特性をもっている。合成回路４０は第１の基板
電位検知信号SUBUP1と第２の基板電位検知信号SUBUP2と
を合成して合成基板電位検知信号SUBUP を生成する。
Ｖccが供給され、基板電位ＶSUB を検知して第１の基板
電位検知信号SUBUP1を生成する。第２の基板電位検知回
路３０は、電源電圧Ｖccが供給され、基板電位ＶSUB を
検知して第２の基板電位検知信号SUBUP2を生成する。後
で詳細に説明するように、第１および第２の基板電位検
知回路２０および３０は、互いに異なるＶcc−ＶSUB 検
知レベル特性をもっている。合成回路４０は第１の基板
電位検知信号SUBUP1と第２の基板電位検知信号SUBUP2と
を合成して合成基板電位検知信号SUBUP を生成する。
【００４２】図２に示されるように、第１の基板電位検
知回路２０は、図１３に示した基板電位検知回路２０´
と同じ構成を有している。すなわち、第１の基板電位検
知回路２０は、基板電位検知信号SUBUP'に等しい第１の
基板電位検知信号SUBUP1を生成している。簡単に述べる
と、第１の基板電位検知回路２０は、第１のＰチャネル
ＭＯＳＦＥＴ２１と、第１のＮチャネルＭＯＳＦＥＴ２
２と、２段のインバータ２３および２４から成る第１の
駆動回路とで構成され、第１のＰチャネルＭＯＳＦＥＴ
２１のドレインと第１のＮチャネルＭＯＳＦＥＴ２２の
ドレインは第１の接点（第１の出力点）Ｖ1 で接続され
ている。これら構成要素の詳しい説明は、図１３を参照
して既にしているので、省略する。
知回路２０は、図１３に示した基板電位検知回路２０´
と同じ構成を有している。すなわち、第１の基板電位検
知回路２０は、基板電位検知信号SUBUP'に等しい第１の
基板電位検知信号SUBUP1を生成している。簡単に述べる
と、第１の基板電位検知回路２０は、第１のＰチャネル
ＭＯＳＦＥＴ２１と、第１のＮチャネルＭＯＳＦＥＴ２
２と、２段のインバータ２３および２４から成る第１の
駆動回路とで構成され、第１のＰチャネルＭＯＳＦＥＴ
２１のドレインと第１のＮチャネルＭＯＳＦＥＴ２２の
ドレインは第１の接点（第１の出力点）Ｖ1 で接続され
ている。これら構成要素の詳しい説明は、図１３を参照
して既にしているので、省略する。
【００４３】第１の基板電位検知回路２０の動作につい
て説明する。基板電位ＶSUB が深いとき、第１のＮチャ
ネルＭＯＳＦＥＴ２２はオン状態であり、第１の出力点
Ｖ1は低電位となっている。したがって、第１の基板電
位検知回路２０は論理“Ｌ”レベルの第１の基板電位検
知信号SUBUP1を出力する。基板電位ＶSUB が浅くなる
と、第１のＮチャネルＭＯＳＦＥＴ２２がオフ状態とな
り、第１の出力点Ｖ1 は第１のＰチャネルＭＯＳＦＥＴ
２１により充電され、高電位となる。そのため、第１の
基板電位検知回路２０は論理“Ｈ”レベルの第１の基板
電位検知信号SUBUP1を出力する。
て説明する。基板電位ＶSUB が深いとき、第１のＮチャ
ネルＭＯＳＦＥＴ２２はオン状態であり、第１の出力点
Ｖ1は低電位となっている。したがって、第１の基板電
位検知回路２０は論理“Ｌ”レベルの第１の基板電位検
知信号SUBUP1を出力する。基板電位ＶSUB が浅くなる
と、第１のＮチャネルＭＯＳＦＥＴ２２がオフ状態とな
り、第１の出力点Ｖ1 は第１のＰチャネルＭＯＳＦＥＴ
２１により充電され、高電位となる。そのため、第１の
基板電位検知回路２０は論理“Ｈ”レベルの第１の基板
電位検知信号SUBUP1を出力する。
【００４４】図３を参照すると、第２の基板電位検知回
路３０は、第２のＰチャネルＭＯＳＦＥＴ３１と、第２
のＮチャネルＭＯＳＦＥＴ３２と、２段のインバータ３
３および３４から成る第２の駆動回路とで構成されてい
る。第２のＰチャネルＭＯＳＦＥＴ３１は、図４に示す
ように、ゲート長（チャネル長）ＬP とゲート幅（チャ
ネル幅）ＷP ´とを持つものとする。ゲート幅ＷP ´は
ゲート幅ＷP より大きく設定する。これにより、第２の
ＰチャネルＭＯＳＦＥＴ３１の能力を、第１のＰチャネ
ルＭＯＳＦＥＴ２１（図２）よりも大きくしている。第
２のＮチャネルＭＯＳＦＥＴ３２はゲート長（チャネル
長）ＬN とゲート幅（チャネル幅）ＷNとを持つ。第２
のＮチャネルＭＯＳＦＥＴ３２は０．４５〜０．５５Ｖ
の範囲のしきい値電圧ＶTN2 を持つものとする。これに
より、第２のＮチャネルＭＯＳＦＥＴ３２の能力を、第
１のＮチャネルＭＯＳＦＥＴ２２（図２）よりも大きく
している。
路３０は、第２のＰチャネルＭＯＳＦＥＴ３１と、第２
のＮチャネルＭＯＳＦＥＴ３２と、２段のインバータ３
３および３４から成る第２の駆動回路とで構成されてい
る。第２のＰチャネルＭＯＳＦＥＴ３１は、図４に示す
ように、ゲート長（チャネル長）ＬP とゲート幅（チャ
ネル幅）ＷP ´とを持つものとする。ゲート幅ＷP ´は
ゲート幅ＷP より大きく設定する。これにより、第２の
ＰチャネルＭＯＳＦＥＴ３１の能力を、第１のＰチャネ
ルＭＯＳＦＥＴ２１（図２）よりも大きくしている。第
２のＮチャネルＭＯＳＦＥＴ３２はゲート長（チャネル
長）ＬN とゲート幅（チャネル幅）ＷNとを持つ。第２
のＮチャネルＭＯＳＦＥＴ３２は０．４５〜０．５５Ｖ
の範囲のしきい値電圧ＶTN2 を持つものとする。これに
より、第２のＮチャネルＭＯＳＦＥＴ３２の能力を、第
１のＮチャネルＭＯＳＦＥＴ２２（図２）よりも大きく
している。
【００４５】第２のＰチャネルＭＯＳＦＥＴ３１におい
て、ソースには電源電圧Ｖccが供給され、ゲートは接地
されている。第２のＮチャネルＭＯＳＦＥＴ３２におい
て、ソースには基板電位ＶSUB が供給され、ゲートは接
地されている。第２のＰチャネルＭＯＳＦＥＴ３１のド
レインと第２のＮチャネルＭＯＳＦＥＴ２２のドレイン
とは第２の接点（第２の出力点）Ｖ2 で接続されてい
る。この第２の出力点Ｖ2 に第２の駆動回路が接続され
ている。
て、ソースには電源電圧Ｖccが供給され、ゲートは接地
されている。第２のＮチャネルＭＯＳＦＥＴ３２におい
て、ソースには基板電位ＶSUB が供給され、ゲートは接
地されている。第２のＰチャネルＭＯＳＦＥＴ３１のド
レインと第２のＮチャネルＭＯＳＦＥＴ２２のドレイン
とは第２の接点（第２の出力点）Ｖ2 で接続されてい
る。この第２の出力点Ｖ2 に第２の駆動回路が接続され
ている。
【００４６】第２の基板電位検知回路３０の動作につい
て説明する。基板電位ＶSUB が深いとき、第２のＮチャ
ネルＭＯＳＦＥＴ３２はオン状態であり、第２の出力点
Ｖ2は低電位となっている。したがって、第２の基板電
位検知回路３０は論理“Ｌ”レベルの第２の基板電位検
知信号SUBUP2を出力する。基板電位ＶSUB が浅くなる
と、第２のＮチャネルＭＯＳＦＥＴ３２がオフ状態とな
り、第２の出力点Ｖ2 は第２のＰチャネルＭＯＳＦＥＴ
３１により充電され、高電位となる。そのため、第２の
基板電位検知回路３０は論理“Ｈ”レベルの第２の基板
電位検知信号SUBUP2を出力する。
て説明する。基板電位ＶSUB が深いとき、第２のＮチャ
ネルＭＯＳＦＥＴ３２はオン状態であり、第２の出力点
Ｖ2は低電位となっている。したがって、第２の基板電
位検知回路３０は論理“Ｌ”レベルの第２の基板電位検
知信号SUBUP2を出力する。基板電位ＶSUB が浅くなる
と、第２のＮチャネルＭＯＳＦＥＴ３２がオフ状態とな
り、第２の出力点Ｖ2 は第２のＰチャネルＭＯＳＦＥＴ
３１により充電され、高電位となる。そのため、第２の
基板電位検知回路３０は論理“Ｈ”レベルの第２の基板
電位検知信号SUBUP2を出力する。
【００４７】図５に、基板電位検知部９０が仮に第１の
基板電位検知回路２０のみから構成されている場合（す
なわち、合成基板電位検知信号SUBUP が第１の基板電位
検知信号SUBUP1に等しい場合）と、基板電位検知部９０
が仮に第２の基板電位検知回路３０のみから構成されて
いる場合（すなわち、合成基板電位検知信号SUBUP が第
２の基板電位検知信号SUBUP2に等しい場合）とにおけ
る、基板電位制御回路のＶcc−ＶSUB 検知レベル特性を
示す。
基板電位検知回路２０のみから構成されている場合（す
なわち、合成基板電位検知信号SUBUP が第１の基板電位
検知信号SUBUP1に等しい場合）と、基板電位検知部９０
が仮に第２の基板電位検知回路３０のみから構成されて
いる場合（すなわち、合成基板電位検知信号SUBUP が第
２の基板電位検知信号SUBUP2に等しい場合）とにおけ
る、基板電位制御回路のＶcc−ＶSUB 検知レベル特性を
示す。
【００４８】図５において、実線は合成基板電位検知信
号SUBUP が第１の基板電位検知信号SUBUP1に等しいとき
の第１の特性曲線ＣSUBUP1を示し、点線は合成基板電位
検知信号SUBUP が第２の基板電位検知信号SUBUP2に等し
いときの第２の特性曲線ＣSUBUP2を示す。第１の特性曲
線ＣSUBUP1は、図１６に示した特性曲線ＣSUBUP'と同一
であり、ほぼ直線で表される。一方、第２の特性曲線Ｃ
SUBUP2は、第１の特性曲線ＣSUBUP1より急勾配の傾きを
もつほぼ直線で表される。第１の特性曲線ＣSUBUP1と第
２の特性曲線ＣSUBUP2とは、電源電圧Ｖccが所定の電圧
Ｖspの点Ｐで交差するように第２の特性曲線ＣSUBUP2を
決定する。第１の特性曲線ＣSUBUP1において、それより
も右上側は第１の基板電位検知信号SUBUP1が論理“Ｈ”
レベルの領域を示し、それより左下側が第１の基板電位
検知信号SUBUP1が論理“Ｌ”レベルの領域を示してい
る。同様に、第２の特性曲線ＣSUBUP2において、それよ
りも右上側は第２の基板電位検知信号SUBUP2が論理
“Ｈ”レベルの領域を示し、それより左下側が第２の基
板電位検知信号SUBUP2が論理“Ｌ”レベルの領域を示し
ている。
号SUBUP が第１の基板電位検知信号SUBUP1に等しいとき
の第１の特性曲線ＣSUBUP1を示し、点線は合成基板電位
検知信号SUBUP が第２の基板電位検知信号SUBUP2に等し
いときの第２の特性曲線ＣSUBUP2を示す。第１の特性曲
線ＣSUBUP1は、図１６に示した特性曲線ＣSUBUP'と同一
であり、ほぼ直線で表される。一方、第２の特性曲線Ｃ
SUBUP2は、第１の特性曲線ＣSUBUP1より急勾配の傾きを
もつほぼ直線で表される。第１の特性曲線ＣSUBUP1と第
２の特性曲線ＣSUBUP2とは、電源電圧Ｖccが所定の電圧
Ｖspの点Ｐで交差するように第２の特性曲線ＣSUBUP2を
決定する。第１の特性曲線ＣSUBUP1において、それより
も右上側は第１の基板電位検知信号SUBUP1が論理“Ｈ”
レベルの領域を示し、それより左下側が第１の基板電位
検知信号SUBUP1が論理“Ｌ”レベルの領域を示してい
る。同様に、第２の特性曲線ＣSUBUP2において、それよ
りも右上側は第２の基板電位検知信号SUBUP2が論理
“Ｈ”レベルの領域を示し、それより左下側が第２の基
板電位検知信号SUBUP2が論理“Ｌ”レベルの領域を示し
ている。
【００４９】図６を参照すると、合成回路４０は論理積
回路４１と、論理和回路４２と、第１乃至第５のスイッ
チ回路４３，４４，４５，４６，４７とから構成されて
いる。これら５個のスイッチ回路４３〜４７は論理積回
路４１と論理和回路４２のどちらか一方を選択するため
の選択手段として働く。
回路４１と、論理和回路４２と、第１乃至第５のスイッ
チ回路４３，４４，４５，４６，４７とから構成されて
いる。これら５個のスイッチ回路４３〜４７は論理積回
路４１と論理和回路４２のどちらか一方を選択するため
の選択手段として働く。
【００５０】したがって、合成回路４０は論理積モード
と論理和モードのいずれか一方のモードで動作する。図
６は論理積モードの場合の状態を示している。図６に示
すように、論理積モードの場合、第１および第２のスイ
ッチ回路４３および４４はそれぞれ第１の基板電位検知
信号SUBUP1および第２の基板電位検知信号SUBUP2を選択
して、第１の基板電位検知信号SUBUP1および第２の基板
電位検知信号SUBUP2が論理積回路４１に供給される。こ
のとき、第３および第４のスイッチ回路４５および４６
は接地端子を選択して、論理和回路４２には常に論理
“Ｌ”レベルの信号が供給される。第５のスイッチ回路
４７は論理積回路４１の出力を選択している。このよう
に、論理積モードの場合、合成回路４０は論理積回路４
１として働き、第１の基板電位検知信号SUBUP1と第２の
基板電位検知信号SUBUP2との論理積をとって、論理積結
果を示す信号を合成基板電位検知信号SUBUP として合成
出力する。
と論理和モードのいずれか一方のモードで動作する。図
６は論理積モードの場合の状態を示している。図６に示
すように、論理積モードの場合、第１および第２のスイ
ッチ回路４３および４４はそれぞれ第１の基板電位検知
信号SUBUP1および第２の基板電位検知信号SUBUP2を選択
して、第１の基板電位検知信号SUBUP1および第２の基板
電位検知信号SUBUP2が論理積回路４１に供給される。こ
のとき、第３および第４のスイッチ回路４５および４６
は接地端子を選択して、論理和回路４２には常に論理
“Ｌ”レベルの信号が供給される。第５のスイッチ回路
４７は論理積回路４１の出力を選択している。このよう
に、論理積モードの場合、合成回路４０は論理積回路４
１として働き、第１の基板電位検知信号SUBUP1と第２の
基板電位検知信号SUBUP2との論理積をとって、論理積結
果を示す信号を合成基板電位検知信号SUBUP として合成
出力する。
【００５１】逆に、論理和モードの場合、第１および第
２のスイッチ回路４３および４４は接地端子を選択し
て、論理積回路４２には常に論理“Ｌ”レベルの信号が
供給される。一方、第３および第４のスイッチ回路４５
および４６はそれぞれ第１の基板電位検知信号SUBUP1お
よび第２の基板電位検知信号SUBUP2を選択して、第１の
基板電位検知信号SUBUP1および第２の基板電位検知信号
SUBUP2が論理和回路４２に供給される。第５のスイッチ
回路４７は論理和回路４２の出力を選択している。この
ように、論理和モードの場合、合成回路４０は論理和回
路４２として働き、第１の基板電位検知信号SUBUP1と第
２の基板電位検知信号SUBUP2との論理和をとって、論理
和結果を示す信号を合成基板電位検知信号SUBUP として
合成出力する。
２のスイッチ回路４３および４４は接地端子を選択し
て、論理積回路４２には常に論理“Ｌ”レベルの信号が
供給される。一方、第３および第４のスイッチ回路４５
および４６はそれぞれ第１の基板電位検知信号SUBUP1お
よび第２の基板電位検知信号SUBUP2を選択して、第１の
基板電位検知信号SUBUP1および第２の基板電位検知信号
SUBUP2が論理和回路４２に供給される。第５のスイッチ
回路４７は論理和回路４２の出力を選択している。この
ように、論理和モードの場合、合成回路４０は論理和回
路４２として働き、第１の基板電位検知信号SUBUP1と第
２の基板電位検知信号SUBUP2との論理和をとって、論理
和結果を示す信号を合成基板電位検知信号SUBUP として
合成出力する。
【００５２】図７に、合成回路４０が論理積モードで動
作している場合（換言すれば、合成回路４０が論理積回
路４１のみから成る場合）と、合成回路４０が論理和モ
ードで動作している場合（すなわち、合成回路４０が論
理和回路４２のみから成る場合）とにおける、基板電位
制御回路のＶcc−ＶSUB 検知レベル特性を示す。
作している場合（換言すれば、合成回路４０が論理積回
路４１のみから成る場合）と、合成回路４０が論理和モ
ードで動作している場合（すなわち、合成回路４０が論
理和回路４２のみから成る場合）とにおける、基板電位
制御回路のＶcc−ＶSUB 検知レベル特性を示す。
【００５３】図７において、実線は合成回路４０が論理
積回路４１であるときの論理積特性曲線ＣAND を示し、
一点鎖線は合成回路４０が論理和回路４２であるときの
論理和曲線ＣORを示す。論理積特性曲線ＣAND および論
理和曲線ＣORの各々において、それよりも右上側は合成
基板電位検知信号SUBUP が論理“Ｈ”レベルの領域を示
し、それより左下側が合成基板電位検知信号SUBUP が論
理“Ｌ”レベルの領域を示している。
積回路４１であるときの論理積特性曲線ＣAND を示し、
一点鎖線は合成回路４０が論理和回路４２であるときの
論理和曲線ＣORを示す。論理積特性曲線ＣAND および論
理和曲線ＣORの各々において、それよりも右上側は合成
基板電位検知信号SUBUP が論理“Ｈ”レベルの領域を示
し、それより左下側が合成基板電位検知信号SUBUP が論
理“Ｌ”レベルの領域を示している。
【００５４】論理積特性曲線ＣAND は第１の特性曲線Ｃ
SUBUP1と第２の特性曲線ＣSUBUP2との論理積をとった曲
線である。すなわち、第１の特性曲線ＣSUBUP1と第２の
特性曲線ＣSUBUP2との交点Ｐを境にして、論理積特性曲
線ＣAND は、電源電圧Ｖccが所定の電圧Ｖcpより高いと
きは第１の特性曲線ＣSUBUP1に沿った、電源電圧Ｖccが
所定の電圧Ｖcpより低いときは第２の特性曲線ＣSUBUP2
に沿った曲線を呈している。そのため、論理積特性曲線
ＣAND は電源電圧Ｖccが低い領域で傾きが急勾配にな
る。したがって、電源電圧Ｖccが低いときは、基板電位
ＶSUB を従来よりも浅くなる方向へ設定することができ
る。このような論理積特性曲線ＣAND をもつ基板電位制
御回路を使用することにより、電源電圧Ｖccがスペック
の下限の電圧まで低下している状態で、メモリセル７０
（図８）に論理“Ｈ”レベルの信号が記憶されていると
きに、センスアンプＳＡの動作マージンを左右するＮチ
ャネルＭＯＳＦＥＴ７２およびセンスアンプＳＡ内のＭ
ＯＳＦＥＴのしきい値電圧ＶTNを低くすることが可能と
なる。これにより、メモリセル７０を構成するＮチャネ
ルＭＯＳＦＥＴ７２の能力を向上させることができる。
電源電圧Ｖccが高いときは、従来と同等の基板電位Ｖ
SUB となる。
SUBUP1と第２の特性曲線ＣSUBUP2との論理積をとった曲
線である。すなわち、第１の特性曲線ＣSUBUP1と第２の
特性曲線ＣSUBUP2との交点Ｐを境にして、論理積特性曲
線ＣAND は、電源電圧Ｖccが所定の電圧Ｖcpより高いと
きは第１の特性曲線ＣSUBUP1に沿った、電源電圧Ｖccが
所定の電圧Ｖcpより低いときは第２の特性曲線ＣSUBUP2
に沿った曲線を呈している。そのため、論理積特性曲線
ＣAND は電源電圧Ｖccが低い領域で傾きが急勾配にな
る。したがって、電源電圧Ｖccが低いときは、基板電位
ＶSUB を従来よりも浅くなる方向へ設定することができ
る。このような論理積特性曲線ＣAND をもつ基板電位制
御回路を使用することにより、電源電圧Ｖccがスペック
の下限の電圧まで低下している状態で、メモリセル７０
（図８）に論理“Ｈ”レベルの信号が記憶されていると
きに、センスアンプＳＡの動作マージンを左右するＮチ
ャネルＭＯＳＦＥＴ７２およびセンスアンプＳＡ内のＭ
ＯＳＦＥＴのしきい値電圧ＶTNを低くすることが可能と
なる。これにより、メモリセル７０を構成するＮチャネ
ルＭＯＳＦＥＴ７２の能力を向上させることができる。
電源電圧Ｖccが高いときは、従来と同等の基板電位Ｖ
SUB となる。
【００５５】一方、論理和曲線ＣORは第１の特性曲線Ｃ
SUBUP1と第２の特性曲線ＣSUBUP2との論理和をとった曲
線である。すなわち、第１の特性曲線ＣSUBUP1と第２の
特性曲線ＣSUBUP2との交点Ｐを境にして、論理和曲線Ｃ
ORは、電源電圧Ｖccが所定の電圧Ｖcpより高いときは第
２の特性曲線ＣSUBUP2に沿った、電源電圧Ｖccが所定の
電圧Ｖcpより低いときは第１の特性曲線ＣSUBUP1に沿っ
た曲線を呈している。そのため、論理和曲線ＣORは電源
電圧Ｖccが高い領域で傾きが急勾配になる。したがっ
て、電源電圧Ｖccが高いときは、基板電位ＶSUB を従来
よりも深くなる方向へ設定することができる。
SUBUP1と第２の特性曲線ＣSUBUP2との論理和をとった曲
線である。すなわち、第１の特性曲線ＣSUBUP1と第２の
特性曲線ＣSUBUP2との交点Ｐを境にして、論理和曲線Ｃ
ORは、電源電圧Ｖccが所定の電圧Ｖcpより高いときは第
２の特性曲線ＣSUBUP2に沿った、電源電圧Ｖccが所定の
電圧Ｖcpより低いときは第１の特性曲線ＣSUBUP1に沿っ
た曲線を呈している。そのため、論理和曲線ＣORは電源
電圧Ｖccが高い領域で傾きが急勾配になる。したがっ
て、電源電圧Ｖccが高いときは、基板電位ＶSUB を従来
よりも深くなる方向へ設定することができる。
【００５６】本発明は上述した実施の形態には限定せ
ず、本発明の趣旨を逸脱しない範囲内で種々の変更が可
能である。例えば、基板電位検知部を構成する基板電位
検知回路の数は３以上でも良いのは勿論である。また、
合成回路も図６に示したものに限定せず、論理積回路の
みからなるものや論理和回路のみからなるものでも良
く、また、他の論理回路でも良い。とにかく、基板電位
検知回路の数に応じて、所望のＶcc−ＶSUB 検知レべル
を満足するように、合成回路を種々に設計変更すること
が可能である。
ず、本発明の趣旨を逸脱しない範囲内で種々の変更が可
能である。例えば、基板電位検知部を構成する基板電位
検知回路の数は３以上でも良いのは勿論である。また、
合成回路も図６に示したものに限定せず、論理積回路の
みからなるものや論理和回路のみからなるものでも良
く、また、他の論理回路でも良い。とにかく、基板電位
検知回路の数に応じて、所望のＶcc−ＶSUB 検知レべル
を満足するように、合成回路を種々に設計変更すること
が可能である。
【００５７】
【発明の効果】以上の説明より明らかなように、本発明
の半導体集積回路装置では、互いに異なりかつ交差する
Ｖcc−ＶSUB 検知レベル特性をもつ複数の基板電位検知
回路を設け、複数の基板電位検知回路の出力を合成回路
で合成したものを基板電位発生回路に供給しているの
で、種々の（非線形な）Ｖcc−ＶSUB 検知レベル特性を
もつ基板電位制御回路を任意に設計することが可能とな
る。したがって、電源電圧Ｖccが低いときに、基板電位
ＶSUB を従来よりも浅くすることが可能で、メモリセル
を構成するＮチャンルＭＯＳＦＥＴのしきい値電圧ＶTN
を従来よりも低くして、その能力を向上させることがで
きる。これにより、電源電圧Ｖccが低い側でのセンス動
作が改善されるのはいうまでもない。また、電源電圧Ｖ
ccが高い側での基板電位ＶSUB は従来と同等であり、電
源電圧Ｖccが高い側での動作には何ら支障はない。逆
に、電源電圧Ｖccが低い側での基板電位ＶSUB は従来と
同等であって、電源電圧Ｖccが高い側での基板電位Ｖ
SUB を従来より浅くしたり深くしたりすることも可能で
ある。つまり、電源電圧Ｖccに対してメモリ動作として
最適な基板電位ＶSUB を設定することができる。
の半導体集積回路装置では、互いに異なりかつ交差する
Ｖcc−ＶSUB 検知レベル特性をもつ複数の基板電位検知
回路を設け、複数の基板電位検知回路の出力を合成回路
で合成したものを基板電位発生回路に供給しているの
で、種々の（非線形な）Ｖcc−ＶSUB 検知レベル特性を
もつ基板電位制御回路を任意に設計することが可能とな
る。したがって、電源電圧Ｖccが低いときに、基板電位
ＶSUB を従来よりも浅くすることが可能で、メモリセル
を構成するＮチャンルＭＯＳＦＥＴのしきい値電圧ＶTN
を従来よりも低くして、その能力を向上させることがで
きる。これにより、電源電圧Ｖccが低い側でのセンス動
作が改善されるのはいうまでもない。また、電源電圧Ｖ
ccが高い側での基板電位ＶSUB は従来と同等であり、電
源電圧Ｖccが高い側での動作には何ら支障はない。逆
に、電源電圧Ｖccが低い側での基板電位ＶSUB は従来と
同等であって、電源電圧Ｖccが高い側での基板電位Ｖ
SUB を従来より浅くしたり深くしたりすることも可能で
ある。つまり、電源電圧Ｖccに対してメモリ動作として
最適な基板電位ＶSUB を設定することができる。
【図１】本発明の一実施形態による基板電位制御回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１中の第１の基板電位検知回路の構成を示す
回路図である。
回路図である。
【図３】図１中の第２の基板電位検知回路の構成を示す
回路図である。
回路図である。
【図４】図３中のＰチャネルＭＯＳＦＥＴの構成を、図
２中のＰチャネルＭＯＳＦＥＴと比較して示す平面図で
ある。
２中のＰチャネルＭＯＳＦＥＴと比較して示す平面図で
ある。
【図５】図１中の基板電位検知部が、仮に第１の基板電
位検知回路のみから構成されている場合と、仮に第２の
基板電位検知回路のみから構成されている場合とにおけ
る、基板電位制御回路のＶcc−ＶSUB 検知レベル特性を
示す図である。
位検知回路のみから構成されている場合と、仮に第２の
基板電位検知回路のみから構成されている場合とにおけ
る、基板電位制御回路のＶcc−ＶSUB 検知レベル特性を
示す図である。
【図６】図１中の合成回路の構成を示す回路図である。
【図７】図６に示す合成回路が、論理積モードで動作し
ている場合と、論理和モードで動作している場合とにお
ける、基板電位制御回路のＶcc−ＶSUB 検知レベル特性
を示す図である。
ている場合と、論理和モードで動作している場合とにお
ける、基板電位制御回路のＶcc−ＶSUB 検知レベル特性
を示す図である。
【図８】ダミーワード方式のセンスアンプの構成を、メ
モリセルと共に示す回路図である。
モリセルと共に示す回路図である。
【図９】図８に示したセンスアンプの動作を説明するた
めの波形図である。
めの波形図である。
【図１０】図８中のメモリセルを拡大して示す回路図で
ある。
ある。
【図１１】図８に示すセンスアンプの動作を詳細に説明
するための波形図である。
するための波形図である。
【図１２】従来の基板電位制御回路の構成を示すブロッ
ク図である。
ク図である。
【図１３】図１２中の基板電位検知回路の構成を示す回
路図である。
路図である。
【図１４】図１２中のバックバイアス発生回路の構成を
示す回路図である。
示す回路図である。
【図１５】図１２中のポンピング回路の構成と動作をそ
れぞれ示す回路図とタイムチャートである。
れぞれ示す回路図とタイムチャートである。
【図１６】図１２に示す基板電位制御回路のＶcc−Ｖ
SUB 検知レベル特性を示す図である。
SUB 検知レベル特性を示す図である。
２０ 第１の基板電位検知回路 ３０ 第２の基板電位検知回路 ４０ 合成回路 ５０ バックバイアス発生回路 ６０ ポンピング回路 ９０ 基板電位検知部
Claims (8)
- 【請求項１】 電源電圧が供給され、基板電位を検知し
て基板電位検知信号を生成する基板電位検知部と、前記
基板電位検知信号に応答して前記基板電位を発生する基
板電位発生回路とを備えた半導体集積回路装置におい
て、 前記基板電位検知部は、複数の異なる基板電位検知信号
を生成する基板電位検知手段と、前記複数の基板電位検
知信号から合成基板電位検知信号を発生する合成手段と
を有すること、を特徴とする半導体集積回路装置。 - 【請求項２】 前記基板電位発生回路は、前記基板電位
検知信号に応答してバックバイアス信号を発生するバッ
クバイアス発生回路と、前記バックバイアス信号に応答
して前記基板電位を深くするようにポンピング動作を行
うポンピング回路とを有すること、を特徴とする請求項
１に記載の半導体集積回路装置。 - 【請求項３】 前記合成手段が、前記複数の異なる基板
電位検知信号の論理積をとる論理積回路であること、を
特徴とする請求項１または２に記載の半導体集積回路装
置。 - 【請求項４】 前記合成回路が、前記複数の異なる基板
電位検知信号の論理和をとる論理和回路であること、を
特徴とする請求項１または２に記載の半導体集積回路装
置。 - 【請求項５】 前記合成回路は、前記複数の異なる基板
電位検知信号の論理積をとる論理積回路と、前記複数の
異なる基板電位検知信号の論理和をとる論理和回路と、
前記論理積回路の出力と前記論理和回路の出力のどちら
か一方を選択し、選択した信号を前記合成基板電位検知
信号として出力する選択手段とを有すること、を特徴と
する請求項１または２に記載の半導体集積回路装置。 - 【請求項６】 前記基板電位検知手段は、前記電源電圧
の変化に対する前記基板電位検知レベルが比較的緩やか
に変化する第１の電源電圧−基板電位検知レベル特性を
もつ第１の基板電位検知回路と、前記電源電圧の変化に
対する前記基板電位検知レベルが前記第１の基板電位検
知回路の特性よりも急激に変化する第２の電源電圧−基
板電位検知レベル特性をもつ第２の基板電位検知回路と
を含むこと、を特徴とする請求項１に記載の半導体集積
回路装置。 - 【請求項７】 前記第１の基板電位検知回路は、ドレイ
ン同士を第１の出力点として接続した第１のＰチャネル
ＭＯＳＦＥＴと第１のＮチャネルＭＯＳＦＥＴとを有
し、前記第１のＰチャネルＭＯＳＦＥＴと前記第１のＮ
チャネルＭＯＳＦＥＴのゲートを共に接地し、前記第１
のＰチャネルＭＯＳＦＥＴのソースには前記電源電圧が
供給され、前記第１のＮチャネルＭＯＳＦＥＴのソース
には前記基板電位が供給されており、 前記第２の基板電位検知回路は、ドレイン同士を第２の
出力点として接続した第２のＰチャネルＭＯＳＦＥＴと
第２のＮチャネルＭＯＳＦＥＴとを有し、前記第２のＰ
チャネルＭＯＳＦＥＴと前記第２のＮチャネルＭＯＳＦ
ＥＴのゲートを共に接地し、前記第２のＰチャネルＭＯ
ＳＦＥＴのソースには前記電源電圧が供給され、前記第
２のＮチャネルＭＯＳＦＥＴのソースには前記基板電位
が供給されており、前記２のＰチャネルＭＯＳＦＥＴは
前記第１のＰチャネルＭＯＳＦＥＴのチャネル幅よりも
広いチャネル幅をもち、前記第２のＮチャネルＭＯＳＦ
ＥＴは前記第１のＮチャネルＭＯＳＦＥＴのしきい値電
圧よりも低いしきい値電圧をもつこと、を特徴とする請
求項６に記載の半導体集積回路装置。 - 【請求項８】 メモリ回路が形成された単一の半導体基
板に、お互いに出力特性の異なる複数の基板電位検知回
路を設け、これら複数の基板電位検知回路からの各出力
を合成し、この合成出力より、基板電位発生回路を制御
することを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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