JPH08329674A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 基板電圧のビット線接合容量やサブスレッシ
ョルド電流に対する効果を確保しつつ、メモリセルの情
報保持特性の改善を図る。これにより、セルフリフレッ
シュモードを有するダイナミック型ＲＡＭ等の所要リフ
レッシュ周期を長くし、その待機時における低消費電力
化を図る。 【構成】 セルフリフレッシュモードを有しかつ基板電
圧発生回路を内蔵するダイナミック型ＲＡＭ等におい
て、その半導体基板又は所定の基板部に供給される基板
電圧ＶＢＢの電位を、通常動作時には例えば−２Ｖのよ
うに深くし、待機時には例えば−１Ｖ又は０Ｖのように
浅くする。このため、基板電圧発生回路ＶＢＢＧに、そ
の基板電圧に対する判定レベルの絶対値が比較的大きく
されかつ通常動作時に選択的に動作状態とされる第１の
基板電圧レベルセンサＬＶＣ１と、その基板電圧に対す
る判定レベルの絶対値が比較的小さくされかつ待機時に
選択的に動作状態とされる第２の基板電圧レベルセンサ
ＬＶＣ２とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、セルフリフレッシュモードを有するダイナミック
型ＲＡＭ（ランダムアクセスメモリ）ならびにその待機
時における消費電力の低減に利用して特に有効な技術に
関するものである。

【０００２】

【従来の技術】情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）からなるいわゆる
１素子型メモリセルが格子状に配置されてなるメモリア
レイをその基本構成要素とするダイナミック型ＲＡＭが
ある。１素子型メモリセルは、所定の周期で保持情報の
リフレッシュを必要とし、ダイナミック型ＲＡＭの中に
は、特にその待機時においてメモリアレイを構成するメ
モリセルの保持情報を所定の周期でかつ自律的にリフレ
ッシュするためのいわゆるセルフリフレッシュモードを
有するものがある。

【０００３】一方、ダイナミック型ＲＡＭ等の半導体装
置では、その半導体基板又は所定の基板部に適当な負電
位の基板電圧を与えることによって半導体基板又は基板
部と各回路素子との間の寄生容量を制御し、動作の安定
化を図る方法が公知であり、外部から供給される電源電
圧をもとに上記のような基板電圧を形成する基板電圧発
生回路を内蔵するダイナミック型ＲＡＭが提供されてい
る。

【０００４】

【発明が解決しようとする課題】基板電圧発生回路を内
蔵する従来のダイナミック型ＲＡＭにおいて、半導体基
板又は基板部に供給される基板電圧の電位は、動作モー
ドに関係なく例えば−２Ｖ（ボルト）に固定される。こ
のことは、記憶情報の書き込みや読み出しが行われる通
常動作時を考慮した場合、寄生ＭＯＳ耐圧やワード線間
干渉ノイズマージンを確保しビット線接合容量やサブス
レッショルド電流を低減させる上では効果的となるが、
セルフリフレッシュモードつまり待機時を考慮した場
合、結晶欠陥等に起因するバンド間トンネリングにより
メモリセルの所要リフレッシュ周期が短くなり単位時間
あたりのリフレッシュ回数が増大して、ダイナミック型
ＲＡＭの待機時における低消費電力化が阻害される。

【０００５】この発明の目的は、寄生ＭＯＳ耐圧，ワー
ド線間干渉ノイズマージン，基板電圧のビット線接合容
量ならびにサブスレッショルド電流に対する効果を確保
しつつ、メモリセルの情報保持特性の改善を図ったダイ
ナミック型ＲＡＭ等の半導体装置を提供することにあ
る。この発明の他の目的は、セルフリフレッシュモード
を有するダイナミック型ＲＡＭ等の所要リフレッシュ周
期を長くし、その待機時における消費電力を低減するこ
とにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモードを
有しかつ基板電圧発生回路を内蔵するダイナミック型Ｒ
ＡＭ等において、その半導体基板又は所定の基板部に供
給される基板電圧の電位を、通常動作時には例えば−２
Ｖのように深くし、待機時には例えば−１Ｖ又は０Ｖの
ように浅くする。このため、基板電圧発生回路に、その
基板電圧に対する判定レベルの絶対値が比較的大きくさ
れかつ通常動作時に選択的に動作状態とされる第１の基
板電圧レベルセンサと、その基板電圧に対する判定レベ
ルの絶対値が比較的小さくされかつ待機時に選択的に動
作状態とされる第２の基板電圧レベルセンサとを設け
る。

【０００８】

【作用】上記した手段によれば、通常動作時には、寄生
ＭＯＳ耐圧，ワード線間干渉ノイズマージン，基板電圧
のビット線接合容量ならびにサブスレッショルド電流に
対する効果を確保しつつ、待機時には、結晶欠陥等に起
因するセルリーク電流を削減してメモリセルの情報保持
特性を改善することができる。この結果、ダイナミック
型ＲＡＭ等のセルフリフレッシュモードにおける所要リ
フレッシュ周期を長くし、その低消費電力化を図ること
ができる。

【０００９】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（半導体装置）の一実施例のブロック図が示
されている。同図をもとに、まずこの実施例のダイナミ
ック型ＲＡＭの構成及び動作の概要について説明する。
なお、図１の各ブロックを構成する回路素子は、公知の
ＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板上に形成され
る。

【００１０】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、同図の垂直方向に平行して配置され
る複数のワード線と、水平方向に平行して配置される複
数組の相補ビット線とを含む。これらのワード線及び相
補ビット線の交点には、情報蓄積キャパシタ及びアドレ
ス選択ＭＯＳＦＥＴからなる多数の１素子型メモリセル
が格子状に配置される。

【００１１】メモリアレイＭＡＲＹを構成する複数のワ
ード線は、その下方においてＸアドレスデコーダＸＤに
結合され、択一的に選択状態とされる。Ｘアドレスデコ
ーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビッ
トの内部アドレス信号Ｘ０〜Ｘｉが供給され、タイミン
グ発生回路ＴＧから内部制御信号ＸＧが供給される。ま
た、ＸアドレスバッファＸＢの一方の入力端子には、ア
ドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ
０〜ＡＸｉが時分割的に供給され、その他方の入力端子
には、リフレッシュ制御回路ＳＲＦＣからリフレッシュ
アドレス信号Ｒ０〜Ｒｉが供給される。Ｘアドレスバッ
ファＸＢには、さらにタイミング発生回路ＴＧから内部
制御信号ＳＲＭ及びＸＬが供給され、リフレッシュ制御
回路ＳＲＦＣには内部制御信号ＳＲＭが供給される。な
お、内部制御信号ＳＲＭは、ダイナミック型ＲＡＭの通
常動作時つまり通常モードにおいてロウレベルとされ、
待機時つまりセルフリフレッシュモードにおいてハイレ
ベルとされる。

【００１２】リフレッシュ制御回路ＳＲＦＣは、ダイナ
ミック型ＲＡＭがセルフリフレッシュモードとされ内部
制御信号ＳＲＭがハイレベルとされるとき、所定の周期
でリフレッシュ起動信号ＲＦＳを形成し、タイミング発
生回路ＴＧに供給するとともに、内部のリフレッシュア
ドレスカウンタによりリフレッシュアドレス信号Ｒ０〜
Ｒｉを順次生成し、ＸアドレスバッファＸＢに供給す
る。

【００１３】一方、ＸアドレスバッファＸＢは、ダイナ
ミック型ＲＡＭが通常モードとされ内部制御信号ＳＲＭ
がロウレベルとされるとき、アドレス入力端子Ａ０〜Ａ
ｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを
内部制御信号ＸＬに従って取り込み、保持する。また、
ダイナミック型ＲＡＭがセルフリフレッシュモードとさ
れ内部制御信号ＳＲＭがハイレベルとされるときには、
リフレッシュ制御回路ＳＲＦＣから供給されるリフレッ
シュアドレス信号Ｒ０〜Ｒｉを内部制御信号ＸＬに従っ
て取り込み、保持する。そして、これらのＸアドレス信
号又はリフレッシュアドレス信号をもとに相補信号たる
内部アドレス信号Ｘ０〜Ｘｉを形成し、Ｘアドレスデコ
ーダＸＤに供給する。ＸアドレスデコーダＸＤは、内部
制御信号ＸＧのハイレベルを受けて選択的に動作状態と
され、ＸアドレスバッファＸＢから供給される内部アド
レス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡ
ＲＹの対応するワード線を択一的にハイレベルの選択状
態とする。

【００１４】次に、メモリアレイＭＡＲＹを構成する複
数組の相補ビット線は、その左方においてセンスアンプ
ＳＡの対応する単位回路に結合される。センスアンプＳ
Ａには、ＹアドレスデコーダＹＤから所定ビットのビッ
ト線選択信号が供給され、タイミング発生回路ＴＧから
内部制御信号ＰＡが供給される。

【００１５】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる複数の単位回
路を含み、これらの単位回路のそれぞれは、一対のＣＭ
ＯＳインバータが交差結合されてなる単位増幅回路と一
対のスイッチＭＯＳＦＥＴとを含む。このうち、各単位
増幅回路には、内部制御信号ＰＡに従って選択的にオン
状態とされる駆動ＭＯＳＦＥＴを介して電源電圧ＶＣＣ
及び接地電位ＶＳＳが選択的に供給される。また、スイ
ッチＭＯＳＦＥＴのゲートは順次８対ずつ共通結合さ
れ、対応するビット線選択信号がそれぞれ共通に供給さ
れる。

【００１６】これにより、センスアンプＳＡの各単位回
路を構成する単位増幅回路は、内部制御信号ＰＡのハイ
レベルを受けて選択的にかつ一斉に動作状態とされ、メ
モリアレイＭＡＲＹの選択されたワード線に結合される
複数のメモリセルから対応する相補ビット線を介して出
力される微小読み出し信号を増幅して、ハイレベル又は
ロウレベルの２値読み出し信号とする。また、センスア
ンプＳＡの各単位回路を構成するスイッチＭＯＳＦＥＴ
は、対応するビット線選択信号がハイレベルとされるこ
とで８対ずつ選択的にオン状態とされ、メモリアレイＭ
ＡＲＹの対応する８組の相補ビット線と相補共通データ
線ＣＤ０＊〜ＣＤ７＊（ここで、例えば非反転共通デー
タ線ＣＤ０及び反転共通データ線ＣＤ０Ｂをあわせて相
補共通データ線ＣＤ０＊のように＊を付して表す。ま
た、それが有効レベルとされるとき選択的にロウレベル
とされるいわゆる反転信号等については、その名称の末
尾にＢを付して表す。以下同様）とを選択的に接続状態
とする。

【００１７】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＧが供給される。また、ＹアドレスバッファＹ
Ｂには、アドレス入力端子Ａ０〜Ａｉを介してＹアドレ
ス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミン
グ発生回路ＴＧから内部制御信号ＹＬが供給される。

【００１８】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成し、ＹアドレスデコーダＹ
Ｄに供給する。ＹアドレスデコーダＹＤは、内部制御信
号ＹＧのハイレベルを受けて選択的に動作状態とされ、
ＹアドレスバッファＹＢから供給される内部アドレス信
号Ｙ０〜Ｙｉをデコードして、対応するビット線選択信
号を択一的にハイレベルとする。これらのビット線選択
信号は、前述のように、センスアンプＳＡの対応する８
対のスイッチＭＯＳＦＥＴのゲートにそれぞれ共通に供
給され、相補ビット線の選択動作に供される。

【００１９】メモリアレイＭＡＲＹの指定された８組の
相補ビット線が択一的に接続される相補共通データ線Ｃ
Ｄ０＊〜ＣＤ７＊は、データ入出力回路ＩＯに結合され
る。データ入出力回路ＩＯは、相補共通データ線ＣＤ０
＊〜ＣＤ７＊に対応して設けられる８個の単位回路を備
え、これらの単位回路のそれぞれは、ライトアンプ及び
メインアンプならびにデータ入力バッファ及びデータ出
力バッファを含む。このうち、各単位回路のライトアン
プの入力端子は、対応するデータ入力バッファの出力端
子に結合され、その出力端子は、対応する相補共通デー
タ線ＣＤ０＊〜ＣＤ７＊に結合される。また、各単位回
路のメインアンプの入力端子は、対応する相補共通デー
タ線ＣＤ０＊〜ＣＤ７＊に結合され、その出力端子は、
対応するデータ出力バッファの入力端子に結合される。
各単位回路のデータ入力バッファの入力端子ならびにデ
ータ出力バッファの出力端子は、対応するデータ入出力
端子Ｄ０〜Ｄ７にそれぞれ共通結合される。また、各単
位回路のライトアンプにはタイミング発生回路ＴＧから
内部制御信号ＷＰが共通に供給され、データ出力バッフ
ァには内部制御信号ＯＣが共通に供給される。

【００２０】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードとされるとき、データ入出力端子Ｄ０〜Ｄ７を介し
て供給される書き込みデータを取り込み、対応するライ
トアンプに伝達する。このとき、各単位回路のライトア
ンプは、内部制御信号ＷＰのハイレベルを受けて選択的
に動作状態とされ、各データ入力バッファから伝達され
る書き込みデータを所定の相補書き込み信号に変換した
後、相補共通データ線ＣＤ０＊〜ＣＤ７＊を介してメモ
リアレイＭＡＲＹの選択された８個のメモリセルに書き
込む。

【００２１】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードとされるとき、メモリアレイＭＡＲＹの選択された
８個のメモリセルから相補共通データ線ＣＤ０＊〜ＣＤ
７＊を介して出力される読み出し信号を増幅し、対応す
るデータ出力バッファに伝達する。このとき、各単位回
路のデータ出力バッファは、内部制御信号ＯＣのハイレ
ベルを受けて選択的に動作状態とされ、各メインアンプ
から伝達される読み出し信号をデータ入出力端子Ｄ０〜
Ｄ７を介してダイナミック型ＲＡＭの外部に送出する。

【００２２】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ラ
イトイネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥ
Ｂと、リフレッシュ制御回路ＳＲＦＣから供給されるリ
フレッシュ起動信号ＲＦＳとをもとに上記各種の内部制
御信号を選択的に形成し、ダイナミック型ＲＡＭの各回
路に供給する。なお、タイミング発生回路ＴＧは、カラ
ムアドレスストローブ信号ＣＡＳＢがロウアドレススト
ローブ信号ＲＡＳＢに先立ってロウレベルとされるいわ
ゆるＣＢＲサイクルが実行されかつロウアドレスストロ
ーブ信号ＲＡＳＢが例えば１００μｓ（マイクロ秒）以
上にわたってロウレベルとされることでセルフリフレッ
シュモードの開始を識別し、ロウアドレスストローブ信
号ＲＡＳＢがハイレベルに戻されたのを受けてセルフリ
フレッシュモードの終了を識別する。

【００２３】ダイナミック型ＲＡＭは、さらに、外部端
子ＶＣＣを介して供給される電源電圧ＶＣＣをもとに所
定の基板電圧ＶＢＢを形成し、半導体基板ＳＵＢに供給
する基板電圧発生回路ＶＢＢＧを備える。この実施例に
おいて、基板電圧発生回路ＶＢＢＧにはタイミング発生
回路ＴＧから内部制御信号ＳＲＭが供給され、基板電圧
発生回路ＶＢＢＧから出力される基板電圧ＶＢＢの電位
は、この内部制御信号ＳＲＭつまりダイナミック型ＲＡ
Ｍの動作モードに応じて選択的に変化される。すなわ
ち、基板電圧ＶＢＢの電位は、ダイナミック型ＲＡＭが
通常モードとされ内部制御信号ＳＲＭがロウレベルとさ
れるとき−２Ｖのような比較的絶対値の大きな負電位と
され、ダイナミック型ＲＡＭがセルフリフレッシュモー
ドとされ内部制御信号ＳＲＭがハイレベルとされるとき
−１Ｖのような比較的絶対値の小さな負電位とされる。
この結果、通常動作時には、基板電圧のビット線接合容
量やサブスレッショルド電流に対する効果を確保しつ
つ、待機時には、結晶欠陥等に起因するセルリーク電流
を削減してメモリセルの情報保持特性を改善してセルフ
リフレッシュモードにおける所要リフレッシュ周期を長
くし、ダイナミック型ＲＡＭの待機時における低消費電
力化を図ることができる。なお、基板電圧発生回路ＶＢ
ＢＧの具体的構成及び動作については、後で詳細に説明
する。

【００２４】図２ないし図４には、図１のダイナミック
型ＲＡＭに含まれる基板電圧発生回路ＶＢＢＧの第１な
いし第３の実施例の回路ブロック図がそれぞれ示され、
図５には、その一実施例の出力特性図が示されている。
また、図６には、図１のダイナミック型ＲＡＭのメモリ
アレイを構成するメモリセルのリフレッシュ周期とエラ
ー発生累積度数との関係を表す一実施例の特性図が示さ
れ、図７には、その基板電圧とリフレッシュ周期との関
係を表す特性図が示されている。これらの図をもとに、
この実施例のダイナミック型ＲＡＭに含まれる基板電圧
発生回路ＶＢＢＧの具体的構成及び動作ならびにその特
徴について説明する。

【００２５】まず、図２において、基板電圧発生回路Ｖ
ＢＢＧは、内部制御信号ＳＲＭのインバータＶ１による
反転信号を受ける基板電圧レベルセンサＬＶＣ１（第１
の基板電圧レベルセンサ）と、その非反転信号を受ける
基板電圧レベルセンサＬＶＣ２（第２の基板電圧レベル
センサ）とを備える。このうち、基板電圧レベルセンサ
ＬＶＣ１は、ダイナミック型ＲＡＭが通常モードとされ
内部制御信号ＳＲＭがロウレベルとされるとき選択的に
有効つまり動作状態とされ、基板電圧発生回路ＶＢＢＧ
から出力される基板電圧ＶＢＢの電位が−２Ｖより高く
なったときその出力信号Ｓ１を選択的にハイレベルとす
る。また、基板電圧レベルセンサＬＶＣ２は、ダイナミ
ック型ＲＡＭがセルフリフレッシュモードとされ内部制
御信号ＳＲＭがハイレベルとされるとき選択的に有効つ
まり動作状態とされ、基板電圧発生回路ＶＢＢＧから出
力される基板電圧ＶＢＢの電位が−１Ｖより高くなった
ときその出力信号Ｓ２を選択的にハイレベルとする。

【００２６】基板電圧レベルセンサＬＶＣ１の出力信号
Ｓ１は、電圧発生回路ＶＧ１に供給され、基板電圧レベ
ルセンサＬＶＣ２の出力信号Ｓ２は、電圧発生回路ＶＧ
２に供給される。これらの電圧発生回路ＶＧ１及びＶＧ
２には、発振回路ＯＳＣから所定のパルス周期を有する
パルス信号ＰＧが共通に供給される。

【００２７】ここで、電圧発生回路ＶＧ１は、その一方
の入力端子に発振回路ＯＳＣの出力信号つまりパルス信
号ＰＧを受けその他方の入力端子に基板電圧レベルセン
サＬＶＣ１の出力信号Ｓ１を受けるナンド（ＮＡＮＤ）
ゲートＮＡ１を含む。ナンドゲートＮＡ１の出力信号
は、インバータＶ２を経た後、チャージポンプ回路を構
成するキャパシタＣ１の一方の電極に供給される。この
キャパシタＣ１の他方の電極は、そのキャパシタＣ１側
をアノードとする形でダイオード形態とされるＮチャン
ネルＭＯＳＦＥＴＮ１を介して回路の接地電位に結合さ
れるとともに、そのキャパシタＣ１側をカソードとする
形でダイオード形態とされるＮチャンネルＭＯＳＦＥＴ
Ｎ２を介して基板電圧供給点ＶＢＢに結合される。

【００２８】これにより、電圧発生回路ＶＧ１は、基板
電圧レベルセンサＬＶＣ１の出力信号Ｓ１がハイレベル
とされるとき、言い換えるならばダイナミック型ＲＡＭ
が通常モードとされかつ基板電圧ＶＢＢの電位が−２Ｖ
より高くなったとき選択的にキャパシタＣ１を中心とす
るチャージポンプ動作を行い、基板電圧供給点ＶＢＢに
おける基板電圧ＶＢＢの電位を−２Ｖとなるべく設定す
る。

【００２９】次に、電圧発生回路ＶＧ２は、その一方の
入力端子に発振回路ＯＳＣの出力信号つまりパルス信号
ＰＧを受けその他方の入力端子に基板電圧レベルセンサ
ＬＶＣ２の出力信号Ｓ２を受けるナンドゲートＮＡ２を
含む。ナンドゲートＮＡ２の出力信号は、インバータＶ
３を経た後、チャージポンプ回路を構成するキャパシタ
Ｃ２の一方の電極に供給される。このキャパシタＣ２の
他方の電極は、そのキャパシタＣ２側をアノードとする
形でダイオード形態とされるＮチャンネルＭＯＳＦＥＴ
Ｎ３を介して回路の接地電位に結合されるとともに、そ
のキャパシタＣ２側をカソードとする形でダイオード形
態とされるＮチャンネルＭＯＳＦＥＴＮ４を介して基板
電圧供給点ＶＢＢに結合される。

【００３０】これにより、電圧発生回路ＶＧ２は、基板
電圧レベルセンサＬＶＣ２の出力信号Ｓ２がハイレベル
とされるとき、つまりはダイナミック型ＲＡＭがセルフ
リフレッシュモードとされかつ基板電圧ＶＢＢの電位が
−１Ｖより高くなったとき選択的にキャパシタＣ２を中
心とするチャージポンプ動作を行い、基板電圧供給点Ｖ
ＢＢにおける基板電圧ＶＢＢの電位を−１Ｖとなるべく
設定する。

【００３１】以上の結果、基板電圧供給点ＶＢＢにおけ
る基板電圧ＶＢＢの電位は、図５に示されるように、ダ
イナミック型ＲＡＭが通常動作状態つまり通常モードと
され内部制御信号ＳＲＭが接地電位ＶＳＳのようなロウ
レベルとされるときには−２Ｖの比較的深い負電位とさ
れ、ダイナミック型ＲＡＭが待機状態つまりセルフリフ
レッシュモードとされ内部制御信号ＳＲＭが電源電圧Ｖ
ＣＣのようなハイレベルとされるときには−１Ｖの比較
的浅い負電位とされるものとなる。

【００３２】ところで、ダイナミック型ＲＡＭのメモリ
アレイＭＡＲＹを構成する１素子型メモリセルは、図６
に例示されるように、その所要リフレッシュ周期が結晶
欠陥に起因するセルリーク電流から発生するいわゆるワ
ーストビット（ＷｏｒｓｔＢｉｔ）により律則され、こ
のワーストビットのエラー発生累積度数つまり所要リフ
レッシュ周期は、同図の点線ならびに図７の点線で例示
されるように、５０％フェイル（５０％ Ｆａｉｌ）に
比較して基板電圧ＶＢＢの電位変化の影響を受けやす
い。このため、ワーストビットによるエラー発生累積度
数は、基板電圧ＶＢＢの電位の絶対値が小さくなるにし
たがって小さくなり、これを受けてダイナミック型ＲＡ
Ｍの所要リフレッシュ周期が長くなる。しかるに、ダイ
ナミック型ＲＡＭの待機時つまりセルフリフレッシュモ
ード時における消費電力を考慮した場合、基板電圧ＶＢ
Ｂの電位は浅い方が好ましい結果となる。

【００３３】一方、メモリアレイＭＡＲＹにおけるビッ
ト線接合容量は、半導体基板ＳＵＢつまりメモリアレイ
の基板部における基板電圧ＶＢＢの電位が深くなるにし
たがって小さくなり、メモリセルを構成するアドレス選
択ＭＯＳＦＥＴのしきい値電圧も大きくなってサブスレ
ッショルド電流が小さくなる。しかるに、ダイナミック
型ＲＡＭの通常動作時つまり通常モード時における正常
動作を考慮した場合、基板電圧ＶＢＢの電位は逆に深い
方が好ましい結果となる。

【００３４】これに対処するため、本実施例のダイナミ
ック型ＲＡＭでは、前記のように、基板電圧発生回路Ｖ
ＢＢＧに二つの基板電圧レベルセンサＬＶＣ１及びＬＶ
Ｃ２ならびに電圧発生回路ＶＧ１及びＶＧ２が設けら
れ、半導体基板ＳＵＢに供給される基板電圧ＶＢＢの電
位が、通常モード時には−２Ｖのように比較的深い負電
位とされ、セルフリフレッシュモード時には−１Ｖのよ
うに比較的浅い負電位とされる。この結果、通常動作時
には、基板電圧のビット線接合容量やサブスレッショル
ド電流に対する効果を確保しつつ、待機時には、結晶欠
陥等に起因するセルリーク電流を削減してメモリセルの
情報保持特性を改善することができる。この結果、ダイ
ナミック型ＲＡＭのセルフリフレッシュモードの所要リ
フレッシュ周期を長くし、その低消費電力化を図ること
ができるものである。

【００３５】なお、基板電圧発生回路ＶＢＢＧは、図３
に示されるように、それぞれ周波数の異なるパルス信号
ＰＧ１及びＰＧ２を形成する二つの発振回路ＯＳＣ１及
びＯＳＣ２を設け、これらのパルス信号を選択的に伝達
する二つのナンドゲートＮＡ３及びＮＡ４を設けること
で、図２の電圧発生回路ＶＧ１及びＶＧ２を電圧発生回
路ＶＧ３として単一化することができる。また、基板電
圧レベルセンサＬＶＣ１及びＬＶＣ２の出力信号Ｓ１及
びＳ２の非動作時におけるロウレベルが保証される場
合、図４に示されるように、オア（ＯＲ）ゲートＯＧ１
を設けることによって発振回路及び電圧発生回路を単一
化することもできる。

【００３６】図８には、図１のダイナミック型ＲＡＭを
含むＩＣカード（ＩＣＣ）の一実施例の外観構造図が示
されている。同図において、ＩＣカードは、図１のダイ
ナミック型ＲＡＭ（ＤＲＡＭ）を複数個搭載し、その非
使用時つまり待機時には、図示されない電池を動作電源
として情報の保持動作を行う。この実施例において、ダ
イナミック型ＲＡＭは、前述のように、基板電圧発生回
路ＶＢＢＧを備え、半導体基板ＳＵＢに供給される基板
電圧ＶＢＢの電位は、通常動作時及び待機時において異
なる電位とされる。この結果、ダイナミック型ＲＡＭの
特に待機時における消費電力が低減されるため、これに
よってＩＣカードの非使用時における消費電力を低減
し、その電池の耐久時間を長くすることができる。

【００３７】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）セルフリフレッシュモードを有しかつ基板電圧発
生回路を内蔵するダイナミック型ＲＡＭ等において、そ
の半導体基板又は所定の基板部に供給される基板電圧の
電位を、通常動作時には例えば−２Ｖのように深くし、
待機時には例えば−１Ｖ又は０Ｖのように浅くするとと
もに、これを実現するため基板電圧発生回路に、その基
板電圧に対する判定レベルの絶対値が比較的大きくされ
かつ通常動作時に選択的に動作状態とされる第１の基板
電圧レベルセンサと、その基板電圧に対する判定レベル
の絶対値が比較的小さくされかつ待機時に選択的に動作
状態とされる第２の基板電圧レベルセンサとを設けるこ
とで、通常動作時には、基板電圧のビット線接合容量や
サブスレッショルド電流に対する効果を確保しつつ、待
機時には、結晶欠陥等に起因するセルリーク電流を削減
してメモリセルの情報保持特性を改善することができる
という効果が得られる。

【００３８】（２）上記（１）項により、ダイナミック
型ＲＡＭ等の通常モードにおける動作を安定化しつつ、
そのセルフリフレッシュモードにおける所要リフレッシ
ュ周期を長くすることができるという効果が得られる。 （３）上記（１）項及び（２）項により、セルフリフレ
ッシュモードを有しかつ基板電圧発生回路を内蔵するダ
イナミック型ＲＡＭ等の特に待機時における消費電力を
低減することができるという効果が得られる。 （４）上記（１）項ないし（３）項により、ダイナミッ
ク型ＲＡＭ等を複数個搭載するＩＣカード等の非使用時
における消費電力を低減し、その電池の耐久時間を長く
することができるという効果が得られる。

【００３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、そのメモ
リアレイＭＡＲＹが複数のサブメモリアレイに分割され
るいわゆるアレイ分割方式を採ることができるし、Ｘア
ドレス信号及びＹアドレス信号がそれぞれ個別のアドレ
ス入力端子から入力されるいわゆるアドレスノンマルチ
プレックス方式を採ることもできる。また、ダイナミッ
ク型ＲＡＭに設けられるデータ入出力端子の数は、任意
に設定できるし、データ入力用の外部端子とデータ出力
用の外部端子を個別に設けることもできる。この実施例
では、基板電圧ＶＢＢを受ける基板部が、半導体基板Ｓ
ＵＢとして単一化されているが、いわゆる多重ウェル構
造が採れる場合には、例えばメモリアレイに対応する基
板部と周辺回路に対応する基板部とを分離し、メモリア
レイに対応する基板部に対して上記のような基板電圧の
電位切り換えを実施すればよい。ダイナミック型ＲＡＭ
の待機時におけるリフレッシュはセルフリフレッシュモ
ードに限定されず、例えばＣＢＲリフレッシュモードを
利用して外部から行ってもよい。さらに、ダイナミック
型ＲＡＭのブロック構成や起動制御信号及びアドレス信
号等の名称ならびに基板電圧ＶＢＢの具体的電位等は、
種々の実施形態を採りうる。

【００４０】図２ないし図４において、基板電圧発生回
路ＶＢＢＧのブロック構成は、本実施例による制約を受
けないし、その電圧発生回路ＶＧ１ないしＶＧ４の具体
的回路構成も同様である。図８において、ＩＣカードの
形状は任意である。

【００４１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭ及びＩＣカードに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、ダイナミック型ＲＡＭを基本構成とするシンクロナ
スＤＲＡＭや疑似スタティック型ＲＡＭならびにこのよ
うな半導体メモリを内蔵するシングルチップマイクロコ
ンピュータ等にも適用できる。この発明は、少なくとも
基板電圧発生回路を内蔵する半導体装置ならびにこのよ
うな半導体装置を含むシステム及び装置に広く適用でき
る。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュモード
を有しかつ基板電圧発生回路を内蔵するダイナミック型
ＲＡＭ等において、その半導体基板又は所定の基板部に
供給される基板電圧の電位を、通常動作時には例えば−
２Ｖのように深くし、待機時には例えば−１Ｖ又は０Ｖ
のように浅くする。このため、基板電圧発生回路に、そ
の基板電圧に対する判定レベルの絶対値が比較的大きく
されかつ通常動作時において選択的に動作状態とされる
第１の基板電圧レベルセンサと、その基板電圧に対する
判定レベルの絶対値が比較的小さくされかつ待機時にお
いて選択的に動作状態とされる第２の基板電圧レベルセ
ンサとを設ける。これにより、通常動作時には、寄生Ｍ
ＯＳ耐圧，ワード線間干渉ノイズマージン，基板電圧の
ビット線接合容量ならびにサブスレッショルド電流に対
する効果を確保しつつ、待機時には、結晶欠陥等に起因
するセルリーク電流を削減してメモリセルの情報保持特
性を改善することができる。この結果、ダイナミック型
ＲＡＭ等のセルフリフレッシュモードにおける所要リフ
レッシュ周期を長くし、その低消費電力化を図ることが
できる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれる基板電
圧発生回路の第１の実施例を示す回路ブロック図であ
る。

【図３】図１のダイナミック型ＲＡＭに含まれる基板電
圧発生回路の第２の実施例を示す回路ブロック図であ
る。

【図４】図１のダイナミック型ＲＡＭに含まれる基板電
圧発生回路の第３の実施例を示す回路ブロック図であ
る。

【図５】図１のダイナミック型ＲＡＭに含まれる基板電
圧発生回路の一実施例を示す出力特性図である。

【図６】図１のダイナミック型ＲＡＭのメモリアレイを
構成する１素子型メモリセルのリフレッシュ周期とエラ
ー発生累積度数との関係を示す特性図である。

【図７】図１のダイナミック型ＲＡＭのメモリアレイを
構成する１素子型メモリセルの基板電圧とリフレッシュ
周期との関係を示す特性図である。

【図８】図１のダイナミック型ＲＡＭを応用したＩＣカ
ードの一実施例を示す外観構造図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＳＲＦＣ……リフレ
ッシュ制御回路、ＳＡ……センスアンプ、ＹＤ……Ｙア
ドレスデコーダ、ＹＢ……Ｙアドレスバッファ、ＩＯ…
…データ入出力回路、ＴＧ……タイミング発生回路、Ｖ
ＢＢＧ……基板電圧発生回路。ＯＳＣ，ＯＳＣ１〜ＯＳ
Ｃ２……発振回路、ＬＶＣ１〜ＬＶＣ２……基板電圧レ
ベルセンサ、ＶＧ１〜ＶＧ４……電圧発生回路、Ｖ１〜
Ｖ４……インバータ、ＮＡ１〜ＮＡ６……ナンド（ＮＡ
ＮＤ）ゲート、Ｃ１〜Ｃ４……キャパシタ、Ｎ１〜Ｎ８
……ＮチャンネルＭＯＳＦＥＴ、ＯＧ１……オア（Ｏ
Ｒ）ゲート。ＩＣＣ……ＩＣカード、ＤＲＡＭ……ダイ
ナミック型ＲＡＭ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定の周期で保持情報のリフレッシュを
   必要とするメモリセルが格子状に配置されてなるメモリ
   アレイを具備し、少なくとも上記メモリアレイの基板部
   に供給される基板電圧の電位の待機時における絶対値が
   通常動作時におけるそれに比較して小さくされることを
   特徴とする半導体装置。
2. 【請求項２】 上記半導体装置は、待機時において上記
   メモリセルの保持情報を順次自律的にリフレッシュする
   リフレッシュ制御回路と、外部から供給される電源電圧
   をもとに上記所定の基板電圧を選択的に形成する基板電
   圧発生回路とを具備するものであることを特徴とする請
   求項１の半導体装置。
3. 【請求項３】 上記基板電圧発生回路は、その上記基板
   電圧に対する判定レベルの絶対値が比較的大きくされか
   つ通常動作時に選択的に動作状態とされる第１の基板電
   圧レベルセンサと、その上記基板電圧に対する判定レベ
   ルの絶対値が比較的小さくされかつ待機時に選択的に動
   作状態とされる第２の基板電圧レベルセンサとを含むも
   のであることを特徴とする請求項２の半導体装置。